JP2020088964A - 開閉制御素子に対する通電制御回路ユニット、及びこれを備えた車載電子制御装置 - Google Patents

Abstract

【課題】誘導性負荷の励磁電流を断続制御する開閉素子の開閉制御効率を向上し、その発熱を抑制する。【解決手段】開閉制御素子１４５は高速動作の第一の開閉素子１４５ａと高導電性の第二の開閉素子１４５ｂを並列接続し、駆動信号電圧ＧＴ０が発生すると、まず第一ゲート電圧ＧＴ１が発生し、第二閉路遅5延時間Ｔｏｎをおいて第二ゲート電圧ＧＴ２が発生するとともに、駆動信号電圧ＧＴ０が停止すると、まず第二ゲート電圧ＧＴ２が停止し、第一開路遅延時間Ｔｏｆｆをおいて第一ゲート電圧ＧＴ１が停止する時差制御回路１４０Ａを備え、第一の開閉素子１４５ａは開閉過渡損失を分担し、第二の開閉素子１４５ｂは閉路通電損失を分担する。【選択図】図２

Description

本願は、誘導性負荷の励磁電流を高頻度に断続制御する開閉制御素子に対する通電制御回路ユニット、及びこれを用いた車載電子制御装置に関するものである。

例えば、内燃機関の燃料噴射用電磁弁を高速駆動するために、車載バッテリから昇圧された高電圧を電磁弁駆動用の電磁コイルに瞬時給電し、その後は車載バッテリの電圧によって所定期間の開弁保持制御を行なう動作を繰り返すようにした車載エンジン制御装置などにおいて、電気負荷を高電圧駆動するために必要とされる高圧電圧を得るためには、誘導素子の励磁電流を開閉制御素子によって高頻度に断続制御して、この励磁電流を遮断したときの誘導電圧によって充電される高圧コンデンサを備えている。
燃料噴射制御の場合であれば、この高圧コンデンサはＤＣ１２Ｖ系の車載バッテリから昇圧充電され、初期充電によって例えばＤＣ７５Ｖに充電された後は、１回の燃料噴射を行う都度にＤＣ７0Ｖまで減少し、数十回以上の断続動作によって再びＤＣ７５Ｖに回復するようになっている。
従って、誘導素子の開閉制御素子は、例えば数１０μｓｅｃの周期で、１０Ａ前後の大電流を断続する必要があり、その消費電力を低減して温度上昇を抑制することが肝要である。
なお、この開閉制御素子に発生する消費電力は２種類に分類され、その一つは、素子内における閉路時の内部抵抗による閉路通電損失であり、他の一つは高電圧が印加されている状態における励磁電流の断続動作に伴う開閉過渡損失である。

なお、この開閉過渡損失は、後述のとおり開閉素子自体のもつ特性である電流増減率（スルーレート）に反比例しているので、電流増減率の大きな開閉素子を用いることは開閉過渡損失の抑制のために有効な手段ではあるが、電流増減率の大きな開閉素子は一般には閉路抵抗が大きくなって閉路通電損失が大きくなる問題点がある。
また、誘導素子が発生する誘導エネルギーはその励磁電流の二乗に比例するので、一定期間内に高圧コンデンサの充電電圧を回復するために誘導素子の励磁電流を大きくすることは極めて有益であるが、これに伴って開閉制御素子の閉路通電損失が増加する。一方、開閉制御素子の開閉過渡損失は励磁電流に比例して増加するけれども、励磁電流を増加すれば開閉制御素子の開閉頻度を抑制することができることになる。
しかし、同じ励磁電流で開閉制御素子の開閉頻度を高めると、短時間に高圧コンデンサの充電電圧を回復することができるが、これに伴って開閉制御素子の開閉過渡損失の発生頻度が高くなる。
従って、この合計損失を最小化するための励磁電流の値と開閉頻度は、適用する開閉制御素子の閉路時の内部抵抗と開閉過渡期間における電流増減率を勘案して決定されなければならない。

例えば、下記の特許文献１「並列トランジスタのスイッチング損失を強制分担させるための装置及び方法」によれば、負荷（本願でいう昇圧用の誘導素子に相当）に給電するために並列接続されたトランジスタは、一方が先行閉路して遅延開路することによって開閉過渡損失を負担し、他方は遅延閉路して先行開路することによって開閉過渡損失の負担を免れ、その分担を交互に交替して機会均等に開閉過渡損失を分担しようとするものである。
しかし、トランジスタの電流増減率に差異があると、分担する開閉過渡損失は異なったものとなる一方で、両方が閉路している期間においては、同時期に閉路通電損失を分担するようになっているので、閉路抵抗のばらつきによる差異によって閉路通電損失を均等に分担することはできないようになっている。
但し、この特許文献１はトランジスタのＰＷＭ制御によって、負荷に可変の一定電圧を供給するためのものであって、トランジスタの開路時には転流ダイオードによってサージ電圧が発生しないようになっているとともに、時差制御を行う交互セレクタについては具体的には記載されていない。

特開平０６−０９０１５１号公報

特許文献１による並列トランジスタ回路においては、トランジスタの電流増減率と閉路抵抗については論究されておらず、従って各トランジスタは共通規格のものであって、製品ばらつきの範囲で相互の特性が異なっているものと想定される。
そして、トランジスタはいずれにも開閉過渡損失と閉路通電損失が発生し、その特性ばらつきによって損失分担率が異なったものとなり、トランジスタの発生熱を均等化する制御を行うことはできない構成となっている。
従って、２個のトランジスタを用いていても、その性能を最大限に発揮することができない仕組みとなっている。

本願は、誘導素子を開閉制御素子によって断続通電して高圧コンデンサを充電する昇圧回路ユニット、或いは誘導性の励磁電流を高頻度に断続制御して、その通電デューティを変更することによって可変又は一定の励磁電流を得るようにした電流制御ユニットを含む車載電子制御装置などに適用されて、装置の省電力と小型化を図ることができる開閉制御素子に対する通電制御回路ユニットを提供することを目的とする。

本願に開示される開閉制御素子に対する通電制御回路ユニットは、直流電源から給電される誘導性負荷に直列接続されて、駆動信号電圧の論理レベルに応動して閉路動作と開路動作を行う開閉制御素子に対する通電制御回路ユニットであって、開閉制御素子は、第一の開閉素子及び第二の開閉素子の並列回路によって構成されていて、一方の開閉素子である第一の開閉素子は、他方の開閉素子である第二の開閉素子に比べてスルーレートが大きな電流増減率を有するとともに、他方の開閉素子は一方の開閉素子に比べて内部抵抗が小さい高導電率を有しており、駆動信号電圧は、時差制御回路によって第一ゲート電圧と第二ゲート電圧に分配され、第一の開閉素子は第一ゲート電圧の論理レベルに応動して閉路動作と開路動作を行い、第二の開閉素子は第二ゲート電圧の論理レベルに応動して閉路動作と開路動作を行うように構成されていて、時差制御回路は、駆動信号電圧が発生すると、まず第一の開閉素子を閉路するための第一ゲート電圧を発生し、続いて予め定められた第二閉路遅延時間を置いて第二の開閉素子を閉路するための第二ゲート電圧を発生する第二時差設定部を備え、時差制御回路は更に、駆動信号電圧が停止すると、まず第二ゲート電圧を停止し、続いて予め定められた第一開路遅延時間を置いて第一ゲート電圧を停止する第一時差設定部を備えている。

本願に開示される開閉制御素子に対する通電制御回路ユニットによれば、駆動信号電圧の論理レベルに応動して誘導性負荷の断続制御行う開閉制御素子として、高速開閉に適した第一の開閉素子と、閉路抵抗が小さい第二の開閉素子とが並列接続されていて、駆動信号電圧は時差制御回路によって第一及び第二ゲート電圧に分配されて、それぞれが第一及び第二の開閉素子を開閉駆動するように構成されている。
そして、時差制御回路は、駆動信号電圧が発生すると第二ゲート電圧を第一ゲート電圧よりも遅延発生し、駆動信号電圧が停止すると第一ゲート電圧を第二ゲート電圧よりも遅延停止するようになっている。

従って、誘導性負荷の励磁電流を断続する過渡期間における過大損失の発生を短時間に終息させることによって開閉過渡損失を低減するとともに、励磁電流の通電中においては閉路抵抗を小さくして通電損失の発生を抑制して、全体として負荷電流の断続制御効率を向上し、開閉制御素子の発生熱を抑制して放熱構造の小型、簡略化を図ることができる効果がある。
なお、昇圧用の第二の開閉素子は昇圧用の第一の開閉素子に比べて電流増減率が圧倒的に小さいので、第二閉路遅延時間は実質的にはゼロに近くなってもよいものであって、少なくとも第二の開閉素子は第一の開閉素子の閉路指令以前に閉路駆動されることがないようになっている。

実施の形態１による車載電子制御装置の全体回路ブロック図である。 図１のものの通電制御回路ユニットの詳細回路図である。 図１のものの高圧コンデンサの充電特性と誘導素子電流のタイムチャートである。 図２における開閉制御素子の駆動信号のタイムチャートである。 図４における開閉制御素子の駆動信号の詳細タイムチャートである。 図１のものにおける損失電力とその他の態様における損失電力の一覧表を示す図である。 実施の形態２による車載電子制御装置の全体回路ブロック図である。 図７のものの通電制御回路ユニットの詳細回路図である。 図７のもののパルス列信号の一覧表を示す図である。 図７のものの演算制御回路部の動作説明用のフローチャートである。 実施の形態１の変形形態である車載電子制御装置の全体回路ブロック図である。 実施の形態２の変形形態である車載電子制御装置の全体回路ブロック図である。

実施の形態１．
先ず、実施の形態１による車載電子制御装置の全体回路ブロック図である図１と、図１のものの通電制御回路ユニットの詳細回路図である図２について、その構成を詳細に説明する。なお、図２に示された通電制御ユニットは、後述する図１２に示された実施の形態である車載電子制御装置においても適用されるものである。
図１において、車載電子制御装置１００Ａは、制御電圧Ｖｃｃを発生する安定化電源１１０と、マイクロプロセッサ（ＣＰＵ）１２３を含む演算制御回路部１２０Ａと、通電制御回路ユニット２４０Ａを含む昇圧回路ユニット１３０と、例えばインジェクタ駆動回路である電気負荷駆動回路１５０を主体として構成されている。
そして、車載電子制御装置１００Ａの外部に接続されているものとして、ＤＣ１２Ｖ系の車載バッテリである直流電源１０１が図示しない電源スイッチによって付勢される電源リレーの出力接点である負荷電源スイッチ１０２を介して接続されて、車載電子制御装置１００Ａに対してその電源電圧Ｖｂｂを供給するようになっている。

また、車載電子制御装置１００Ａには、各種の入力センサと電源スイッチを含む入力センサ１０３が接続されるとともに、車載電子制御装置１００Ａによって駆動される出力負荷１０４は、その一部として例えば複数の電磁コイル（ＩＮＪ）を有する燃料噴射用電磁弁である車載電気負荷１０５を含んでいる。
車載電子制御装置１００Ａの内部構成として、昇圧回路ユニット１３０は電源電圧Ｖｂｂによって給電される誘導素子１３１と充電ダイオード１３２と高圧コンデンサ１３３の直列回路を備え、充電ダイオード１３２と高圧コンデンサ１３３との直列回路には、開閉制御素子１４５が並列接続されて、合成電流検出抵抗１３５を介して車載バッテリである直流電源１０１の負極端子に接続されたグランドラインに接続されている。
なお、開閉制御素子１４５は、電界効果型トランジスタである第一の開閉素子１４５ａ及び第二の開閉素子１４５ｂの並列回路によって構成されていて、第一の開閉素子１４５ａは、第二の開閉素子１４５ｂに比べてスルーレートが大きな電流増減率を有するとともに、第二の開閉素子１４５ｂは第一の開閉素子１４５ａに比べて閉路時の内部抵抗が小さい高導電率のものが使用されている。

そして、図２で後述する通電制御回路ユニット２４０Ａに包含されている時差制御回路１４０Ａは、駆動信号出力回路１３８が発生する駆動信号電圧ＧＴ０を分配し、第一ゲート電圧ＧＴ１と第二ゲート電圧ＧＴ２を生成して、これが第一の開閉素子１４５ａ及び第二の開閉素子１４５ｂのそれぞれに対する駆動信号となっている。
駆動信号出力回路１３８は電流判定回路と電圧判定回路とによって駆動信号発生回路を構成し、電流判定回路は、開閉制御素子１４５の下流端に直列接続された合成電流検出抵抗１３５の両端電圧である検出電圧Ｖｓの値と、誘導素子１３１に対する励磁電流の目標上限電流に比例した比較電圧である電流上限値Ｖｒｅｆ１２を比較して、この目標上限電流を超過する励磁電流に到達すると第一の駆動禁止信号ＧＴ０１を発生する第一の比較器１３６ａとを備えている。なお、第一の比較器１３６ａの出力端子と正側入力端子との間には正帰還抵抗１３６ｃが接続されているので、開閉制御素子１４５が開路して、誘導素子１３１の誘導電圧によって充電される高圧コンデンサ１３３に対する充電電流が図示しない電流下限値Ｖｒｅｆ１１以下になると第一の駆動禁止信号ＧＴ０１は解除されるようになっている。

また、電圧判定回路は、高圧コンデンサ１３３の正側端子とグランド間の電圧を分圧抵抗１３４ａ、１３４ｂで分圧して得られる監視電圧が、目標とする監視電圧に対する電圧上限値Ｖｒｅｆ２２を超過したことによって、第二の駆動禁止信号ＧＴ０２を発生する第二の比較器１３７ａとを備えている。
この第二の比較器１３７ａには、正帰還抵抗１３７ｃが監視入力端子と比較出力端子間に接続されていて、第二の駆動禁止信号ＧＴ０２が発生した後に、高圧コンデンサ１３３の充電電荷が車載電気負荷１０５に放電することによって、監視電圧が図示しない所定の下限電圧値Ｖｒｅｆ２１以下となったことによって第二の駆動禁止信号ＧＴ０２が解除するようになっている。
そして、駆動信号出力回路１３８は、第一の駆動禁止信号ＧＴ０１と第二の駆動禁止信号ＧＴ０２が共に発生していない論理状態において駆動信号電圧ＧＴ０を発生するようになっている。
演算制御回路部１２０Ａは、不揮発性のプログラムメモリ（ＰＭＥＭ）及びデータメモリ（ＤＭＥＭ）と揮発性のＲＡＭメモリ（ＲＭＥＭ）を含むメモリ（ＭＥＭ）と、多チャンネルＡＤ変換器（ＡＤＣ）を含むマイクロプロセッサ（ＣＰＵ）によって構成されていて、このマイクロプロセッサ（ＣＰＵ）はインジェクタ駆動回路である電気負荷駆動回路１５０に対して燃料噴射指令ＩＮＪｉを発生するとともに、メモリ（ＭＥＭ）に格納されている電流上限値Ｖｒｅｆ１２の値を昇圧回路ユニット１３０内の第一レジスタ１３６ｂに転送することができるようになっている。

なお、この実施例では電圧上限値Ｖｒｅｆ２２を格納する第二レジスタ１３７ｂは、制御電圧Ｖｃｃに対する分圧抵抗によって固定値に設定されるようになっている。
また、電気負荷駆動回路１５０は、奇数気筒群と偶数気筒群別に設けられた一対の急速給電素子１５２と開弁保持素子１５３と転流回路素子１５５、及び各気筒別に設けられた通電選択素子１５１を備えている。
急速給電素子１５２は、高圧コンデンサ１３３の充電電圧である高圧電圧Ｖｈによって車載電気負荷１０５としての燃料噴射用電磁弁の電磁コイル（ＩＮＪ）を順次急速駆動し、開弁保持素子１５３は、急速給電素子１５２を開路した後の電磁弁の開弁期間において、逆流防止素子１５４を介して電源電圧Ｖｂｂによって開弁保持動作を行うようになっている。
通電選択素子１５１は、車載電気負荷１０５としての燃料噴射用電磁弁の電磁コイル（ＩＮＪ）の通電期間において閉路駆動されており、この通電選択素子１５１が開路されたときには、図示しない回生放電ダイオードを介して高圧コンデンサ１３３に回生放電するようになっている。

図２において、通電制御回路ユニット２４０Ａを構成する時差制御回路１４０Ａによって、第一ゲート電圧ＧＴ１と第二ゲート電圧ＧＴ２が印加される開閉制御素子１４５には、並列接続された一対の第一の開閉素子１４５ａと第二の開閉素子１４５ｂに加えて、閉路抵抗が小さい電界効果型の並列開閉素子１４５ｂｂが付加されている例が点線表示されており、この並列開閉素子１４５ｂｂにも第二ゲート電圧ＧＴ２が印加されるようになっているとともに、各開閉素子に含まれる内部寄生コンデンサ１４６ａ、１４６ｂ、１４６ｂｂが図示されている。
また、第二の開閉素子１４５ｂのゲート端子とソース端子との間には、必要に応じて第二時差設定コンデンサ４１ｂが追加接続され、第一の開閉素子１４５ａの内部寄生コンデンサ１４６ａには、必要に応じて平滑コンデンサ４８ａと平滑抵抗４９ａが接続されて入力フィルタ回路を構成している。
但し、このフィルタ回路を付加したことに伴って低下する第一の開閉素子１４５ａの電流増減率の値は、第二の開閉素子１４５ｂ及び並列開閉素子１４５ｂｂ側の電流増減率よりも大きな値となっている。

時差制御回路１４０Ａは、駆動信号電圧ＧＴ０の論理レベルがハイレベル「Ｈ」となったときに、第一急速閉路用ダイオード４３ａと充電抵抗４２を介して第一時差設定コンデンサ４１ａを急速充電する一方で、第一急速閉路用ダイオード４３ａと低抵抗の第一急速閉路用抵抗４４ａと、比較器である波形整形素子４６を介し第一の開閉素子１４５ａの内部寄生コンデンサ１４６ａを急速充電する第一ゲート電圧ＧＴ１を発生して、第一の開閉素子１４５ａを急速閉路駆動するとともに、第二の開閉素子１４５ｂ又は第二の開閉素子１４５ｂと並列開閉素子１４５ｂｂには、第二遅延閉路抵抗４５ｂを介して内部寄生コンデンサ１４６ｂ、１４６ｂｂと第二時差設定コンデンサ４１ｂが充電されることによって第二ゲート電圧ＧＴ２が遅れて上昇して、それぞれの開閉素子は遅延閉路駆動されるようになっている。

時差制御回路１４０Ａはまた、駆動信号電圧ＧＴ０の論理レベルがローレベル「Ｌ」となったときに、第二急速開路用ダイオード４３ｂと低抵抗の第二急速開路用抵抗４４ｂを介して、第二の開閉素子１４５ｂ、又は第二の開閉素子１４５ｂと並列開閉素子１４５ｂｂの内部寄生コンデンサ１４６ｂ、１４６ｂｂと第二時差設定コンデンサ４１ｂの充電電荷を急速放電して第二ゲート電圧ＧＴ２を急速低下させ、第二の開閉素子１４５ｂ又は第二の開閉素子１４５ｂと並列開閉素子１４５ｂｂを急速開路するとともに、第一時差設定コンデンサ４１ａの充電電荷は第一遅延開路抵抗４５ａを介して緩速放電し、その残留電圧が波形整形素子４６の負側入力端子に接続された比較基準電圧４７未満になると、波形整形素子４６の比較出力によって第一ゲート電圧ＧＴ１を急速減衰させて第一の開閉素子１４５ａを遅延してから急速開路するようになっている。

図１、図２のとおり構成された実施の形態１による車載電子制御装置１００Ａについて、図１のものの高圧コンデンサの充電特性と誘導素子電流のタイムチャートである図３と、図２における開閉制御素子の駆動信号のタイムチャートである図４と、図４における開閉制御素子の駆動信号の詳細タイムチャートを示す図５によってその作用動作を詳細に説明する。なお、図３に示された高圧コンデンサの充電特性と誘導素子電流のタイムチャートは、後述する図１１に示された実施の形態１の変形形態である車載電子制御装置においても適用されるものである。また、図４に示された開閉制御素子の駆動信号のタイムチャートは、後述する図８に示された実施の形態2の通電制御回路ユニットにおいても適用される。
まず、図１において、図示しない電源スイッチが閉路されると、電源リレーの出力接点である負荷電源スイッチ１０２が閉路して、車載電子制御装置１００Ａに電源電圧Ｖｂｂが印加される。
その結果、安定化電源１１０が例えばＤＣ５Ｖの安定化された制御電圧Ｖｃｃを発生して、演算制御回路部１２０Ａを構成するマイクロプロセッサ（ＣＰＵ）が制御動作を開始する。
マイクロプロセッサ（ＣＰＵ）は入力センサ１０３の動作状態と、メモリ（ＭＥＭ）の一部である不揮発性のプログラムメモリ（ＰＧＭ）に格納された制御プログラムの内容に応動して、出力負荷１０４に対する負荷駆動指令信号を発生し、出力負荷１０４の中の特定の車載電気負荷１０５である燃料噴射用電磁弁に対しては、燃料噴射指令ＩＮＪｉを発生して、インジェクタ駆動回路である電気負荷駆動回路１５０を介して気筒別の各電磁コイル（ＩＮＪ）を駆動し、これに先立って昇圧回路ユニット１３０が作動して高圧コンデンサ１３３が高圧充電されるようになっている。

次に、図１のものの高圧コンデンサの充電特性と誘導素子電流のタイムチャートである図３（Ａ）と図３（Ｂ）について説明する。
図３（Ａ）において、横軸は時間軸、縦軸は高圧コンデンサ１３３の充電電圧を示し、電源スイッチが閉路された直後の例えば１００ｍｓｅｃの期間（図では時間軸を圧縮して記載されている）は、点線で図示されるように高圧コンデンサ１３３の初期充電が行われて電圧下限値Ｖｒｅｆ２１に到達する。
その後の充電期間では、高圧コンデンサ１３３の充電電圧が上昇して電圧上限値Ｖｒｅｆ２２で安定する。
ここで燃料噴射用の電磁コイル（ＩＮＪ）に急速給電が行われることによって、高圧コンデンサ１３３の放電が行われ、１回の放電ではその充電電圧は電圧下限値Ｖｒｅｆ２１未満に低下することはないようになっている。
しかし、一旦電圧上限値Ｖｒｅｆ２２に到達した後に、複数回（例えば2度目）の燃料噴射が行われて、高圧コンデンサ１３３の残留充電電圧が電圧下限値Ｖｒｅｆ２１未満に低下すると、この時点で駆動信号電圧ＧＴ０が発生して、再び高圧コンデンサ１３３に対する充電動作が開始することになる。
そして、充放電周期Ｔ２0は、例えば４気筒４サイクルエンジンが６０００ＲＰＭで回転している場合であればＴ２０＝５ｍｓｅｃとなる。

図３（Ｂ）において、上段部は駆動信号出力回路１３８が発生する駆動信号電圧ＧＴ０の波形を示しており、下段部は誘導素子１３１に流れる励磁電流の波形を示している。
駆動信号電圧ＧＴ０の論理レベルがハイレベル「Ｈ」になると開閉制御素子１４５が閉路して励磁電流が上昇し、これが第二電流Ｉ２による検出電圧Ｖｓに対応した電流上限値Ｖｒｅｆ１２に到達すると、第一の比較器１３６ａの比較出力によって第一の駆動禁止信号ＧＴ０１が発生する。
これによって、駆動信号出力回路１３８の出力である駆動信号電圧ＧＴ０の論理レベルはローレベル「Ｌ」に変化して開閉制御素子１４５が開路し、誘導素子１３１に流れていた励磁電流は高圧コンデンサ１３３に対する充電電流となって合成電流検出抵抗１３５に流入し、充電電流の減少に伴って第一の比較器１３６ａの出力は論理レベルがローレベル「Ｌ」に変化して第一の駆動禁止信号ＧＴ０１が解除されるようになっている。
そして、開閉制御素子１４５が開路していた期間は遮断時間ΔＴとして示され、このとき合成電流検出抵抗１３５に流れていた充電電流は第一電流Ｉ１として示され、検出電圧Ｖｓに対応しては電流下限値Ｖｒｅｆ１１で示されている。

一方、高圧コンデンサ１３３の分圧電圧が電圧上限値Ｖｒｅｆ２２を超過すると、これが電圧下限値Ｖｒｅｆ２１未満に低下するまでは第二の比較器１３７ａの出力である第二の駆動禁止信号ＧＴ０２の論理がハイレベル「Ｈ」となって、駆動信号出力回路１３８の出力である駆動信号電圧ＧＴ０の論理レベルはローレベル「Ｌ」を持続して、励磁電流はゼロまで低下することになる。
しかし、高圧コンデンサ１３３の充電電圧が電圧下限値Ｖｒｅｆ２１以下になると、再びで電圧上限値Ｖｒｅｆ２２以上となるまでの期間では、第二の駆動禁止信号ＧＴ０２は停止して、第一の比較器１３６ａの出力論理に応動して駆動信号電圧ＧＴ０の論理レベルは交互に反転して、開閉制御素子１４５が断続駆動されるようになっており、その断続周期は例えばＴ１０＝１０〜２５μｓｅｃとなっている。

ここで、誘導素子１３１の素子抵抗Ｒ、インダクタンスＬ、誘導時定数τ＝Ｒ／Ｌとすると、Ｔｏｎ＜＜τであるときに以下の算式が成立する。
まず、誘導素子１３１の励磁電流が第一電流Ｉ1から第二電流Ｉ２まで上昇する開閉制御素子１４５の閉路時間Ｔｏｎと、第二電流Ｉ２から第一電流Ｉ1に減少するまでの遮断時間ΔＴには算式（１ａ）（１ｂ）（１ｃ）の関係がある。
Ｌ×（Ｉ２−Ｉ1）/Ｔｏｎ＝Ｖｂｂ ・・・・・・（１ａ）
Ｌ×（Ｉ２−Ｉ1）/ΔＴ＝Ｖｈ−Ｖｂｂ ・・・・（１ｂ）
∴ΔＴ＝Ｔｏｎ×Ｖｂｂ/（Ｖｈ−Ｖｂｂ） ・・・（１c）
但し、Ｖｈは高圧コンデンサ１３３の充電電圧であり、Ｖｂｂは電源電圧である。
例えば、Ｖｂｂ＝１４Ｖ、Ｖｈ＝７５Ｖとし、電流比ｋ＝Ｉ1／Ｉ２すればΔＴ＝０．２３Ｔｏｎとなり、断続周期Ｔ１０は算式（２）で示される。
Ｔ１０＝Ｔｏｎ＋ΔＴ＝１．２３Ｔｏｎ
＝１．２３Ｌ×Ｉ２（１−ｋ）／Ｖｂｂ ・・・・（２）

一例として、Ｒ＝０．１Ω、Ｌ＝２５μＨ、τ＝Ｌ／Ｒ＝２５０μｓｅｃ、Ｉ２＝１４Ａ、Ｉ1＝６Ａとすると、算式（１a）によってＴｏｎ＝１４．３μｓｅｃ＜＜τとなり、算式（１ｂ）によってΔＴ＝３．３μｓｅｃとなり、算式（２）によってＴ１０＝１７６μｓｅｃとなる。
また、電流上昇率としては（１４−６）／１４．３＝０．５６Ａ／μｓｅｃとなり、この値は開閉制御素子１４５におけるスルーレート（電流増減率Ａ／μｓｅｃ）に比べて圧倒的に緩慢な変化となっている。

次に、図２における開閉制御素子の駆動信号のタイムチャートである図４（Ａ）から図４（Ｅ）について説明する。
図４（Ａ）において、駆動信号電圧ＧＴ０は例えば１７６μｓｅｃの断続周期Ｔ１０で開閉制御素子１４５を断続制御する信号電圧であり、この論理レベルがハイレベル「Ｈ」であると開閉制御素子１４５は閉路し、論理レベルがローレベル「Ｌ」であると開閉制御素子１４５は開路する。
ただし、駆動信号電圧ＧＴ０は図２で前述した時差制御回路１４０Ａによって第一ゲート電圧ＧＴ１と第二ゲート電圧ＧＴ２に分配されていて、図４（Ｂ）は第一ゲート電圧ＧＴ１の波形を示し、図４（Ｄ）は第二ゲート電圧ＧＴ２の波形を示している。
図４（Ｃ）において、この図は第一時差設定コンデンサ４１ａによる第一コンデンサ電圧Ｖｃ１の増減波形を示しており、駆動信号電圧ＧＴ０が発生すると、低抵抗の充電抵抗４２を介して第一時差設定コンデンサ４１ａが急速充電されて、第一閉路遅延時間ｔｄｏｎを置いて第一ゲート電圧ＧＴ１が発生し、第一の開閉素子１４５ａが急速閉路することを示している。
駆動信号電圧ＧＴ０が停止すると、第一時差設定コンデンサ４１ａの充電電荷が第一遅延開路抵抗４５ａを介して緩速放電し、第一開路遅延時間Ｔｄｏｆｆをおいて第一の開閉素子１４５ａが遅延開路することを示している。

図４（Ｅ）において、この図は第二時差設定コンデンサ４１ｂによる第二コンデンサ電圧Ｖｃ２の増減波形を示しており、駆動信号電圧ＧＴ０が発生すると、高抵抗の第二遅延閉路抵抗４５ｂを介して第二時差設定コンデンサ４１ｂが緩速充電されて、第二閉路遅延時間Ｔｄｏｎを置いて第二ゲート電圧ＧＴ２が発生し、第二の開閉素子１４５ｂ又は第二の開閉素子１４５ｂと並列開閉素子１４５ｂｂとが遅延閉路することを示している。
そして、第二閉路遅延時間Ｔｄｏｎ≧第一閉路遅延時間ｔｄｏｎの関係となっていて、第二の開閉素子１４５ｂ又は第二の開閉素子１４５ｂと並列開閉素子１４５ｂｂは、第一の開閉素子１４５ａよりも遅れて閉路するようになっている。
但し、第二の開閉素子１４５ｂ、並列開閉素子１４５ｂｂは第一の開閉素子に比べて電流増減率が圧倒的に小さいので、第二閉路遅延時間Ｔｄｏｎ≒第一閉路遅延時間ｔｄｏｎであってもよいものである。
駆動信号電圧ＧＴ０が停止すると、内部寄生コンデンサ１４６ｂ、１４６ｂｂと第二時差設定コンデンサ４１ｂは第二急速開路用ダイオード４３ｂと第二急速開路用抵抗４４ｂを介して急速放電し、第二開路遅延時間ｔｄｏｆｆをおいて第二の開閉素子１４５ｂ又は第二の開閉素子１４５ｂと並列開閉素子１４５ｂｂが急速開路することを示している。

そして、第一開路遅延時間Ｔｄｏｆｆ≧第二開路遅延時間ｔｄｏｆｆの関係となっていて、第一の開閉素子１４５ａは第二の開閉素子１４５ｂ又は第二の開閉素子１４５ｂと並列開閉素子１４５ｂｂよりも、遅れて開路するようになっている。
なお、点線で示された第二時差設定コンデンサ４１ｂが設けられていない場合には、第二の開閉素子１４５ｂ、並列開閉素子１４５ｂｂの内部寄生コンデンサ１４６ｂ、１４６ｂｂの特性ばらつきによって開閉遅延時間に誤差が発生し、この場合には、第一の開閉素子１４５ａの単独閉路期間が長くなってその閉路通電損失が大きくなるので、安定した開閉遅延時間を得るためには第二時差設定コンデンサ４１ｂを設けておくことが望ましい。
そして、第二時差設定コンデンサ４１ｂを設けた場合であれば、第二の開閉素子１４５ｂ、並列開閉素子１４５ｂｂの第二閉路遅延時間Ｔｄｏｎと第二開路遅延時間ｔｄｏｆｆとは同一時間設定であってもよく、第二急速開路用ダイオード４３ｂは短絡して削除し、第二遅延閉路抵抗４５ｂは遮断して削除しておくことができる。

次に、図４における開閉制御素子の駆動信号の詳細タイムチャートである図５（Ａ）から図５（Ｄ）について説明する。
なお、図５（Ａ）、図５（Ｂ）、図５（Ｃ）は、図４（Ａ）、図４（Ｂ）、図４（Ｄ）に対応したものであるが、図４（Ｂ）と図４（Ｄ）における第一閉路遅延時間ｔｄｏｎと第二開路遅延時間ｔｄｏｆｆとは省略されて簡潔表現したものとなっている。
図５（Ｄ）において、第一素子間電圧５０１ａは、第一の開閉素子１４５ａの閉路動作中の素子間電圧を示し、この素子間電圧は第一ゲート電圧ＧＴ１が発生した時点においては高圧コンデンサ１３３の現在電圧である第一電圧Ｖｈ1となっており、閉路時間ｔ1が経過した時点では第一の開閉素子１４５ａの内部抵抗に基づく第一素子間電圧Ｖｏｎ１に減衰する。
開閉素子間電圧ｖ1は時刻ｔ＝０においてＶｈ1、時刻ｔ1においてＶｏｎ１≒０となるので、算式（３ａ）が成立する。
ｖ1＝Ｖｈ1×（１−ｔ／ｔ１） ・・・・（３ａ）
なお、第二素子間電圧５０１ｂは、閉路後の第一素子間電圧Ｖｏｎ１よりも小さな値となる第二素子間電圧Ｖｏｎ２で示されている。

同様に開閉素子電流５０２は、時刻ｔ＝０においてｉ１＝０であり、時刻ｔ1においては誘導素子１３１から高圧コンデンサ１３３に放電していた第一電流Ｉ１となるので、開閉素子のスルーレートをα＝Ｉ1/ｔ１とすると算式（４ａ）が成立する。
ｉ1＝Ｉ1×ｔ／ｔ1 ＝αｔ ・・・・・（４ａ）
なお、誘導素子電流５０３は第一電流Ｉ１と第二電流Ｉ２との間で増減していて、第一の開閉素子１４５ａ及び第二の開閉素子１４５ｂが開路してその電流がゼロとなっていても、誘導素子１３１の電流は高圧コンデンサ１３３への充電電流として継続して流れている。
また、高速型の第一の開閉素子１４５ａのスルーレートは一例としてα１＝２００Ａ／μｓｅｃであるのに対し、低速型の第二の開閉素子１４５ｂの場合であれば、例えばα２＝１０Ａ／μｓｅｃとなっている。
従って、第一の開閉素子１４５ａの閉路時の過渡損失エネルギーＥonは算式（５ａ）の時刻ｔ＝0から時刻ｔ＝ｔ1までの積分値となる。
Ｅｏｎ＝∫ｖ１×ｉ1 ｄｔ （ｔ＝０〜ｔ１）
＝Ｖｈ1×Ｉ１^２／６α ・・・・・・・（５ａ）
但し、ｔ1＝Ｉ1／α である。

同様に、第一ゲート電圧ＧＴ１が停止した時点における第一素子間電圧５０１ａは、新時刻ｔ＝０おいてはｖ２＝Ｖｏｎ１≒０となり、新時刻ｔ＝Ｔ２ではｖ２＝Ｖｈ２であるとともに、開閉素子電流５０２は新時刻ｔ＝0においてｉ２＝第二電流Ｉ２、新時刻ｔ２ではｉ２＝０となるので（３ｂ）〜（５ｂ）が成立する。
但し第二電圧Ｖｈ２は、今回の充電にともなう高圧コンデンサ１３３の現在電圧である。
ｖ２＝Ｖｈ２×ｔ／ｔ２ ・・・・・・・・・（３ｂ）
ｉ２＝Ｉ２（１−ｔ／ｔ２） ・・・・・・・（４ｂ）
Ｅｏｆｆ＝∫ｖ２×ｉ２ ｄｔ （ｔ＝０〜ｔ２）
＝Ｖｈ２×Ｉ２^２／６α ・・・・・（５ｂ）
但し、ｔ２＝Ｉ２／αである。
従って、断続周期Ｔ１０で誘導素子１３１を断続制御して、その励磁電流を第一電流Ｉ1と第二電流Ｉ２の間で増減させるときの開閉制御素子１４５に発生する開閉過渡損失Ｐｏｃは算式（６）で示される。
Ｐｏｃ＝（Ｅｏｎ＋Ｅｏｆｆ）／Ｔ１０
＝Ｖｈ×（Ｉ１^２＋Ｉ２^２）／（６α×Ｔ１０） ・・・（６）
但し、一回の充電による充電電圧の増加分は微小であるためＶｈ1≒Ｖｈ２であり、高圧コンデンサ１３３の充放電前後の電圧変動も例えばＤＣ７０Ｖ〜ＤＣ７５Ｖであって僅少であるため、Ｖｈ1≒Ｖｈ２≒Ｖｈとなっている。

次に、開閉制御素子１４５の閉路期間において、開閉制御素子１４５の閉路時の内部抵抗によって発生する閉路通電損失の計算を行う。
図５（Ｄ）において、第二の開閉素子１４５ｂが閉路して誘導素子１３１に流れていた第一電流Ｉ1が第一の開閉素子１４５ａから第二の開閉素子１４５ｂに移行した新時刻をｔ＝０とし、時刻ｔ＝Ｔｏｎにおいて第二電流Ｉ２に増加する励磁電流ｉは算式（７ａ）によって示される。
ｉ＝Ｉ１＋βｔ ・・・・・・・・・・・（７ａ）
但し 電流上昇率βは算式（７ｂ）に示すとおりである。
β＝（Ｉ２−Ｉ１）/Ｔｏｎ ・・・・・・（７ｂ）
従って、開閉制御素子１４５の内部抵抗Ｒｓによる、閉路時間Ｔｏｎ期間における閉路通電損失Ｐｏｎは、積分時間をｔ＝０〜Ｔｏｎとした場合の算式（８a）によって算出される。
Ｐｏｎ＝∫（Ｉ１＋βｔ）^２×Ｒｓｄｔ／Ｔｏｎ
＝Ｉ２^２［ｋ＋（１-ｋ）^２／３］Ｒｓ ・・・（８a）
但し、ｋ＝Ｉ１／Ｉ２であり、閉路時間Ｔｏｎを断続周期Ｔ１０に置きなおすと、算式（８ａ）は算式（８ｂ）に換算されることになる。
Ｐｏｎ＝Ｉ２^２［ｋ＋（１-ｋ）^２／３］Ｒｓ×（Ｔｏｎ／Ｔ１０） ・・・（８b）

なお、励磁電流が第二電流Ｉ２から第一電流Ｉ１に減衰するときには、この電流は高圧コンデンサ１３３に対する充電電流となっていて、開閉制御素子１４５の通電電流はゼロとなる。
ここで、例えば、ｋ＝６／１４＝０．４３とすると、算式（８ｂ）と算式（２）から算式（９）が得られる。
Ｐｏｎ＝０．５４×Ｉ２^２×Ｒｓ×（Ｔｏｎ／Ｔ１０）
＝０．４４×Ｉ２^２×Ｒｓ ・・・・・・・・・（９）
但し、並列接続されている第一の開閉素子１４５ａの内部抵抗Ｒａと第二の開閉素子１４５ｂの内部抵抗Ｒｂとし、合計電流がＩ２であるときの各開閉素子の閉路通電損失Ｐａ、Ｐｂと合計の閉路通電損失Ｐは算式（１０ａ）〜（１０ｃ）で示される。
Ｐａ＝０．４４×Ｉ２^２×Ｒａ×［Ｒｂ／（Ｒａ＋Ｒｂ）]^２ ・・・・（１０ａ）
Ｐｂ＝０．４４×Ｉ２^２×Ｒｂ×［Ｒａ／（Ｒａ＋Ｒｂ）]^２ ・・・・（１０ｂ）
Ｐ＝Ｐａ＋Ｐｂ＝０．４４×Ｉ２^２×Ｒａ×Ｒｂ／（Ｒａ＋Ｒｂ） ・・（１０ｃ）

次に、図１のものにおける損失電力とその他の態様における損失電力の一覧表を示す図である図６について詳細に説明する。なお、図６に示された損失電力とその他の態様における損失電力の一覧表は、後述する図１１に示されて実施の形態１の変形形態である車載電子制御装置においても適用されるものである。
図６において、最左列の形態区分は次のとおり５種の形態をそれぞれ最上段から最下段で示している。
最上段の第一形態は、電流増減率が大きく、閉路時の内部抵抗も大きな高速高抵抗の第一素子と低速低抵抗の第二素子を並列使用した図１の形態を示している。
二段目の第二形態は、高速高抵抗の第一素子のみを並列使用し、その特性が完全一致していて、時差制御を行わないで両者が均等動作すると仮定した場合のものである。
三段目の第三形態は、低速低抵抗の第二素子のみを並列使用し、その特性が完全一致していて、時差制御を行わないで両者が均等動作すると仮定した場合のものである。
四段目の変形形態は、図２で示した内容のものであり、高速高抵抗の第一素子は平滑コンデンサ４８ａと平滑抵抗４９ａによる平滑フィルタによって減速動作し、低速低抵抗の第二素子には同じ型式の第二素子が並列接続されている。
但し、その内部抵抗は±１３％で大小にばらついているものとしている。
最下段の基準形態は、高速型の第一素子と低速型の第二素子の電流増減率αと内部抵抗Ｒｓの格差は４倍以上であって、第一素子の内部抵抗Ｒｓは誘導素子１３１の抵抗値より大きく、第二素子の内部抵抗Ｒｓは誘導素子１３１の抵抗値より小さいとした基準形態の場合を示している。

これ等の形態区分において、左列から右列にかけて、電流増減率αとこれに伴う開閉過渡損失Ｐｏｃが示され、続いて内部抵抗とこれに伴う閉路通電損失Ｐｏｎが示され、更には開閉過渡損失と閉路通電損失の合計値が記載されている。
また、右列の分担電流は誘導素子１３１の励磁電流が第一電流Ｉ１＝６Ａから第二電流Ｉ２＝１４Ａに増減するとした場合の並列開閉素子の分担電流が示され、最右列では各形態における開閉過渡損失Ｐｏｃの合計値と閉路通電損失Ｐｏｎの合計値との比率が示されている。
この一覧表を示す図で明らかなとおり、図１又は図２で示された最上段の第一形態と四段目の変形形態においては、損失比率Ｐｏｃ／Ｐｏｎが比較的１に近く、第二形態、三形態ではこの比率が大きく変動していると共に、開閉過渡損失Ｐｏｃと閉路通電損失Ｐｏｎの合計値も著しく大きな値となっている。なお、開閉過渡損失Ｐｏｃは算式（６）、閉路通電損失Ｐｏｎは算式（９）で得られる。また、Ｖ０＝７５Ｖ、Ｉ１＝６Ａ、Ｉ２＝１４Ａ、Ｔ１０＝１７６μｓｅｃとしている。
従って、高速高抵抗の開閉素子と低速低抵抗の開閉素子を併用して、時差開閉制御を行うことによって全損失を著しく低減して、昇圧制御の効率を高めることができることが明らかである。

実施の形態１は、直流電源１０１から給電される誘導性負荷である誘導素子１３１に直列接続されて、駆動信号電圧ＧＴ０の論理レベルに応動して閉路動作と開路動作を行う開閉制御素子１４５に対する通電制御回路ユニット２４０Ａであって、開閉制御素子１４５は、第一及び第二の開閉素子１４５ａ、１４５ｂの並列回路によって構成されていて、一方の開閉素子である第一の開閉素子１４５ａは、他方の開閉素子である第二の開閉素子１４５ｂに比べてスルーレートが大きな電流増減率を有するとともに、他方の開閉素子は一方の開閉素子に比べて内部抵抗が小さい高導電率を有しており、駆動信号電圧ＧＴ０は、時差制御回路１４０Ａによって第一ゲート電圧ＧＴ１と第二ゲート電圧ＧＴ２に分配され、第一の開閉素子１４５ａは第一ゲート電圧ＧＴ１の論理レベルに応動して閉路動作と開路動作を行い、第二の開閉素子１４５ｂは第二ゲート電圧ＧＴ２の論理レベルに応動して閉路動作と開路動作を行うように構成されていて、時差制御回路１４０Ａは、駆動信号電圧ＧＴ０が発生すると、まず第一の開閉素子１４５ａを閉路するための第一ゲート電圧ＧＴ１を発生し、続いて予め定められた第二閉路遅延時間Ｔｄｏｎを置いて第二の開閉素子１４５ｂを閉路するための第二ゲート電圧ＧＴ２を発生する第二時差設定部を備え、時差制御回路１４０Ａは更に、駆動信号電圧ＧＴ０が停止すると、まず第二ゲート電圧ＧＴ２を停止し、続いて予め定められた第一開路遅延時間Ｔｄｏｆｆを置いて第一ゲート電圧ＧＴ１を停止する第一時差設定部を備えている。

第一の開閉素子１４５ａと第二の開閉素子１４５ｂ、及び第二の開閉素子１４５ｂと並列接続されることがある並列開閉素子１４５ｂｂは、いずれも電界効果型のトランジスタであって、それぞれにゲート端子とソース端子との間に内部寄生コンデンサ1４６ａ、１４６ｂ、１４６ｂｂを有するとともに、並列開閉素子１４５ｂｂは、第二の開閉素子１４５ｂと同様に、第一の開閉素子１４５ａに比べて内部抵抗が小さい高導電率を有しているとともに、その内部抵抗は共に正の温度係数を有しており、並列開閉素子１４５ｂｂと第二の開閉素子１４５ｂとは、共通の第二ゲート電圧ＧＴ２によって断続制御されるようになっている。

以上のとおり、この実施の形態１では、第二の開閉素子にはこれと同様の内部抵抗を有する並列開閉素子が並列接続されることがあり、それぞれが正の温度係数を有するとともに、同じ第二ゲート電圧ＧＴ２によって断続制御されるようになっている。
従って、大電流負荷の断続制御を行う場合に、閉路通電損失による発熱を複数の開閉素子で分担して、効率よく熱放散を行うことができるとともに、内部抵抗のばらつきによって、どちらか一方の負荷電流が他方より大きくなった場合には、一方の開閉素子の温度上昇が他方より大きくなることによってその内部抵抗が増大し、均等電流が流れる傾向の自己補正が作用して、過度な温度差が発生しない特徴がある。
これは実施の形態２についても同様である。

また、第一の開閉素子１４５ａの開閉動作時における電流増減率α１は、第二の開閉素子１４５ｂ及び並列開閉素子１４５ｂｂの電流増減率α２に対して４倍以上の高速動作を行うものであるとともに、第二の開閉素子１４５ｂ及び並列開閉素子１４５ｂｂの閉路動作時における内部抵抗Ｒｓ２は、第一の開閉素子１４５ａの内部抵抗Ｒｓ1に対して1／４以下の低抵抗となっている。
以上のとおり、この実施の形態１では、高速・高抵抗の第一の開閉素子と、低速・低抵抗の第二の開閉素子及び並列開閉素子の電流増減率と内部抵抗は相互に４倍以上の格差が設けられている。
従って、開閉過渡損失は第一の開閉素子が全てを吸収するのに対し、閉路時の閉路通電損失は内部抵抗に逆比例して分担されるので、個体のばらつき変動の影響が減殺されて全体損失の分担を確実に配分することができる特徴がある。
これは実施の形態２についても同様である。

また、時差制御回路１４０Ａは、第一時差設定部となる第一時差設定回路と、第二時差設定部となる第二時差設定回路を備え、第一時差設定回路は、駆動信号電圧ＧＴ０によって第一急速閉路用ダイオード４３ａと低抵抗の充電抵抗４２を介して急速充電される第一時差設定コンデンサ４１ａと、この第一時差設定コンデンサ４１ａの充電電荷を緩速放電する高抵抗の第一遅延開路抵抗４５ａによって構成され、第一時差設定回路は、駆動信号電圧ＧＴ０の論理レベルがハイレベル「Ｈ」となったときに、第一急速閉路用ダイオード４３ａと充電抵抗４２を介して第一時差設定コンデンサ４１ａが急速充電される一方で、第一急速閉路用ダイオード４３ａと低抵抗の第一急速閉路用抵抗４４ａと、比較器である波形整形素子４６を介し第一の開閉素子１４５ａの内部寄生コンデンサ1４６aを急速充電する第一ゲート電圧ＧＴ１を発生して、第一の開閉素子１４５ａが急速閉路駆動され、第一時差設定回路はまた、駆動信号電圧ＧＴ０の論理レベルがローレベル「Ｌ」となったときに、第一時差設定コンデンサ４１ａの充電電荷が第一遅延開路抵抗４５ａを介して緩速放電し、その残留電圧が波形整形素子４６の負側入力端子に接続された比較基準電圧47未満になると、波形整形素子４６の比較出力によって第一ゲート電圧ＧＴ１を急速減衰させて第一の開閉素子１４５ａが急速開路されるようになっている。

以上のとおり、この実施の形態１では、波形整形素子を介して第一ゲート電圧ＧＴ１が印加される第一の開閉素子側の第一時差設定コンデンサは、駆動信号電圧ＧＴ０の論理レベルに応動して低抵抗の充電抵抗による急速充電又は第一遅延開路抵抗による緩速放電が行われ、波形整形素子は、駆動信号電圧ＧＴ０又は第一時差設定コンデンサの充電電圧と比較基準電圧との比較によって第一ゲート電圧ＧＴ１を発生して、第一の開閉素子の急速閉路動作と遅延開路動作を行うようになっている。
従って、第一の開閉素子の開閉動作時のゲート電圧は、駆動信号電圧ＧＴ０の有無によって即時に急増又は遅延して急減し、第一の開閉素子の電流増減率の低下を抑制して、開閉動作に伴う過渡損失の発生を抑制することができる特徴がある。

また、第一の開閉素子１４５ａのゲート端子には、平滑コンデンサ４８ａが接続され、この平滑コンデンサ４８ａと波形整形素子４６の出力端子との間には平滑抵抗４９ａが接続されてフィルタ回路を構成し、フィルタ回路を付加したことに伴って低下する第一の開閉素子１４５ａの電流増減率の値は、第二の開閉素子１４５ｂ及び並列開閉素子１４５ｂｂ側の電流増減率よりも大きな値となっている。
以上のとおり、この実施の形態１では、第一の開閉素子のゲート端子と、第一の開閉素子を開閉駆動する波形整形素子の出力端子との間には平滑コンデンサと平滑抵抗によるフィルタ回路が設けられている。
従って、第一の開閉素子を過度に急速開閉することによって発生するノイズを抑制しながら、第一の開閉素子の急速開閉動作を行って、開閉動作中に発生する開閉過渡損失を抑制することができる特徴がある。

また、第二時差設定回路は、内部寄生コンデンサ１４６ｂ、１４６ｂｂと第二の開閉素子１４５ｂのゲート端子に接続された第二時差設定コンデンサ４１ｂとの一部又は全部と、このコンデンサを緩速充電する第二遅延閉路抵抗４５ｂとを備え、第二時差制御回路は、駆動信号電圧ＧＴ０の論理レベルがハイレベル「Ｈ」となったときに、第二遅延閉路抵抗４５ｂを介して内部寄生コンデンサ１４６ｂ、１４６ｂｂと第二時差設定コンデンサ４１ｂが充電されることによって第二ゲート電圧ＧＴ２が遅れて上昇して、第二の開閉素子１４５ｂ又は第二の開閉素子１４５ｂと並列開閉素子１４５ｂｂが遅延閉路駆動され、第二時差制御回路はまた、駆動信号電圧ＧＴ０の論理レベルがローレベル「Ｌ」となったときに、第二急速開路用ダイオード４３ｂと低抵抗の第二急速開路用抵抗４４ｂを介して、内部寄生コンデンサ１４６ｂ、１４６ｂｂと第二時差設定コンデンサ４１ｂの充電電荷を急速放電して、第二ゲート電圧ＧＴ２を急速低下させることによって、第二の開閉素子１４５ｂ又は第二の開閉素子１４５ｂと並列開閉素子１４５ｂｂが急速開路されるようになっている。

以上のとおり、この実施の形態１では、第二ゲート電圧ＧＴ２が印加される第二の開閉素子側の内部寄生コンデンサ又は第二時差設定コンデンサは、駆動信号電圧ＧＴ０の論理レベルに応動して第二遅延閉路抵抗による緩速充電又は第二急速開路用抵抗による急速放電が行われて遅延閉路動作又は急速開路動作を行うようになっている。
従って、第二の開閉素子の遅延閉路時間は、その内部寄生コンデンサの静電容量のばらつきによって変動するが、第二時差設定コンデンサを設けて合成容量を大きくし、これに応じて第二遅延閉路抵抗の抵抗値を小さくしておけば、安定した遅延閉路時間を得ることができるようになっている。

また誘導性負荷は、車載バッテリである直流電源１０１から電源電圧Ｖｂｂが供給され、開閉制御素子１４５を含む通電制御回路ユニット２４０Ａ、２４０Ｂによって励磁電流の断続制御が行われて、電源電圧Ｖｂｂよりも高い高圧電圧Ｖｈを得て、車載電気負荷１０５に給電する誘導素子１３１であって、誘導素子１３１を含む昇圧回路ユニット１３０は、開閉制御素子１４５によって誘導素子１３１を通電駆動し、この開閉制御素子１４５が開路したときに充電ダイオード１３２を介して誘導素子１３１が発生する誘導電圧によって充電される高圧コンデンサ１３３とを備え、昇圧回路ユニット１３０は、通電制御回路ユニット２４０Ａ、２４０Ｂに対して駆動信号電圧ＧＴ０を発生する駆動信号発生部を備え、駆動信号発生部は、高圧コンデンサ１３３の充電電圧が予め定められた電圧下限値Ｖｒｅｆ２１以下のときに、これが予め定められた電圧上限値Ｖｒｅｆ２２を超過するまでの期間において駆動信号電圧ＧＴ０の発生を許可するとともに、駆動信号電圧ＧＴ０の発生に伴って開閉制御素子１４５が閉路駆動されて、誘導素子１３１の励磁電流が予め定められた電流上限値Ｖｒｅｆ１２を超過すると、この励磁電流が所定の電流下限値Ｖｒｅｆ１１以下になるか、又は予め定められた遮断時間ΔＴを経過するまでは駆動信号電圧ＧＴ０の発生を停止する駆動信号出力回路１３８を備えている。

以上のとおり、この実施の形態１による車載電子制御装置は、開閉制御素子によって誘導素子に電源電圧Ｖｂｂを断続印加して、この開閉制御素子の開路時に発生する誘導電圧によって高圧コンデンサを充電して高圧電圧Ｖｈを得る昇圧回路ユニットを備え、開閉制御素子は高速開閉に適した第一の開閉素子と、内部抵抗が小さい第二の開閉素子を並列接続して構成されるとともに、駆動信号発生部が発生する駆動信号電圧ＧＴ０を分配して、第一の開閉素子を閉路駆動する第一ゲート電圧ＧＴ１と、第二の開閉素子を閉路駆動する第二ゲート電圧ＧＴ２を生成する時差制御回路を備えており、時差制御回路は、駆動信号電圧ＧＴ０が発生すると第二ゲート電圧ＧＴ２を第一ゲート電圧ＧＴ１よりも遅延発生し、駆動信号電圧ＧＴ０が停止すると第一ゲート電圧ＧＴ１を第二ゲート電圧ＧＴ２よりも遅延停止するようになっている。

従って、励磁電流が大きくてインダクタンスが小さな小型の誘導素子を高頻度に断続制御して、静電容量が小さくても蓄積静電エネルギーが大きくなる高圧コンデンサを充電することに伴う開閉過渡損失が低減されるとともに、大電流の断続に伴う通電損失が低減されるので、小形の誘導素子と小形の高圧コンデンサを使用することができる特徴がある。
なお、図１で示された昇圧回路ユニット１３０に対して、図２で示された通電制御回路ユニット２４０Ａに代わって、図８で示した通電制御回路ユニット２４０Ｂを適用する場合には、図１１で詳述するとおり時差制御回路１４０Ｂには図１で示された駆動信号出力回路１３８から駆動信号電圧ＧＴ０が供給され、この駆動信号電圧ＧＴ０はパルス列信号ではなく、駆動信号電圧ＧＴ０が発生すると励磁電流は第一電流Ｉ1から第二電流Ｉ２に上昇し、駆動信号電圧ＧＴ０が停止すると励磁電流は第二電流Ｉ２から第一電流Ｉ1に減少するものであって、図８における第一電圧ＣＭＰ１は第一電流Ｉ1の例えば９０％相当の電流に対応した検出電圧とし、第二電圧ＣＭＰ２は第二電流Ｉ２の例えば９０％相当の電流に対応した検出電圧としておけばよい。

実施の形態２．
次に、実施の形態２による車載電子制御装置の全体回路ブロック図である図７と、図７のものの通電制御回路ユニットの詳細回路図である図８と、図７のもののパルス列信号の一覧表である図９について、その構成を詳細に説明する。なお、図８に示された通電制御回路ユニットは、後述する図１１に示された実施の形態１の変形形態である車載電子制御装置においても適用されるものである。
図７において、車載電子制御装置１００Ｂは、制御電圧Ｖｃｃを発生する安定化電源１１０と、マイクロプロセッサＣＰＵを含む演算制御回路部１２０Ｂと、時差制御回路１４０Ｂを含む通電制御回路ユニット２４０Ｂと、誘導性負荷１０４ａ、１０４ｂ、１０４ｃが発生する通電遮断時の誘導電圧を制限する放電制御回路１６０を主体として構成されている。
そして、車載電子制御装置１００Ｂの外部に接続されているものとして、ＤＣ１２Ｖ系の車載バッテリである直流電源１０１が図示しない電源スイッチによって付勢される電源リレーの出力接点である負荷電源スイッチ１０２を介して接続されて、車載電子制御装置１００Ｂに対してその電源電圧Ｖｂｂを供給するようになっている。
また、車載電子制御装置１００Ｂには、各種の入力センサと電源スイッチを含む入力センサ１０３が接続されるとともに、車載電子制御装置１００Ｂよって駆動される出力負荷１０４は、その一部として例えばリニアソレノイドである誘導性負荷１０４a〜１０４ｃを含んでいる。

車載電子制御装置１００Ｂの内部構成として、誘導性負荷１０４ａの下流端は合成電流検出抵抗１７５を介して通電制御回路ユニット２４０Ｂ内の開閉制御素子１４５に接続され、この合成電流検出抵抗１７５の両端電圧は差動増幅器１７６を介して電流監視信号INとしてマイクロプロセッサＣＰＵに入力されている。
また、開閉制御素子１４５と合成電流検出抵抗１７５との接続点には放電ダイオード１６９ａが設けられ、この放電ダイオード１６９ａは退避コンデンサ１６１と逆流防止ダイオード１６２を介して直流電源１０１の正側ラインに接続されるか、又は退避コンデンサ１６１を介して直流電源１０１の負側グランドラインに接続されている。
更に、退避コンデンサ１６１には、電圧制限ダイオード１６３と過電圧検出抵抗１６４との直列回路と、放電抵抗１６５と放電トランジスタ１６６との直列回路とが並列接続されて放電制御回路１６０を構成し、この放電制御回路１６０は、退避コンデンサ１６１の充電電圧が電圧制限ダイオード１６３の動作電圧Ｖｚを超過したときに放電トランジスタ１６６が閉路駆動され、退避コンデンサ１６１の充電電荷を放出して、その充電電圧を所定値に制限するものとなっている。

そして、演算制御回路部１２０Ｂは、不揮発性のプログラムメモリ（ＰＭＥＭ）及びデータメモリ（ＤＭＥＭ）と揮発性のＲＡＭメモリ（ＲＭＥＭ）を含むメモリ（ＭＥＭ）１２１と、多チャンネルＡＤ変換器（ＡＤＣ）１２２を含むマイクロプロセッサ（ＣＰＵ）１２３によって構成されていて、このマイクロプロセッサ（ＣＰＵ）１２３は誘導性負荷１０４ａ〜１０４ｃに対する励磁電流を可変制御するためのパルス列信号である駆動信号電圧ＧＴ０として駆動信号電圧ＧＴ０ａ、ＧＴ０ｂ、ＧＴ０ｃをフラグメモリ（ＦＬＧａ、ＦＬＧｂ、ＦＬＧｃ）１２４ａ、１２４ｂ、１２４ｃから発生するようになっている。
複数の誘導性負荷１０４ａ〜１０４ｃは、それぞれ同様に通電制御回路ユニット２４０Ｂと差動増幅器１７６と合成電流検出抵抗１７５とが接続され、マイクロプロセッサ（ＣＰＵ）１２３はそれぞれの誘導性負荷１０４ａ〜１０４ｃに対する駆動信号電圧ＧＴ０ａ〜ＧＴ０ｃを発生するようになっている。
ただし、放電制御回路１６０は各誘導性負荷１０４ａ〜１０４ｃに対して共用されていて、放電ダイオード１６９ａ、１６９ｂ、１６９ｃのみが個別に接続されている。
即ち、誘導性負荷１０４ａ〜１０４ｃの各負側端子は、それぞれに放電ダイオード１６９ａ〜１６９ｃを介して共通の退避コンデンサ１６１に接続されている。

一方、開閉制御素子１４５は、図１のものと同様の電界効果型トランジスタである第一及び第二の開閉素子１４５ａ、１４５ｂの並列回路によって構成されていて、第一の開閉素子１４５ａは、第二の開閉素子１４５ｂに比べてスルーレートが大きな電流増減率を有するとともに、第二の開閉素子１４５ｂは第一の開閉素子１４５ａに比べて内部抵抗が小さい高導電率のものが使用されている。
また、第一の開閉素子１４５ａのソース端子には切換電流検出抵抗147aが接続されて、その両端電圧は第一電流検出電圧Ｖｓｓとして時差制御回路１４０Ｂに入力されている。
なお、図８で後述するとおり、第一の開閉素子１４５ａがカレントミラー端子を有する場合には、この端子に切換電流検出抵抗１４７ａａを接続して第一電流検出電圧Ｖｓｓを得ることもできるものである。

図８において、通電制御回路ユニット２４０Ｂに含まれる時差制御回路１４０Ｂによって、第一ゲート電圧ＧＴ１と第二ゲート電圧ＧＴ２が印加される開閉制御素子１４５には、図２の場合と同様に一対の第一の開閉素子１４５ａと昇圧用の第二の開閉素子１４５ｂが並列接続されているとともに、閉路時の内部抵抗が小さい電界効果型の並列開閉素子１４５ｂｂが付加されている例が点線表示されており、この並列開閉素子１４５ｂｂにも第二ゲート電圧ＧＴ２が印加され、各開閉素子に含まれる内部寄生コンデンサ1４６a、１４６ｂ・１４６ｂｂが図示されている。
なお、この通電制御回路ユニット２４０Ｂは図７で示した誘導性負荷の電流制御用として使用されるほかに、図１における第一の開閉素子１４５ａに対して切換電流検出抵抗１４７ａ、１４７ａａを付加して第一電流検出電圧Ｖｓｓが得られるようにすれば、図１で示した通電制御回路ユニット２４０Ａの代替ユニットとして使用されて昇圧制御用として使用することができるものであり、その詳細は図１１において後述する。
そして、駆動信号電圧ＧＴ０が可変一定の電流制御を行うためのパルス列信号を発生する第二実施形態のものである場合には、駆動信号電圧ＧＴ０は平滑抵抗１７１と平滑コンデンサ１７２を介して平滑化されて、目標電流に比例したアナログ信号電圧に変換され、分圧抵抗１７３を介して減率電圧ＣＭＰ０を得るようになっており、この分圧抵抗１７３の分圧比は例えば90％となっている。

これに対し、図１で示した第一実施形態における昇圧制御用の場合には、誘導性負荷の励磁電流は第一電流Ｉ1から第二電流Ｉ２に上昇するまでは駆動信号電圧ＧＴ０の論理レベルは「Ｈ」を持続し、この論理レベルが「Ｌ」に反転すると第二電流Ｉ２から第一電流Ｉ1に減少するようになっていて、平滑抵抗１７１、平滑コンデンサ１７２、分圧抵抗１７３は不要である。
時差制御回路１４０Ｂは、第一時差設定部となる第一時差設定回路と、第二時差設定部となる第二時差設定回路を備え、この第一時差設定回路は、第一電流比較回路１４１ａと中間論理積素子１４４ａと一時記憶回路１４２と論理和素子１４３ａによって構成されている。
第一電流比較回路１４１ａは、第一電流検出電圧Ｖｓｓの値が第二実施形態における減率電圧ＣＭＰ０以上であるか、第一実施形態における電流下限値である第一電流Ｉ１（図５（Ｄ）参照）に接近した所定の第一電圧ＣＭＰ１１以上であって、駆動信号電圧ＧＴ０が発生していることによって、中間論理積素子１４４ａを介して一時記憶回路１４２をセット駆動するようになっている。

これに伴い、論理和素子１４３ａは、駆動信号電圧ＧＴ０が発生すると直ちに第一ゲート電圧ＧＴ１を発生し、一時記憶回路１４２がセット信号を発生している期間は第一ゲート電圧ＧＴ１の発生を持続し、駆動信号電圧ＧＴ０が停止すると一時記憶回路１４２がリセットされるまでの第一開路遅延時間Ｔｄｏｆｆ（図４（Ｂ）参照）を置いて第一ゲート電圧ＧＴ１を停止するようになっている。
第二時差設定回路は、第二電流比較回路１４１ｂと中間論理積素子１４４ｂと一時記憶回路１４２と論理積素子１４３ｂによって構成されている。
第二電流比較回路１４１ｂは、第一電流検出電圧Ｖｓｓの値が第二実施形態における減率電圧ＣＭＰ０以上であるか、第一実施形態における電流上限値である第二電流Ｉ２（図５（Ｄ）参照）に接近した第二電圧ＣＭＰ１２以上であることによって、中間論理積素子１４４ｂを介して一時記憶回路１４２をリセット駆動するようになっている。
これに伴い、論理積素子１４３ｂは、駆動信号電圧ＧＴ０が発生した後に、一時記憶回路１４２がセット駆動されるまでの第二閉路遅延時間Ｔｄｏｎ（図４（Ｄ）参照）をおいて第二ゲート電圧ＧＴ２を発生するとともに、駆動信号電圧ＧＴ０が停止すると直ちに第二ゲート電圧ＧＴ２を停止するようになっている。

なお、図８の信号入力回路に図示された２個のスイッチは不要のものであり、用途に応じて減率電圧ＣＭＰ０が適用されるか、第一電圧ＣＭＰ１と第二電圧ＣＭＰ２が適用されるかの使い分けを便宜表示したものとなっている。
次に、第一の開閉素子１４５ａのゲート端子には、平滑コンデンサ1４８ａと平滑抵抗1４９ａによるフィルタ回路が設けられていて、第一の開閉素子１４５ａの急峻な開閉動作に伴うノイズ発生を抑制するようになっている。
但し、このフィルタ回路を付加したことに伴って低下する第一の開閉素子１４５ａの電流増減率の値は、第二の開閉素子１４５ｂ及び並列開閉素子１４５ｂｂ側の電流増減率よりも大きな値となっている。
また、第二の開閉素子１４５ｂのゲート端子には、安定化コンデンサ１４８ｂと安定化抵抗１４９ｂとによる安定化回路が設けられていて、これによって第二の開閉素子１４５ｂ又は第二の開閉素子１４５ｂと並列開閉素子１４５ｂｂの内部寄生コンデンサ１４６ｂ、１４６ｂｂによる過度な開路遅延動作を抑制し、適度な開閉遅延動作を行うようになっている。

図９において、演算制御回路部１２０Ｂは不揮発性のデータメモリを備え、その中の例えばＮ＝２４ビットを１単位とする２５単位のメモリは、パルス列信号格納メモリとして使用されている。
メモリ番号Ｓ（Ｓ＝０〜２４）に対応したメモリＳはＮ＝２４ビットのメモリの中のＳ個のメモリの論理が「１」であり、Ｎ−Ｓ個のメモリの論理は「０」となっている。
そして、メモリＳの中の論理「１」と論理「０」の配列は、Ｎビットのメモリの中で極力分散化されており、例えば１２個の論理「１」に続いて１２個の論理「０」を配列して、１回の開閉制御素子１４５の断続動作によって通電デューティ５０％を得る場合であれば、論理「１」と論理「０」を交互に配列して１２回の断続動作によって同じ通電デューティ５０％を得るようになっている。
演算制御回路部１２０Ｂは更に、誘導性負荷１０４ａ〜１０４ｃに対応して１単位が２４ビットのリングレジスタＲＲＧａ、ＲＲＧｂ、ＲＲＧｃを備え、このリングレジスタには必要とされる通電デューティγに対応したメモリＳのデータが転送され、このリングレジスタの論理信号は所定周期のクロック信号ＣＬＫによって順次循環移動して、最終段の論理信号が順次にフラグメモリ（ＦＬＧａ、ＦＬＧｂ、ＦＬＧｃ）１２４ａ、１２４ｂ、１２４ｃに一時保存され、これが駆動信号電圧ＧＴ０ａ、ＧＴ０ｂ、ＧＴ０ｃとして出力されるようになっている。

以下、図７〜図９のとおり構成された実施の形態２による車載電子制御装置１００Ｂについて、その作用、動作を詳細に説明する。
なお、図８で示された通電制御回路ユニット２４０Ｂを図１で示された実施の形態１における車載電子制御装置１００Ａに適用する場合には、図３による高圧コンデンサの充電特性と誘導素子電流のタイムチャートと、図４における開閉制御素子の駆動信号のタイムチャートと、図５における開閉制御素子の駆動信号の詳細タイムチャートについては実施の形態１において前述したとおりである。
まず、図７において、図示しない電源スイッチが閉路されると、電源リレーの出力接点である負荷電源スイッチ１０２が閉路して、車載電子制御装置１００Ｂに電源電圧Ｖｂｂが印加される。

その結果、安定化電源１１０が例えばＤＣ５Ｖの安定化された制御電圧Ｖｃｃを発生して、マイクロプロセッサ（ＣＰＵ）１２３が制御動作を開始する。
マイクロプロセッサ（ＣＰＵ）１２３は入力センサ１０３の動作状態と、メモリ（ＭＥＭ）１２１の一部である不揮発性のプログラムメモリ（ＰＧＭ）に格納された制御プログラムの内容に応動して、出力負荷１０４に対する負荷駆動指令信号を発生し、出力負荷１０４の中の特定の電気負荷である誘導性負荷１０４ａ〜１０４ｃに対しては、駆動信号電圧ＧＴ０ａ〜ＧＴ０ｃを発生して、可変一定の励磁電流を供給するようになっている。
次に、図７のものの動作説明用フローチャートである図１０について説明する。なお、ここでは誘導性負荷１０４ａの電流制御について説明するが、他の誘導性負荷１０４ｂ、１０４ｃに対する電流制御の場合も同様である。

図１０において、工程Ｓ１０００はマイクロプロセッサ（ＣＰＵ）１２３が電流制御を開始する動作開始ステップである。
続く工程Ｓ１００１は図示しない初期設定フラグを監視することによって初期設定が完了しているかどうかを判定し、完了であれば「ＹＥＳ」の判定を行って工程Ｓ１００３ａへ移行し、未完了であれば「ＮＯ」の判定を行って工程Ｓ１００２ａへ移行する判定ステップである。
工程Ｓ１００２ａは、目標電流Ｉ０を読出設定するステップであり、対象となる誘導性負荷が例えばリニアソレノイドであって、駆動機構に静摩擦抵抗が作用するのを回避するために微小のリップル電流を含むディザ電流制御を行う場合であれば、ディザ振幅電流ΔＩの設定も行われる。
続く工程Ｓ１００２ｂは、工程Ｓ１００２ａでディザ振幅の設定が行われているときの目標電流の上限値と下限値が設定されるステップである。
続く工程Ｓ１００２ｃは、電源電圧Ｖｂｂの現在値と、誘導性負荷１０４ｃの設置環境温度を検出して誘導性負荷１０４ｃの現在の抵抗値を推定するステップである。

続く工程Ｓ１００２ｄは、目標電流と現在電圧と現在抵抗から推定される通電デューティγ０＝Ｉ０×Ｒ／Ｖｂｂと、工程Ｓ１００２ｂで設定された上限電流設定値Ｉ２と下限電流設定値Ｉ１に対応した通電デューティγ２・γ１を算出するとともに、図９のデータメモリの中から通電デューティγ０に最も近い番号のメモリを選んでリングレジスタＲＲＧａに転送して工程Ｓ１００３ａへ移行するステップである。
なお、工程Ｓ１００２ａから工程Ｓ１００２ｄによって構成された工程ブロックＳ１００２は、目標通電デューティγの設定手段となるものであり、図９のデータテーブルによれば通電デューティは４．２％単位でしか増減調整が行えないようになっている。
しかし、リングレジスタを一巡する判定周期Ｔｃ＝Ｔ０×Ｎ（クロック信号ＣＬＫの周期Ｔ０とレジスタのビット数Ｎとの積）は、誘導性負荷１０４ｃの抵抗値とインダクタンスＬとの比率である時定数τ＝Ｌ／Ｒに比べて圧倒的に小さな値に設定されていて、例えばデューティＳ／Ｎ＝５０の場合とデューティＳ／Ｎ＝５４．２の場合を交互に反転使用すれば中間デューティとして５２．１％を得ることができ、デューティＳ／Ｎ＝５０、５４．２、５０を組合わせて順次交替使用すれば（５０＋５４．２＋５０）／３＝５１．４の平均デューティを得ることができる。

以下同様に、異種のデューティＳ／Ｎの組合わせとその適用頻度の多少によって様々な中間デューティが得られる。
従って、マイクロプロセッサ（ＣＰＵ）１２３としては目標電流と検出電流の偏差の大小に応じた比例・積分制御を行うことにより、設定したい通電デューティに最も近い値のものを選択すれば、結果的には高精度な定電流制御を行うことができるものである。
工程Ｓ１００２ｄに続く工程Ｓ１００３ａは、工程Ｓ１００２ｂにおいてディザ電流の設定が行われたかどうかを判定し、設定されておれば「ＹＥＳ」の判定を行って工程Ｓ１００４へ移行し、設定されていなければ「ＮＯ」の判定を行って工程Ｓ１００３ｂへ移行する判定ステップである。
工程Ｓ１００３ｂでは、工程Ｓ１００２ｄで設定された通電デューティγ０又は、以降の工程Ｓ１００６ａ、Ｓ１００６ｂ、Ｓ１００９ａ、Ｓ１００９ｂで設定変更された最新の通電デューティを維持して工程Ｓ１００７ａへ移行する最新状態の維持とするステップである。
工程Ｓ１００４はディザ振幅の大小変更時期であるかどうかを判定し、変更時期でなければ「ＮＯ」の判定を行って工程Ｓ１００３ｂへ移行し、変更時期であれば定期的に「ＹＥＳ」の判定を行って工程Ｓ１００５へ移行する判定ステップである。

工程Ｓ１００５は、ディザ電流の大電流期間であるか小電流期間であるかを判定して、大電流期間であれば「ＹＥＳ」の判定を行って工程Ｓ１００５へ移行して通電デューティγ２が設定され、小電流期間であれば「ＮＯ」の判定を行って工程Ｓ１００６ａへ移行して通電デューティγ１が設定され、大電流期間であれば「ＹＥＳ」の判定を行って工程Ｓ１００６ｂへ移行して通電デューティγ２が設定される判定ステップである。
工程Ｓ１００３ｂ又は工程Ｓ１００６ａ又は工程Ｓ１００６ｂに続く工程Ｓ１００７ａでは、工程Ｓ１００２ａ又は工程Ｓ１００２ｂで設定された目標電流設定値Ｉ０又は上限電流設定値Ｉ２又は下限電流設定値Ｉ１による現状設定値と、電流監視信号ＩＮによって読出された現在電流の比較偏差の有無を判定し、比較偏差が許容値の範囲内であれば「ＮＯ」の判定を行って工程Ｓ１００７ｂへ移行して通電デューティを現状維持するとともに、比較偏差有りであれば「ＹＥＳ」の判定を行って工程Ｓ１００８へ移行する判定ステップである。
工程Ｓ１００８は、電流監視信号ＩＮが設定値より大きければ「ＹＥＳ」の判定を行って工程Ｓ１００９ａへ移行し、小さければ「ＮＯ」の判定を行って工程Ｓ１００９ｂへ移行して、通電デューティの減量又は増量が行われる制御誤差の正負の判定ステップである。
工程Ｓ１００７ｂ又は工程Ｓ１００９ａ又は工程Ｓ１００９ｂに続く動作終了工程Ｓ１０１０では、他の制御プログラムが実行されて、予め定められた制限時間以内に動作開始工程である工程Ｓ１０００へ復帰して、以降の工程が繰返してされるようになっている。

以上の説明で明らかなとおり、実施の形態２における時差制御回路の構成には、第二閉路遅延時間Ｔｄｏｎと第一開路遅延時間Ｔｄｏｆｆを得るために図２で示した時差制御回路１４０Ａのように抵抗とコンデンサを用いたタイマを使用するものと、図８で示した時差制御回路１４０Ｂのように第一の開閉素子１４５ａ側に流れている第一電流を切換電流検出抵抗１４７ａ、１４７ａａによって検出するものがあり、この両方式はいずれも図１で示した昇圧制御回路、或いは図７で示した電流制御回路に適用可能なものとなっている。
しかし、図７の電流制御回路の場合で、励磁電流が急増又は急減しているときの開閉素子１４５ａ、１４５ｂの挙動には、その動作原理に基づく根本的な相違点がある。
まず、図２の時差制御回路１４０Ａを図７の定電流制御回路に適用して、駆動信号電圧ＧＴ０の断続動作によって可変一定の励磁電流を得る場合（図１２参照）には、例えば目標とする励磁電流Ｉ０に接近した９０％〜１１０％の電流が既に流れている安定制御状態と、目標電流Ｉ０とは大幅に乖離して励磁電流が急増又は急減している過渡状態のいずれであっても、開閉制御素子１４５はその電流増減率αに対応したタイマによって開閉動作が制御されている。

一方、図８の時差制御回路１４０Ｂを図７の定電流制御回路に適用して、駆動信号電圧ＧＴ０の断続動作によって可変一定の励磁電流を得る場合に、例えば目標とする励磁電流Ｉ0に接近した９０％〜１１０％の電流が既に流れている安定制御状態においては、目標電流Ｉ０の９０％程度の電流に対応した検出電圧である減率電圧ＣＭＰ０の有無によって励磁電流が第一の開閉素子１４５ａに流れているかどうか、或いは、第二の開閉素子１４５ｂに流れていた励磁電流が第一の開閉素子１４５ａに移行したかどうかを判定することができる。
しかし、励磁電流が目標電流Ｉ０とは大幅に乖離して励磁電流が急増している過渡状態においては、比較基準となる減率電圧ＣＭＰ０は急増しているが実際の励磁電流は誘導性負荷の誘導時定数の影響で緩慢に上昇しているので一時記憶回路１４２がセットされることはなく、従って、第一の開閉素子１４５ａから第二の開閉素子１４５ｂへの移行は行なわれることがない。

同様に、励磁電流が目標電流Ｉ０とは大幅に乖離して励磁電流が急減している過渡状態においては、比較基準となる減率電圧ＣＭＰ０は急減しているが実際の励磁電流は誘導性負荷の誘導時定数の影響で緩慢に減少しているので一時記憶回路１４２がリセットされることはなく、第一の開閉素子１４５ａから第二の開閉素子１４５ｂへの移行は行なわれることがない。従って、時差制御回路１４０Ｂによるものは、励磁電流の急増・急減状態においては、第二の開閉素子１４５ｂが閉路されることはなく、常に第一の開閉素子１４５ａのみで励磁電流の断続動作が行われることになる。
その結果、第一の開閉素子１４５ａは励磁電流の急増・急減状態における閉路通電損失と、定電流の安定制御状態における開閉過渡損失を分担し、第二の開閉素子１４５ｂは定電流の安定制御状態における閉路通電損失を分担することになり、比較的低電圧で開閉過渡損失が多くならない誘導性負荷の可変一定の電流制御に適している。

直流電源１０１から給電される誘導性負荷である誘導素子１３１に直列接続されて、駆動信号電圧ＧＴ０の論理レベルに応動して閉路動作と開路動作を行う開閉制御素子１４５に対する通電制御回路ユニット２４０Ｂであって、開閉制御素子１４５は、第一及び第二の開閉素子１４５ａ、１４５ｂの並列回路によって構成されていて、一方の開閉素子である第一の開閉素子１４５ａは、他方の開閉素子である第二の開閉素子１４５ｂに比べてスルーレートが大きな電流増減率を有するとともに、他方の開閉素子は一方の開閉素子に比べて内部抵抗が小さい高導電率を有しており、駆動信号電圧ＧＴ０は、時差制御回路１４０Ｂによって第一ゲート電圧ＧＴ１と第二ゲート電圧ＧＴ２に分配され、第一の開閉素子１４５ａは第一ゲート電圧ＧＴ１の論理レベルに応動して閉路動作と開路動作を行い、第二の開閉素子１４５ｂは第二ゲート電圧ＧＴ２の論理レベルに応動して閉路動作と開路動作を行うように構成されていて、時差制御回路１４０Ｂは、駆動信号電圧ＧＴ０が発生すると、まず第一の開閉素子１４５ａを閉路するための第一ゲート電圧ＧＴ１を発生し、続いて所定の第二閉路遅延時間Ｔｄｏｎを置いて第二の開閉素子１４５ｂを閉路するための第二ゲート電圧ＧＴ２を発生する第二時差設定部を備え、時差制御回路１４０Ａは更に、駆動信号電圧ＧＴ０が停止すると、まず第二ゲート電圧ＧＴ２を停止し、続いて所定の第一開路遅延時間Ｔｄｏｆｆを置いて第一ゲート電圧ＧＴ１を停止する第一時差設定部を備えている。

また、時差制御回路１４０Ｂは、第一時差設定部となる第一時差設定回路と、第二時差設定部となる第二時差設定回路を備え、第一の開閉素子１４５ａは、そのソース端子に直列接続された切換電流検出抵抗１４７ａ、又はカレントミラー端子に接続された切換電流検出抵抗１４７ａａの上流端電位である第一電流検出電圧Ｖｓｓを発生し、第一時差設定回路は、第一電流比較回路1４１ａと中間論理積素子1４４ａと一時記憶回路１４２と論理和素子１４３ａとによって構成され、第一電流比較回路1４１ａは、駆動信号電圧ＧＴ０の動作中において第一電流検出電圧Ｖｓｓの値が、誘導性負荷に対する目標電流に接近した予め定められた減率電流に対応した減率電圧ＣＭＰ０又は所定の第一電圧ＣＭＰ１以上の電圧を発生していることによって、中間論理積素子１４４ａを介して一時記憶回路１４２をセット駆動するようになっている。

そして、論理和素子１４３ａは、駆動信号電圧ＧＴ０が発生すると直ちに第一ゲート電圧ＧＴ１を発生し、一時記憶回路１４２がセット信号を発生している期間は第一ゲート電圧ＧＴ１の発生を持続し、駆動信号電圧ＧＴ０が停止すると一時記憶回路１４２がリセットされるまでの第一開路遅延時間Ｔｄｏｆｆを置いて第一ゲート電圧ＧＴ１を停止し、第二時差設定回路は、第二電流比較回路１４１ｂと中間論理積素子１４４ｂと一時記憶回路１４２と論理積素子１４３ｂによって構成され、第二電流比較回路１４１ｂは、駆動信号電圧ＧＴ０の停止中において第一電流検出電圧Ｖｓｓの値が、減率電圧ＣＭＰ０又は予め定められた第二電圧ＣＭＰ２以上の電圧を発生していることによって、中間論理積素子１４４ｂを介して一時記憶回路１４２をリセット駆動し、論理積素子１４３ｂは、駆動信号電圧ＧＴ０が発生した後に、一時記憶回路１４２がセット駆動されるまでの第二閉路遅延時間Ｔｄｏｎをおいて第二ゲート電圧ＧＴ２を発生するとともに、駆動信号電圧ＧＴ０が停止すると直ちに第二ゲート電圧ＧＴ２を停止するものとなっている。

以上のとおり、この実施の形態２では、第一の開閉素子は第一電流検出電圧Ｖｓｓを発生するための切換電流検出抵抗を備えるとともに、時差制御回路には駆動信号電圧ＧＴ０と第一の開閉素子の電流の増加判定と、第二の開閉素子の電流が第一の開閉素子側に移行したかどうか判定する比較判定回路を備えており、時差制御回路に駆動信号電圧ＧＴ０が入力されると、第一ゲート電圧ＧＴ１は直ちに発生するが、第二ゲート電圧ＧＴ２は第一電流検出電圧Ｖｓｓが所定値以上に増加した時点で発生するとともに、駆動信号電圧ＧＴ０が停止されると第二ゲート電圧ＧＴ２は直ちに発生するが、第一ゲート電圧ＧＴ１は第一電流検出電圧Ｖｓｓが所定値以上に増加して、第二の開閉素子の電流が第一の開閉素子側に移行した時点で停止するようになっている。

従って、第二の開閉素子は第一の開閉素子が閉路している期間内に開閉動作が行われることによって開閉過渡損失の発生が防止され、第二の開閉素子の閉路期間においては第一の開閉素子の閉路通電損失が削減され、相互に発生損失を分担することができるとともに、第一ゲート電圧ＧＴ１と第二ゲート電圧ＧＴ２の発生と停止のタイミングは、タイマ回路に依存することなく、第一電流検出電圧Ｖｓｓと目標負荷電流に対応した電流検出電圧に接近した減率電圧ＣＭＰ０又は第一電圧ＣＭＰ１と第二電圧ＣＭＰ２との比較を行うことによって正確、迅速に決定することができる特徴がある。
なお、図８の実線で示された実施の形態（第一電圧ＣＭＰ１と第二電圧ＣＭＰを接続しない）は、時差制御回路１４０Ｂに入力される駆動信号電圧ＧＴ０の断続周期が短く、開閉制御素子の１回の断続動作による負荷電流の増減が微小である定電流制御に適したものとなっている。

また、時差制御回路１４０Ｂに入力される駆動信号電圧ＧＴ０の断続周期が予め定められた断続周期よりも大きく、１回の閉路駆動指令によって負荷電流は第一電流Ｉ1から第二電流Ｉ２に上昇し、続く１回の開路指令によって負荷電流が第二電流Ｉ２から第一電流Ｉ１に減少するものにおいて、第一電流比較回路１４１ａは、第一電流検出電圧Ｖｓｓの値が第一電流Ｉ１に接近したときの第一電圧ＣＭＰ１以上であって、駆動信号電圧ＧＴ０が発生していることによって、中間論理積素子１４４ａを介して一時記憶回路１４２がセット駆動され、第二電流比較回路１４１ｂは、第一電流検出電圧Ｖｓｓの値が第二電流Ｉ２に接近したときの第二電圧ＣＭＰ２以上であって、駆動信号電圧ＧＴ０が停止していることによって、中間論理積素子１４４ｂを介して一時記憶回路１４２がリセット駆動されるようになっている。

以上のとおり、この実施の形態２では、第一電流比較回路には、開閉制御素子の一回の断続動作に伴う下限電流である第一電流Ｉ1に接近した第一電圧ＣＭＰ１が比較入力として使用され、第二電流比較回路には、開閉制御素子の一回の断続動作に伴う上限電流である第二電流Ｉ２に接近した第二電圧ＣＭＰ２が比較入力として使用されている。
従って、この実施形態は、図１で示された昇圧回路ユニット１３０における通電制御回路ユニット２４０Ａの代替手段として適用するのに適していて、この場合の駆動信号電圧ＧＴ０は図１における駆動信号出力回路１３８が発生し、図８における平滑抵抗１７１と平滑コンデンサ１７２と分圧抵抗１７３とによる減率電圧ＣＭＰ０は不使用で除去されるものとなっている。

また、時差制御回路１４０Ｂは、論理和素子１４３ａの出力回路に接続された平滑抵抗1４９ａと、平滑コンデンサ1４８ａとによるフィルタ回路を備えるとともに、論理積素子１４３ｂの出力回路に接続された安定化抵抗１４９ｂと安定化コンデンサ１４８ｂとによる安定化回路を備え、フィルタ回路は、第一ゲート電圧ＧＴ１の急峻な変化を抑制して、第一の開閉素子１４５ａの急峻な開閉動作にともなうノイズ発生を抑制するものであるのに対し、安定化回路は、第二の開閉素子１４５ｂ又は並列開閉素子１４５ｂｂの内部寄生コンデンサ１４６ｂ、１４６ｂｂのばらつき変動による開閉過渡時間の変動を抑制して、第二ゲート電圧ＧＴ２によるゲート電圧の増減特性を安定化するためのものとなっている。

以上のとおり、この実施の形態２では、第一の開閉素子のゲート端子と、第二の開閉素子及び並列開閉素子のゲート端子には、それぞれフィルタ回路と安定化回路が設けられている。
従って、第一の開閉素子を過度に急速開閉することによって発生するノイズを抑制しながら、第一の開閉素子の急速開閉動作を行って、開閉動作中に発生する過渡損失を抑制することができるとともに、第二の開閉素子の遅延閉路時間は、その内部寄生コンデンサの静電容量のばらつきによって変動するが、第二時差設定コンデンサを設けて合成容量を大きくし、これに応じて第二遅延閉路抵抗の抵抗値を小さくしておくことによって、安定した遅延閉路時間を得ることができ、これにより第一の開閉素子の閉路通電損失の増大を抑制することができる特徴がある。

また、誘導性負荷は、車載バッテリである直流電源１０１から電源電圧Ｖｂｂが供給され、開閉制御素子１４５を含む通電制御回路ユニット２４０Ａ、２４０Ｂによって励磁電流の断続制御が行われ、開閉制御素子１４５の通電デューティγによって可変又は一定の励磁電流が供給される誘導性負荷１０４ａである電磁コイルであって、誘導性負荷１０４ａである電磁コイルには、開閉制御素子１４５が開路したときに蓄積電磁エネルギーを放出する放電ダイオード１６９ａが並列接続されており、通電制御回路ユニット２４０Ａ、２４０Ｂに入力される駆動信号電圧ＧＴ０は、駆動信号発生部が発生するパルス列信号となっていて、パルス列信号は、判定周期Ｔcの中で発生した駆動信号電圧ＧＴ０の発生回数Ｓと１回の発生時間Ｔ０との積であるの閉路時間Ｔｏｎ＝Ｓ×Ｔ０と、判定周期Ｔcとの比率である通電デューティγ＝Ｔｏｎ/Ｔｃを増減することによって励磁電流が増減制御されるものであり、駆動信号発生部は、誘導性負荷１０４ａである電磁コイルに対する励磁電流の目標値と電流監視信号ＩＮに応動して、通電デューティγを増減調整する演算制御回路部１２０Ｂとなっている。

以上のとおり、この実施の形態２による車載電子制御装置は、開閉制御素子によって誘導性負荷である電磁コイルに電源電圧Ｖｂｂを断続印加して、この開閉制御素子の通電デューティによって誘導性負荷である電磁コイルに対する励磁電流が目標電流と合致するように制御する駆動信号発生部を備え、開閉制御素子は高速開閉に適した第一の開閉素子と、内部抵抗が小さい第二の開閉素子を並列接続して構成されるとともに、駆動信号発生部が発生する駆動信号電圧ＧＴ０を分配して、第一の開閉素子を閉路駆動する第一ゲート電圧ＧＴ１と、第二の開閉素子を閉路駆動する第二ゲート電圧ＧＴ２を生成する時差制御回路を備えており、時差制御回路は、駆動信号電圧ＧＴ０が発生すると第二ゲート電圧ＧＴ２を第一ゲート電圧ＧＴ１よりも遅延発生し、駆動信号電圧ＧＴ０が停止すると第一ゲート電圧ＧＴ１を第二ゲート電圧ＧＴ２よりも遅延停止するようになっている。
従って、開閉制御素子の開閉動作頻度を高くして、誘導性負荷である電磁コイルに対する励磁電流の制御精度を向上することができる特徴がある。
なお、図７で適用された通電制御回路ユニット２４０Ｂ（図８参照）に代わって、図１２で詳述するとり図２で示した通電制御回路ユニット２４０Ａを適用する場合には、図７の演算制御回路部１２０Ｂが発生する駆動信号電圧ＧＴ０ａをそのまま図２における駆動信号電圧ＧＴ０として印加すればよい。

また、放電ダイオード１６９ａは、退避コンデンサ１６１と逆流防止ダイオード１６２を介して直流電源１０１の正側ラインに接続されるか、又は退避コンデンサ１６１を介して直流電源１０１の負側グランドラインに接続され、退避コンデンサ１６１には、電圧制限ダイオード１６３と過電圧検出抵抗１６４との直列回路と、放電抵抗１６５と放電トランジスタ１６６との直列回路とが並列接続されて放電制御回路１６０を構成し、放電制御回路１６０は、退避コンデンサ１６１の充電電圧が電圧制限ダイオード１６３の動作電圧Ｖzを超過したときに放電トランジスタ１６６が閉路駆動されて、退避コンデンサ１６１の充電電荷を放出し、その充電電圧を所定値に制限するものであり、退避コンデンサ１６１の負側端子をグランドラインに接続する場合には、電圧制限ダイオード１６３の動作電圧Ｖzは電源電圧Ｖｂｂの最大値よりも大きな値となっている。

以上のとおり、この実施の形態２による車載電子制御装置は、開閉制御素子が開路したときに、誘導性負荷に流れていた励磁電流によって充電される退避コンデンサを備え、この退避コンデンサの充電電圧は放電制御回路によって所定値に制限されるようになっている。
従って、誘導性負荷に流れていた励磁電流が目標値よりも大きいときに、制御開閉素子を開路することによって励磁電流を急速減衰させて、速やかに目標値に復元することができるので、高速・高精度の電流制御を行うことができる特徴がある。
なお、誘導性負荷に蓄積されていた電磁エネルギーの一部は、開閉制御素子が開路したときに一時的に退避コンデンサに蓄積され、これが開閉制御素子の断続周期の間に徐々に放電抵抗で消費されるので、放電抵抗には瞬時の過大損失が発生せず、小形の回路部品を使用することができるとともに、電流制御は行わないで単に断続制御が行われる誘導性負荷がある場合には、退避コンデンサと放電制御回路をこれらの誘導性負荷に共用して、コスト負担を軽減することができるものである。

また、放電トランジスタ１６６に定電流制御機能を付加すれば放電抵抗１６５は削除することができるものである。
一方、励磁電流の急速減衰を行うと開閉制御素子の開閉過渡損失が増加するとともに、高頻度の断続制御を行うことができることによって、ますます開閉過渡損失の発生頻度が増加することになるが、その開閉過渡損失は電流増減率が大きい第一の開閉素子によって分担される特徴がある。

更に、駆動信号発生部は、通電デューティγの値によって選択される複数個のリングレジスタＳ（Ｓ＝１〜ｎ）を備え、リングレジスタＳは、Ｎ個のクロック信号によって一巡して、判定周期Ｔcと対応するＮビットのメモリによって構成され、ＮビットのメモリのうちのＳ個のメモリが論理「１」となり、Ｎ−Ｓ個のメモリが論理「０」とすることによって通電デューティはγ＝Ｓ／Ｎとなり、リングレジスタＳの各メモリの論理信号は、発生時間Ｔ０を周期とするクロック信号によって順次読み出されて、これが駆動信号電圧ＧＴ０となっている。

以上のとおり、この実施の形態２による車載電子制御装置は、Ｎ個のクロック信号で判定周期Ｔcが得られるＮビットのリングレジスタが使用され、このリングレジスタに配列された論理「１」の閉路指令信号に応動して通電制御回路ユニットに対する駆動信号電圧ＧＴ０が発生するようになっていて、リングレジスタ内の論理「１」の個数Ｓに対応して開閉制御素子の通電デューティγ＝Ｓ/Ｎが決定されるようになっている。
従って、論理「１」となるビットをＮビットのレリングジスタ内に分散配置しておくと、脈動変動が少ない安定した励磁電流を得ることができる特徴がある。

例えば、１００ビットのレジスタの中で９０ビット分は論理「０」、１０ビット分は論理「１」とし、これを集中配列した場合には連続する９０クロックでは開路指令、続く１０クロックでは閉路指令となって、１００クロックの中で開閉制御素子は１回だけ断続動作を行うことになり、これによる通電デューティはγ＝１０／１００となる。
一方、９クロックの開路指令と１クロックの閉路を１０回繰り返した場合にも同じ通電デューティが得られて励磁電流の脈動変動が抑制されるが、この場合には同じ期間内に１０回の断続動作を行う必要があって、開閉制御素子の開閉過渡損失の発生頻度が増加することになる。
しかし、その開閉過渡損失は電流増減率が大きい第一の開閉素子によって分担される特徴がある。

次に、実施の形態１の変形形態である車載電子制御装置の全体回路ブロック図である図１１について、図１のものとの相違点を中心にして、その構成を詳細に説明する。なお、図１１に示された車載電子制御装置においては、図２に示された通電制御回路ユニットに代わって図７に示された通電制御回路ユニットが適用されている。図１１において、車載電子制御装置１００Ｃは図１における車載電子制御装置１００Ａと同様に、安定化電源、演算制御回路部、昇圧回路ユニット、インジェクタ駆動回路である電気負荷駆動回路を備えていて、昇圧回路ユニット１３０は通電制御回路ユニット２４０Ａが通電制御回路ユニット２４０Ｂに変更されていること以外は図１のものと同一である。
但し、昇圧回路ユニット１３０については、図１１では駆動信号出力回路１３８と合成電流検出抵抗１３５が図示されているものの、図１における高圧コンデンサ１３３、第一の比較器１３６ａ、第二の比較器１３７ａとこれ等の関連回路については図示が省略されている。

また、図１の通電制御回路ユニット２４０Ａに代わって適用されている通電制御回路ユニット２４０Ｂは、図８で示されたものとその内部構成は同じであるが、通電制御回路ユニット２４０Ｂの入力信号回路については次のとおりインジェクタ駆動回路用に適合するように変更されている。
第一の相違点は、図１１では合成電流検出抵抗１３５が開閉制御素子１４５の下流側に接続されているのに対し、図８における合成電流検出抵抗１７５は図７で示すとおり開閉制御素子１４５の上流側に接続されている。
その結果、図１１における切換電流検出抵抗１４７ａは合成電流検出抵抗１３５と直列接続されているので、第一電流検出電圧Ｖｓｓは切換電流検出抵抗１４７ａと合成電流検出抵抗１３５の両端電圧の合計値となっている。
第二の相違点は、図８における駆動信号電圧ＧＴ０は、図７における演算制御回路部１２０Ｂが発生する定電流制御用のパルス列信号であったが、図１１では駆動信号出力回路１３８が発生する昇圧制御用の駆動信号電圧ＧＴ０となっている。

従って、図８における平滑抵抗１７１、平滑コンデンサ１７２、分圧抵抗１７３は廃止されていて、第一電流比較回路１４１ａには、図３で前述した電流下限値Ｖｒｅｆ１１の分圧電圧である第一電圧ＣＭＰ１が入力され、第二電流比較回路１４１ｂには、図３で前述した電流上限値Ｖｒｅｆ１２の分圧電圧である第二電圧ＣＭＰ２が入力されている。
なお、図１１における時差制御回路１４０Ｂにおいては、中間論理積素子１４４ｂは省略して、第二電流比較回路１４１ｂの出力によって一時記憶回路１４２を直接リセットすることが可能である。
その理由は、第二電圧ＣＭＰ２＞第一電圧ＣＭＰ１の関係にあるため、一時記憶回路１４２が中間論理積素子1４４ａによってセットされる時点では、第二電流比較回路１４１ｂによって一時記憶回路１４２が誤ってリセットされることがないためである。

図１１のものによる高圧コンデンサ１３３に対する昇圧制御の動作は、図１のものと同様であるが、図１１のものでは、図３（Ｂ）における素子電流がゼロから第一電流Ｉ１に上昇する過程では第一の開閉素子1４５aが開路されることはない。

次に、実施の形態２の変形形態である車載電子制御装置の全体回路ブロック図である図１２について、図７のものとの相違点を中心にして、その構成を詳細に説明する。なお、図１２に示された車載電子制御装置においては、図７に示された車載電子制御装置における通電制御回路ユニットに代わって図２に示された通電制御回路ユニットが適用されている。図１２において、車載電子制御装置１００Ｄは図７における車載電子制御装置１００Ｂと同様に、安定化電源１１０、演算制御回路部１２０Ｂ、放電制御回路１６０、合成電流検出抵抗１７５、差動増幅器１７６を備えている。
しかし、図７の通電制御回路ユニット２４０Ｂに代わって適用されている通電制御回路ユニット２４０Ａは、図２で示されたものとその内部構成は同じであるが、通電制御回路ユニット２４０Ａの入力信号回路については次のとおり可変一定の定電流制御に適合するように変更されている。

第一の相違点は、図２では合成電流検出抵抗１３５が開閉制御素子１４５の下流側に接続されているのに対し、図１２における合成電流検出抵抗１７５は開閉制御素子１４５の上流側に接続されている。
第二の相違点は、図２における駆動信号電圧ＧＴ０は、図１における昇圧回路ユニット１３０内の駆動信号出力回路１３８で発生するものであったが、図１２では演算制御回路部１２０Ｂが発生する駆動信号電圧ＧＴ０ａとなっている。
その結果、図１２のものによる誘導性負荷１０４ａ〜１０４ｃに対する電流制御の動作は、図７のものと同様である。
但し、図７、図８における時差制御回路１４０Ｂは移行電流検出形式のものであるのに対し、図１２における時差制御回路１４０Ａはタイマ方式であるため、安定電流制御状態において第一の開閉素子１４５ａから第二の開閉素子１４５ｂへの電流切換時に発生する余裕遅延時間によって第一の開閉素子１４５ａに発生する閉路通電損失が増大する傾向のものとなっている。

本願は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。

１０１ 直流電源、１３１ 誘導素子（誘導性負荷）、１４０Ａ 時差制御回路、１４５ 開閉制御素子、１４５ａ 第一の開閉素子、１４５ｂ 第二の開閉素子、２４０Ａ，２４０Ｂ 通電制御回路ユニット

本願に開示される開閉制御素子に対する通電制御回路ユニットは、直流電源から給電される誘導性負荷に直列接続されて、駆動信号電圧の論理レベルに応動して閉路動作と開路動作を行う開閉制御素子に対する通電制御回路ユニットであって、開閉制御素子は、第一の開閉素子及び第二の開閉素子の並列回路によって構成されていて、一方の開閉素子である第一の開閉素子は、他方の開閉素子である第二の開閉素子に比べてスルーレートが大きな電流増減率を有するとともに、他方の開閉素子は一方の開閉素子に比べて内部抵抗が小さい高導電率を有しており、駆動信号電圧は、時差制御回路によって第一ゲート電圧と第二ゲート電圧に分配され、第一の開閉素子は第一ゲート電圧の論理レベルに応動して閉路動作と開路動作を行い、第二の開閉素子は第二ゲート電圧の論理レベルに応動して閉路動作と開路動作を行うように構成されていて、時差制御回路は、駆動信号電圧が発生すると、まず第一の開閉素子を閉路するための第一ゲート電圧を発生し、続いて予め定められた第二閉路遅延時間を置いて第二の開閉素子を閉路するための第二ゲート電圧を発生する第二時差設定部を備え、時差制御回路は更に、駆動信号電圧が停止すると、まず第二ゲート電圧を停止し、続いて予め定められた第一開路遅延時間を置いて第一ゲート電圧を停止する第一時差設定部を備えている。また、第一の開閉素子と第二の開閉素子、及び第二の開閉素子と並列接続されることがある並列開閉素子は、いずれも電界効果型のトランジスタであって、それぞれにゲート端子とソース端子との間に内部寄生コンデンサを有するとともに、並列開閉素子は、第二の開閉素子と同様に、第一の開閉素子に比べて内部抵抗が小さい高導電率を有しているとともに、内部抵抗は共に正の温度係数を有しており、並列開閉素子と第二の開閉素子とは、共通の前記第二ゲート電圧によって断続制御される。更に、時差制御回路は、第一時差設定部となる第一時差設定回路と、第二時差設定部となる第二時差設定回路を備え、第一時差設定回路は、駆動信号電圧によって第一急速閉路用ダイオードと低抵抗の充電抵抗を介して急速充電される第一時差設定コンデンサと、第一時差設定コンデンサの充電電荷を緩速放電する高抵抗の第一遅延開路抵抗によって構成され、第一時差設定回路は、駆動信号電圧の論理レベルがハイレベルとなったときに、第一急速閉路用ダイオードと充電抵抗を介して第一時差設定コンデンサが急速充電される一方で、第一急速閉路用ダイオードと低抵抗の第一急速閉路用抵抗と、比較器である波形整形素子を介し第一の開閉素子の前記内部寄生コンデンサを急速充電する前記第一ゲート電圧を発生して、前記第一の開閉素子が急速閉路駆動され、第一時差設定回路はまた、駆動信号電圧の論理レベルがローレベルとなったときに、第一時差設定コンデンサの充電電荷が第一遅延開路抵抗を介して緩速放電し、その残留電圧が前記波形整形素子の負側入力端子に接続された比較基準電圧未満になると、波形整形素子の比較出力によって第一ゲート電圧を急速減衰させて第一の開閉素子が急速開路される。

Claims (13)

1. 直流電源から給電される誘導性負荷に直列接続されて、駆動信号電圧の論理レベルに応動して閉路動作と開路動作を行う開閉制御素子に対する通電制御回路ユニットであって、
   前記開閉制御素子は、第一の開閉素子及び第二の開閉素子の並列回路によって構成されていて、一方の開閉素子である前記第一の開閉素子は、他方の開閉素子である前記第二の開閉素子に比べてスルーレートが大きな電流増減率を有するとともに、前記他方の開閉素子は前記一方の開閉素子に比べて内部抵抗が小さい高導電率を有しており、
   前記駆動信号電圧は、時差制御回路によって第一ゲート電圧と第二ゲート電圧に分配され、前記第一の開閉素子は前記第一ゲート電圧の論理レベルに応動して閉路動作と開路動作を行い、前記第二の開閉素子は前記第二ゲート電圧の論理レベルに応動して閉路動作と開路動作を行うように構成されていて、
   前記時差制御回路は、前記駆動信号電圧が発生すると、まず前記第一の開閉素子を閉路するための第一ゲート電圧を発生し、続いて予め定められた第二閉路遅延時間を置いて前記第二の開閉素子を閉路するための第二ゲート電圧を発生する第二時差設定部を備え、
   前記時差制御回路は更に、前記駆動信号電圧が停止すると、まず前記第二ゲート電圧を停止し、続いて予め定められた第一開路遅延時間を置いて前記第一ゲート電圧を停止する第一時差設定部を備えている開閉制御素子に対する通電制御回路ユニット。
2. 前記第一の開閉素子と前記第二の開閉素子、及び前記第二の開閉素子と並列接続されることがある並列開閉素子は、いずれも電界効果型のトランジスタであって、それぞれにゲート端子とソース端子との間に内部寄生コンデンサを有するとともに、
   前記並列開閉素子は、前記第二の開閉素子と同様に、前記第一の開閉素子に比べて内部抵抗が小さい高導電率を有しているとともに、前記内部抵抗は共に正の温度係数を有しており、前記並列開閉素子と前記第二の開閉素子とは、共通の前記第二ゲート電圧によって断続制御される請求項１に記載の開閉制御素子に対する通電制御回路ユニット。
3. 前記第一の開閉素子の開閉動作時における電流増減率は、前記第二の開閉素子及び前記並列開閉素子の電流増減率に対して４倍以上の高速動作を行うものであるとともに、
   前記第二の開閉素子及び前記並列開閉素子の閉路動作時における内部抵抗は、前記第一の開閉素子の内部抵抗に対して１／４以下の低抵抗となっている請求項２に記載の開閉制御素子に対する通電制御回路ユニット。
4. 前記時差制御回路は、前記第一時差設定部となる第一時差設定回路と、前記第二時差設定部となる第二時差設定回路を備え、
   前記第一時差設定回路は、前記駆動信号電圧によって第一急速閉路用ダイオードと低抵抗の充電抵抗を介して急速充電される第一時差設定コンデンサと、前記第一時差設定コンデンサの充電電荷を緩速放電する高抵抗の第一遅延開路抵抗によって構成され、
   前記第一時差設定回路は、前記駆動信号電圧の論理レベルがハイレベルとなったときに、前記第一急速閉路用ダイオードと前記充電抵抗を介して前記第一時差設定コンデンサが急速充電される一方で、前記第一急速閉路用ダイオードと低抵抗の第一急速閉路用抵抗と、比較器である波形整形素子を介し前記第一の開閉素子の前記内部寄生コンデンサを急速充電する前記第一ゲート電圧を発生して、前記第一の開閉素子が急速閉路駆動され、
   前記第一時差設定回路はまた、前記駆動信号電圧の論理レベルがローレベルとなったときに、前記第一時差設定コンデンサの充電電荷が前記第一遅延開路抵抗を介して緩速放電し、その残留電圧が前記波形整形素子の負側入力端子に接続された比較基準電圧未満になると、前記波形整形素子の比較出力によって前記第一ゲート電圧を急速減衰させて前記第一の開閉素子が急速開路される請求項２又は請求項３に記載の開閉制御素子に対する通電制御回路ユニット。
5. 前記第一の開閉素子のゲート端子には、平滑コンデンサが接続され、この平滑コンデンサと前記波形整形素子の出力端子との間には平滑抵抗が接続されてフィルタ回路を構成し、前記フィルタ回路を付加したことに伴って低下する前記第一の開閉素子の電流増減率の値は、前記第二の開閉素子及び前記並列開閉素子の側の電流増減率よりも大きな値となっている請求項４に記載の開閉制御素子に対する通電制御回路ユニット。
6. 前記第二時差設定回路は、前記内部寄生コンデンサと前記第二の開閉素子のゲート端子に接続された第二時差設定コンデンサとの一部又は全部と、前記内部寄生コンデンサ、前記第二時差設定コンデンサを緩速充電する第二遅延閉路抵抗とを備え、
   前記第二時差設定回路は、前記駆動信号電圧の論理レベルがハイレベルとなったときに、前記第二遅延閉路抵抗を介して前記内部寄生コンデンサと前記第二時差設定コンデンサが充電されることによって前記第二ゲート電圧が遅れて上昇して、前記第二の開閉素子又は前記第二の開閉素子と前記並列開閉素子が遅延閉路駆動され、
   前記第二時差設定回路はまた、前記駆動信号電圧の論理レベルがローレベルとなったときに、第二急速開路用ダイオードと低抵抗の第二急速開路用抵抗を介して、前記内部寄生コンデンサと前記第二時差設定コンデンサの充電電荷を急速放電して、前記第二ゲート電圧を急速低下させることによって、前記第二の開閉素子又は前記第二の開閉素子と前記並列開閉素子が急速開路される請求項４又は請求項５に記載の開閉制御素子に対する通電制御回路ユニット。
7. 前記時差制御回路は、前記第一時差設定部となる第一時差設定回路と、前記第二時差設定部となる第二時差設定回路を備え、
   前記第一の開閉素子は、そのソース端子に直列接続された切換電流検出抵抗又はカレントミラー端子に接続された切換電流検出抵抗の上流端電位である第一電流検出電圧を発生し、
   前記第一時差設定回路は、第一電流比較回路と中間論理積素子と一時記憶回路と論理和素子とによって構成され、
   前記第一電流比較回路は、前記駆動信号電圧の動作中において前記第一電流検出電圧の値が、誘導性負荷に対する目標電流に接近した予め定められた減率電流に対応した減率電圧又は予め定められた第一電圧以上の電圧を発生していることによって、前記中間論理積素子を介して前記一時記憶回路をセット駆動し、
   前記論理和素子は、前記駆動信号電圧が発生すると直ちに前記第一ゲート電圧を発生し、前記一時記憶回路がセット信号を発生している期間は前記第一ゲート電圧の発生を持続し、前記駆動信号電圧が停止すると前記一時記憶回路がリセットされるまでの前記第一開路遅延時間を置いて前記第一ゲート電圧を停止し、
   前記第二時差設定回路は、第二電流比較回路と中間論理積素子と前記一時記憶回路と論理積素子によって構成され、
   前記第二電流比較回路は、前記駆動信号電圧の停止中において前記第一電流検出電圧の値が、前記減率電圧又は予め定められた第二電圧以上の電圧を発生していることによって、前記中間論理積素子を介して前記一時記憶回路をリセット駆動し、
   前記論理積素子は、前記駆動信号電圧が発生した後に、前記一時記憶回路がセット駆動されるまでの前記第二閉路遅延時間をおいて前記第二ゲート電圧を発生するとともに、前記駆動信号電圧が停止すると直ちに前記第二ゲート電圧を停止するものである請求項２又は請求項３に記載の開閉制御素子に対する通電制御回路ユニット。
8. 前記時差制御回路に入力される前記駆動信号電圧の断続周期が予め定められた断続周期よりも大きく、１回の閉路駆動指令によって負荷電流は第一電流から第二電流に上昇し、続く１回の開路指令によって負荷電流が前記第二電流から前記第一電流に減少するものにおいて、
   前記第一電流比較回路は、前記第一電流検出電圧の値が前記第一電流に接近したときの前記第一電圧以上であって、前記駆動信号電圧が発生していることによって、前記中間論理積素子を介して前記一時記憶回路がセット駆動され、
   前記第二電流比較回路は、前記第一電流検出電圧の値が前記第二電流に接近したときの前記第二電圧以上であって、前記駆動信号電圧が停止していることによって、前記中間論理積素子を介して前記一時記憶回路がリセット駆動される請求項７に記載の開閉制御素子に対する通電制御回路ユニット。
9. 前記時差制御回路は、前記論理和素子の出力回路に接続された平滑抵抗と、平滑コンデンサとによるフィルタ回路を備えるとともに、前記論理積素子の出力回路に接続された安定化抵抗と安定化コンデンサとによる安定化回路を備え、
   前記フィルタ回路は、前記第一ゲート電圧の急峻な変化を抑制して、前記第一の開閉素子の急峻な開閉動作にともなうノイズ発生を抑制するものであるのに対し、
   前記安定化回路は、前記第二の開閉素子又は前記並列開閉素子の内部寄生コンデンサのばらつき変動による開閉過渡時間の変動を抑制して、前記第二ゲート電圧によるゲート電圧の増減特性を安定化するためのものである請求項７又は請求項８に記載の開閉制御素子に対する通電制御回路ユニット。
10. 前記誘導性負荷は、車載バッテリである前記直流電源から電源電圧が供給され、前記開閉制御素子を含む前記通電制御回路ユニットによって励磁電流の断続制御が行われて、前記電源電圧よりも高い高圧電圧を得て、車載電気負荷に給電する誘導素子であって、
    前記誘導素子を含む昇圧回路ユニットは、前記開閉制御素子によって前記誘導素子を通電駆動し、前記開閉制御素子が開路したときに充電ダイオードを介して前記誘導素子が発生する誘導電圧によって充電される高圧コンデンサを備え、
    前記昇圧回路ユニットは、前記通電制御回路ユニットに対して前記駆動信号電圧を発生する駆動信号発生部を備え、
    前記駆動信号発生部は、前記高圧コンデンサの充電電圧が予め定められた電圧下限値以下のときに、充電電圧が予め定められた電圧上限値を超過するまでの期間において前記駆動信号電圧の発生を許可するとともに、前記駆動信号電圧の発生に伴って前記開閉制御素子が閉路駆動されて、前記誘導素子の励磁電流が予め定められた電流上限値を超過すると、前記励磁電流が予め定められた電流下限値以下になるか、又は予め定められた遮断時間を経過するまでは前記駆動信号電圧の発生を停止する駆動信号出力回路を備えている請求項６又は請求項７に記載の開閉制御素子に対する通電制御回路ユニットを備えた車載電子制御装置。
11. 前記誘導性負荷は、車載バッテリである前記直流電源から電源電圧が供給され、前記開閉制御素子を含む前記通電制御回路ユニットによって励磁電流の断続制御が行われ、前記開閉制御素子の通電デューティγによって可変又は一定の励磁電流が供給される電磁コイルであって、
    前記電磁コイルには、前記開閉制御素子が開路したときに蓄積電磁エネルギーを放出する放電ダイオードが並列接続されており、
    前記通電制御回路ユニットに入力される前記駆動信号電圧は、駆動信号発生部が発生するパルス列信号となっていて、
    前記パルス列信号は、判定周期Ｔｃの中で発生した前記駆動信号電圧の発生回数Ｓと１回の発生時間Ｔ０との積である閉路時間Ｔｏｎ＝Ｓ×Ｔ０と、前記判定周期Ｔｃとの比率である通電デューティγ＝Ｔｏｎ/Ｔｃを増減することによって前記励磁電流が増減制御されるものであり、
    前記駆動信号発生部は、前記電磁コイルに対する励磁電流の目標値と電流監視信号に応動して、前記通電デューティγを増減調整する演算制御回路部である請求項６又は請求項７に記載の開閉制御素子に対する通電制御回路ユニットを備えた車載電子制御装置。
12. 前記放電ダイオードは、退避コンデンサと逆流防止ダイオードを介して前記直流電源の正側ラインに接続されるか、又は前記退避コンデンサを介して前記直流電源の負側グランドラインに接続され、
    前記退避コンデンサには、電圧制限ダイオードと過電圧検出抵抗との直列回路と、放電抵抗と放電トランジスタとの直列回路とが並列接続されて放電制御回路を構成し、
    前記放電制御回路は、前記退避コンデンサの充電電圧が前記電圧制限ダイオードの動作電圧を超過したときに前記放電トランジスタが閉路駆動されて、前記退避コンデンサの充電電荷を放出し、その充電電圧を予め定められた値に制限するものであり、
    前記退避コンデンサの負側端子を前記負側グランドラインに接続する場合には、前記電圧制限ダイオードの動作電圧は前記電源電圧の最大値よりも大きな値となっている請求項１１に記載の開閉制御素子に対する通電制御回路ユニットを備えた車載電子制御装置。
13. 前記駆動信号発生部は、前記通電デューティγの値によって選択される複数個のリングレジスタを備え、
    前記リングレジスタは、Ｎ個のクロック信号によって一巡して、前記判定周期Ｔｃと対応するＮビットのメモリによって構成され、ＮビットのメモリのうちのＳ個のメモリが論理「１」となり、Ｎ−Ｓ個のメモリが論理「０」とすることによって前記通電デューティはγ＝Ｓ/Ｎとなり、
    前記リングレジスタの各メモリの論理信号は、前記発生時間を周期とする前記クロック信号によって順次読み出されて、前記駆動信号電圧となっている請求項１１又は請求項１２に記載の開閉制御素子に対する通電制御回路ユニットを備えた車載電子制御装置。

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