JP2020072447A - 電力増幅回路 - Google Patents

Abstract

【課題】複数の増幅器を備える構成において高い効率で電力を増幅する電力増幅回路を提供する。【解決手段】電力増幅回路１０は、第１信号ＲＦ１を増幅する第１増幅器２０と、第１増幅器より後段に設けられ、第１増幅器の出力信号に応じた第２信号ＲＦ２を増幅する第２増幅器２１と、を備える。第１増幅器は、逆Ｆ級動作し、第２増幅器はＦ級動作する。【選択図】図１

Description

本発明は、電力増幅回路に関する。

携帯電話等の移動体通信機に搭載される電力増幅回路においては、送信信号の電力を高い効率で増大させることが求められる。このような高い効率を実現する方法として、電力を増幅するトランジスタにおける電圧波形と電流波形の時間的な重なりを減らすことにより消費電力を抑制する、いわゆるＦ級動作が知られている。例えば、下記特許文献１には、トランジスタのコレクタと出力端との間、及びエミッタと接地との間の少なくとも一方に設けられたＬＣ並列共振器により送信信号の２次高調波を制御し、これによってトランジスタをＦ級動作させる高周波増幅回路が開示されている。

特開２００６−５６４３号公報

他方、電力増幅回路では、送信信号に要求される電力レベルを満たすため、複数のトランジスタが直列に接続され、複数段階にわたって送信信号の電力を増幅する構成が用いられることがある。この点、上記特許文献１では、１段のトランジスタが想定されており、複数のトランジスタが直列に接続された構成において高い効率で電力を増幅させる方法については十分に検討されていない。

本発明は、かかる事情に鑑みてなされたものであり、複数の増幅器を備える構成において高い効率で電力を増幅する電力増幅回路を提供することを目的とする。

かかる目的を達成するため、本発明の一側面に係る電力増幅回路は、第１信号を増幅する第１増幅器と、第１増幅器より後段に設けられ、第１増幅器の出力信号に応じた第２信号を増幅する第２増幅器と、を備え、第１増幅器は逆Ｆ級動作し、第２増幅器はＦ級動作する。

本発明によれば、複数の増幅器を備える構成において高い効率で電力を増幅する電力増幅回路を提供することができる。

本発明の第１実施形態に係る電力増幅回路の構成例を示す図である。 トランジスタをＦ級動作させた場合におけるトランジスタのコレクタ電圧Ｖｃ（実線）及びコレクタ電流Ｉｃ（破線）の波形のイメージを示す図である。 トランジスタを逆Ｆ級動作させた場合におけるトランジスタのコレクタ電圧Ｖｃ（実線）及びコレクタ電流Ｉｃ（破線）の波形のイメージを示す図である。 本発明の第１実施形態に係る電力増幅回路の回路構成を示す図である。 電力増幅回路１０Ａ及び比較例における前段のトランジスタのコレクタ電圧及びコレクタ電流の波形のシミュレーション結果を示すグラフである。 電力増幅回路１０Ａ及び比較例における前段のトランジスタの利得のシミュレーション結果を示すグラフである。 電力増幅回路１０Ａ及び比較例における前段のトランジスタの電力付加効率のシミュレーション結果を示すグラフである。 電力増幅回路１０Ａ及び比較例における前段のトランジスタから見た整合回路４１Ａ側の反射特性（ＳパラメータＳ₁₁）を示すスミスチャートである。 電力増幅回路１０Ａ及び比較例における前段のトランジスタの通過特性（ＳパラメータＳ₂₁）のシミュレーション結果を示すグラフである。 並列共振回路を構成するキャパシタＣ７とインダクタＬ４の定数を変化させた場合における前段のトランジスタの通過特性（ＳパラメータＳ₂₁）のシミュレーション結果を示すグラフである。 本発明の第１実施形態の変形例に係る電力増幅回路の回路構成を示す図である。 本発明の第１実施形態の他の変形例に係る電力増幅回路の回路構成を示す図である。 本発明の第２実施形態に係る電力増幅回路の回路構成を示す図である。 並列共振回路に含まれるインダクタＬ４を半導体チップに形成する場合における構成例を示す平面図である。 並列共振回路に含まれるインダクタＬ４を半導体チップに形成する場合における構成例を示す平面図である。

以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。なお、同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本発明の第１実施形態に係る電力増幅回路の構成例を示す図である。電力増幅回路１０は、例えば、携帯電話等の移動体通信機に搭載され、基地局に送信される無線周波数（ＲＦ：Ｒａｄｉｏ−Ｆｒｅｑｕｅｎｃｙ）信号の電力を増幅するために用いられる。電力増幅回路１０は、例えば、２Ｇ（第２世代移動通信システム）、３Ｇ（第３世代移動通信システム）、４Ｇ（第４世代移動通信システム）、５Ｇ（第５世代移動通信システム）、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）−ＦＤＤ（Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｄｕｐｌｅｘ）、ＬＴＥ−ＴＤＤ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｄｕｐｌｅｘ）、ＬＴＥ−Ａｄｖａｎｃｅｄ、及びＬＴＥ−Ａｄｖａｎｃｅｄ Ｐｒｏ等の通信規格の送信信号を増幅する。ＲＦ信号の周波数は、例えば数百ＭＨｚ〜数十ＧＨｚ程度である。なお、電力増幅回路１０が増幅する信号の通信規格及び周波数はこれらに限られない。

図１に示されるように、電力増幅回路１０は、例えば、増幅器２０，２１、バイアス回路３０，３１、整合回路４０〜４２、高調波制御回路５０，５１、及びキャパシタＣ１，Ｃ２を備える。

増幅器２０，２１は、それぞれ、入力されるＲＦ信号の電力を増幅して出力する。初段（ドライバ段）の増幅器２０（第１増幅器）は、入力端子から整合回路４０を経由して入力されるＲＦ信号ＲＦ１（第１信号）を増幅して、ＲＦ信号ＲＦ２を出力する。後段（パワー段）の増幅器２１（第２増幅器）は、整合回路４１を経由して入力されるＲＦ信号ＲＦ２（第２信号）を増幅して、ＲＦ信号ＲＦ３を出力する。このように、電力増幅回路１０は、２段階にわたって送信信号の電力を増幅する。増幅器２０，２１は、それぞれ、例えばヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のバイポーラトランジスタにより構成される。なお、増幅器２０，２１は、ＨＢＴに替えてＭＯＳＦＥＴ（Ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の電界効果トランジスタにより構成されてもよい。この場合、以下に述べるコレクタ、ベース、エミッタを、それぞれ、ドレイン、ゲート、ソースに読み替えればよい。

バイアス回路３０，３１は、それぞれ、増幅器２０，２１にバイアス電流又はバイアス電圧を供給する。バイアス回路３０，３１は、バイアス電流又はバイアス電圧を調整することにより、増幅器２０，２１の利得を制御する。

キャパシタＣ１，Ｃ２は、それぞれ、増幅器２０，２１の入力側に設けられる。キャパシタＣ１，Ｃ２は、ＲＦ信号に含まれる直流成分を遮断し、交流成分を通過させる。

整合回路４０（ＭＮ：Ｍａｔｃｈｉｎｇ Ｎｅｔｗｏｒｋ）は、前段に設けられる回路（不図示）と増幅器２０のインピーダンスを整合させる。整合回路４１は、増幅器２０と増幅器２１のインピーダンスを整合させる。整合回路４２は、増幅器２１と後段に設けられる回路（不図示）とのインピーダンスを整合させる。整合回路４０〜４２は、例えば、キャパシタ及びインダクタ等により構成される。なお、電力増幅回路１０は、他の構成要素が整合回路４０〜４２のいずれか又は全ての機能を兼ね備えることにより、整合回路４０〜４２のいずれか又は全てを備えていなくてもよい。

高調波制御回路５０，５１は、電力増幅回路１０が増幅する送信信号を基本波とした場合に、当該基本波の整数倍の高調波を制御する回路である。具体的に、高調波制御回路５０は、前段の増幅器２０の出力端と後段の増幅器２１の入力端との間に直列に接続される。高調波制御回路５０は、前段の増幅器２０の出力信号に含まれる偶数次高調波（例えば、２次高調波２ｆ₀）を開放する周波数特性を有する。高調波制御回路５１は、後段の増幅器２１の出力端と接地端子との間に直列に接続される。高調波制御回路５１は、後段の増幅器２１の出力信号に含まれる偶数次高調波（例えば、２次高調波２ｆ₀）を接地電位に短絡する周波数特性を有する。このような高調波の制御により、前段の増幅器２０は逆Ｆ級動作（Ｃｌａｓｓ Ｉｎｖｅｒｓｅ Ｆ）をするように制御され、後段の増幅器２１はＦ級動作（Ｃｌａｓｓ Ｆ）をするように制御される。

図２Ａは、トランジスタをＦ級動作させた場合におけるトランジスタのコレクタ電圧Ｖｃ（実線）及びコレクタ電流Ｉｃ（破線）の波形のイメージを示す図である。図２Ｂは、トランジスタを逆Ｆ級動作させた場合におけるトランジスタのコレクタ電圧Ｖｃ（実線）及びコレクタ電流Ｉｃ（破線）の波形のイメージを示す図である。

Ｆ級動作は、出力信号のうち基本波の偶数次高調波（例えば、２次高調波等）を接地電位に短絡し、奇数次高調波（例えば、３次高調波等）を開放するように制御することにより実現される。これにより、Ｆ級動作では、図２Ａに示されるように、コレクタ電圧Ｖｃの波形が矩形波に近付き、コレクタ電流Ｉｃの波形が半波整流波に近付くため、コレクタ電圧Ｖｃの波形とコレクタ電流Ｉｃの波形の山が重ならないように位相が調整される。他方、逆Ｆ級動作は、出力信号のうち基本波の偶数次高調波（例えば、２次高調波等）を開放し、奇数次高調波（例えば、３次高調波等）を接地電位に短絡するように制御することにより実現される。これにより、逆Ｆ級動作では、図２Ｂに示されるように、コレクタ電圧Ｖｃの波形が半波整流波に近付き、コレクタ電流Ｉｃの波形が矩形波に近付くため、コレクタ電圧Ｖｃの波形とコレクタ電流Ｉｃの波形の山が重ならないように位相が調整される。このような位相の調整により、Ｆ級動作及び逆Ｆ級動作ではいずれもコレクタ電圧Ｖｃとコレクタ電流Ｉｃの波形が重なる時間が短くなるため、増幅器の消費電力（＝コレクタ電流Ｉｃ×コレクタ電圧Ｖｃ）が理想的には０Ｗとなる。従って、Ｆ級動作及び逆Ｆ級動作では、電力増幅回路の電力付加効率が向上する。

なお、Ｆ級動作は、電流波形が半波整流波であるため、トランジスタの寄生抵抗成分により電力増幅の特性に影響を及ぼし得るが、電圧波形が矩形波であるため、トランジスタの耐圧を超えるリスクを抑えることができるという利点がある。他方、逆Ｆ級動作は、電圧波形が半波整流波であるため、トランジスタの耐圧を超えるリスクがあるが、電流波形が矩形波であるため、寄生抵抗成分に起因する電力増幅の特性への影響が小さいという利点がある。

また、偶数次高調波及び奇数次高調波の双方が制御される構成に代えて、以下に示す各実施形態のように、これらのいずれか一方が制御される構成であっても増幅器をＦ級動作又は逆Ｆ級動作させることができる。次に、高調波を制御する具体的な構成について説明する。

図３は、本発明の第１実施形態に係る電力増幅回路の回路構成を示す図である。

図３に示されるように、電力増幅回路１０Ａは、図１に示される電力増幅回路１０のうち、増幅器２０，２１、高調波制御回路５０，５１及び整合回路４１の具体的な構成例を示すものである。なお、電力増幅回路１０Ａにおいては、バイアス回路３０，３１及び整合回路４０，４２の図示が省略されている。

増幅器２０は、トランジスタＱ１により構成される。トランジスタＱ１は、コレクタにインダクタＬ１及びインダクタＬ４を経由して電源電圧Ｖｃｃ（第１電源電圧）が供給され、エミッタが接地に接続され、ベースにキャパシタＣ１を経由してＲＦ信号ＲＦ１が供給される。トランジスタＱ１は、コレクタからＲＦ信号ＲＦ１を増幅したＲＦ信号ＲＦ２を出力する。

増幅器２１は、トランジスタＱ２により構成される。トランジスタＱ２は、コレクタにインダクタＬ２を経由して電源電圧Ｖｃｃが供給され、エミッタが接地に接続され、ベースに高調波制御回路５０Ａ及び整合回路４１Ａを経由してＲＦ信号ＲＦ２が供給される。トランジスタＱ２は、コレクタからＲＦ信号ＲＦ２を増幅したＲＦ信号ＲＦ３を出力する。

なお、図３では、トランジスタＱ１，Ｑ２がそれぞれ一つの回路記号により示されているが、これらのトランジスタＱ１，Ｑ２は、複数の単位トランジスタが並列接続された構成であってもよい。本明細書において「単位トランジスタ」とは、トランジスタとしての機能を発揮する最小限の構成のことである。

インダクタＬ１は、一端に電源電圧Ｖｃｃが供給され、他端がトランジスタＱ１のコレクタに接続される。インダクタＬ２は、一端に電源電圧Ｖｃｃが供給され、他端がトランジスタＱ２のコレクタに接続される。キャパシタＣ３及びキャパシタＣ４は、一端に電源電圧Ｖｃｃが供給され、他端が接地に接続される。インダクタＬ１，Ｌ２及びキャパシタＣ３，Ｃ４は、ＲＦ信号の電源回路（不図示）側への漏出を抑制するために設けられている。

整合回路４１Ａは、キャパシタＣ５，Ｃ６及びインダクタＬ３を備える。キャパシタＣ５及びキャパシタＣ６は、互いに直列に接続される。インダクタＬ３は、一端がキャパシタＣ５とキャパシタＣ６の接続点に接続され、他端が接地に接続される。すなわち整合回路４１Ａは、いわゆるＣ−Ｌ−ＣのＴ型回路により構成される。なお、整合回路４１は当該Ｔ型回路に限定されず、例えばπ型回路により構成されてもよい。また、キャパシタＣ５及びキャパシタＣ６が、図１におけるキャパシタＣ２に相当する機能を有していてもよい。

高調波制御回路５０Ａは、例えば、トランジスタＱ１のコレクタ（出力端）と整合回路４１Ａの入力端（すなわち、キャパシタＣ５の一端）の間に直列に接続される。高調波制御回路５０Ａは、互いに並列接続されたキャパシタＣ７（第１キャパシタ）及びインダクタＬ４（第１インダクタ）を含む並列共振回路により構成される。並列共振回路は、その共振周波数において他の周波数に比べてインピーダンスが顕著に高くなるという周波数特性を有する。本実施形態における高調波制御回路５０Ａは、その共振周波数が２次高調波の周波数帯域に含まれるか、又は近傍となるように設定されることにより、２次高調波を開放する。なお、本明細書において「開放する」とは、インピーダンスが厳密に無限大であることに限られず、他の周波数に対して当該周波数のインピーダンスが顕著に高くなる状態を含むものとする。

高調波制御回路５０Ａにおいて、キャパシタＣ７は、インダクタＬ４と共に並列共振回路を構成する。キャパシタＣ７のキャパシタンス値は、例えば直流成分を遮断するために設けられたキャパシタＣ５のキャパシタンス値より小さい。また、インダクタＬ４は、キャパシタＣ７と共に並列共振回路を構成するとともに、前段の増幅器と後段の増幅器のインピーダンスを整合する。インダクタＬ４のインダクタンス値は、例えば信号を遮断するために設けられたインダクタＬ１のインダクタンス値より小さい。インダクタＬ４は、例えばトランジスタＱ１，Ｑ２等が形成された半導体チップと同じ半導体チップにおいて、所定のパターンで引き回された配線により形成されてもよい。

本実施形態では、電源電圧Ｖｃｃが、インダクタＬ４のうちトランジスタＱ２側の一端（すなわち、インダクタＬ４とキャパシタＣ５との接続点）に供給される。電源電圧Ｖｃｃの供給線路より増幅器２０側（すなわち、入力側）に並列共振回路が配置されるため、並列共振回路を構成するキャパシタＣ７及びインダクタＬ４の定数の設計において、電源電圧Ｖｃｃ側のインピーダンスを考慮する必要がない。従って、電源電圧ＶｃｃがインダクタＬ４のトランジスタＱ１側の一端に供給される構成に比べて、キャパシタＣ７及びインダクタＬ４の設計が容易となる。なお、電源電圧ＶｃｃがインダクタＬ４を経由してトランジスタＱ１に供給される構成では、インダクタＬ４に比較的多くの電流が流れることとなる。しかしながら、後段の増幅器に比べると前段の増幅器における当該電流は少ないため、後段に本構成を採用する場合に比べてインダクタＬ４に大電流が流れる影響は小さい。

高調波制御回路５１Ａは、例えば、トランジスタＱ２のコレクタ（出力端）と接地端子との間に直列に接続される。高調波制御回路５１Ａは、互いに直列接続されたキャパシタＣ８及びインダクタＬ５を含む直列共振回路により構成される。直列共振回路は、その共振周波数において他の周波数に比べてインピーダンスが顕著に低くなるという周波数特性を有する。本実施形態における高調波制御回路５１Ａは、その共振周波数が２次高調波の周波数帯域に含まれるか、又は近傍となるように設定されることにより、２次高調波を接地電位に短絡する。なお、本明細書において「短絡する」とは、インピーダンスが厳密にゼロであることに限られず、他の周波数に対して当該周波数のインピーダンスが顕著に低くなる状態を含むものとする。

このような構成により、初段の増幅器２０（トランジスタＱ１）では、２次高調波が開放されることにより逆Ｆ級動作をするように制御され、後段の増幅器２１（トランジスタＱ２）では、２次高調波が接地電位に短絡されることによりＦ級動作をするように制御される。これにより、複数の増幅器を備える構成において、高い効率で電力を増幅することができる。

なお、本実施形態では、２段の増幅器を備える構成が示されているが、増幅器の段数はこれに限られず、３段以上であってもよい。電力増幅回路が３段以上の増幅器を備える場合、これらの増幅器のうちいずれかの増幅器が逆Ｆ級動作をするように制御され、当該増幅器より後段に設けられたいずれかの増幅器がＦ級動作をするように制御されていればよい。

図４は、電力増幅回路１０Ａ及び比較例における前段のトランジスタのコレクタ電圧及びコレクタ電流の波形のシミュレーション結果を示すグラフである。比較例とは、図３に示される電力増幅回路１０Ａのうち、キャパシタＣ７を備えない（すなわち、並列共振回路が構成されない）ものである。図４における縦軸はコレクタ電圧Ｖｃ（Ｖ）及びコレクタ電流Ｉｃ（Ａ）を示し、横軸は時間（ｐｓｅｃ）を示す。また、本シミュレーションは、基本波の周波数を３．５ＧＨｚとした場合の結果である。

図４に示されるように、電力増幅回路１０Ａでは、比較例に比べてコレクタ電圧Ｖｃが高いときにコレクタ電流Ｉｃがより少なくなり、コレクタ電流Ｉｃが少ないときにコレクタ電圧Ｖｃが上昇している。従って、電力増幅回路１０Ａによると、コレクタ電圧Ｖｃとコレクタ電流Ｉｃの波形が重なる領域が小さくなることにより電力損失が低減されるため、比較例に比べて効率が向上すると言える。

図５Ａは、電力増幅回路１０Ａ及び比較例における前段のトランジスタの利得のシミュレーション結果を示すグラフである。図５Ｂは、電力増幅回路１０Ａ及び比較例における前段のトランジスタの電力付加効率のシミュレーション結果を示すグラフである。図５Ａにおける縦軸は利得（ｄＢ）を示し、横軸は出力電力Ｐｏｕｔ（ｄＢｍ）を示す。図５Ｂにおける縦軸は電力付加効率（％）を示し、横軸は出力電力Ｐｏｕｔ（ｄＢｍ）を示す。また、本シミュレーションは、基本波の周波数を３．５ＧＨｚとした場合の結果である。

図５Ａに示されるように、電力増幅回路１０Ａでは、比較例に比べて出力電力の増大に伴う利得の低下が抑制され、利得の線形性が向上している。また、図５Ｂに示されるように、電力増幅回路１０Ａでは、比較例に比べて出力電力の増大に伴う電力付加効率が向上している。

図６Ａは、電力増幅回路１０Ａ及び比較例における前段のトランジスタから見た整合回路４１Ａ側の反射特性（ＳパラメータＳ₁₁）を示すスミスチャートである。すなわち、トランジスタＱ１から見て、高調波制御回路５０Ａを含む場合及び含まない場合における出力側の反射特性を示している。図６Ａにおけるｆ₀は、電力増幅回路１０Ａ及び比較例における基本波の周波数を示し、２つの２ｆ₀はそれぞれ、電力増幅回路１０Ａ及び比較例における２次高調波の周波数を示す。

図６Ｂは、電力増幅回路１０Ａ及び比較例における前段のトランジスタの通過特性（ＳパラメータＳ₂₁）のシミュレーション結果を示すグラフである。図６Ｂにおける縦軸は前段のトランジスタのＳパラメータＳ₂₁（ｄＢ）を示し、横軸は周波数（ＧＨｚ）を示す。図６Ａ及び図６Ｂに示すシミュレーションは、信号の周波数を１００ＭＨｚ〜１５ＧＨｚに変化させた場合の結果である。

図６Ａに示されるように、例えば基本波の周波数を３．５ＧＨｚと想定すると、２次高調波の周波数である７．０ＧＨｚ付近において、電力増幅回路１０Ａでは比較例に比べてインピーダンスがより高くなり、開放に近付いていることが分かる。また、図６Ｂに示されるように、電力増幅回路１０Ａでは、２次高調波の周波数の付近の信号が大きく減衰している一方、基本波の減衰量は比較例とほぼ変わらないことが分かる。すなわち、電力増幅回路１０Ａによると、基本波の損失を抑制しつつ、２次高調波を選択的に減衰させることができると言える。

図７は、並列共振回路を構成するキャパシタＣ７とインダクタＬ４の定数を変化させた場合における前段のトランジスタの通過特性（ＳパラメータＳ₂₁）のシミュレーション結果を示すグラフである。本シミュレーションでは、キャパシタのキャパシタンス値Ｃ及びインダクタのインダクタンス値Ｌの組み合わせを、それぞれ、Ｃ＝０．２ｐＦ及びＬ＝２．２ｎＨ、Ｃ＝０．３５ｐＦ及びＬ＝１．２ｎＨ、Ｃ＝１．０ｐＦ及びＬ＝０．３５ｎＨとした場合の通過特性を示す。図７における縦軸は前段のトランジスタのＳパラメータＳ₂₁（ｄＢ）を示し、横軸は周波数（ＧＨｚ）を示す。

図７に示されるように、キャパシタＣ７のキャパシタンス値が大きいほど２次高調波の減衰量は多くなるが、これに伴い基本波の減衰量も多くなる。従って、キャパシタＣ７のキャパシタンス値とインダクタＬ４のインダクタンス値の組み合わせは、基本波の損失量、電力効率の要求レベル、及び各整合回路の整合条件等に応じて適宜設計することが好ましい。

図８は、本発明の第１実施形態の変形例に係る電力増幅回路の回路構成を示す図である。なお、本変形例以降では、第１実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。

同図に示されるように、電力増幅回路１０Ｂは、電力増幅回路１０Ａに比べて、前段の増幅器の電源電圧が供給される位置が異なる。具体的に、電力増幅回路１０Ｂでは、インダクタＬ１の他端がトランジスタＱ１と高調波制御回路５０Ａとの接続点に接続される。このように、電源電圧Ｖｃｃは、並列共振回路を経由せずにトランジスタＱ１に供給されてもよい。この場合、上述の電力増幅回路１０Ａに比べて、並列共振回路に含まれるインダクタＬ４の抵抗成分に起因する電圧降下の発生を回避することができる。

図９は、本発明の第１実施形態の他の変形例に係る電力増幅回路の回路構成を示す図である。

同図に示されるように、電力増幅回路１０Ｃは、上述の電力増幅回路１０Ａと回路構成は同様であるが、並列共振回路に含まれるインダクタＬ４の形成方法が異なる。本実施形態におけるインダクタＬ４は、トランジスタＱ１，Ｑ２等が形成される半導体チップの外部に形成される。具体的には、例えば、インダクタＬ４はインダクタンス素子により構成されてもよく、半導体チップが実装される基板と半導体チップとを電気的に接続するボンディングワイヤ又はバンプにより構成されてもよく、あるいは当該基板に形成された配線により構成されてもよい。このように、インダクタＬ４の形成方法は特に限定されない。

インダクタＬ４が半導体チップの外部に設けられる構成では、半導体チップに配線により設けられる構成に比べて、インダクタＬ４の配線幅を広くしやすいため、並列共振回路のＱ値を向上させることができる。従って、このような構成によると、インダクタＬ４を半導体チップ内に設ける構成に比べて、基本波の損失を抑制することができる。

なお、電力増幅回路１０Ｃにおいても、上述の電力増幅回路１０Ｂと同様に、電源電圧ＶｃｃがインダクタＬ４を経由せずにトランジスタＱ１に供給されてもよい。

図１０は、本発明の第２実施形態に係る電力増幅回路の回路構成を示す図である。

同図に示されるように、電力増幅回路１０Ｄは、後段の増幅器２１の構成が上述の各実施形態と異なる。具体的に、電力増幅回路１０Ｄは、電力増幅回路１０Ａに比べて、トランジスタＱ３、バイアス回路３２、調整回路６０、キャパシタＣ９、及びインダクタＬ６，Ｌ７を備える。なお、図１０においては、図３におけるキャパシタＣ３，Ｃ４に相当するキャパシタの図示が省略されている。

トランジスタＱ２（下段トランジスタ）は、上述の各実施形態と同様に、コレクタ（第１端子）にインダクタＬ２を経由して電源電圧Ｖｃｃ（第２電源電圧）が供給され、エミッタ（第２端子）が接地に接続され、ベース（第３端子）にキャパシタＣ２を経由してＲＦ信号ＲＦ２（第２信号）が供給される。

トランジスタＱ３（上段トランジスタ）は、コレクタ（第１端子）にインダクタＬ６を経由して電源電圧Ｖｃｃ（第３電源電圧）が供給され、エミッタ（第２端子）がインダクタＬ７を経由して接地に接続され、ベース（第３端子）にバイアス回路３２から出力されるバイアス電流又はバイアス電圧が調整回路６０を経由して供給される。また、トランジスタＱ３のエミッタは、キャパシタＣ９を経由してトランジスタＱ２のコレクタに接続される。これにより、トランジスタＱ３は、コレクタから、ＲＦ信号ＲＦ２を増幅させた信号を出力する。

キャパシタＣ９（第２キャパシタ）は、上段のトランジスタＱ３のエミッタと、下段のトランジスタＱ２のコレクタとの間を接続する。キャパシタＣ９は、上段のトランジスタＱ３と下段のトランジスタＱ２を直流においては分離させ、交流においては接続する機能を有する。

インダクタＬ７（第２インダクタ）は、一端が上段のトランジスタＱ３のエミッタに接続され、他端が接地される。インダクタＬ７は、上段のトランジスタＱ３のエミッタを直流において接地に接続させる機能を有する。

バイアス回路３２は、バイアス電流又はバイアス電圧を生成し、調整回路６０を経由して上段のトランジスタＱ３のベースに供給する。

調整回路６０は、バイアス回路３２と上段のトランジスタＱ３のベースとの間に設けられる。調整回路６０は、トランジスタＱ３のベース端子から見込んだインピーダンスを調整することにより、トランジスタＱ３のベースに供給される電圧（駆動電圧）の振幅動作がバイアス回路３２によって制限されることを阻止する。すなわち、上段のトランジスタＱ３がオンとなるためには、当該トランジスタＱ３のベース・エミッタ間電圧が所定の電圧以上である必要がある。言い換えると、トランジスタＱ３のベース電圧は、当該トランジスタＱ３のエミッタ電圧の変動に伴って変動する必要がある。この点、調整回路６０は、トランジスタＱ３のベース電圧を交流において変動させるように機能する。なお、調整回路６０は、例えば直列接続されたインダクタ及びキャパシタを含んで構成されてもよい。

トランジスタＱ２，Ｑ３、キャパシタＣ９及びインダクタＬ７が上述のように接続される効果について、電源電圧Ｖｃｃがいずれも３Ｖであるものとして説明する。

下段のトランジスタＱ２のコレクタ電圧は、直流においては電源電圧Ｖｃｃ（ＤＣ３Ｖ）が供給されるため、ＤＣ３Ｖ±ＡＣ３Ｖの範囲において変動する。次に、上段のトランジスタＱ３のエミッタ電圧は、直流においては接地され、交流においては下段のトランジスタＱ２のコレクタと接続されるため、ＤＣ０Ｖ±ＡＣ３Ｖの範囲において変動する。トランジスタＱ３のコレクタ電圧は、直流においては電源電圧Ｖｃｃ（ＤＣ３Ｖ）が供給され、交流においてはトランジスタＱ３のエミッタの信号振幅と合算されるため、ＤＣ３Ｖ±ＡＣ６Ｖの範囲において変動する。従って、上段のトランジスタＱ３のコレクタ・エミッタ間の信号振幅は、下段のトランジスタＱ２のコレクタ・エミッタ間の信号振幅と同じでありながら、上段のトランジスタＱ３のコレクタの信号振幅は、コレクタ・エミッタ間の信号振幅の２倍となる。

信号の出力電力をＰ、コレクタ電圧をＶ、増幅器の負荷インピーダンスをＲとすると、Ｐ＝Ｖ²／Ｒの関係が成り立つ。このとき、電圧振幅が２倍になり、出力電力が２倍になるには、負荷インピーダンスが２倍になればよい。従って、電力増幅回路１０Ｄによると、上述の各実施形態に比べて、電源電圧Ｖｃｃを上昇させることなく負荷インピーダンスを２倍とすることができ、すなわち信号の最大出力電力を増大させることができる。

なお、縦に接続されるトランジスタの数は２つに限られず、３つ以上であってもよい。また、高調波制御回路５１の一端は、上段のトランジスタＱ３のコレクタに接続される構成に限られず、下段のトランジスタＱ２のコレクタからキャパシタＣ９及びトランジスタＱ３を経由して整合回路４２に至る信号経路のいずれかに接続されていればよい。

図１１Ａ及び図１１Ｂは、並列共振回路に含まれるインダクタＬ４を半導体チップに形成する場合における構成例を示す平面図である。具体的に、図１１Ａ及び図１１Ｂは、インダクタＬ４が形成される半導体チップ１００の主面を平面視した場合における平面図を示す。半導体チップ１００の主面の平面視において、配線１１０が渦巻状になるように引き回されることにより、インダクタンス成分が構成される。具体的に、半導体チップ１００は、第１層及び第２層を含む複数の層を有する。配線１１０は、半導体チップ１００のうち、第１層に形成される第１部分１１１Ａ，１１１Ｂと、第２層に形成される第２部分１１２Ａ、１１２Ｂと、第１層及び第２層にわたって形成される第３部分１１３Ａ，１１３Ｂと、を含む。半導体チップ１００の平面視において、配線１１０の第３部分は交差せず、配線１１０の第１部分１１１Ａ，１１１Ｂと第２部分１１２Ａ，１１２Ｂとが交差することにより、インダクタＬ４が形成された領域から配線１１０の両端部が外部に引き出される。

ここで、配線１１０においては、図１１Ｂに示されるように、第１部分１１１Ｂ及び第２部分１１２Ｂのうち、例えば層厚が薄い方（本実施形態では第１部分１１１Ｂ）の線幅が、配線が交差しない第３部分１１３Ｂの線幅より広いことが好ましい。これにより、第１部分１１１Ａ及び第２部分１１２Ｂの線幅が第３部分１１３Ａの線幅とほぼ等しい構成（図１１Ａ参照）に比べて、当該交差する部分に流れる電流の許容量を増加させることができる。従って、例えば比較的多くの電流が流れるインダクタＬ４には当該構成を適用することが好ましい。さらに、第１部分１１１Ｂの線幅が広いことにより、配線に含まれる抵抗成分を低減させることができる。従って、インダクタＬ４に当該構成を適用した場合に、電圧降下の程度を抑制することができる。

以上、本発明の例示的な実施形態について説明した。電力増幅回路１０，１０Ａ〜１０Ｄは、ＲＦ信号ＲＦ１を増幅する増幅器２０と、増幅器２０より後段に設けられ、増幅器２０の出力信号に応じたＲＦ信号ＲＦ２を増幅する増幅器２１と、を備え、増幅器２０は逆Ｆ級動作し、増幅器２１はＦ級動作する。これにより、複数の増幅器を備える構成において高い効率で電力を増幅することができる。

また、電力増幅回路１０Ａ〜１０Ｄは、増幅器２０の出力端と増幅器２１の入力端との間に直列に接続された並列共振回路と、増幅器２１の出力端と接地端子との間に直列に接続された直列共振回路と、をさらに備え、並列共振回路は、増幅器２０の出力信号に含まれる基本波の偶数次高調波を開放し、直列共振回路は、増幅器２１の出力信号に含まれる基本波の偶数次高調波を接地電位に短絡させる。これにより、増幅器２０を逆Ｆ級動作させ、増幅器２１をＦ級動作させることができる。

また、電力増幅回路１０Ａ，１０Ｃ，１０Ｄにおいて、並列共振回路は、互いに並列接続されたキャパシタＣ７及びインダクタＬ４を含み、電源電圧は、インダクタＬ４の増幅器２１側の一端から当該インダクタＬ４を経由して増幅器２０に供給される。電源回路より増幅器２０側に並列共振回路が配置されるため、並列共振回路のキャパシタＣ７及びインダクタＬ４の定数の設計において電源電圧Ｖｃｃ側のインピーダンスを考慮する必要がなく、当該設計が容易となる。

また、電力増幅回路１０Ａ，１０Ｂ，１０Ｄにおいて、インダクタＬ４は、複数の層を有するチップ又は基板に形成された配線１１０により形成され、配線１１０は、複数の層のうち第１層に形成された第１部分１１１Ｂと、複数の層のうち第２層に形成され、チップ又は基板の平面視において第１部分１１１Ｂと交差する第２部分１１２Ｂとを有し、第１部分１１１Ｂ及び第２部分１１２Ｂのうち少なくとも一方の線幅は、配線１１０が交差しない第３部分１１３Ｂの線幅より広い。これにより、第１部分及び第２部分の線幅が第３部分の線幅とほぼ等しい構成に比べて、当該交差する部分に流れる電流の許容量を増加させることができる。また、配線に含まれる抵抗成分を低減させることができる。

また、電力増幅回路１０Ｄにおいて、増幅器２１は、電源電圧Ｖｃｃが供給される第１端子と、接地電位が供給される第２端子と、ＲＦ信号ＲＦ２が供給される第３端子と、を有するトランジスタＱ２と、キャパシタＣ９と、電源電圧Ｖｃｃが供給されるとともにＲＦ信号ＲＦ２を増幅させた信号を出力する第１端子と、キャパシタＣ９を経由してトランジスタＱ２の第１端子と接続される第２端子と、駆動電圧が供給される第３端子と、を有するトランジスタＱ３と、トランジスタＱ３の第２端子を接地に接続するインダクタＬ７と、駆動電圧を調整する調整回路６０と、を含む。これにより、電力増幅回路１０Ｄによると、電力増幅回路１０Ａ〜１０Ｃに比べて、電源電圧Ｖｃｃを上昇させることなく信号の最大出力電力を増大させることができる。

以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更又は改良され得るとともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。

１０，１０Ａ〜１０Ｄ…電力増幅回路、２０，２１…増幅器、３０〜３２…バイアス回路、４０〜４２，４１Ａ…整合回路、５０，５０Ａ，５１，５１Ａ…高調波制御回路、６０…調整回路、１００…半導体チップ、１１０…配線、１１１Ａ，１１１Ｂ…第１部分、１１２Ａ，１１２Ｂ…第２部分、１１３Ａ，１１３Ｂ…第３部分、Ｑ１〜Ｑ３…トランジスタ、Ｃ１〜Ｃ９…キャパシタ、Ｌ１〜Ｌ７…インダクタ

Claims (5)

1. 第１信号を増幅する第１増幅器と、
   前記第１増幅器より後段に設けられ、前記第１増幅器の出力信号に応じた第２信号を増幅する第２増幅器と、を備え、
   前記第１増幅器は逆Ｆ級動作し、前記第２増幅器はＦ級動作する、
   電力増幅回路。
2. 前記電力増幅回路は、
   前記第１増幅器の出力端と前記第２増幅器の入力端との間に直列に接続された並列共振回路と、
   前記第２増幅器の出力端と接地端子との間に直列に接続された直列共振回路と、をさらに備え、
   前記並列共振回路は、前記第１増幅器の出力信号に含まれる基本波の偶数次高調波を開放し、
   前記直列共振回路は、前記第２増幅器の出力信号に含まれる基本波の偶数次高調波を接地電位に短絡させる、
   請求項１に記載の電力増幅回路。
3. 前記並列共振回路は、互いに並列接続された第１キャパシタ及び第１インダクタを含み、
   第１電源電圧は、前記第１インダクタの前記第２増幅器側の一端から当該第１インダクタを経由して前記第１増幅器に供給される、
   請求項２に記載の電力増幅回路。
4. 前記第１インダクタは、複数の層を有するチップ又は基板に形成された配線により形成され、
   前記配線は、前記複数の層のうち第１層に形成された第１部分と、前記複数の層のうち第２層に形成され、前記チップ又は前記基板の平面視において前記第１部分と交差する第２部分とを有し、
   前記第１部分及び前記第２部分のうち少なくとも一方の線幅は、前記配線が交差しない部分の線幅より広い、
   請求項３に記載の電力増幅回路。
5. 前記第２増幅器は、
   第２電源電圧が供給される第１端子と、接地電位が供給される第２端子と、前記第２信号が供給される第３端子と、を有する下段トランジスタと、
   第２キャパシタと、
   第３電源電圧が供給されるとともに前記第２信号を増幅させた信号を出力する第１端子と、前記第２キャパシタを経由して前記下段トランジスタの前記第１端子と接続される第２端子と、駆動電圧が供給される第３端子と、を有する上段トランジスタと、
   前記上段トランジスタの前記第２端子を接地に接続する第２インダクタと、
   前記駆動電圧を調整する調整回路と、
   を含む、
   請求項１から４のいずれか一項に記載の電力増幅回路。