JP2020053561A - プリント配線板及びプリント配線板の製造方法 - Google Patents
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Abstract
【課題】 微細な伝送ラインの信頼性が高いプリント配線板の提供【解決手段】 厚みの薄くされたガラス板30上に、第1絶縁層40、第1導体パターン(伝送ライン)48が配置され、第2配線板10が形成される。剛性の高いガラス板30を有する第2配線板10が第1配線板100に配置される。第2配線板のガラス板30の厚みを薄くすることで、第2配線板の剛性が調整される。【選択図】 図1
Description
本発明は、粗な配線ピッチに形成された第1配線板と、密な配線ピッチに形成された第2配線板とから成る結合型のプリント配線板、および、その製造方法に関する。
近年のICチップの微細化、高集積化に伴い、パッケージ基板の配線ピッチも急速に細線化している。
特許文献1では、支持板上に半導体プロセスで配線密度の高い再配線基板を形成し、再配線基板をプリント配線板に埋め込むプリント配線板の製造方法が開示されている。特許文献2では、支持板上に配線密度の高い副基板を形成し、副基板をプリント配線板上に搭載するプリント配線板の製造方法が開示されている。
[特許文献の課題]
特許文献1では、配線密度の異なる再配線基板をプリント配線板に埋め込むため、再配線基板とプリント配線板との界面で熱膨張係数の違いから配線の信頼性が低下することが考えられる。特許文献2では、配線密度の異なる副基板を主基板上に搭載するため、界面で熱膨張係数の違いから配線の信頼性が低下することが考えられる。
特許文献1では、配線密度の異なる再配線基板をプリント配線板に埋め込むため、再配線基板とプリント配線板との界面で熱膨張係数の違いから配線の信頼性が低下することが考えられる。特許文献2では、配線密度の異なる副基板を主基板上に搭載するため、界面で熱膨張係数の違いから配線の信頼性が低下することが考えられる。
本発明に係る結合型のプリント配線板は、粗な配線ピッチに形成された第1配線板と、密な配線ピッチに形成された第2配線板とから成る。そして、前記第2配線板は、厚みが薄くされた支持板と、前記支持板上に形成された第1絶縁層と、前記絶縁層上に形成された第1導体パターンと、前記第1導体パターン上に形成された第2絶縁層と、前記第2絶縁層上に形成された第2導体パターンと、前記第2絶縁層を貫通し、前記第1導体パターンと前記第2導体パターンとを接続するビア導体とを有する。
本発明に係る粗な配線ピッチに形成された第1配線板と、密な配線ピッチに形成された第2配線板とから成る結合型のプリント配線板の製造方法は、前記第2配線板の製造は、ガラス板を用意することと、前記ガラス板を研磨して厚みを20μm〜30μmにすることと、前記ガラス板上に第1絶縁層を形成することと、前記絶縁層上に第1導体パターンを形成することと、前記第1導体パターン上に第2絶縁層を形成することと、前記第2絶縁層上に第2導体パターンを形成すると共に、前記第2絶縁層を貫通し前記第1導体パターンと前記第2導体パターンとを接続するビア導体を形成することと、を有し、前記第1配線板を用意することと、前記第2配線板を前記第1配線板に配置することを有する。
[実施形態の効果]
本発明の実施形態によれば、厚みの薄くされた支持板上に、第1絶縁層、第1導体パターン、第2絶縁層、第2導体パターンの形成された第2配線板が第1配線板に配置されるため、第2配線板の支持板の剛性が高く、第2配線板と第1配線板との界面での熱膨張係数差に起因する配線の信頼性の低下が生じ難い。また、支持板の厚みを薄くすることで、支持板の剛性が調整されているため、第2配線板と第1配線板との界面での剛性差に基づく配線の信頼性の低下が生じ難い。
本発明の実施形態によれば、厚みの薄くされた支持板上に、第1絶縁層、第1導体パターン、第2絶縁層、第2導体パターンの形成された第2配線板が第1配線板に配置されるため、第2配線板の支持板の剛性が高く、第2配線板と第1配線板との界面での熱膨張係数差に起因する配線の信頼性の低下が生じ難い。また、支持板の厚みを薄くすることで、支持板の剛性が調整されているため、第2配線板と第1配線板との界面での剛性差に基づく配線の信頼性の低下が生じ難い。
本発明の製造方法によれば、研磨により厚みが20〜30μmまで薄くされたガラス板上に、第1絶縁層、第1導体パターン、第2絶縁層、第2導体パターンの形成された第2配線板が第1配線板に配置されるため、第2配線板のガラス板の剛性が高く、第2配線板と第1配線板との界面での熱膨張係数差に起因する配線の信頼性の低下が生じ難い。また、ガラス板の厚みを薄くすることで、ガラス板の剛性が調整されているため、第2配線板と第1配線板との界面での剛性差から配線の信頼性の低下が生じ難い。
以下、本発明の実施形態について、図面を参照し説明が成される。なお、図1,図2、図3中、矢印Z1、Z2は、それぞれ配線板の主面(表裏面)の法線方向に相当する配線板の積層方向(又は配線板の厚み方向)を指す。一方、矢印X1、X2及びY1、Y2は、それぞれ積層方向に直交する方向(又は各層の側方)を指す。配線板の主面は、X−Y平面となる。また、配線板の側面は、X−Z平面又はY−Z平面となる。積層方向において、配線板のコアに近い側が下層とされ、コアから遠い側が上層とされる。
[第1実施形態]
図1、図2に第1実施形態に係るプリント配線板110の断面が示される。
第1実施形態のプリント配線板110は、コア基板130を有するビルドアップ多層積層基板である。
図2に示されるように、プリント配線板110上には、第1半導体素子としてのマイクロプロセッサMPU(Micro-Processing Unit:ロジック系半導体素子)92と、第2半導体素子としてのダイナミックラムDRAM(Dynamic Random Access Memory:メモリ系半導体素子)94とが実装され、パッケージ基板が形成される。プリント配線板110は、図示されないマザーボード基板上に実装される。プリント配線板と、MPU92、DRAM94との間は、アンダーフィル樹脂168で封止されている。
図1、図2に第1実施形態に係るプリント配線板110の断面が示される。
第1実施形態のプリント配線板110は、コア基板130を有するビルドアップ多層積層基板である。
図2に示されるように、プリント配線板110上には、第1半導体素子としてのマイクロプロセッサMPU(Micro-Processing Unit:ロジック系半導体素子)92と、第2半導体素子としてのダイナミックラムDRAM(Dynamic Random Access Memory:メモリ系半導体素子)94とが実装され、パッケージ基板が形成される。プリント配線板110は、図示されないマザーボード基板上に実装される。プリント配線板と、MPU92、DRAM94との間は、アンダーフィル樹脂168で封止されている。
図1に示されるように、プリント配線板110は、第1面F(Z1側)と第1面Fと反対側の第2面S(Z2側)とを有するコア基板130と、コア基板130の第1面F上に形成されている上側のビルドアップ層55Fと、コア基板130の第2面S上に形成されている下側のビルドアップ層55S、とを有する。
プリント配線板110は、さらに、上側のビルドアップ層55F上に形成されている第1ソルダーレジスト層90Fと下側のビルドアップ層55S上に形成されている第2ソルダーレジスト層90Sとを有することもある。
プリント配線板110は、さらに、上側のビルドアップ層55F上に形成されている第1ソルダーレジスト層90Fと下側のビルドアップ層55S上に形成されている第2ソルダーレジスト層90Sとを有することもある。
コア基板130は第1面Fと第1面Fと反対側の第2面Sを有するコア層120とコア層の第1面F上に形成されている第3導体層134Fとコア層の第2面S上に形成されている第4導体層134Sを有する。コア基板は、さらに、コア層を貫通するスルーホール導体136を有する。第3導体層134Fと第4導体層134Sはスルーホール導体136を介して接続されている。
上側のビルドアップ層55Fは、コア基板130の第1面Fと第3導体層134F上に形成されている第1層間絶縁層150Fと、第1層間絶縁層150F上に形成されている第1導体層158Fと、第1層間絶縁層150Fを貫通し、第1導体層158Fに接続する第1ビア導体160Fを有する。第1層間絶縁層150Fの数と第1導体層158Fの数は複数であることが好ましい。上側のビルドアップ層55Fの反りを小さくすることができる。上側のビルドアップ層55F内のストレスの集中を抑えることができる。図1の例では、第1層間絶縁層150Fの数は4であり、第1導体層158Fの数は4である。第1層間絶縁層150Fと第1導体層158Fは交互に積層されている。第1層間絶縁層150Fの数が複数の場合、第1ビア導体160Fは各第1層間絶縁層150F内に形成されている。第1層間絶縁層150Fを挟んでいる導体層は第1ビア導体160Fで接続される。
第1層間絶縁層の数が複数である場合、上側のビルドアップ層55Fはコア基板130の直上に形成されている第1層間絶縁層(コア基板上の第1層間絶縁層)150F1とそれ以外の第1層間絶縁層(上側の第1層間絶縁層)150F2、150F3、150F4を有する。上側の第1層間絶縁層150F2、150F3、150F4は第1導体層158Fで挟まれ、コア基板上の第1層間絶縁層150F1は第1導体層158Fと第3導体層134Fで挟まれる。上側の第1層間絶縁層150F2、150F3、150F4を貫通する第1ビア導体160Fは隣接する第1導体層158Fを接続する。コア基板上の第1層間絶縁層150F1を貫通する第1ビア導体160Fは第1導体層158Fと第3導体層134Fを接続する。
第1層間絶縁層の数が複数である場合、上側のビルドアップ層55Fはコア基板130の直上に形成されている第1層間絶縁層(コア基板上の第1層間絶縁層)150F1とそれ以外の第1層間絶縁層(上側の第1層間絶縁層)150F2、150F3、150F4を有する。上側の第1層間絶縁層150F2、150F3、150F4は第1導体層158Fで挟まれ、コア基板上の第1層間絶縁層150F1は第1導体層158Fと第3導体層134Fで挟まれる。上側の第1層間絶縁層150F2、150F3、150F4を貫通する第1ビア導体160Fは隣接する第1導体層158Fを接続する。コア基板上の第1層間絶縁層150F1を貫通する第1ビア導体160Fは第1導体層158Fと第3導体層134Fを接続する。
上側のビルドアップ層55F上に第1ソルダーレジスト層170Fが形成されている。第1ソルダーレジスト層170Fは、第1導体層158Fを露出する開口径の相対的に小さな第1開口172FAと、開口径の相対的に大きな第2開口172FBを有する。第1開口172FAから露出される第1導体層は第1パッド174FAを形成する。該第1パッド174FAにMPU92−DRAM94間の信号伝送用の第1半田バンプ176FAが形成されている。第2開口92FBから露出される第1導体層は第2パッド174FBを形成する。該第2パッド174FBにMPU92、DRAM94を実装するための第2半田バンプ176FBが形成されている。第1パッド174FAと第1半田バンプ176FAとの間、第2パッド174FBと第2半田バンプ176FBとの間には、図示されないニッケルめっき層と金めっき層とが形成されている。
下側のビルドアップ層55Sは、コア基板130の第2面Sと第4導体層134S上に形成されている第2層間絶縁層150Sと、第2層間絶縁層150S上に形成されている第2導体層158Sと、第2層間絶縁層150Sを貫通し、第2導体層158Sに接続する第2ビア導体160Sを有する。第2層間絶縁層150Sの数と第2導体層158Sの数は複数であることが好ましい。下側のビルドアップ層55Sの反りを小さくすることができる。下側のビルドアップ層55S内のストレスの集中を抑えることができる。図1の例で、第2層間絶縁層150Sの数は4であり、第2導体層158Sの数は4である。第2層間絶縁層150Sと第2導体層158Sは交互に積層されている。第2層間絶縁層150Sの数が複数の場合、第2ビア導体160Sは各第2層間絶縁層150S内に形成されている。第2層間絶縁層150Sを挟んでいる導体層は第2ビア導体160Sで接続される。
第2層間絶縁層の数が複数である場合、下側ビルドアップ層55Sはコア基板130の直上に形成されている第2層間絶縁層(コア基板上の第2層間絶縁層)150S1とそれ以外の第2層間絶縁層(上側の第2層間絶縁層)150S2、150S3、150S4を有する。上側の第2層間絶縁層150S2、150S3、150S4は第2導体層158Sで挟まれ、コア基板上の第2層間絶縁層150S1は第2導体層158Sと第4導体層134Sで挟まれる。上側の第2層間絶縁層150S2、150S3、150S4を貫通する第2ビア導体160Sは隣接する第2導体層158Sを接続する。コア基板上の第2層間絶縁層150S1を貫通する第2ビア導体160Sは第2導体層158Sと第4導体層134Sを接続する。
第2層間絶縁層の数が複数である場合、下側ビルドアップ層55Sはコア基板130の直上に形成されている第2層間絶縁層(コア基板上の第2層間絶縁層)150S1とそれ以外の第2層間絶縁層(上側の第2層間絶縁層)150S2、150S3、150S4を有する。上側の第2層間絶縁層150S2、150S3、150S4は第2導体層158Sで挟まれ、コア基板上の第2層間絶縁層150S1は第2導体層158Sと第4導体層134Sで挟まれる。上側の第2層間絶縁層150S2、150S3、150S4を貫通する第2ビア導体160Sは隣接する第2導体層158Sを接続する。コア基板上の第2層間絶縁層150S1を貫通する第2ビア導体160Sは第2導体層158Sと第4導体層134Sを接続する。
下側のビルドアップ層55S上に第2ソルダーレジスト層170Sが形成されている。第2ソルダーレジスト層170Sは、第2導体層158Sを露出する開口172Sを有する。第1開口172Sから露出される第2導体層158Sはパッド174Sを形成する。該パッド174Sに図示されないマザーボードへの搭載用の半田バンプ176Sが形成されている。パッド174Sと半田バンプ176Sとの間には、図示されないニッケルめっき層と金めっき層とが形成されている。
第1実施形態のプリント配線板110は、第1配線板100と、この第1配線板100の内部に配置された第2配線板10を含んでいる。第2配線板10は、多層プリント配線板の配線ルールではなく、後に詳述するようにICやLSIなどの半導体素子の配線ルールに従って配線設計されたものであり、第1配線板100よりも、配線の密度の指標である、ラインとスペースの比を示すL/S(ラインスペース)が微細になるように設計されている。ここで、ラインはパターン幅、スペースはパターン間の間隙を示す。具体的には、ラインとスペースの比を示すL/S(ラインスペース)が1/1〜5/5(μm)、好ましくは3/3〜5/5(μm)になるように高い配線密度に形成されている。これは、本実施形態の第1配線板100を含む通常の多層プリント配線板のL/Sが10/10(μm)程度であることに比較すると微細なレベルである。
第1配線板100は、半導体素子であるMPU92及びDRAM94の電源端子Vddへの電源の供給ラインと、信号の伝送ラインとを含む(図3参照)。
図4(A)は第2配線板10の断面を示す。
第2配線板10は、厚みが薄くされたガラス板(支持板)30と、ガラス板30上の第1絶縁層40と、第1絶縁層40上の第1導体パターン48と、第1導体パターン48上の第2絶縁層50と、第2絶縁層50上の第2導体パターン58と、第2導体パターン58上の第3絶縁層60と、第3絶縁層60上の第3導体パターン68と、第3導体パターン68上の第4絶縁層70と、第4絶縁層70上の第4導体パターン78と、を有する。第1導体パターン48と第2導体パターン58とは第2絶縁層50を貫通するビア導体56で接続されている。第2導体パターン58と第3導体パターン68とは第3絶縁層60を貫通するビア導体66で接続されている。第3導体パターン68と第4導体パターン78とは第4絶縁層70を貫通するビア導体76で接続されている。絶縁層40、50、60,70には、ポリイミド、フェノール系樹脂、ポリベンゾオキサゾール系樹脂のいずれかが絶縁材として使用できる。第2配線板10は、第1層間絶縁層150Fを所定領域で貫通して形成された開口部145内に収容されている。
第2配線板10は、厚みが薄くされたガラス板(支持板)30と、ガラス板30上の第1絶縁層40と、第1絶縁層40上の第1導体パターン48と、第1導体パターン48上の第2絶縁層50と、第2絶縁層50上の第2導体パターン58と、第2導体パターン58上の第3絶縁層60と、第3絶縁層60上の第3導体パターン68と、第3導体パターン68上の第4絶縁層70と、第4絶縁層70上の第4導体パターン78と、を有する。第1導体パターン48と第2導体パターン58とは第2絶縁層50を貫通するビア導体56で接続されている。第2導体パターン58と第3導体パターン68とは第3絶縁層60を貫通するビア導体66で接続されている。第3導体パターン68と第4導体パターン78とは第4絶縁層70を貫通するビア導体76で接続されている。絶縁層40、50、60,70には、ポリイミド、フェノール系樹脂、ポリベンゾオキサゾール系樹脂のいずれかが絶縁材として使用できる。第2配線板10は、第1層間絶縁層150Fを所定領域で貫通して形成された開口部145内に収容されている。
図4(B)に第2配線板10の一部が拡大されて示される。
ガラス板から研磨により薄くされたガラス板30の厚みD1は、20〜30μmである。第1絶縁層40の厚みd2は、4.6μmである。第2絶縁層50の厚み(第1導体パターン48と第2導体パターン58との絶縁距離)d3は、2μmである。第3絶縁層60、第4絶縁層70の厚みも第2絶縁層50とほぼ等しい。第1導体パターン48の厚みt1、第2導体パターン58の厚みt2、第3導体パターン68の厚みt3は2μmである。第4導体パターン78の厚みt4は5μmである。ガラス板上に形成された第2配線板を形成する絶縁層及び導体パターンの総合厚みD2は21.6μmである。ガラス板30の厚みD1と第2配線板を形成する絶縁層及び導体パターンの総合厚みD2とはほぼ等しいことが好ましい。ガラス板30の厚みD1は、第2配線板を形成する絶縁層及び導体パターンの総合厚みD2の0.5〜1.5倍であることが好ましい。これにより、第2配線板に導体パターンの信頼性を保つのに十分な剛性を持たせながら、第1配線板100側の層間絶縁層とガラス板との剛性差に起因する絶縁層のクラックが生じないレベルに剛性を抑えることができる。ガラス板30の熱膨張係数は3.3ppm、第1絶縁層40、第2絶縁層50、第3絶縁層60、第4絶縁層70の熱膨張係数は57ppm程度である。第1層間絶縁層150Fの熱膨張係数は58ppm程度である。
ガラス板から研磨により薄くされたガラス板30の厚みD1は、20〜30μmである。第1絶縁層40の厚みd2は、4.6μmである。第2絶縁層50の厚み(第1導体パターン48と第2導体パターン58との絶縁距離)d3は、2μmである。第3絶縁層60、第4絶縁層70の厚みも第2絶縁層50とほぼ等しい。第1導体パターン48の厚みt1、第2導体パターン58の厚みt2、第3導体パターン68の厚みt3は2μmである。第4導体パターン78の厚みt4は5μmである。ガラス板上に形成された第2配線板を形成する絶縁層及び導体パターンの総合厚みD2は21.6μmである。ガラス板30の厚みD1と第2配線板を形成する絶縁層及び導体パターンの総合厚みD2とはほぼ等しいことが好ましい。ガラス板30の厚みD1は、第2配線板を形成する絶縁層及び導体パターンの総合厚みD2の0.5〜1.5倍であることが好ましい。これにより、第2配線板に導体パターンの信頼性を保つのに十分な剛性を持たせながら、第1配線板100側の層間絶縁層とガラス板との剛性差に起因する絶縁層のクラックが生じないレベルに剛性を抑えることができる。ガラス板30の熱膨張係数は3.3ppm、第1絶縁層40、第2絶縁層50、第3絶縁層60、第4絶縁層70の熱膨張係数は57ppm程度である。第1層間絶縁層150Fの熱膨張係数は58ppm程度である。
第2配線板10は、電源の供給ラインを含まず、導体パターン48、58、68により形成される信号の伝送ライン12(図3参照)のみを含んでおり、MPU92とDRAM94との間の信号の伝送に使用される。
詳しくは、伝送ライン12は、MPU92とDRAM94との間の信号の伝送に使用され、MPU92及びDRAM94への電源の供給には使用されない。MPU92、DRAM94の電源端子Vddは、第1配線板100の第2半田バンプ176FB(図2参照)に電気的に接続され、外部の直流電源から電源が供給される。MPU92、DRAM94のグランド端子Gndは、第1配線板100の別の第2半田バンプを介してグランドに接続される。
詳しくは、伝送ライン12は、MPU92とDRAM94との間の信号の伝送に使用され、MPU92及びDRAM94への電源の供給には使用されない。MPU92、DRAM94の電源端子Vddは、第1配線板100の第2半田バンプ176FB(図2参照)に電気的に接続され、外部の直流電源から電源が供給される。MPU92、DRAM94のグランド端子Gndは、第1配線板100の別の第2半田バンプを介してグランドに接続される。
第1実施形態のように第2配線板10が下から2層目の第1層間絶縁層150F2上に配置されていることにより、最外層の第1層間絶縁層150F4によって、第2配線板10の上表面に生じうる小さな陥没の影響が低減され、第1半田バンプ176FAの高さが均一化されるようになる。また、第2配線板10が最外層に形成されている場合と比較して、第1実施形態のプリント配線基板は応力による損傷に対して強い構造となる。
ビア導体56、66、76の直径(絶縁層上面での径)は、10μm、好ましくは8μm以上12μm以下であることがよい。ビアランドは20μm、好ましくは16μm以上24μm以下であることがよい。ビア導体の直径をこのような微小なサイズとすることにより、第2配線板10での導体パターン48、58、68により形成される伝送ライン12(図3参照)の配線取り回しの自由度が向上し、例えば、伝送ライン12で、第2配線板10の左右の辺の一方辺側から多くの配線が取り出される。
第1実施形態のプリント配線板110において、第1配線板100は、第1配線板100よりも高い配線密度とされた、半導体素子間の信号伝送用の第2配線板10を内蔵する。多層プリント配線板である第1配線板100の設計の自由度を向上させることができる。例えば、電源系及び信号系の配線の全てが配線板の特定の部位に集中することを回避することができる。また、例えば、電子部品の周辺の電子部品が存在しない領域では、導体が存在せず樹脂のみ存在するようなことを避けれる。
第1実施形態のプリント配線板110によれば、厚みの薄くされたガラス板30上に、第1絶縁層40、第1導体パターン48、第2絶縁層50、第2導体パターン58の形成された第2配線板10を第1配線板100に配置する。第2配線板のガラス板30の剛性が高く、第2配線板10と第1配線板100との界面(ガラス板30と第1層間絶縁層150Fとの界面)での熱膨張係数差に起因する微細な伝送ライン12の信頼性の低下が生じ難い。また、ガラス板30の厚みを20〜30μmまで薄くすることで、ガラス板30の剛性が調整されているため、第2配線板10と第1配線板100との界面での剛性差に基づく伝送ライン12の信頼性の低下が生じ難い。
第1実施形態のプリント配線板によれば、ガラス板30上に形成される第1絶縁層40、第2絶縁層50、第3絶縁層60、第4絶縁層70の熱収縮のバラツキを±2μmに制御できるため、バンプピッチが55μm、45μmに設定されることができる。
以下、本実施形態に係るプリント配線板の製造方法の一例が説明される。プリント配線板の製造プロセスは、第2配線板10の製造プロセスと、第1配線板100に第2配線板10を実装する工程を含む第1配線板(多層プリント基板)の製造プロセスとからなる。
第2配線板10は、例えば図7、図8に示すようなプロセスで製造される。
第2配線板10は、例えば図7、図8に示すようなプロセスで製造される。
[第2配線板の製造方法]
図7(A)に示されるように、ガラス板(支持板)30zが準備される。ガラス板30zは、例えば表面の平坦なガラスからなる。ガラス板をバックグラインダーで研磨し、厚みを20μm〜30μmまで薄くする(図7(B))。
図7(A)に示されるように、ガラス板(支持板)30zが準備される。ガラス板30zは、例えば表面の平坦なガラスからなる。ガラス板をバックグラインダーで研磨し、厚みを20μm〜30μmまで薄くする(図7(B))。
図7(C)に示されるように、薄くされたガラス板30上に、例えば樹脂からなる第1絶縁層40(層間材:JSR製WPR5100)が配置される。第1絶縁層40とガラス板30とは、例えば加熱処理により接着される。ここで、第1絶縁層40とガラス板30との間に接着層が形成されることもある。
続いて、図7(D)に示されるように、例えばセミアディティブ(SAP)法により、第1絶縁層40上に第1導体パターン48が形成される。第1導体パターン48は、第1導体膜48aと第2導体膜48bとからなる。より詳しくは、第1導体膜48aは、TiN層(下層)とTi層(中間層)とCu層(上層)の3層からなる。これらの金属層は、それぞれ、例えばスパッタ法によって形成されるので、微細とされた第1導体パターン48と基材(第1絶縁層)40との良好な密着性が確保される。また、第2導体膜48bは、Cu層上の無電解銅めっき膜と、無電解銅めっき膜上の電解めっき膜とからなる。
第1導体パターン48は、ラインとスペースの比を示すL/S(ラインスペース)が1μm/1μm〜5μm/5μm、好ましくは3μm/3μm〜5μm/5μmになるように高い配線密度に形成される。ここで、ラインはパターン幅、スペースはパターン間の間隙を示す。ここでの配線密度は、IC(Integrated Circuit)やLSI(Large Scale Integrated Circuit)などの半導体素子に配線を形成する場合と同等の配線ルールで形成される。
続いて、図7(E)に示されるように、第1絶縁層40上に、例えばラミネート等により、第2絶縁層50が形成される。第2絶縁層50は、第1導体パターン48を覆うように形成される。
続いて、例えばレーザにより、第2絶縁層50に開口52(ビアホール)が形成される(図8(A))。開口52は、第1導体パターン48に到達し、その一部を露出させる。ここでの開口52の直径(第2絶縁層表面での開口径)は、1μm以上10μm以下、好ましくは0.5μm以上5μm以下の微小なサイズである。その後、必要に応じて、デスミアやソフトエッチがなされる。
続いて、例えばセミアディティブ(SAP)法により、開口52内にビア導体56(フィルド導体)が形成されるとともに、第2絶縁層50上に第2導体パターン58が形成される(図8(B))。第2導体パターン58及びビア導体56はそれぞれ、第1導体膜58aと第2導体膜58bとの2層からなる。より詳しくは、第1導体膜58aは、TiN層(下層)とTi層(中間層)とCu層(上層)の3層からなる。また、第2導体膜58bは、Cu層上の無電解銅めっき膜と、無電解銅めっき膜上の電解めっき膜とからなる。
これにより、図8(C)に示されるように、ガラス板30上に、第3絶縁層60、第4絶縁層70、及び第3導体パターン68、第4導体パターン78、ビア導体66、76が形成され、第2配線板10が完成する。
[第1配線板の製造方法]
実施形態の第1配線板100の製造方法が図9〜図12に示される。
図9(A)に示される出発基板120zが準備される。出発基板120zは、第1面Fと第1面Fと反対側の第2面Sを有するコア層120とコア層120の第1面Fに積層されている金属箔132と第2面Sに積層されている金属箔132で形成されている。コア層120は樹脂と補強材で形成されている。コア層120は無機粒子を有しても良い。コア層120の樹脂の例は、エポキシ樹脂やBT(ビスマレイミドトリアジン)樹脂である。コア層120の補強材の例はガラスクロスやアラミド繊維である。コア層120の無機粒子の例はシリカやアルミナである。
実施形態の第1配線板100の製造方法が図9〜図12に示される。
図9(A)に示される出発基板120zが準備される。出発基板120zは、第1面Fと第1面Fと反対側の第2面Sを有するコア層120とコア層120の第1面Fに積層されている金属箔132と第2面Sに積層されている金属箔132で形成されている。コア層120は樹脂と補強材で形成されている。コア層120は無機粒子を有しても良い。コア層120の樹脂の例は、エポキシ樹脂やBT(ビスマレイミドトリアジン)樹脂である。コア層120の補強材の例はガラスクロスやアラミド繊維である。コア層120の無機粒子の例はシリカやアルミナである。
公知の製造方法により、コア層120の第1面F上に第3導体層134Fが形成され、コア層120の第2面上に第4導体層134Sが形成され、コア層120を貫通し、第3導体層134Fと第4導体層134Sとを接続するスルーホール導体136が形成され、コア基板130が完成する(図9(B))。
図9(C)に示されるように、コア基板130の第1面F、第2面S上に、層間絶縁用フィルム(味の素(株)製:商品名;ABF−45SH)が積層され、第1層間絶縁層150F、第2層間絶縁層150Sが形成される。
図10(A)に示されるように、CO2ガスレーザを用い、第1層間絶縁層150F、第2層間絶縁層150Sにそれぞれバイアホール用開口部152F、152Sが形成される。さらに、過マンガン酸塩などの酸化剤等に基板が浸漬され、デスミア処理が行われる。
第1層間絶縁層150F、第2層間絶縁層150Sの表面に無電解めっき膜が形成される。その後、無電解めっき膜上にめっきレジストが形成される。そして、めっきレジストから露出する無電解めっき膜上に、電解めっき膜が形成され、バイアホール用開口部152F、152Sに第1ビア導体160F、第2ビア導体160Sが形成される。その後、めっきレジストが除去される。電解めっき膜から露出する無電解めっき膜がエッチングで除去されることで、第1導体層158F、第2導体層158Sが形成される(図10(B)。
図9(C)〜図10(B)の工程が行われ、第1層間絶縁層(コア基板上の第1層間絶縁層)150F1上に第1層間絶縁層(上側の第1層間絶縁層)150F2が形成され、第2層間絶縁層(コア基板上の第2層間絶縁層)150S1上に第2層間絶縁層(上側の第2層間絶縁層)150S2が形成される。上側の第1層間絶縁層150F2上に第1導体層158Fが、上側の第2層間絶縁層150S2上に第2導体層158Sが形成され、上側の第1層間絶縁層150F2を貫通する第1ビア導体160Fが、上側の第2層間絶縁層150S2を貫通する第2ビア導体160Sが形成される(図10(C))。
図11(A)に示されるように、第2配線板10が上側の第1層間絶縁層150F2の所定領域上に搭載される。ここで、第2配線板10は、図示されない接着層を介して貼り付けられることもある。
図11(B)に示されるように、第1層間絶縁層150F2上に第1層間絶縁層150F3が形成され、第2層間絶縁層150S2上に第2層間絶縁層150S3が形成される。第1層間絶縁層150F3上に第1導体層158Fが、第2層間絶縁層150S3上に第2導体層158Sが形成され、第1層間絶縁層150F3を貫通する第1ビア導体160Fが、第2層間絶縁層150S3を貫通する第2ビア導体160Sが形成される。
図12(A)に示されるように、第2配線板10と第1層間絶縁層150F3上に第1層間絶縁層150F4が形成され、第2層間絶縁層150S3上に第2層間絶縁層150S4が形成される。第1層間絶縁層150F4上に第1導体層158Fが、第2層間絶縁層150S4上に第2導体層158Sが形成され、第1層間絶縁層150F4を貫通する第1ビア導体160Fが、第2層間絶縁層150S4を貫通する第2ビア導体160Sが形成される。
図12(B)に示されるように第1層間絶縁層150F4上に第1ソルダーレジスト層170Fが形成され、第2層間絶縁層150S4上に第2ソルダーレジスト層170Sが形成される。第1ソルダーレジスト層170Fは、第1導体層158Fを露出する開口径の相対的に小さな第1開口172FAと、開口径の相対的に大きな第2開口172FBを有する。第1開口172FAから露出される第1導体層は第1パッド174FAを形成し、第2開口172FBから露出される第1導体層158Fは第2パッド174FBを形成する。第2ソルダーレジスト層170Sは、第2導体層158Sを露出する開口172Sを有する。開口172Sから露出される第2導体層158Sはパッド174Sを形成する。
第1パッド174FAにMPU92−DRAM94間の信号伝送用の第1半田バンプ176FAが形成され、第2パッド174FBにMPU92、DRAM94を実装するための第2半田バンプ176FBが形成され、パッド174Sに半田バンプ176Sが形成され、プリント配線板110が完成する(図1)。
第1半田バンプ176FA、第2パッド174FBを介してMPU92、DRAM94が実装される(図2)。
第1実施形態のプリント配線板の製造方法によれば、研磨により厚みが20〜30μmまで薄くされたガラス板30上に、第1絶縁層40、第1導体パターン48、第2絶縁層50、第2導体パターン58の形成された第2配線板10が第1配線板100に配置されるため、第2配線板のガラス板30の剛性が高く、第2配線板と第1配線板との界面での熱膨張係数差に起因する導体パターンの信頼性の低下が生じ難い。また、ガラス板の厚みを薄くすることで、ガラス板30の剛性が調整されているため、第2配線板と第1配線板との界面での剛性差による導体パターン、第1導体層の信頼性の低下が生じ難い。
[第2実施形態]
図5は、第2実施形態のプリント配線板の断面を示し、図6は、第2実施形態の応用例のプリント配線板の断面を示す。
第2実施形態のプリント配線板210は、第1配線板100の第1ソルダーレジスト層170F上に第2配線板10が搭載される。第2配線板10上に半田バンプ276Fが形成され、第1配線板100上に半田バンプ176Fが形成され、第2配線板10上の半田バンプ276F、第1配線板100上の半田バンプ176Fを介して、MPU92、DRAM94が実装される。第2実施形態のプリント配線板の第2配線板10の製造方法は、第1実施形態と同様である。第2配線板10は、図3に示された伝送ライン12を第1実施形態と同様に有する。
図5は、第2実施形態のプリント配線板の断面を示し、図6は、第2実施形態の応用例のプリント配線板の断面を示す。
第2実施形態のプリント配線板210は、第1配線板100の第1ソルダーレジスト層170F上に第2配線板10が搭載される。第2配線板10上に半田バンプ276Fが形成され、第1配線板100上に半田バンプ176Fが形成され、第2配線板10上の半田バンプ276F、第1配線板100上の半田バンプ176Fを介して、MPU92、DRAM94が実装される。第2実施形態のプリント配線板の第2配線板10の製造方法は、第1実施形態と同様である。第2配線板10は、図3に示された伝送ライン12を第1実施形態と同様に有する。
第2実施形態のプリント配線板では、第2配線板10が第1配線板100の外部に配置されるため、第1配線板100内で生じた応力等の影響を第2配線板10が受け難い。
第2実施形態のプリント配線板510によれば、図4に示された第1実施形態と同様に、厚みの薄くされたガラス板30上に、第1絶縁層40、第1導体パターン48、第2絶縁層50、第2導体パターン58の形成された第2配線板10を第1配線板100に配置するため、第2配線板のガラス板30の剛性が高く、第2配線板10と第1配線板100との界面での熱膨張係数差に起因する微細な伝送ライン12の信頼性の低下が生じ難い。また、ガラス板30の厚みを20〜30μmまで薄くすることで、ガラス板30の剛性が調整されているため、第2配線板10と第1配線板100との界面での剛性差に基づく伝送ライン12の信頼性の低下が生じ難い。
10 第2配線板
30 ガラス板
40 第1絶縁層
48 第1導体パターン
50 第2絶縁層
58 第2導体パターン
92 MPU
94 DRAM
100 第1配線板
110 プリント配線板
150F 第1層間絶縁層
158F 第1導体層
30 ガラス板
40 第1絶縁層
48 第1導体パターン
50 第2絶縁層
58 第2導体パターン
92 MPU
94 DRAM
100 第1配線板
110 プリント配線板
150F 第1層間絶縁層
158F 第1導体層
Claims (10)
- 粗な配線ピッチに形成された第1配線板と、密な配線ピッチに形成された第2配線板とから成る結合型のプリント配線板であって、
前記第2配線板は、
厚みが薄くされた支持板と、
前記支持板上に形成された第1絶縁層と、
前記絶縁層上に形成された第1導体パターンと、
前記第1導体パターン上に形成された第2絶縁層と、
前記第2絶縁層上に形成された第2導体パターンと、
前記第2絶縁層を貫通し、前記第1導体パターンと前記第2導体パターンとを接続するビア導体とを有する。 - 請求項1のプリント配線板であって、
前記支持板はガラス板である。 - 請求項1のプリント配線板であって、
前記第1導体パターンは、第1半導体素子と第2半導体素子とを接続する信号線である。 - 請求項3のプリント配線板であって、
前記第1半導体素子は、ロジック系半導体素子であり、
前記第2半導体素子は、メモリ系半導体素子である。 - 請求項2のプリント配線板であって、
前記ガラス板の厚みは20μm〜30μmである。 - 請求項5のプリント配線板であって、
前記ガラス板の厚みは、前記ガラス板上に形成された第2配線板を形成する絶縁層及び導体パターンの厚みの0.5〜1.5倍である。 - 請求項1のプリント配線板であって、
前記第1導体パターンのL/S(ラインスペース)は1μm/1μm〜5μm/5μmである。 - 請求項1のプリント配線板であって、
前記第2配線板が前記第1配線板に埋め込まれている。 - 請求項1のプリント配線板であって、
前記第2配線板が前記第1配線板上に固定されている。 - 粗な配線ピッチに形成された第1配線板と、密な配線ピッチに形成された第2配線板とから成る結合型のプリント配線板の製造方法であって、
前記第2配線板の製造は、
ガラス板を用意することと、
前記ガラス板を研磨して厚みを20μm〜30μmにすることと、
前記ガラス板上に第1絶縁層を形成することと、
前記絶縁層上に第1導体パターンを形成することと、
前記第1導体パターン上に第2絶縁層を形成することと、
前記第2絶縁層上に第2導体パターンを形成すると共に、前記第2絶縁層を貫通し前記第1導体パターンと前記第2導体パターンとを接続するビア導体を形成することと、を有し、
前記第1配線板を用意することと、
前記第2配線板を前記第1配線板に配置することを有する。
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Citations (3)
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JP2012134432A (ja) * | 2010-12-24 | 2012-07-12 | Dainippon Printing Co Ltd | 部品内蔵配線板 |
JP2014236188A (ja) * | 2013-06-05 | 2014-12-15 | イビデン株式会社 | 配線板及びその製造方法 |
JP2015159167A (ja) * | 2014-02-24 | 2015-09-03 | イビデン株式会社 | プリント配線板及びプリント配線板の製造方法 |
-
2018
- 2018-09-27 JP JP2018181605A patent/JP2020053561A/ja active Pending
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