JP2020035789A - 半導体装置 - Google Patents
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Abstract
【課題】 性能を向上させることが可能な半導体装置を提供する。【解決手段】 実施形態の半導体装置は、半導体基板10上に設けられたゲート絶縁膜11と、ゲート絶縁膜11上に設けられたゲート電極12とを含む。ゲート電極12は、多結晶シリコンを含む第1層12aと、第1層12aと前記ゲート絶縁膜との間に設けられ、多結晶シリコン及び炭素を含む第2層12bと、第1層12aの上面に設けられ、多結晶シリコン及び炭素を含む第3層12cと、第1層12aの第1側面に設けられ、多結晶シリコン及び炭素を含む第4層12dと、第1層12aの第2側面に設けられ、多結晶シリコン及び炭素を含む第5層12eとを含む。【選択図】 図5
Description
本発明の実施形態は、半導体装置に係り、特にMIS(metal insulator semiconductor)トランジスタを備えた半導体装置に関する。
MISトランジスタ(field effect transistor)は、様々な半導体装置、特にLSI(large-scale integrated circuit)に使用されている。MISトランジスタの微細化や低抵抗化が望まれている。MISトランジスタの特性を改善することで、LSIの性能向上が実現できる。
実施形態は、性能を向上させることが可能な半導体装置を提供する。
実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを具備する。前記ゲート電極は、多結晶シリコンを含む第1層と、前記第1層と前記ゲート絶縁膜との間に設けられ、多結晶シリコン及び炭素を含む第2層と、前記第1層の上面に設けられ、多結晶シリコン及び炭素を含む第3層と、前記第1層の第1側面に設けられ、多結晶シリコン及び炭素を含む第4層と、前記第1層の第2側面に設けられ、多結晶シリコン及び炭素を含む第5層と含む。
以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。以下の説明において、同一の機能及び構成を有する要素については同一符号を付してその詳しい説明は適宜省略し、異なる部分について説明する。
[考察]
図1は、第1比較例に係るMISトランジスタの断面図である。
図1は、第1比較例に係るMISトランジスタの断面図である。
半導体基板101上には、ゲート絶縁膜102が設けられる。ゲート絶縁膜102上には、ゲート電極103が設けられる。ゲート電極103は、多結晶シリコンで構成される。ゲート電極103上には、シリサイド層104が設けられる。ゲート電極103の両側にはそれぞれ、側壁105a、105bが設けられる。半導体基板101内かつ側壁105a、105bの側方下の領域にはそれぞれ、ソース領域106、及びドレイン領域107が設けられる。
多結晶シリコン層103に不純物を導入することで、導電性を有するゲート電極が形成される。多結晶シリコン層に導入される不純物として、P型MISトランジスタでは、P型不純物(例えばホウ素(B))、N型MISトランジスタでは、N型不純物(例えばリン(P)又はヒ素(As))が用いられる。
例えばMISトランジスタに熱処理を施すことで、多結晶シリコン層に導入された不純物が拡散してしまう懸念がある。不純物がゲート絶縁膜102を突き抜けて半導体基板101に侵入すると、MISトランジスタの閾値電圧Vthが変動してしまう。
また、不純物がシリサイド層104に吸収されると、多結晶シリコン層103の不純物濃度が低下し、多結晶シリコン層103が空乏化してしまう。同様に、不純物が側壁105a、105bに吸収されると、多結晶シリコン層103の不純物濃度が低下し、多結晶シリコン層103が空乏化してしまう。
また、シリサイド層104は、ゲート電極の抵抗を低くする機能を有する。ゲート長が短くなると、シリサイド層104の幅が狭くなる。よって、シリサイド層104の細線効果により、ゲート電極のシート抵抗が大きくなってしまう。
図2は、第2比較例に係るMISトランジスタの一部の断面図である。第2比較例では、不純物がゲート絶縁膜102を突き抜けるのを抑制するために、ゲート絶縁膜102としてのシリコン酸化膜(SiO2)の表面を窒化して、ゲート絶縁膜102を、シリコン酸化膜102aとシリコン酸窒化膜(SiON)との2層で構成している。しかし、図2の構成では、多結晶シリコン層103の側面及び上面へ不純物が拡散するのを防ぐことができない。
図3は、第3比較例に係るMISトランジスタの断面図である。第3比較例では、シリサイド層の細線効果を抑制し、かつMISトランジスタの耐熱性を向上させるために、多結晶シリコン層103及び半導体基板101に、窒素(N)(又は炭素(C))をイオン注入(I/I)している。図3の領域108〜110が窒素(N)を導入された領域である。しかし、図3の構成では、多結晶シリコン層103の側面及び底面へ不純物が拡散するのを防ぐことができない。
図4は、第4比較例に係るMISトランジスタの断面図である。第4比較例では、短チャネル効果を抑制するために、半導体基板101内かつゲート絶縁膜102の下方に、炭素(C)を導入している。図4の領域111〜114が炭素(C)を導入された領域である。半導体基板101の領域111に炭素(C)を導入することで、不純物の拡散が抑制できる。しかし、図4の構成では、ソース領域及びドレイン領域が形成される領域113、114にも炭素(C)が導入され、シリサイドとシリコン間の界面抵抗が増大してしまう。
上記考察を鑑みて、以下に、実施形態について説明する。
[1] 第1実施形態
[1−1] 半導体装置1の構成
図5は、第1実施形態に係る半導体装置1の断面図である。半導体装置1として、P型MIS(metal insulator semiconductor)トランジスタを例に挙げて説明する。もちろん、本実施形態は、N型MISトランジスタにも適用可能である。N型MISトランジスタは、P型MISトランジスタを構成する要素の導電型を逆にした構成である。
[1−1] 半導体装置1の構成
図5は、第1実施形態に係る半導体装置1の断面図である。半導体装置1として、P型MIS(metal insulator semiconductor)トランジスタを例に挙げて説明する。もちろん、本実施形態は、N型MISトランジスタにも適用可能である。N型MISトランジスタは、P型MISトランジスタを構成する要素の導電型を逆にした構成である。
半導体基板10は、例えばシリコン基板である。半導体基板10の表面領域には、N型ウェルが形成される。N型ウェルは、半導体基板10の表面領域にN型不純物を導入することによって形成された、低濃度不純物領域である。
半導体基板10上には、ゲート絶縁膜11が設けられる。ゲート絶縁膜11としては、例えばシリコン酸化物(SiO2)が用いられる。
ゲート絶縁膜11上には、ゲート電極12が設けられる。ゲート電極12は、多結晶シリコン層12aと、多結晶シリコン(ポリシリコン)に炭素(C)が導入されたC−ドープ層12b〜12eとを備える。C−ドープ層12bは、多結晶シリコン層12aの底面に設けられる。C−ドープ層12cは、多結晶シリコン層12aの上面に設けられる。C−ドープ層12dは、多結晶シリコン層12aの一方の側面に設けられる。C−ドープ層12eは、多結晶シリコン層12aの他方の側面に設けられる。すなわち、ゲート電極12は、多結晶シリコン層12aをC−ドープ層12b〜12eがくるんだ構造を有する。
P型MISトランジスタである場合、多結晶シリコン層12aは、P型不純物(例えばホウ素(B))を含む。N型MISトランジスタである場合、多結晶シリコン層12aは、N型不純物(例えばリン(P)又はヒ素(As))を含む。
ゲート電極12の両側面にはそれぞれ、側壁13a、13bが設けられる。側壁13a、13bは、絶縁材料で構成され、例えば、シリコン酸化物(SiO2)が用いられる。
半導体基板10内かつ側壁13a、13bの側方下の領域にはそれぞれ、ソース領域14、及びドレイン領域15が設けられる。ソース領域14、及びドレイン領域15は、半導体基板10にP型不純物(例えばホウ素(B))を導入することによって形成された、高濃度不純物領域である。
半導体基板10内かつゲート絶縁膜11の両側方下の領域にはそれぞれ、エクステンション領域16a、16bが設けられる。エクステンション領域16a、16bは、半導体基板10にP型不純物(例えばホウ素(B))を導入することによって形成された、低濃度不純物領域である。エクステンション領域16a(又はエクステンション領域16b)の不純物濃度は、ソース領域14(又はドレイン領域15)の不純物濃度より低い。エクステンション領域16a(又はエクステンション領域16b)の深さは、ソース領域14(又はドレイン領域15)の深さより浅い。エクステンション領域の深さとは、P型エクステンション領域の不純物濃度とN型ウェルの不純物濃度とが等しくなった深さである。ソース領域の深さとは、ソース領域の不純物濃度とN型ウェルの不純物濃度とが等しくなった深さである。エクステンション領域16a、16bは、チャネル領域近傍の電界を緩和する機能を有する。
ゲート絶縁膜11の下方かつエクステンション領域16a、16bの間には、ハロー(halo)領域17が設けられる。ハロー領域17は、半導体基板10にN型不純物(例えばリン(P)又はヒ素(As))を導入することによって形成された、N型ウェルよりも高濃度な高濃度不純物領域である。ハロー領域17は、短チャネル効果を抑制する機能を有する。
上記のように構成された半導体装置1において、ゲート電極12に含まれるC−ドープ層12b〜12eは、多結晶シリコン層12aに含まれる不純物(例えばホウ素(B))が拡散するのを抑制する機能を有する。
C−ドープ層12b〜12eの各々は、炭素(C)の濃度が1×1020/cm3以上に設定される。炭素(C)の濃度が1×1020/cm3以上であれば、C−ドープ層12b〜12eの各々は、多結晶シリコン層12aに含まれる不純物(例えばホウ素(B))が拡散するのを抑制することができる。
C−ドープ層12b〜12eの各々の厚さは、5nm以下であることが望ましい。C−ドープ層12b〜12eの各々厚さが5nmあれば、不純物の拡散を抑制できる。本実施形態では、C−ドープ層12b〜12eの各々厚さは、5nm以下に設定される。C−ドープ層12b〜12eの各々の厚さが5nm以下であっても、不純物の拡散を抑制できる。また、C−ドープ層12b〜12eの各々の厚さを薄くすることで、多結晶シリコン層12aのサイズを大きくすることができる。
[1−2] 半導体装置1の製造方法
次に、第1実施形態に係る半導体装置1の製造方法について説明する。
次に、第1実施形態に係る半導体装置1の製造方法について説明する。
図6に示すように、半導体基板10上に、ゲート絶縁膜11、多結晶シリコンに炭素(C)が導入されたC−ドープ層12b、多結晶シリコン層12a、及びC−ドープ層12cを、この順に成膜する。C−ドープ層12b、12cは、例えば、多結晶シリコン層を形成した後、この多結晶シリコン層に、炭素(C)をイオン注入して形成される。
続いて、図7に示すように、リソグラフィ及びRIE(reactive ion etching)により、ゲート絶縁膜11、C−ドープ層12b、多結晶シリコン層12a、及びC−ドープ層12cを所望の形状(例えば平面形状が長方形)に加工する。
続いて、図8に示すように、例えばCVD(chemical vapor deposition)法により、装置全面に、絶縁膜20(例えばシリコン窒化物(SiN))を成膜する。
続いて、図9に示すように、絶縁膜20の表面に、酸素(O2)を垂直方向にイオン注入(図中で、イオン注入をI/Iと表記)する。これにより、絶縁膜20の表面に、SiONからなる絶縁膜21が形成される。なお、絶縁膜20の側面には、SiON膜が形成されていない。酸素が導入された絶縁膜(SiON膜)21は、次の工程で使用するウェットエッチングの溶液に対して耐性を有する。
続いて、図10に示すように、装置に、例えば、エッチャントとしてホットリン酸(H3PO4)を用いたウェットエッチングを施す。これにより、多結晶シリコン層12aの側面に形成されたSiN膜が除去され、多結晶シリコン層12aの側面が露出される。半導体基板10上に形成されたSiN膜20、及びC−ドープ層12c上に形成されたSiN膜20は、SiON膜21により保護されているため、これらは残存する。
続いて、図11に示すように、SiN膜20及びSiON膜21をマスクとして、多結晶シリコン層12aの両側面に、斜めの注入角度で炭素(C)をイオン注入する。これにより、多結晶シリコン層12aの両側面にそれぞれ、C−ドープ層12d、12eが形成される。炭素(C)を導入する工程は、例えば、炭素クラスターイオン注入が用いられる。
この時、半導体基板10は、絶縁膜20、21で保護されている。よって、半導体基板10に炭素(C)が導入されるのを防ぐことができる。また、多結晶シリコン層12aの上面に設けられたC−ドープ層12cは、絶縁膜20、21で保護されている。よって、C−ドープ層12cにさらに炭素(C)が導入されるのを防ぐことができ、C−ドープ層12cの厚さが厚くなるのを防ぐことができる。
続いて、図12に示すように、装置に、例えば、希フッ酸(DHF:Diluted Hydrofluoric Acid)を用いたウェットエッチングを施す。これにより、SiON膜21が除去される。
続いて、図13に示すように、装置に、例えば、ホットリン酸(H3PO4)を用いたウェットエッチングを施す。これにより、SiN膜20が除去される。
続いて、図14に示すように、フォトリソグラフィを用いて、半導体基板10内に、エクステンション領域16a、16b、及びハロー領域17を形成する。エクステンション領域16a、16bは、P型不純物(例えばホウ素(B))をイオン注入して形成される。ハロー領域17は、N型不純物(例えばリン(P)又はヒ素(As))をイオン注入して形成される。
続いて、図15に示すように、例えばCVD法により、装置全面に、絶縁膜13(例えばシリコン酸化物(SiO2))を成膜する。
続いて、図16に示すように、例えばRIEにより、絶縁膜13を加工する。これにより、ゲート電極12の両側面にそれぞれ、側壁13a、13bが形成される。
続いて、図5に示すように、フォトリソグラフィを用いて、半導体基板10内に、ソース領域14、及びドレイン領域15を形成する。ソース領域14、及びドレイン領域15は、P型不純物(例えばホウ素(B))をイオン注入して形成される。
以上のようにして、第1実施形態に係る半導体装置1が製造される。
なお、上記製造方法において、C−ドープ層12d、12eは、多結晶シリコン層12aの両側面に、炭素(C)をイオン注入して形成している。他の製造方法として、多結晶シリコンに炭素(C)が導入されたC−ドープ層を、多結晶シリコン層12aの両側面に成膜して、C−ドープ層12d、12eを形成してもよい。
[1−3] 第1実施形態の効果
以上詳述したように第1実施形態では、半導体装置1は、半導体基板10と、半導体基板10上に設けられたゲート絶縁膜11と、ゲート絶縁膜11上に設けられたゲート電極12とを備える。ゲート電極12は、多結晶シリコン層12aと、多結晶シリコン層12aの底面に設けられ、多結晶シリコン及び炭素を含むC−ドープ層12bと、多結晶シリコン層12aの上面に設けられ、多結晶シリコン及び炭素を含むC−ドープ層12cと、多結晶シリコン層12aの第1側面に設けられ、多結晶シリコン及び炭素を含むC−ドープ層12dと、多結晶シリコン層12aの第2側面に設けられ、多結晶シリコン及び炭素を含むC−ドープ層12eとを備える。
以上詳述したように第1実施形態では、半導体装置1は、半導体基板10と、半導体基板10上に設けられたゲート絶縁膜11と、ゲート絶縁膜11上に設けられたゲート電極12とを備える。ゲート電極12は、多結晶シリコン層12aと、多結晶シリコン層12aの底面に設けられ、多結晶シリコン及び炭素を含むC−ドープ層12bと、多結晶シリコン層12aの上面に設けられ、多結晶シリコン及び炭素を含むC−ドープ層12cと、多結晶シリコン層12aの第1側面に設けられ、多結晶シリコン及び炭素を含むC−ドープ層12dと、多結晶シリコン層12aの第2側面に設けられ、多結晶シリコン及び炭素を含むC−ドープ層12eとを備える。
従って第1実施形態によれば、多結晶シリコン層12aに含まれる不純物(例えばホウ素(B))がゲート絶縁膜11を突き抜けて半導体基板10に侵入するのを抑制できる。これにより、MISトランジスタの閾値電圧Vthが変動するのを抑制できる。
また、多結晶シリコン層12aに含まれる不純物が側壁13a、13bに吸収されるのを抑制できる。これにより、多結晶シリコン層12aに含まれる不純物の濃度が低下するのを抑制できる。よって、多結晶シリコン層12aが空乏化するのを抑制できる。
また、多結晶シリコン層12aに含まれる不純物がシリサイド層(図示せず)に吸収されるのを抑制できる。これにより、多結晶シリコン層12aに含まれる不純物の濃度が低下するのを抑制できる。
また、多結晶シリコン層12a上部に形成されるシリサイドのアグロメレーションを抑制できる。これにより、シリサイドの細線効果を抑制でき、ゲート電極の抵抗が高くなるのを抑制できる。
また、C−ドープ層12b〜12eの厚さを5nm以下に設定している。多結晶シリコン層12aの両側面に設けられたC−ドープ層12d、12eを薄く形成することで、多結晶シリコン層12aの長さが短くなるのを防ぐことができる。これにより、多結晶シリコン層12aの細線効果を抑制することができ、ひいてはゲート電極12の抵抗が高くなるのを抑制できる。
また、多結晶シリコン層12aの両側面に設けられたC−ドープ層12d、12eを形成するためのイオン注入工程において、半導体基板10に炭素(C)が導入されるのを防ぐことができる。これにより、ソース領域14、及びドレイン領域15の界面抵抗が高くなるのを防ぐことができる。
また、第1実施形態によれば、性能を向上させることが可能な半導体装置(MISトランジスタ)を実現できる。
[2] 第2実施形態
[2−1] 半導体装置1の構成
図17は、第2実施形態に係る半導体装置1の断面図である。半導体装置1として、P型MISトランジスタを例に挙げて説明する。
[2−1] 半導体装置1の構成
図17は、第2実施形態に係る半導体装置1の断面図である。半導体装置1として、P型MISトランジスタを例に挙げて説明する。
ゲート絶縁膜11上には、ゲート電極12が設けられる。ゲート電極12は、多結晶シリコン層12aと、多結晶シリコンに炭素(C)が導入されたC−ドープ層12b、12cとを備える。C−ドープ層12bは、多結晶シリコン層12aの底面に設けられる。C−ドープ層12cは、多結晶シリコン層12aの上面に設けられる。
ゲート電極12の両側面にはそれぞれ、シリコン(Si)に窒素(N)が導入されたN−ドープ層30a、30bが設けられる。N−ドープ層30a、30bは、絶縁材料で構成され、例えば、シリコン酸窒化物(SiON)で構成される。すなわち、ゲート電極12に含まれる多結晶シリコン層12aは、C−ドープ層12b、12c、及びN−ドープ層30a、30bでくるまれる。
N−ドープ層30a、30bの側面にはそれぞれ、側壁13a、13bが設けられる。
半導体基板10内かつN−ドープ層30a、30bの側方下の領域にはそれぞれ、エクステンション領域16a、16bが設けられる。ゲート絶縁膜11の下方かつエクステンション領域16a、16bの間には、ハロー領域17が設けられる。半導体基板10内かつ側壁13a、13bの側方下の領域にはそれぞれ、ソース領域14、及びドレイン領域15が設けられる。
上記のように構成された半導体装置1において、ゲート電極12に含まれるC−ドープ層12b、12cは、多結晶シリコン層12aに含まれる不純物(例えばホウ素(B))が拡散するのを抑制する機能を有する。また、多結晶シリコン層12aの両側面に設けられたN−ドープ層30a、30bは、多結晶シリコン層12aに含まれる不純物が拡散するのを抑制する機能を有する。これにより、多結晶シリコン層12aに含まれる不純物が周囲に拡散するのを抑制できる。
[2−2] 半導体装置1の製造方法
次に、第2実施形態に係る半導体装置1の製造方法について説明する。ゲート絶縁膜11、C−ドープ層12b、多結晶シリコン層12a、及びC−ドープ層12cを加工するまでの製造工程(すなわち、図6、図7の製造工程)は、第1実施形態と同じである。
次に、第2実施形態に係る半導体装置1の製造方法について説明する。ゲート絶縁膜11、C−ドープ層12b、多結晶シリコン層12a、及びC−ドープ層12cを加工するまでの製造工程(すなわち、図6、図7の製造工程)は、第1実施形態と同じである。
続いて、図18に示すように、例えばCVD法により、装置全面に、シリコン(Si)を含む絶縁膜30(例えばシリコン酸化物(SiO2))を成膜する。
続いて、図19に示すように、プラズマ窒化により、SiO2膜30に窒素(N)を導入する。これにより、ゲート電極12を覆うシリコン酸窒化膜(SiON膜)30が形成される。
続いて、図20に示すように、例えばRIEにより、多結晶シリコン層12aの両側面に形成されたSiON膜30を残すようにして、SiON膜30を加工する。これにより、多結晶シリコン層12aの両側面にそれぞれ、N−ドープ層(SiON膜)30a、30bが形成される。
続いて、図21に示すように、フォトリソグラフィを用いて、半導体基板10内に、エクステンション領域16a、16b、及びハロー領域17を形成する。
続いて、図17に示すように、側壁13a、13b、ソース領域14、及びドレイン領域15を形成する。これらの製造工程は、第1実施形態と同じである。
以上のようにして、第2実施形態に係る半導体装置1が製造される。
[2−3] 第2実施形態の効果
第2実施形態では、ゲート電極12に含まれる多結晶シリコン層12aは、その上下でC−ドープ層12b、12cに覆われ、その両側でN−ドープ層30a、30bに覆われる。
第2実施形態では、ゲート電極12に含まれる多結晶シリコン層12aは、その上下でC−ドープ層12b、12cに覆われ、その両側でN−ドープ層30a、30bに覆われる。
従って第2実施形態によれば、第1実施形態と同じ効果を得ることができる。
また、多結晶シリコン層12aの側面に炭素(C)をイオン注入する工程が不要である。これにより、多結晶シリコン層12aに含まれるホウ素(B)が炭素(C)によって不活性化するのを抑制できる。
また、第2実施形態では、半導体基板10に保護膜を形成する工程が不要である。よって、第2実施形態は、第1実施形態に比べて、製造工程を簡単にすることができる。
[3] 第3実施形態
[3−1] 半導体装置1の構成
図22は、第3実施形態に係る半導体装置1の断面図である。半導体装置1として、P型MISトランジスタを例に挙げて説明する。
[3−1] 半導体装置1の構成
図22は、第3実施形態に係る半導体装置1の断面図である。半導体装置1として、P型MISトランジスタを例に挙げて説明する。
ゲート絶縁膜11上には、ゲート電極12が設けられる。ゲート電極12は、多結晶シリコン層12aと、多結晶シリコンに炭素(C)が導入されたC−ドープ層12b、12cと、多結晶シリコンに窒素(N)が導入されたN−ドープ層12d、12eとを備える。C−ドープ層12bは、多結晶シリコン層12aの底面に設けられる。C−ドープ層12cは、多結晶シリコン層12aの上面に設けられる。N−ドープ層12dは、多結晶シリコン層12aの一方の側面に設けられる。N−ドープ層12eは、多結晶シリコン層12aの他方の側面に設けられる。すなわち、ゲート電極12は、多結晶シリコン層12aを、C−ドープ層12b、12c、及びN−ドープ層12d、12eがくるんだ構造を有する。
その他の構成は、第1実施形態と同じである。
上記のように構成された半導体装置1において、ゲート電極12に含まれるC−ドープ層12b、12cは、多結晶シリコン層12aに含まれる不純物(例えばホウ素(B))が拡散するのを抑制する機能を有する。また、ゲート電極12に含まれるN−ドープ層12d、12eは、多結晶シリコン層12aに含まれる不純物が拡散するのを抑制する機能を有する。これにより、多結晶シリコン層12aに含まれる不純物が周囲に拡散するのを抑制できる。
N−ドープ層12d、12eの各々は、窒素(N)の濃度が1×1020/cm3以上に設定される。窒素(N)の濃度が1×1020/cm3以上であれば、N−ドープ層12d、12eの各々は、多結晶シリコン層12aに含まれる不純物(例えばホウ素(B))が拡散するのを抑制することができる。
N−ドープ層12d、12eの各々の厚さは、5nm以下であることが望ましい。N−ドープ層12d、12eの各々厚さが5nmあれば、不純物の拡散を抑制できる。本実施形態では、N−ドープ層12d、12eの各々厚さは、5nm以下に設定される。N−ドープ層12d、12eの各々の厚さが5nm以下であっても、不純物の拡散を抑制できる。
[3−2] 半導体装置1の製造方法
次に、第3実施形態に係る半導体装置1の製造方法について説明する。多結晶シリコン層12aの側面を露出するまでの製造工程(図6〜図10の製造工程)は、第1実施形態と同じである。
次に、第3実施形態に係る半導体装置1の製造方法について説明する。多結晶シリコン層12aの側面を露出するまでの製造工程(図6〜図10の製造工程)は、第1実施形態と同じである。
続いて、図23に示すように、プラズマ窒化により、多結晶シリコン層12aの両側面に、窒素(N)を導入する。これにより、多結晶シリコン層12aの両側面にそれぞれ、N−ドープ層12d、12eが形成される。
この時、半導体基板10は、絶縁膜20、21で保護されている。よって、半導体基板10に窒素(N)が導入されるのを防ぐことができる。また、多結晶シリコン層12aの上面に設けられたC−ドープ層12cは、絶縁膜20、21で保護されている。よって、C−ドープ層12cに窒素(N)が導入されるのを防ぐことができる。
その後の製造工程は、第1実施形態と同じである。このようにして、図22に示した半導体装置1が製造される。
[3−3] 第3実施形態の効果
第3実施形態では、ゲート電極12に含まれる多結晶シリコン層12aは、その上下でC−ドープ層12b、12cに覆われ、その両側でN−ドープ層12d、12eに覆われる。
第3実施形態では、ゲート電極12に含まれる多結晶シリコン層12aは、その上下でC−ドープ層12b、12cに覆われ、その両側でN−ドープ層12d、12eに覆われる。
従って第3実施形態によれば、第1実施形態と同じ効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…半導体装置、10…半導体基板、11…ゲート絶縁膜、12…ゲート電極、13a,13b…側壁、14…ソース領域、15…ドレイン領域、16a,16b…エクステンション領域、20…絶縁膜、21…絶縁膜、30a,30b…N−ドープ層、101…半導体基板、102…ゲート絶縁膜、103…ゲート電極、104…シリサイド層、105a,105b…側壁、106…ソース領域、107…ドレイン領域
Claims (5)
- 半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と
を具備し、
前記ゲート電極は、
多結晶シリコンを含む第1層と、
前記第1層と前記ゲート絶縁膜との間に設けられ、多結晶シリコン及び炭素を含む第2層と、
前記第1層の上面に設けられ、多結晶シリコン及び炭素を含む第3層と、
前記第1層の第1側面に設けられ、多結晶シリコン及び炭素を含む第4層と、
前記第1層の第2側面に設けられ、多結晶シリコン及び炭素を含む第5層と
を含む
半導体装置。 - 半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と
を具備し、
前記ゲート電極は、
多結晶シリコンを含む第1層と、
前記第1層の底面に設けられ、多結晶シリコン及び炭素を含む第2層と、
前記第1層の上面に設けられ、多結晶シリコン及び炭素を含む第3層と、
前記第1層の第1側面に設けられ、多結晶シリコン及び窒素を含む第4層と、
前記第1層の第2側面に設けられ、多結晶シリコン及び窒素を含む第5層と
を含む
半導体装置。 - 前記炭素の濃度は、1×1020/cm3以上である
請求項1又は2に記載の半導体装置。 - 前記窒素の濃度は、1×1020/cm3以上である
請求項2に記載の半導体装置。 - 前記第2乃至第5層の各々の厚さは、5nm以下である
請求項1乃至4のいずれかに記載の半導体装置。
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