JP2020010007A - Reconfigurable semiconductor logic circuit - Google Patents

Abstract

To provide means for realizing large capacity, low cost, and high speed of a logic LSI in the logic LSI formed on a planar pattern, continued even after the limit of Moore's law due to the short channel effect, etc.SOLUTION: By using an even number (2×((number of stacked stages/2)-1)) of logic circuit stacked connection structures formed by connecting in series stacked Fe-FETs using a multi-stage stacked vertical transistor structure used in a large-capacity stacked NAND memory, an arbitrary reconfigurable combination circuit (2×2 to the power of (half the number of stages) different combinations) of which the outputs are connected at an upper end is realized. Thus, any combinational circuit required for the logic LSI can be realized.SELECTED DRAWING: Figure 1

Description

プログラム情報によって実現されるディジタル論理を変更できる再構成可能半導体論理回路に関する。The present invention relates to a reconfigurable semiconductor logic circuit capable of changing digital logic realized by program information.

ＬＳＩは過去ムーアの法則にしたがって平面型トランジスタの微細化が進み、大容量化、低コスト化、高速化、低消費電力化が着実に進められてきた。In the past, planar transistors have been miniaturized in accordance with Moore's law in the past, and large capacity, low cost, high speed, and low power consumption have been steadily advanced.

その結果ロジックＬＳＩの代表であるＭＰＵでは１０億個以上の平面型トランジスタを用いたＧＨｚ動作が実現され、メモリＬＳＩの中で最も大容量化が進んだ平面型トランジスタを用いたＮＡＮＤ型フラッシュメモリでは６４Ｇｂｉｔまで大容量化が進められている（文献１）。As a result, the MPU, which is a representative of the logic LSI, achieves a GHz operation using more than one billion planar transistors, and the NAND flash memory using a planar transistor, which has the largest capacity among the memory LSIs, is realized. The capacity has been increased to 64 Gbit (Reference 1).

しかしながらこの平面型トランジスタの微細化もショートチャネル効果等のため近年限界に近付いている。However, the miniaturization of this planar transistor has recently reached its limit due to the short channel effect and the like.

この問題を解決するため、ショートチャネル効果に強い３次元型トランジスタが開発された。その代表例がＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）である（文献２）。In order to solve this problem, a three-dimensional transistor resistant to the short channel effect has been developed. A representative example is SGT (Surrounding Gate Transistor) (Reference 2).

ＳＧＴは１層のロジックＬＳＩに適用することが検討されているが、縦方向に積層すると容易に大容量化できるためＮＡＮＤフラッシュメモリの積層化に関する提案がなされた（文献３）。The application of the SGT to a single-layer logic LSI has been studied, but a stacking in the vertical direction can easily increase the capacity, so that a proposal for stacking a NAND flash memory has been made (Reference 3).

当初提案された積層型ＮＡＮＤフラッシュメモリでは、１層ずつ独立したプロセスでメモリセルを製造する方式になっていたため、積層することにより大容量化できる半面、１ビット当たりのコストであるビットコストは安くならなかった。In the initially proposed stacked NAND flash memory, the memory cells are manufactured in an independent process for each layer, so that the capacity can be increased by stacking, but the bit cost per bit is low. did not become.

その問題を解決するために提案されたのが多段積層縦型トランジスタ構造である（文献４、特許文献１）。この構造は、別名ＢｉＣＳ構造と呼ばれている。To solve the problem, a multi-layer stacked vertical transistor structure has been proposed (Reference 4, Patent Document 1). This structure is also called a BiCS structure.

これはゲート電極とゲート電極間の層間絶縁膜の積層をひとつの製造工程のセットとして、このセットを積層する層数だけ繰り返した後に、一括して基板の一番下までトレンチを形成し、積層数分だけまとめて同一の工程でメモリセルを形成する製造技術である。This involves laminating the gate electrode and the interlayer insulating film between the gate electrodes as one set of manufacturing processes.After repeating this set for the number of layers to be laminated, collectively forming trenches all the way to the bottom of the substrate, This is a manufacturing technique in which memory cells are formed in the same process for several minutes.

多段積層縦型トランジスタ構造を導入することにより、積層することにより大容量化できるだけでなく、ビットコストを積層しない１層構造と比較して大幅に低減することが初めて可能になった。The introduction of the multi-layer stacked vertical transistor structure has made it possible for the first time not only to increase the capacity by stacking, but also to greatly reduce the bit cost compared to a single-layer structure without stacking.

この多段積層縦型トランジスタ構造はその後現在最も大容量化されているＮＡＮＤ型フラッシュメモリで本格的に導入された（文献５）。This multi-stage stacked vertical transistor structure has since been introduced in earnest in a NAND flash memory with the largest capacity at present (Reference 5).

現在までに６４〜９６層積層した積層型ＮＡＮＤフラッシュメモリが開発され、東芝メモリ、サムスン、Ｉｎｔｅｌ／Ｍｉｃｒｏｎが開発、製品化を進めている。To date, a stacked NAND flash memory having a stack of 64 to 96 layers has been developed, and Toshiba Memory, Samsung, and Intel / Micron are developing and commercializing.

多段積層縦型トランジスタ構造を用いると積層数を増やすとともに大容量化されるだけでなくビットコストも安くなり低コスト化できる特徴がある。The use of a multi-layer stacked vertical transistor structure not only increases the number of layers and increases the capacity, but also reduces the bit cost and reduces the cost.

つまり大容量メモリはムーアの法則による平面型トランジスタの微細化が限界に達した後も、多段積層縦型トランジスタ構造を用いて積層化を進めることにより、従来同様大容量化、低コスト化が実現できる可能性が高い。In other words, even after the miniaturization of planar transistors according to Moore's law has reached the limit, the use of multi-layer stacked vertical transistor structures to promote the stacking of large-capacity memories achieves large capacity and low cost as before. It is likely to be possible.

今後製造技術等の進展により、数年単位で積層数を倍増させ、その結果従来同様に大容量化、低コスト化が推進できる。In the future, due to advances in manufacturing technology and the like, the number of laminations will be doubled in several years, and as a result, the capacity and cost can be reduced as in the past.

それに対し大容量メモリと比較して複雑な回路構成を平面型のトランジスタと配線で形成している現在のロジックＬＳＩでは、トランジスタの微細化の限界後の大容量化、低コスト化、高速化を推進できる有力な候補はまだ提案されていない。
今後も継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段の提案が望まれている。On the other hand, in the current logic LSI in which a complex circuit configuration is formed by planar transistors and wirings compared to a large-capacity memory, large-capacity, low-cost, and high-speed after the limit of transistor miniaturization have been realized. No promising candidates have been proposed yet.
Proposals for means for continuously increasing the capacity, reducing the cost, and increasing the speed of the logic LSI are desired.

特開２００９−４５１７、田中啓安、青地英明、勝又竜太、鬼頭傑、福住嘉晃、木頭大、佐藤充、松岡泰之“不揮発性半導体記憶装置及びその製造方法”JP 2009-4517, Keiyasu Tanaka, Hideaki Aochi, Ryuta Katsumata, Jie Kitoh, Yoshiaki Fukuzumi, Dai Koki, Mitsuru Sato, Yasuyuki Matsuoka “Nonvolatile semiconductor memory device and manufacturing method thereof”

文献１Reference 1

Ｍ．Ｓａｋｏ ｅｔ ａｌ，”Ａ Ｌｏｗ‐Ｐｏｗｅｒ ６４Ｇｂ ＭＬＣ ＮＡＮＤ‐Ｆｌａｓｈ Ｍｅｍｏｒｙ ｉｎ １５ｎｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ”，ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１５．M. Sako et al, "A Low-Power 64Gb MLC NAND-Flash Memory in 15nm CMOS Technology", ISSCC Dig. Tech. Papers, 2015.

文献２Reference 2

Ｈ．Ｔａｋａｔｏ ｅｔ ａｌ．，”Ｉｍｐａｃｔ ｏｆ ＳＧＴ ｆｏｒ ｕｌｔｒａ‐ｈｉｇｈ ｄｅｎｓｉｔｙ ＬＳＩｓ”，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．３８，ｐｐ．５７３‐５７８，１９９１．H. Takato et al. , "Impact of SGT for ultra-high density LSIs", IEEE Trans. Electron Devices, vol. 38, pp. 573-578, 1991.

文献３Reference 3

Ｔ．Ｅｎｄｏｈ ｅｔ ａｌ．，“Ｎｏｖｅｌ Ｕｌｔｒａｈｉｇｈ‐Ｄｅｎｓｉｔｙ Ｆｌａｓｈ ＭｅｍｏｒｙＷｉｔｈ ａ Ｓｔａｃｋｅｄ‐Ｓｕｒｒｏｕｎｄｉｎｇ ＧａｔｅＴｒａｎｓｉｓｔｏｒ（Ｓ‐ＳＧＴ）Ｓｔｒｕｃｔｕｒｅｄ Ｃｅｌｌ”，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．５０，ｎｏ．４，ｐｐ．９４５‐９５１，２００３．T. Endoh et al. , “Novel Ultrahigh-Density Flash Memory With a Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell”, IEEE Trans. Electron Devices, vol. 50, no. 4, pp. 945-951, 2003.

文献４Reference 4

Ｈ．Ｔａｎａｋａ ｅｔ ａｌ．，：“Ｂｉｔ Ｃｏｓｔ ｓｃａｌａｂｌｅ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｐｕｎｃｈ ａｎｄ Ｐｌｕｇ Ｐｒｏｃｅｓｓ ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｆｌａｓｈ Ｍｅｍｏｒｙ”，Ｓｙｍｐ．ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，２００７．H. Tanaka et al. ,: "Bit Cost scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory", Symp. on VLSI Technology, 2007.

文献５Reference 5

Ｒ．Ｋａｔｓｕｍａｔａ ｅｔ ａｌ．，”Ｐｉｐｅ‐ｓｈａｐｅｄ ＢｉＣＳ ｆｌａｓｈ ｍｅｍｏｒｙ ｗｉｔｈ １６ ｓｔａｃｋｅｄ ｌａｙｅｒｓ ａｎｄ ｍｕｌｔｉ‐ｌｅｖｅｌ‐ｃｅｌｌ ｏｐｅｒａｔｉｏｎ ｆｏｒ ｕｌｔｒａ ｈｉｇｈ ｄｅｎｓｉｔｙ ｓｔｏｒａｇｅ ｄｅｖｉｃｅｓ”，Ｓｙｍｐ ．ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，ｐｐ．１３６‐１３７，２００９．R. Katsumata et al. , "Pipe-shaped BiCS flash memory with 16 stacked layers and multi-level-cell operation for ultra high density storage devices", Symphony. on VLSI Technology, pp. 136-137, 2009.

発明が解決しようとしている課題Problems to be solved by the invention

ショートチャネル効果等によるムーアの法則の限界後も継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段は現状では存在しない。At present, there is no means for continuously increasing the capacity, reducing the cost, and increasing the speed of the logic LSI even after the limit of Moore's law due to the short channel effect or the like.

課題を解決するための手段Means for solving the problem

大容量積層型ＮＡＮＤメモリに使用されている多段積層縦型トランジスタ構造を用いた積層型Ｆｅ−ＦＥＴを直列に接続して実現した論理回路積層接続構造を偶数個（２×（（積層段数／２）−１）個）用いてその出力を上端で接続した任意の再構成可能な組み合わせ回路（２の２の（段数の半分）乗種類）を実現することにより実現した。これによりロジックＬＳＩに必要な任意の組み合わせ回路が実現できる。  An even number (2 × ((number of stacked stages / 2) of logic circuit stacked connection structures realized by serially connecting stacked Fe-FETs using a multi-stage stacked vertical transistor structure used in a large-capacity stacked NAND memory is realized. ) -1)) to realize an arbitrary reconfigurable combination circuit (type of 2/2 (half of the number of stages)) whose outputs are connected at the upper end. As a result, an arbitrary combination circuit required for the logic LSI can be realized.

発明の効果The invention's effect

本発明によれば、大容量積層型ＮＡＮＤメモリに用いられている製造技術を用いることによりショートチャネル効果等によるムーアの法則の限界後も、継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段を提供することが可能になる。  According to the present invention, by using the manufacturing technology used for the large-capacity stacked NAND memory, even after the limit of Moore's law due to the short channel effect or the like, the logic LSI continues to have a large capacity, a low cost, It is possible to provide a means for realizing high speed.

全てを平面パターン上で実現していた従来のロジックＬＳＩと比較して非常に小さな面積に論理回路を実現することができる。しかもその製造には多段積層縦型トランジスタ構造が使用できるため、その製造コストは従来の平面構造と比較して大幅に低減できる特徴がある。  A logic circuit can be realized in a very small area as compared with a conventional logic LSI in which everything is realized on a plane pattern. Moreover, since a multi-layer stacked vertical transistor structure can be used for the manufacture, the manufacturing cost is greatly reduced as compared with the conventional planar structure.

以下、図面を参照して、本発明に係る再構成可能半導体論理回路の一実施形態について説明する。
［第１実施形態］
（第１実施形態の構成）Hereinafter, an embodiment of a reconfigurable semiconductor logic circuit according to the present invention will be described with reference to the drawings.
[First Embodiment]
(Configuration of First Embodiment)

以下本発明の１実施形態を説明する。図１は論理回路積層接続構造の２入力への適用例である。前記論理回路積層接続構造を適用した回路はトランジスタのみで構成されている。前記のトランジスタとして４個の直列接続されたＦｅ‐ＦＥＴを２入力では、２列使用する。前記提案方式の回路では情報を選択する論理回路であるトランジスタとしてＦｅ‐ＦＥＴトランジスタを使用する。１層目から４層目のＦｅ‐ＦＥＴのゲートにＡ（１０１），Ｂ（１０３）およびその反転信号（１０２，１０４）を入力させる。２列の４個の直列接続されたＦｅ‐ＦＥＴ８個でトランジスタの論理を実現するためには、入力信号に無関係に常に通過用トランジスタとして使用したいＦｅ‐ＦＥＴ合計２個はあらかじめプログラムして図１に示すようにＤタイプトランジスタ（１０５）として使用して、それ以外をＥタイプトランジスタ（１０６）として使用する。  Hereinafter, one embodiment of the present invention will be described. FIG. 1 shows an example in which the logic circuit laminate connection structure is applied to two inputs. A circuit to which the above-described logic circuit laminate connection structure is applied is composed of only transistors. As the above-described transistors, two columns of four Fe-FETs connected in series are used for two inputs. In the circuit of the proposed method, an Fe-FET transistor is used as a transistor which is a logic circuit for selecting information. A (101), B (103) and their inverted signals (102, 104) are input to the gates of the first to fourth Fe-FETs. In order to realize the logic of the transistor with eight series-connected eight Fe-FETs, two Fe-FETs, which are always required to be used as pass-through transistors irrespective of the input signal, are pre-programmed in FIG. As shown in (1), it is used as a D-type transistor (105), and the other is used as an E-type transistor (106).

回路内の４層の論理回路は、Ｆｅ‐ＦＥＴのプログラムにより自由に変更が可能で、実現する論理回路の内容を変更できる。図２に示すように２入力の場合には、２＾２＾２の１６種類の論理が実現できる。その際、前記６個のＥタイプトランジスタは、選択的にＤタイプ型にプログラムされる。たとえば、図２の一番上に示すようにＡＢを出力するためにはＣ２、Ｃ６のトランジスタをＤタイプにプログラムする。それ以外のＣ１、Ｃ３、Ｃ４、Ｃ５のトランジスタは、Ｅタイプ型のままになる。  The four-layer logic circuit in the circuit can be freely changed by the program of the Fe-FET, and the contents of the realized logic circuit can be changed. As shown in FIG. 2, in the case of two inputs, 16 kinds of logics of 2 ＾ 2 ＾ 2 can be realized. At this time, the six E-type transistors are selectively programmed to a D-type. For example, as shown at the top of FIG. 2, to output AB, the transistors C2 and C6 are programmed to the D type. The other transistors C1, C3, C4, and C5 remain as E-type transistors.

平面型の方式と比較すると、１素子分のパターン面積に論理回路を実現するためのＦｅ‐ＦＥＴを４層も積層することができるため、そのパターン面積を大幅に縮小できる。しかもその製造には多段積層縦型トランジスタ構造が使用できるため、その製造コストは従来の１層型と比較して大幅に低減できる特徴がある。  Compared with the planar type, four Fe-FETs for realizing a logic circuit can be stacked in a pattern area for one element, so that the pattern area can be greatly reduced. Moreover, since a multi-layer stacked vertical transistor structure can be used for the manufacture, the manufacturing cost is greatly reduced as compared with the conventional one-layer type.

Ｆｅ‐ＦＥＴ型トランジスタでは、ゲートにロウレベルの０Ｖを印加するとＦｅ‐ＦＥＴはオフ状態になる。これをプログラムする場合にはＦｅ‐ＦＥＴのゲートに０Ｖ、基板に高電圧（＋１０Ｖ）を印加して、しきい値電圧−１ＶのＤタイプを実現する。ＤタイプのＦｅ‐ＦＥＴでは、ゲート電圧がロウレベルの０Ｖでもオン状態になり、論理を実現する場合はいわゆる通過トランジスタとなり論理に無関係に導通状態になる。  In a Fe-FET type transistor, when a low level 0 V is applied to the gate, the Fe-FET is turned off. When this is programmed, 0 V is applied to the gate of the Fe-FET and a high voltage (+10 V) is applied to the substrate to realize a D type having a threshold voltage of -1 V. The D-type Fe-FET is turned on even when the gate voltage is at a low level of 0 V, and when logic is realized, it becomes a so-called passing transistor and becomes conductive regardless of logic.

図３に３入力の場合の論理回路積層接続構造の適用例を示す。前記論理回路積層接続構造を適用した回路はトランジスタのみで構成されている。前記のトランジスタとして６個の直列接続されたＦｅ‐ＦＥＴを３入力では、４列使用する。前記提案方式の回路では情報を選択する論理回路であるトランジスタとしてＦｅ‐ＦＥＴトランジスタを使用する。１層目から６層目のＦｅ‐ＦＥＴのゲートにＡ（２０１），Ｂ（２０３），Ｃ（２０５）およびその反転信号（２０２，２０４，２０６）を入力させる。４列の６個の直列接続されたＦｅ‐ＦＥＴ２４個でトランジスタの論理を実現するためには、入力信号に無関係に常に通過用トランジスタとして使用したいＦｅ‐ＦＥＴ合計８個はあらかじめプログラムする。  FIG. 3 shows an application example of a logic circuit stacked connection structure in the case of three inputs. A circuit to which the above-described logic circuit laminate connection structure is applied is composed of only transistors. As the above-mentioned transistors, six columns of Fe-FETs connected in series are used in four rows with three inputs. In the circuit of the proposed method, an Fe-FET transistor is used as a transistor which is a logic circuit for selecting information. A (201), B (203), C (205) and their inverted signals (202, 204, 206) are input to the gates of the first to sixth Fe-FETs. In order to realize the logic of the transistor with the four rows of six series-connected 24 Fe-FETs, a total of eight Fe-FETs which are always used as passing transistors regardless of the input signal are programmed in advance.

図４に４入力の場合の論理回路積層接続構造の適用例を示す。前記論理回路積層接続構造を適用した回路はトランジスタのみで構成されている。前記のトランジスタとして８個の直列接続されたＦｅ‐ＦＥＴを４入力では、８列使用する。前記提案方式の回路では情報を選択する論理回路であるトランジスタとしてＦｅ‐ＦＥＴトランジスタを使用する。１層目から８層目のＦｅ‐ＦＥＴのゲートにＡ（３０１），Ｂ（３０３），Ｃ（３０５），Ｄ（３０７）およびその反転信号（３０２，３０４，３０６，３０８）を入力させる。８列の８個の直列接続されたＦｅ‐ＦＥＴ６４個でトランジスタの論理を実現するためには、入力信号に無関係に常に通過用トランジスタとして使用したいＦｅ‐ＦＥＴ合計２４個はあらかじめプログラムする。  FIG. 4 shows an application example of a logic circuit stacked connection structure in the case of four inputs. A circuit to which the above-described logic circuit laminate connection structure is applied is composed of only transistors. Eight columns of Fe-FETs connected in series with eight inputs are used as the aforementioned transistors. In the circuit of the proposed method, an Fe-FET transistor is used as a transistor which is a logic circuit for selecting information. A (301), B (303), C (305), D (307) and their inverted signals (302, 304, 306, 308) are input to the gates of the first to eighth Fe-FETs. In order to realize the logic of the transistor with the eight series-connected eight Fe-FETs 64, a total of 24 Fe-FETs which are always used as passing transistors irrespective of the input signal are programmed in advance.

２入力の場合の提案方式の回路情報のプログラム動作を図５、図６、図７に示す。まずはじめの状態は、図５のようなものである。回路情報のプログラム時にはＦｅ‐ＦＥＴのゲートに０Ｖ、選択したＮＡＮＤ構造の基板に高電圧を印加する必要がある。上から左の列４番目図６（４０８）と次に右の列３番目図７（４０７）のＦｅ‐ＦＥＴにプログラムするためにそのゲートに０Ｖを印加し、選択したＮＡＮＤ構造の基板に高電圧（＋１０Ｖ）を印加する。それ以外の論理回路用のＦｅ‐ＦＥＴにはプログラムされないようにゲートに中間電圧（＋５Ｖ）を印加する。  FIGS. 5, 6, and 7 show the program operation of the circuit information of the proposed method in the case of two inputs. An initial state is as shown in FIG. When programming the circuit information, it is necessary to apply 0 V to the gate of the Fe-FET and a high voltage to the substrate of the selected NAND structure. In order to program the Fe-FETs of FIG. 6 (408) in the fourth column from the top and FIG. 6 (408) and then in the third column of the right column (407), 0 V is applied to the gate thereof, and a high voltage is applied to the substrate of the selected NAND structure. A voltage (+10 V) is applied. An intermediate voltage (+5 V) is applied to the gate so that the other Fe-FETs for the logic circuit are not programmed.

１６種類の論理を実現するための提案方式でのＦｅ‐ＦＥＴへのプログラミング動作を図８、図９に示す。Ｆｅ‐ＦＥＴへのプログラムする場合には、”０”を書き込みたいメモリセル図８（５０３）、図９（５０５、５０６）のゲートには高電圧１０Ｖを基板には０Ｖを印加する。その時にほかのＦｅ‐ＦＥＴ部分（５０１、５０２，５０７，５０８）にはプログラムされないようにゲートには５Ｖを印加する。  FIGS. 8 and 9 show a programming operation for the Fe-FET in the proposed method for realizing 16 types of logic. When programming the Fe-FET, a high voltage of 10 V is applied to the gate of the memory cell in FIG. 8 (503) and FIG. 9 (505, 506) where 0 is to be written, and 0 V is applied to the substrate. At that time, 5 V is applied to the gate so that the other Fe-FET portions (501, 502, 507, 508) are not programmed.

次にＦｅ‐ＦＥＴのデータの読み出し動作を図１０に示す。しきい値電圧が０．２Ｖの状態（Ｅタイプに対応）を”１”、しきい値電圧が−１Ｖの状態を（Ｄタイプに対応）“０”と出力する。提案方式のＦｅ‐ＦＥＴのデータ出力は、回路内の読み出しを一度に行うため、図１０（６０１，６０２）のゲートに１Ｖを印加することでデータが出力される。  Next, an operation of reading data from the Fe-FET is shown in FIG. A state where the threshold voltage is 0.2 V (corresponding to the E type) is output as "1", and a state where the threshold voltage is -1 V (corresponding to the D type) is output as "0". The data output of the Fe-FET of the proposed method is performed by applying 1 V to the gate in FIG.

実施形態の効果Effects of the embodiment

従来の２入力の場合の回路を図１１に示す。シリコン柱は全部で６個必要な為パターン面積が大きくなる問題がある。提案方式を用いることによりトランジスタ数では入力数が増加するにつれて減少率も増加し約５０％、シリコン柱では５０％、パターン面積では５０％平面型提案方式と比較して縮小できることがわかった。パターン面積の縮小は、製造コストの削減につながるため今回の提案方式の導入効果は比較的大きいといえる。  FIG. 11 shows a conventional circuit for two inputs. Since a total of six silicon pillars are required, there is a problem that the pattern area becomes large. It was found that by using the proposed method, the reduction rate increases as the number of inputs increases with the number of transistors, and can be reduced by about 50%, the silicon pillar can be reduced by 50%, and the pattern area can be reduced by 50% compared with the planar proposed method. Since the reduction in the pattern area leads to a reduction in the manufacturing cost, the effect of introducing the proposed method is relatively large.

他の実施例Other embodiments

産業用の利用可能性Industrial availability

システムＬＳＩ，ロジックＬＳＩ、ＦＰＧＡ等の現在商品化されているディジタル論理で動作する全ての論理ＬＳＩに適用可能である。  The present invention can be applied to all logic LSIs that operate on currently commercialized digital logic, such as system LSIs, logic LSIs, and FPGAs.

本発明にかかる論理回路積層接続構造の構成（２入力）である。 本発明にかかわる論理回路積層接続構造の構成が実現可能な論理関数（２入力）である。 本発明にかかわる論理回路積層接続構造の構成図（３入力）である。 本発明にかかわる論理回路積層接続構造の構成図（４入力）である。【図５、図６、図７】本発明にかかる提案方式の構成要素であるＦｅ‐ＦＥＴのプログラム動作の説明図である。
【図８、図９】本発明にかかる提案方式のプログラム動作の説明図である。
本発明にかかる積層型提案方式の読み出し動作の説明図である。 提案方式の比較対象（平面型提案方式）である。 1 is a configuration (two inputs) of a logic circuit laminate connection structure according to the present invention. It is a logic function (two inputs) that can realize the configuration of the logic circuit laminate connection structure according to the present invention. FIG. 2 is a configuration diagram (3 inputs) of a logic circuit laminate connection structure according to the present invention. FIG. 2 is a configuration diagram (four inputs) of a logic circuit laminate connection structure according to the present invention. FIGS. 5, 6, and 7 are explanatory diagrams of a program operation of an Fe-FET which is a component of the proposed method according to the present invention.
8 and 9 are explanatory diagrams of a program operation of the proposed method according to the present invention.
FIG. 4 is an explanatory diagram of a read operation of the stacked proposed method according to the present invention. This is a comparison target of the proposed method (planar proposed method).

ＤタイプＦｅ‐ＦＥＴ、１０６・・・ＥタイプＦｅ‐ＦＥＴ、１０７・・・１０１・・・Ｆｅ‐ＦＥＴの
ＦｅＦＥＴ（初期状態）、４０５−４０８・・・論理回路を構成する８個のＦｅＦＥＴ（論理回路のプログラム時：１列目）、４０９−４１２・・・論理回路を構成する８個のＦｅＦＥＴ（論理回路のプログラム時：２列目）、５０１−５０４・・・論理回路を構成する８個のＦｅＦＥＴ（論理回路へのプログラム時：１列目）、５０５−５０８・・・論理回路を構成する８個のＦｅＦＥＴ（論理回路へのプログラム時：２列目）、６０１−６０４・・・論理回路を構成する８個のＦｅＦＥＴ（読み出し時）、７０１・・・Ｆｅ‐ＦＥＴへの入力信号（Ａ）、７０２・・・Ｆｅ‐ＦＥＴ
D-type Fe-FET, 106 ... E-type Fe-FET, 107 ... 101 ... Fe-FET
FeFETs (initial state), 405-408... 8 FeFETs constituting a logic circuit (when programming a logic circuit: first column), 409-412... 8 FeFETs constituting a logic circuit (logic Circuit programming: second column), 501 to 504... 8 FeFETs constituting logic circuit (programming to logic circuit: first column), 505 to 508... 8 constituting logic circuit .. FeFeFETs (at the time of programming to the logic circuit: second column), 601 to 604... 8 FeFETs constituting the logic circuit (at the time of reading), 701... Input signals (A) to the Fe-FETs , 702 ... Fe-FET

Claims (4)

ディジタル情報をプログラム及び記憶する機能を有するトランジスタを直列に接続して実現した論理回路積層接続構造を有し、前記論理回路積層接続構造は偶数個存在し、前記論理回路積層接続構造のゲートには前記論理回路積層接続構造の積層段数の半分の種類のディジタル信号と前記ディジタル信号の反転信号が入力され、前記論理回路積層接続構造の偶数個数は２×（（積層段数／２）−１）存在し、その偶数個数の積層構造の上部は互いに接続され、上記積層回路構造の上部に２の２の（段数の半分）乗のディジタル信号が実現できることを特徴とする再構成可能半導体論理回路。It has a logic circuit stack connection structure realized by connecting transistors having a function of programming and storing digital information in series, and an even number of the logic circuit stack connection structures exist, and the gate of the logic circuit stack connection structure has A digital signal of half the number of stacked stages of the logic circuit stacked connection structure and an inverted signal of the digital signal are input, and the even number of the logic circuit stacked connection structure is 2 × ((stacking stage number / 2) −1). The upper part of the even number of stacked structures is connected to each other, and a digital signal of 2 2 (half the number of stages) can be realized on the upper part of the stacked circuit structure. 前記請求項１記載の再構成可能半導体論理回路において、前記トランジスタを直列に接続して実現した前記論理回路積層接続構造は、半導体基板に対して垂直方向に出力信号を伝達し、製造時に前記トランジスタのゲート電極及び層間絶縁膜を直列に接続した回数積層して形成後、前記半導体基板まで達する一括したエッチング技術で隣接トランジスタ間分離、トランジスタ形成を行うことを特徴とする再構成可能半導体論理回路。2. The reconfigurable semiconductor logic circuit according to claim 1, wherein said logic circuit stacked connection structure realized by connecting said transistors in series transmits an output signal in a direction perpendicular to a semiconductor substrate, and said transistor is manufactured during manufacture. A gate electrode and an interlayer insulating film, which are stacked in a number of times connected in series, and after separating the adjacent transistors and forming the transistors by a collective etching technique that reaches the semiconductor substrate, a reconfigurable semiconductor logic circuit. 前記請求項１ないし２記載の再構成可能半導体論理回路において、前記トランジスタは強誘電体膜にディジタル情報を記憶するＦｅ‐ＦＥＴを用いることを特徴とする再構成可能半導体論理回路。3. The reconfigurable semiconductor logic circuit according to claim 1, wherein said transistor uses an Fe-FET for storing digital information in a ferroelectric film. 前記請求項１ないし２記載の再構成可能半導体論理回路において、前記トランジスタは浮遊ゲートもしくはゲート絶縁膜中のトラップ準位に前記ディジタル情報を記憶するフラッシュメモリを用いることを特徴とする再構成可能半導体論理回路。3. A reconfigurable semiconductor logic circuit according to claim 1, wherein said transistor uses a flash memory for storing said digital information at a trap level in a floating gate or a gate insulating film. Logic circuit.