JP2017158166A

JP2017158166A - Reconfigurable semiconductor logic circuit memory lamination and connection type integrated circuit

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Publication number: JP2017158166A
Application number: JP2016054493A
Authority: JP
Inventors: 重佳渡辺; Shigeyoshi Watanabe; 翔人玉井; Shoto Tamai; 匠佐藤; Takumi Sato
Original assignee: Individual
Current assignee: Individual
Priority date: 2016-03-01
Filing date: 2016-03-01
Publication date: 2017-09-07

Abstract

PROBLEM TO BE SOLVED: To solve the problem that in a conventional logic LSI formed on a plane pattern, under the circumstances, there is no means for implementing capacity enlargement, cost reduction and acceleration of the logic LSI continuously even after the limit of Moore's law caused by short channel effects or the like.SOLUTION: Any reconfigurable combination circuit is realized by using a logic circuit memory lamination and connection structure realized by connecting laminated Fe-FET using a multi-stage lamination vertical transistor structure used for a bulk laminated NAND memory in series. Thus, any combination circuit required for a logic LSI can be realized. Thus, by using a manufacturing technology being used for the bulk laminated NAND memory, means for implementing capacity enlargement, cost reduction and acceleration of the logic LSI continuously even after a limit of Moore's law caused by short channel effects or the like can be provided.SELECTED DRAWING: Figure 1

Description

プログラム情報によって実現されるディジタル論理を変更できる再構成可能半導体論理回路メモリ積層接続型集積回路に関する。The present invention relates to a reconfigurable semiconductor logic circuit memory stacked connection type integrated circuit capable of changing digital logic realized by program information.

ＬＳＩは過去ムーアの法則にしたがって平面型トランジスタの微細化が進み、大容量化、低コスト化、高速化、低消費電力化が着実に進められてきた。In LSIs, planar transistors have been miniaturized according to Moore's Law, and large capacity, low cost, high speed, and low power consumption have been steadily advanced.

その結果ロジックＬＳＩの代表であるＭＰＵでは１０億個以上の平面型トランジスタを用いたＧＨｚ動作が実現され、メモリＬＳＩの中で最も大容量化が進んだ平面型トランジスタを用いたＮＡＮＤ型フラッシュメモリでは６４Ｇｂｉｔまで大容量化が進められている（文献１）。As a result, the MPU, which is a representative of logic LSI, realizes GHz operation using 1 billion or more planar transistors, and the NAND flash memory using planar transistors with the largest capacity among memory LSIs. The capacity has been increased up to 64 Gbit (Reference 1).

しかしながらこの平面型トランジスタの微細化もショートチャネル効果等のため近年限界に近付いている。However, the miniaturization of the planar transistor has recently approached its limit due to the short channel effect and the like.

この問題を解決するため、ショートチャネル効果に強い３次元型トランジスタが開発された。その代表例がＳＧＴ（ＳｕｒｒｏｕｎｄｉｎｇＧａｔｅＴｒａｎｓｉｓｔｏｒ）である（文献２）。In order to solve this problem, a three-dimensional transistor resistant to the short channel effect has been developed. A typical example is SGT (Surrounding Gate Transistor) (Reference 2).

ＳＧＴは１層のロジックＬＳＩに適用することが検討されているが、縦方向に積層すると容易に大容量化できるためＮＡＮＤフラッシュメモリの積層化に関する提案がなされた（文献３）。Although application of SGT to a single-layer logic LSI is being studied, a proposal for stacking NAND flash memories has been made because the capacity can be easily increased when stacked in the vertical direction (Reference 3).

当初提案された積層型ＮＡＮＤフラッシュメモリでは、１層ずつ独立したプロセスでメモリセルを製造する方式になっていたため、積層することにより大容量化できる半面、１ビット当たりのコストであるビットコストは安くならなかった。The originally proposed stacked NAND flash memory has a method of manufacturing memory cells by an independent process for each layer, so that the capacity can be increased by stacking, but the bit cost, which is the cost per bit, is low. did not become.

その問題を解決するために提案されたのが多段積層縦型トランジスタ構造である（文献４、特許文献１）。In order to solve this problem, a multi-stage stacked vertical transistor structure has been proposed (Reference 4, Patent Document 1).

これはゲート電極とゲート電極間の層間絶縁膜の積層をひとつの製造工程のセットとして、このセットを積層する層数だけ繰り返した後に、一括して基板の一番下までトレンチを形成し、積層数分だけまとめて同一の工程でメモリセルを形成する製造技術である。In this method, the gate electrode and the interlayer insulating film between the gate electrodes are stacked as a set of manufacturing steps, and after repeating this set for the number of layers to be stacked, a trench is formed all the way down to the bottom of the substrate. This is a manufacturing technique in which memory cells are formed in the same process all together for several minutes.

多段積層縦型トランジスタ構造を導入することにより、積層することにより大容量化できるだけでなく、ビットコストを積層しない１層構造と比較して大幅に低減することが初めて可能になった。By introducing a multi-stage stacked vertical transistor structure, it has become possible for the first time not only to increase the capacity by stacking but also to significantly reduce the bit cost compared to a single layer structure without stacking.

この多段積層縦型トランジスタ構造はその後現在最も大容量化されているＮＡＮＤ型フラッシュメモリで本格的に導入された（文献５）。This multi-stage stacked vertical transistor structure was subsequently introduced in earnest in NAND flash memories with the largest capacity (Reference 5).

現在までに３２〜４８層積層した積層型ＮＡＮＤフラッシュメモリが開発され、東芝、サムスン、Ｉｎｔｅｌ／Ｍｉｃｒｏｎが開発、製品化を進めている。To date, a stacked NAND flash memory having 32 to 48 layers has been developed, and Toshiba, Samsung, and Intel / Micron are developing and commercializing.

多段積層縦型トランジスタ構造を用いると積層数を増やすとともに大容量化されるだけでなくビットコストも安くなり低コスト化できる特徴がある。The use of a multistage stacked vertical transistor structure has the characteristics that not only the number of stacked layers can be increased, the capacity can be increased, but also the bit cost can be reduced and the cost can be reduced.

つまり大容量メモリはムーアの法則による平面型トランジスタの微細化が限界に達した後も、多段積層縦型トランジスタ構造を用いて積層化を進めることにより、従来同様大容量化、低コスト化が実現できる可能性が高い。In other words, even after the miniaturization of planar transistors according to Moore's Law has reached the limit, large capacity memories can be stacked with a multistage stacked vertical transistor structure to achieve higher capacity and lower costs as before. It is highly possible.

今後製造技術等の進展により、数年単位で積層数を倍増させ、その結果従来同様に大容量化、低コスト化が推進できる。With the progress of manufacturing technology, the number of stacks can be doubled every few years. As a result, the capacity and cost can be reduced as before.

それに対し大容量メモリと比較して複雑な回路構成を平面型のトランジスタと配線で形成している現在のロジックＬＳＩでは、トランジスタの微細化の限界後の大容量化、低コスト化、高速化を推進できる有力な候補はまだ提案されていない。
今後も継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段の提案が望まれている。On the other hand, the current logic LSI, which has a complicated circuit configuration with planar transistors and wiring compared to large-capacity memories, has increased capacity, reduced cost, and increased speed after the limit of transistor miniaturization. Promising candidates that can be promoted have not yet been proposed.
In the future, it is desired to propose means for continuously increasing the capacity, cost and speed of logic LSIs.

特開２００９−４５１７、田中啓安、青地英明、勝又竜太、鬼頭傑、福住嘉晃、木頭大、佐藤充、松岡泰之“不揮発性半導体記憶装置及びその製造方法”JP 2009-4517, Keiyasu Tanaka, Hideaki Aoji, Ryuta Katsumata, Jie Kito, Yoshiaki Fukuzumi, Daigo Kito, Mitsuru Sato, Yasuyuki Matsuoka “Nonvolatile Semiconductor Memory Device and Manufacturing Method Thereof”

文献１Reference 1

Ｍ．Ｓａｋｏｅｔａｌ，”ＡＬｏｗ‐Ｐｏｗｅｒ６４ＧｂＭＬＣＮＡＮＤ‐ＦｌａｓｈＭｅｍｏｒｙｉｎ１５ｎｍＣＭＯＳＴｅｃｈｎｏｌｏｇｙ”，ＩＳＳＣＣＤｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１５．M.M. Sako et al, “A Low-Power 64 Gb MLC NAND-Flash Memory in 15 nm CMOS Technology”, ISSCC Dig. Tech. Papers, 2015.

文献２Reference 2

Ｈ．Ｔａｋａｔｏｅｔａｌ．，”ＩｍｐａｃｔｏｆＳＧＴｆｏｒｕｌｔｒａ‐ｈｉｇｈｄｅｎｓｉｔｙＬＳＩｓ”，ＩＥＥＥＴｒａｎｓＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，ｖｏｌ．３８，ｐｐ．５７３‐５７８，１９９１．H. Takato et al. "Impact of SGT for ultra-high density LSIs", IEEE Trans Electron Devices, vol. 38, pp. 573-578, 1991.

文献３Reference 3

Ｔ．Ｅｎｄｏｈｅｔ．ａｌ．，“ＮｏｖｅｌＵｌｔｒａｈｉｇｈ‐ＤｅｎｓｉｔｙＦｌａｓｈＭｅｍｏｒｙＷｉｔｈａＳｔａｃｋｅｄ‐ＳｕｒｒｏｕｎｄｉｎｇＧａｔｅＴｒａｎｓｉｓｔｏｒ（Ｓ‐ＳＧＴ）ＳｔｒｕｃｔｕｒｅｄＣｅｌｌ”，ＩＥＥＥＴｒａｎｓ．ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，ｖｏｌ．５０，ｎｏ．４，ｐｐ．９４５‐９５１，２００３．T. T. Endoh et. al. , “Novel Ultrahigh-Density Flash Memory With a Stacked-Surrounding GateTransistor (S-SGT) Structured Cell”, IEEE Trans. Electron Devices, vol. 50, no. 4, pp. 945-951, 2003.

文献４Reference 4

Ｈ．Ｔａｎａｋａｅｔａｌ．，：“ＢｉｔＣｏｓｔｓｃａｌａｂｌｅＴｅｃｈｎｏｌｏｇｙｗｉｔｈＰｕｎｃｈａｎｄＰｌｕｇＰｒｏｃｅｓｓｆｏｒＵｌｔｒａＨｉｇｈＤｅｎｓｉｔｙＦｌａｓｈＭｅｍｏｒｙ”，Ｓｙｍｐ．ｏｎＶＬＳＩＴｅｃｈｎｏｌｏｇｙ，２００７．H. Tanaka et al. ,: “Bit Costable Technology with Punch and Plug Process for Ultra High Density Flash Memory”, Symp. on VLSI Technology, 2007.

文献５Reference 5

Ｒ．Ｋａｔｓｕｍａｔａｅｔａｌ．，“Ｐｉｐｅ‐ｓｈａｐｅｄＢｉＣＳｆｌａｓｈｍｅｍｏｒｙｗｉｔｈ１６ｓｔａｃｋｅｄｌａｙｅｒｓａｎｄｍｕｌｔｉ‐ｌｅｖｅｌ‐ｃｅｌｌｏｐｅｒａｔｉｏｎｆｏｒｕｌｔｒａｈｉｇｈｄｅｎｓｉｔｙｓｔｏｒａｇｅｄｅｖｉｃｅｓ”，Ｓｙｍｐ．ｏｎＶＬＳＩＴｅｃｈｎｏｌｏｇｙ，ｐｐ．１３６‐１３７，２００９．R. Katsumata et al. , “Pipe-shaped BiCS flash memory with 16 stacked layers and multi-level-cell operation for ultra high density storage devices”, Symp. on VLSI Technology, pp. 136-137, 2009.

発明が解決しようとしている課題Problems to be solved by the invention

ショートチャネル効果等によるムーアの法則の限界後も継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段は現状では存在しない。At present, there is no means to continuously increase the capacity, cost, and speed of logic LSI even after Moore's Law is limited by the short channel effect.

課題を解決するための手段Means for solving the problem

大容量積層型ＮＡＮＤメモリに使用されている多段積層縦型トランジスタ構造を用いた積層型Ｆｅ−ＦＥＴを直列に接続して実現した論理回路メモリ積層接続構造を用いて任意の再構成可能な組み合わせ回路を実現することにより実現した。これによりロジックＬＳＩに必要な任意の組み合わせ回路が実現できる。Arbitrary reconfigurable combination circuit using a logic circuit memory stacked connection structure realized by connecting stacked Fe-FETs in series using a multi-stage stacked vertical transistor structure used in a large capacity stacked NAND memory Realized by realizing. As a result, any combinational circuit necessary for the logic LSI can be realized.

発明の効果Effect of the invention

本発明によれば、大容量積層型ＮＡＮＤメモリに用いられている製造技術を用いることによりショートチャネル効果等によるムーアの法則の限界後も、継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段を提供することが可能になる。According to the present invention, by using the manufacturing technology used in the large-capacity stacked NAND memory, even after the limit of Moore's law due to the short channel effect or the like, the capacity of the logic LSI is continuously increased, the cost is reduced, It is possible to provide means for realizing high speed.

全てを平面パターン上で実現していた従来のロジックＬＳＩと比較して非常に小さな面積に論理回路を実現することができる。しかもその製造には多段積層縦型トランジスタ構造が使用できるため、その製造コストは従来の平面構造と比較して大幅に低減できる特徴がある。A logic circuit can be realized in a very small area as compared with a conventional logic LSI that has realized all on a plane pattern. In addition, since the multistage stacked vertical transistor structure can be used for the manufacture, the manufacturing cost is significantly reduced as compared with the conventional planar structure.

以下、図面を参照して、本発明に係る再構成可能半導体論理回路メモリ積層接続型集積回路の一実施形態について説明する。
［第１実施形態］
（第１実施形態の構成）An embodiment of a reconfigurable semiconductor logic circuit memory stacked connection type integrated circuit according to the present invention will be described below with reference to the drawings.
[First Embodiment]
(Configuration of the first embodiment)

以下本発明の１実施形態を説明する。図１は本発明の提案する論理回路・メモリ積層型集積回路の２入力の積層型ＬＵＴへの適用例である。上層にはセレクタ回路、その下層にはメモリを積層する。前記のセレクタ回路として４個の直列接続されたＦｅ‐ＦＥＴを使用し、その下部の４層はディジタル情報を記憶するメモリとして使用される。前述メモリでは、“０”の情報を記憶した場合を入力の信号によらず電流が流れるいわゆるＤタイプトランジスタ状態に対応させ、“１”の情報を記憶した場合を入力の信号により電流が流れるいわゆるＥタイプトランジスタ状態に対応させる。Hereinafter, an embodiment of the present invention will be described. FIG. 1 shows an application example of a logic circuit / memory stacked integrated circuit proposed by the present invention to a 2-input stacked LUT. A selector circuit is stacked on the upper layer, and a memory is stacked on the lower layer. As the selector circuit, four series-connected Fe-FETs are used, and the lower four layers are used as a memory for storing digital information. In the memory described above, the case where information “0” is stored corresponds to a so-called D-type transistor state in which current flows regardless of the input signal, and the current flows in response to input signal when information “1” is stored. Corresponds to the E-type transistor state.

一方上部の４層は情報を選択する論理回路であるセレクタ回路として使用する。４種類のメモリセル情報を上から４層目のＦｅ‐ＦＥＴのソースから入力し、１層目から４層目のＦｅ‐ＦＥＴのゲートにＡ（１０３），Ｂ（１０５）およびその反転信号（１０４，１０６）を入力させる。４列の４個の直列接続されたＦｅ‐ＦＥＴ１６個でセレクタの論理を実現するためには、入力信号に無関係に常に通過用トランジスタとして使用したいＦｅ‐ＦＥＴ合計８個はあらかじめプログラムして図１に示すようにＤタイプトランジスタ（１０２）として使用する。On the other hand, the upper four layers are used as selector circuits which are logic circuits for selecting information. Four types of memory cell information are input from the source of the fourth-layer Fe-FET from the top, and A (103), B (105) and its inverted signal ( 104, 106). In order to realize the logic of the selector with four rows of four serially connected Fe-FETs, a total of eight Fe-FETs that are always desired to be used as pass-through transistors regardless of the input signal are programmed in advance. It is used as a D-type transistor (102) as shown in FIG.

論理回路とメモリの内容は事前にプログラムする。図１の例では下部４層はメモリ、上部４層は論理回路として使用しているが、その境界は事前のＦｅ‐ＦＥＴへのプログラムにより自由に変えることができる。また図１の例では上部の論理回路としてセレクタ回路を想定しているが事前のＦｅ‐ＦＥＴへのプログラム内容によってその実現論理を自由に変更できる。プログラムによりメモリと論理回路の境界を移動したり、実現論理回路の内容を変更できる。The logic circuit and memory contents are programmed in advance. In the example of FIG. 1, the lower four layers are used as a memory and the upper four layers are used as a logic circuit. However, the boundary can be freely changed by a prior program to the Fe-FET. In the example of FIG. 1, a selector circuit is assumed as the upper logic circuit, but the realization logic can be freely changed according to the program contents to the Fe-FET in advance. The program can move the boundary between the memory and the logic circuit or change the contents of the realized logic circuit.

またメモリも論理回路も同じプロセス技術で実現でき、上から見てわずか１素子分のパターン面積にメモリと論理回路を実現するためのＦｅ‐ＦＥＴを８層も積層することができるため、従来の１層型ＳＧＴと比較してそのパターン面積を大幅に縮小できる。しかもその製造には多段積層縦型トランジスタ構造が使用できるため、その製造コストは従来の１層型と比較して大幅に低減できる特徴がある。In addition, the memory and logic circuit can be realized by the same process technology, and since eight layers of Fe-FETs for realizing the memory and logic circuit can be stacked in a pattern area of only one element when viewed from above, Compared with the single-layer SGT, the pattern area can be greatly reduced. In addition, since a multi-stage stacked vertical transistor structure can be used for its manufacture, the manufacturing cost is characterized by being significantly reduced compared to the conventional single-layer type.

再構成可能半導体論理回路メモリ積層接続型集積回路を実現するためにはＦｅ−ＦＥＴへのプログラム及び消去が必要になる。図２にプログラムと消去法を示した。まずセレクタ等論理回路部分のプログラム及び消去について述べる。初期状態をしきい値電圧が０．２Ｖとする（Ｅタイプに対応）（２０１）。In order to realize a reconfigurable semiconductor logic circuit memory stacked connection type integrated circuit, it is necessary to program and erase the Fe-FET. FIG. 2 shows the program and erase method. First, programming and erasing of a logic circuit portion such as a selector will be described. In the initial state, the threshold voltage is set to 0.2 V (corresponding to the E type) (201).

この状態でＦｅ‐ＦＥＴのゲートにロウレベルの０Ｖを印加するとＦｅ‐ＦＥＴはオフ状態になる。これをプログラムする場合にはＦｅ‐ＦＥＴのゲートに０Ｖ、基板に高電圧（＋１０Ｖ）を印加して、しきい値電圧−１ＶのＤタイプを実現する（２０２）。ＤタイプのＦｅ‐ＦＥＴでは、ゲート電圧がロウレベルの０Ｖでもオン状態になり、論理を実現する場合はいわゆる通過トランジスタとなり論理に無関係に導通状態になる。この状態から元のＥタイプ状態に戻すには、プログラム時と逆の電圧をＦｅ‐ＦＥＴのゲートと基板間に印加する消去動作を行う。 In this state, when a low level of 0 V is applied to the gate of the Fe-FET, the Fe-FET is turned off. When this is programmed, 0V is applied to the gate of the Fe-FET and a high voltage (+ 10V) is applied to the substrate to realize a D type of threshold voltage -1V (202). The D-type Fe-FET is turned on even when the gate voltage is 0 V, which is a low level. When the logic is realized, it becomes a so-called pass transistor and becomes conductive regardless of the logic. In order to return to this original E-type state from this state, an erase operation is performed in which a voltage opposite to that at the time of programming is applied between the gate of the Fe-FET and the substrate.

次にメモリ部分のプログラム方法について述べる。メモリとして使用する場合には、初期状態のしきい値電圧が０．２Ｖの状態（Ｅタイプに対応）を”１”書き込み状態とする。これを”０”書き込み状態に変更するためにはＦｅ‐ＦＥＴのゲートに０Ｖ、基板に高電圧（＋１０Ｖ）を印加して、しきい値電圧−１ＶのＤタイプを実現する。 Next, a method for programming the memory portion will be described. When used as a memory, a state where the threshold voltage in the initial state is 0.2 V (corresponding to the E type) is set to a “1” write state. In order to change this to the “0” writing state, 0 V is applied to the gate of the Fe-FET and a high voltage (+10 V) is applied to the substrate, thereby realizing a D type of threshold voltage −1V.

再構成可能半導体論理回路メモリ積層接続型集積回路のプログラム動作を図３に示す。図３（ａ）に図１の左端のＮＡＮＤ構造で実現される上部の論理回路へのプログラム法に関して述べる。プログラム時には図２で示したようにプログラムするＦｅ‐ＦＥＴのゲートに０Ｖ、選択したＮＡＮＤ構造の基板に高電圧を印加する必要がある。上から１番目（３０１）と３番目（３０３）のＦｅ‐ＦＥＴにプログラムするためにそのゲートに０Ｖを印加し、選択したＮＡＮＤ構造の基板に高電圧（＋１０Ｖ）を印加する。それ以外の論理回路用のＦｅ‐ＦＥＴ（上から２番目（３０２）と４番目（３０４））及びメモリセル用Ｆｅ‐ＦＥＴ（上から５番目〜８番目（３０５−３０８））にはプログラムされないようにゲートに中間電圧（＋５Ｖ）を印加する。 FIG. 3 shows the program operation of the reconfigurable semiconductor logic circuit memory stacked connection type integrated circuit. FIG. 3A shows a method of programming the upper logic circuit realized by the leftmost NAND structure of FIG. At the time of programming, as shown in FIG. 2, it is necessary to apply 0 V to the gate of the Fe-FET to be programmed and a high voltage to the selected NAND structure substrate. In order to program the first (301) and third (303) Fe-FETs from the top, 0 V is applied to the gate, and a high voltage (+10 V) is applied to the substrate of the selected NAND structure. Other Fe-FETs for logic circuits (second (302) and fourth (304) from the top) and Fe-FETs for memory cells (fifth to eighth (305-308) from the top) are not programmed. In this way, an intermediate voltage (+5 V) is applied to the gate.

図３（ｂ）に示すように下部の大容量メモリへのプログラムする場合には、”０”を書き込みたいメモリセル（４０６，４０７，４０８）のゲートには０Ｖを”１”を書き込みたいメモリセル（４０５）のゲートには５Ｖを印加する。その時に論理回路部分（４０１、４０２，４０３，４０４）にはプログラムされないようにゲートには５Ｖを印加する。メモリセルの情報によらず論理回路の構成があらかじめ分かっている場合には図３（ｃ）に示すように両者を同時にプログラムすることも可能である。 As shown in FIG. 3B, when programming into the large-capacity memory at the bottom, the memory cell to which “0” is to be written (406, 407, 408) the memory to which 0V is to be written and “1” is to be written. 5V is applied to the gate of the cell (405). At that time, 5 V is applied to the gate so that the logic circuit portions (401, 402, 403, 404) are not programmed. If the configuration of the logic circuit is known in advance regardless of the memory cell information, both can be programmed simultaneously as shown in FIG.

大容量メモリ論理回路積層接続方式の読み出し動作を図４に示す。図４に図１の左端のＮＡＮＤ構造でＷＬ１に接続されているメモリセル（６０５）に記憶された情報の読み出し方式について述べる。あらかじめプリチャージ期間に図１のΦＰ＝１Ｖとして、ＮＡＮＤの出力部分（６０９）をプリチャージしておく。次にアクティブ時間（評価時間、ΦＰ＝０Ｖとする）に論理回路とメモリセルアレイに左端のＮＡＮＤのＷＬ１に接続されているメモリセル（６０５）の情報が読み出せるように電圧を印加する。 FIG. 4 shows a read operation in the large-capacity memory logic circuit stacked connection method. FIG. 4 describes a method of reading information stored in the memory cell (605) connected to WL1 in the leftmost NAND structure of FIG. The output portion (609) of the NAND is precharged in advance by setting ΦP = 1V in FIG. 1 during the precharge period. Next, during the active time (evaluation time, ΦP = 0V), a voltage is applied so that information can be read from the memory cell (605) connected to the leftmost NAND WL1 in the logic circuit and the memory cell array.

ＷＬ１はメモリセル情報を読み出すために０Ｖ、その他のワード線には選択セル情報を読み出すために１Ｖを印加する。一方ＡとＢの反転信号を１Ｖとし、４列のＮＡＮＤ列の出力のうち左端（６０９）だけが出力（１０１）に接続されるようにする。その結果所望のメモリセル情報だけが読み出され、ＬＵＴとしての動作が実現できる（２〜４列目のＮＡＮＤの出力はセレクタ回路の動作により非選択となり、左端の１列目のＮＡＮＤの出力（６０９）のみが選択されそれが積層型ＬＵＴの出力（１０１）になる）。 WL1 applies 0V to read memory cell information, and 1V is applied to the other word lines to read selected cell information. On the other hand, the inverted signal of A and B is set to 1V, and only the left end (609) of the outputs of the four NAND columns is connected to the output (101). As a result, only desired memory cell information is read out, and an operation as an LUT can be realized (the NAND outputs in the second to fourth columns are deselected by the operation of the selector circuit, and the NAND output in the first column on the left end ( 609) is selected and it becomes the output (101) of the stacked LUT).

実施形態の効果Effects of the embodiment

以上の方式を用いることにより従来の平面型トランジスタを用いてロジックＬＳＩの組み合わせ回路を実現して場合と比較して非常に小さいパターン面積、製造コストでロジックＬＳＩを実現できる。従来の一層型のパターン面積は１６Ｆ^＊８Ｆ＋２Ｆ^＊２Ｆ＝１３２Ｆ^２と比較的大きいのに対し、本提案の一例（図１の８段積層の場合、８層中４層はセレクタ用、４層はメモリ用）では、８Ｆ^＊２Ｆ＋２Ｆ^＊２Ｆ＝２０Ｆ^２と約１５．２％に大幅に縮小できることが分かった。これは従来の一層型では横に平面上にレイアウトされたセレクタ部分とメモリセル部分が配置されたのに対し、本提案では両者が縦に積層できる効果が大きい。By using the above method, a logic LSI can be realized with a very small pattern area and manufacturing cost as compared with the case where a logic LSI combinational circuit is realized using a conventional planar transistor. While the pattern area of the conventional single-layer is relatively large and ^{^{16F * 8F + 2F * 2F =}} 132F 2, an example of the present proposal (for 8-stage stack of FIG. 1, four layers 8 layers in the selector, the 4-layer In the case of memory), it was found that 8F ^* 2F + 2F ^* 2F = 20F ^2, which can be greatly reduced to about 15.2%. This is because in the conventional single layer type, the selector portion and the memory cell portion laid out horizontally on the plane are arranged, but in the present proposal, both can be stacked vertically.

他の実施例Other examples

本発明はこの実施例に限られるものではない。他の実施例としてｆｌｅｘｉｂｌｅＬＵＴ方式を考案した。その構成の一例を前述した図１と比較する形で図５に示す。ｆｌｅｘｉｂｌｅＬＵＴ方式では積層技術を用いて製造した場合は、同じビット数（２^Ｌ）のメモリを実現する時、メモリ積層数Ｍが大きい程、面積・コスト低減効果が大きいことに着目し、これらを低減するようにｆｌｅｘｉｂｌｅにＭの値を決定することを特徴とする。図５に２^Ｌ＝４の場合を示す。前述の第一の実施形態の場合には、１層のメモリ（Ｍ＝１）を横に４個配置することにより実現する（図５（ａ）（ｃ））（７０１，７０３）。The present invention is not limited to this embodiment. As another embodiment, a flexible LUT method was devised. An example of the configuration is shown in FIG. 5 in comparison with FIG. 1 described above. When the flexible LUT method is manufactured using a stacking technique, when realizing a memory with the same number of bits (2 ^L ), pay attention to the fact that the larger the memory stack number M, the greater the area / cost reduction effect. The value of M is determined flexibly so as to be reduced. FIG. 5 shows the case of 2 ^L = 4. In the case of the first embodiment described above, this is realized by arranging four one-layer memories (M = 1) horizontally (FIGS. 5A and 5C) (701 and 703).

一方ｆｌｅｘｉｂｌｅＬＵＴ方式では２層のメモリ（Ｍ＝２）を横に配置することにより実現する（図６（ｂ）（ｄ））（７０２）（７０４）。前述の場合には２個の入力Ａ，Ｂと１本のワード線ＷＬ１を用いて４個中１個のメモリの情報を選択していたのに対し、ｆｌｅｘｉｂｌｅＬＵＴ方式では１個の入力Ａと２本のワード線ＷＬ１とＷＬ２を用いて選択を行う。Ｌの値が大きい場合にはＭの値の選択の自由度が増え、パターン面積・製造コストを低減できる値をｆｌｅｘｉｂｌｅに決定出来る効果がある。図６に示すＬＵＴカスケード方式のように大容量メモリを使用する場合には、パターン面積・製造コストの低減効果は更に大きくなる。On the other hand, the flexible LUT method is realized by arranging two layers of memory (M = 2) horizontally (FIGS. 6B, 6D, 702, and 704). In the above-described case, information of one of four memories is selected using two inputs A and B and one word line WL1, whereas in the flexible LUT method, one input A and Selection is performed using two word lines WL1 and WL2. When the value of L is large, the degree of freedom in selecting the value of M increases, and there is an effect that a value that can reduce the pattern area and manufacturing cost can be determined flexibly. When a large-capacity memory is used as in the LUT cascade system shown in FIG. 6, the effect of reducing the pattern area and manufacturing cost is further increased.

論理回路・メモリ集積型集積回路方式を実現するトランジスタとして強誘電体を用いたＦｅ‐ＦＥＴの代わりに積層型の３Ｄフラッシュメモリに用いられるフローティングゲート型トランジスタやチャージトラップ型トランジスタを用いても良い。あるいはガラス材料の相転移を用いた１トランジスタ型相変化メモリ（ＰＲＡＭ）を用いても良い。１素子で情報を記憶する機能があるトランジスタなら本発明の構成要素として使用することができる。その他本発明の趣旨を逸脱しない限り各種の変形が可能である。A floating gate transistor or a charge trap transistor used in a stacked 3D flash memory may be used instead of the Fe-FET using a ferroelectric substance as a transistor for realizing a logic circuit / memory integrated type integrated circuit system. Alternatively, a one-transistor phase change memory (PRAM) using a phase transition of a glass material may be used. Any transistor having a function of storing information with one element can be used as a component of the present invention. Other various modifications are possible without departing from the spirit of the present invention.

産業用の利用可能性Industrial applicability

システムＬＳＩ，ロジックＬＳＩ、ＦＰＧＡ等の現在商品化されているディジタル論理で動作する全ての論理ＬＳＩに適用可能である。The present invention can be applied to all logic LSIs that operate with digital logic currently commercialized, such as system LSIs, logic LSIs, and FPGAs.

本発明にかかる再構成可能半導体論理回路メモリ積層接続型集積回路の構成図である。1 is a configuration diagram of a reconfigurable semiconductor logic circuit memory stacked connection type integrated circuit according to the present invention. FIG. 本発明にかかる再構成可能半導体論理回路メモリ積層接続型集積回路の構成要素であるＦｅ‐ＦＥＴのプログラム動作の説明図である。It is explanatory drawing of the program operation | movement of Fe-FET which is a component of the reconfigurable semiconductor logic circuit memory stacked connection type integrated circuit according to the present invention. 本発明にかかる再構成可能半導体論理回路メモリ積層接続型集積回路のプログラム動作の説明図である。It is explanatory drawing of the program operation | movement of the reconfigurable semiconductor logic circuit memory stacked connection type integrated circuit according to the present invention. 本発明にかかる再構成可能半導体論理回路メモリ積層接続型集積回路の読み出し動作の説明図である。It is explanatory drawing of the read-out operation | movement of the reconfigurable semiconductor logic circuit memory stacked connection type integrated circuit according to the present invention. 本発明にかかる再構成可能半導体論理回路メモリ積層接続型集積回路の変形例であるｆｌｅｘｉｂｌｅＬＵＴ方式の構成図である。It is a block diagram of a flexible LUT system which is a modification of the reconfigurable semiconductor logic circuit memory stacked connection type integrated circuit according to the present invention. 本発明にかかる再構成可能半導体論理回路メモリ積層接続型集積回路の変形例であるＬＵＴカスケード方式の構成図である。It is a block diagram of the LUT cascade system which is a modification of the reconfigurable semiconductor logic circuit memory stacked connection type integrated circuit according to the present invention. 従来の１層型論理回路・メモリの構成図である。It is a block diagram of a conventional one-layer type logic circuit / memory.

１０１・・・セレクタの出力信号、１０２・・・Ｄタイプトランジスタの識別子、１０３〜１０６・・・セレクタへの入力信号、１０７−１１０・・・メモリへの入力信号、
２０１・・・ＥタイプＦｅＦＥＴ、２０２・・・ＤタイプＦｅＦＥＴ、
３０１−３０８・・・セレクタ＋メモリを構成する８個のＦｅＦＥＴ（論理回路のプログラム時）、４０１−４０８・・・セレクタ＋メモリを構成する８個のＦｅＦＥＴ（メモリのプログラム時）、５０１−５０８・・・セレクタ＋メモリを構成する８個のＦｅＦＥＴ（論理回路とメモリの同時プログラム時）、６０１−６０８・・・セレクタ＋メモリを構成する８個のＦｅＦＥＴ（論理回路とメモリの読み出し時）、６０９・・・出力信号
７０１，７０３・・・本発明の第一実施形態の概略図、７０２，７０４・・・変形例のｆｌｅｘｉｂｌｅＬＵＴ方式の概略図、８０１−８０４・・・変形例ＬＵＴカスケード方式の４個のＬＵＴ，８０５−８１２・・・変形例ＬＵＴカスケード方式の入出力信号、９０１−９０４・・・従来例のＷＬ１に接続されているメモリセル、９０５−９０７・・・従来例のセレクタ回路、９０８・・・従来例の出力信号101 ... Output signal of the selector, 102 ... Identifier of the D type transistor, 103 to 106 ... Input signal to the selector, 107-110 ... Input signal to the memory,
201 ... E type FeFET, 202 ... D type FeFET,
301-308... Selector + 8 FeFETs constituting memory (when logic circuit is programmed) 401-408... Selector + memory 8 FeFETs constituting memory (when memory is programmed) 501-508 ... 8 FeFETs constituting the selector + memory (when simultaneously programming the logic circuit and the memory), 601-608 ... 8 FeFETs constituting the selector + memory (when reading the logic circuit and the memory), 609 ... Output signals 701 and 703 ... Schematic diagram of the first embodiment of the present invention, 702 and 704 ... Schematic diagram of a modified flexible LUT system, 801 to 804 ... Modified LUT cascade system 4 LUTs, 805-812 ... Modified I / O signals of LUT cascade system, 901-904 ... WL1 of conventional example Memory cells connected to 905, 907... Conventional selector circuit, 908. Conventional output signal

Claims

ディジタル情報をプログラム及び記憶する機能を有するトランジスタを直列に接続して実現した論理回路メモリ積層接続構造を有し、前記論理回路は前記メモリの上部に直列に接続され、前記論理回路は前記メモリの出力と前記メモリの出力とは独立した入力信号で制御され、前記論理回路の出力からディジタルの組み合わせ論理が実現できることを特徴とする半導体基板上に形成された再構成可能半導体論理回路メモリ積層接続型集積回路。A logic circuit memory stacked connection structure realized by connecting transistors having a function of programming and storing digital information in series, wherein the logic circuit is connected in series to the upper part of the memory, and the logic circuit is connected to the memory. A reconfigurable semiconductor logic circuit memory stacked connection type formed on a semiconductor substrate, wherein the output and the output of the memory are controlled by independent input signals, and digital combinational logic can be realized from the output of the logic circuit Integrated circuit.

前記請求項１記載の再構成可能半導体論理回路メモリ積層接続型集積回路において、前記トランジスタを直列に接続して実現した論理回路メモリ積層接続構造は、前記半導体基板に対して垂直方向に出力信号を伝達し、製造時に前記トランジスタのゲート電極及び層間絶縁膜を直列に接続した回数積層して形成後、前記半導体基板まで達する一括したエッチング技術で隣接トランジスタ間分離、トランジスタ形成を行うことを特徴とする再構成可能半導体論理回路メモリ積層接続型集積回路。2. The reconfigurable semiconductor logic circuit memory stacked connection type integrated circuit according to claim 1, wherein the logic circuit memory stacked connection structure realized by connecting the transistors in series outputs an output signal in a direction perpendicular to the semiconductor substrate. In the manufacturing process, the gate electrode and the interlayer insulating film of the transistor are stacked and formed in a number of times connected in series, and then the adjacent transistors are separated and the transistors are formed by a batch etching technique reaching the semiconductor substrate. Reconfigurable semiconductor logic circuit memory stacked connection type integrated circuit.

前記請求項１ないし２記載の再構成可能半導体論理回路メモリ積層接続型集積回路において、前記トランジスタは強誘電体膜にディジタル情報を記憶するＦｅ‐ＦＥＴを用いることを特徴とする再構成可能半導体論理回路メモリ積層接続型集積回路。3. The reconfigurable semiconductor logic circuit according to claim 1, wherein the transistor uses a Fe-FET storing digital information in a ferroelectric film. Circuit memory stacked connection type integrated circuit.

前記請求項１ないし２記載の再構成可能半導体論理回路メモリ積層接続型集積回路において、前記トランジスタは浮遊ゲートもしくはゲート絶縁膜中のトラップ準位にディジタル情報を記憶するフラッシュメモリを用いることを特徴とする再構成可能半導体論理回路メモリ積層接続型集積回路。3. The reconfigurable semiconductor logic circuit memory stacked connection type integrated circuit according to claim 1, wherein the transistor uses a flash memory that stores digital information in a trap level in a floating gate or a gate insulating film. Reconfigurable semiconductor logic circuit memory stacked connection type integrated circuit.

前記請求項１ないし２記載の再構成可能半導体論理回路メモリ積層接続型集積回路において、前記トランジスタはカルコゲナイト材料にディジタル情報を記憶する相変化メモリを用いることを特徴とする再構成可能半導体論理回路メモリ積層接続型集積回路。3. The reconfigurable semiconductor logic circuit memory stacked connection type integrated circuit according to claim 1, wherein the transistor uses a phase change memory for storing digital information in a chalcogenite material. Stacked connection type integrated circuit.