JP2021192496A - Logic lsi using laminate-type logic circuit - Google Patents

Abstract

To provide means for continuously realizing a low cost, a high rate, and a low power consumption of a logic LSI as well after there comes a limitation of the Moore's law due to a short channel effect, for example, by using a manufacturing technique used for a large-capacity laminate-type NAND memory.SOLUTION: A logic LSI120 by a lamination-type logic circuit is formed of K-number of stages of NAND circuits 111. Signals 101, 102, and 103 are input to gates of K-number of stages of circuits. For a transistor where a load part 108 of the NAND circuit is input to a gate, a dymanic circuit with a reducible pattern area is used. In the gate of the transistor 108, a precharge signal 108 is input. In the pattern area of a drive unit 109 of the K-number of stages of the NAND circuit, the drive part of the K-number of stages of the NAND circuits and the pattern area of the load part are each represented by BF2 when the standardized pattern area of SGT 104 is B.SELECTED DRAWING: Figure 1

Description

積層構型論理回路を用いたロジックＬＳＩに関する。The present invention relates to a logic LSI using a laminated structure logic circuit.

ＬＳＩは過去ムーアの法則にしたがって平面型トランジスタの微細化が進み、大容量化、低コスト化、高速化、低消費電力化が着実に進められてきた。In the past, the miniaturization of planar transistors has progressed in accordance with Moore's Law, and the capacity, cost, speed, and power consumption of LSI have been steadily increased.

その結果ロジックＬＳＩの代表であるＭＰＵでは１０億個以上の平面型トランジスタを用いたＧＨｚ動作が実現され、メモリＬＳＩの中で最も大容量化が進んだ平面型トランジスタを用いたＮＡＮＤ型フラッシュメモリでは６４Ｇｂｉｔまで大容量化が進められている（文献１）。As a result, the MPU, which is a representative of logic LSIs, realizes GHz operation using more than 1 billion planar transistors, and the NAND flash memory using planar transistors, which has the largest capacity among memory LSIs, has the largest capacity. The capacity has been increased to 64 Gbit (Reference 1).

しかしながらこの平面型トランジスタの微細化もショートチャネル効果等のため近年限界に近付いている。However, the miniaturization of this planar transistor is approaching its limit in recent years due to the short channel effect and the like.

この問題を解決するため、ショートチャネル効果に強い３次元型トランジスタが開発された。その代表例がＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）である（文献２）。To solve this problem, a three-dimensional transistor that is resistant to the short-channel effect has been developed. A typical example is SGT (Surrounding Gate Transistor) (Reference 2).

ＳＧＴは１層のロジックＬＳＩに適用することが検討されているが、縦方向に積層すると容易に大容量化できるためＮＡＮＤフラッシュメモリの積層化に関する提案がなされた（文献３）。Although it is considered to apply SGT to a single-layer logic LSI, a proposal has been made for stacking NAND flash memory because the capacity can be easily increased by stacking in the vertical direction (Reference 3).

当初提案された積層型ＮＡＮＤフラッシュメモリでは、１層ずつ独立したプロセスでメモリセルを製造する方式になっていたため、積層することにより大容量化できる半面、１ビット当たりのコストであるビットコストは安くならなかった。In the initially proposed stacked NAND flash memory, the memory cell was manufactured by an independent process for each layer, so the capacity can be increased by stacking, but the bit cost, which is the cost per bit, is low. did not become.

その問題を解決するために提案されたのが多段積層縦型トランジスタ構造である（文献４、特許文献１）。この構造は、別名ＢｉＣＳ構造と呼ばれている。A multi-stage laminated vertical transistor structure has been proposed to solve this problem (Reference 4, Patent Document 1). This structure is also known as a BiCS structure.

これはゲート電極とゲート電極間の層間絶縁膜の積層をひとつの製造工程のセットとして、このセットを積層する層数だけ繰り返した後に、一括して基板の一番下までトレンチを形成し、積層数分だけまとめて同一の工程でメモリセルを形成する製造技術である。In this method, the lamination of the interlayer insulating film between the gate electrodes is set as one manufacturing process set, and after repeating this set for the number of layers to be laminated, a trench is collectively formed to the bottom of the substrate and laminated. This is a manufacturing technology for forming memory cells in the same process for a few minutes at a time.

多段積層縦型トランジスタ構造を導入することにより、積層することにより大容量化できるだけでなく、ビットコストを積層しない１層構造と比較して大幅に低減することが初めて可能になった。By introducing a multi-stage stacked vertical transistor structure, it has become possible for the first time not only to increase the capacity by stacking, but also to significantly reduce the bit cost as compared with the one-layer structure without stacking.

この多段積層縦型トランジスタ構造はその後現在最も大容量化されているＮＡＮＤ型フラッシュメモリで本格的に導入された（文献５）。This multi-stage stacked vertical transistor structure was subsequently introduced in earnest in the NAND flash memory, which has the largest capacity at present (Reference 5).

現在までに６４〜９６層積層した積層型ＮＡＮＤフラッシュメモリが開発され、キオクシア、サムスン、Ｉｎｔｅｌ／Ｍｉｃｒｏｎが開発、製品化を進めている。To date, stacked NAND flash memories with 64 to 96 layers have been developed, and are being developed and commercialized by Kioxia, Samsung, and Intel / Micron.

多段積層縦型トランジスタ構造を用いると積層数を増やすとともに大容量化されるだけでなくビットコストも安くなり低コスト化できる特徴がある。When the multi-stage laminated vertical transistor structure is used, not only the number of stacked layers is increased and the capacity is increased, but also the bit cost is reduced and the cost can be reduced.

つまり大容量メモリはムーアの法則による平面型トランジスタの微細化が限界に達した後も、多段積層縦型トランジスタ構造を用いて積層化を進めることにより、従来同様大容量化、低コスト化が実現できる可能性が高い。In other words, even after the miniaturization of planar transistors according to Moore's Law has reached the limit for large-capacity memory, by advancing stacking using a multi-stage stacked vertical transistor structure, the capacity and cost can be reduced as before. There is a high possibility that it can be done.

今後製造技術等の進展により、数年単位で積層数を倍増させ、その結果従来同様に大容量化、低コスト化が推進できる。With the progress of manufacturing technology in the future, the number of laminated layers will be doubled every few years, and as a result, it will be possible to promote larger capacity and lower cost as before.

それに対し大容量メモリと比較して複雑な回路構成を平面型のトランジスタと配線で形成している現在のロジックＬＳＩでは、トランジスタの微細化の限界後の大容量化、低コスト化、高速化、低消費電力化を推進できる有力な候補はまだ提案されていない。
今後も継続してロジックＬＳＩの大容量化、低コスト化、高速化、低消費電力化を実現する手段の提案が望まれている。特に、大規模なロジックＬＳＩの大容量化、低コスト化、高速化、低消費電力化が非常に重要だが、いまだ実現されていない。On the other hand, in the current logic LSI, which has a complicated circuit configuration with planar transistors and wiring compared to a large-capacity memory, the capacity is increased, the cost is reduced, and the speed is increased after the limit of miniaturization of the transistor. A strong candidate that can promote low power consumption has not yet been proposed.
In the future, it is desired to continue to propose means for realizing large capacity, low cost, high speed, and low power consumption of logic LSI. In particular, it is very important to increase the capacity, reduce the cost, increase the speed, and reduce the power consumption of a large-scale logic LSI, but it has not been realized yet.

文献１Reference 1

Ｍ．Ｓａｋｏ ｅｔ ａｌ，”Ａ Ｌｏｗ−Ｐｏｗｅｒ ６４Ｇｂ ＭＬＣ ＮＡＮＤ−Ｆｌａｓｈ Ｍｅｍｏｒｙ ｉｎ １５ｎｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ”，ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１５．M. Sako et al, "A Low-Power 64Gb MLC NAND-Flash Memory in 15nm CMOS Technology", ISSCC Digi. Tech. Papers, 2015.

文献２Reference 2

Ｈ．Ｔａｋａｔｏ ｅｔ ａｌ．，”Ｉｍｐａｃｔ ｏｆ ＳＧＴ ｆｏｒ ｕｌｔｒａ‐ｈｉｇｈ ｄｅｎｓｉｔｙ ＬＳＩｓ”，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．３８，ｐｐ．５７３‐５７８，１９９１．H. Takato et al. , "Impact of SGT for ultra-high density LSIs", IEEE Trans. Electron Devices, vol. 38, pp. 573-578, 1991.

文献３Reference 3

Ｔ．Ｅｎｄｏｈ ｅｔ．ａｌ．，“Ｎｏｖｅｌ Ｕｌｔｒａｈｉｇｈ−Ｄｅｎｓｉｔｙ Ｆｌａｓｈ ＭｅｍｏｒｙＷｉｔｈ ａ Ｓｔａｃｋｅｄ−Ｓｕｒｒｏｕｎｄｉｎｇ ＧａｔｅＴｒａｎｓｉｓｔｏｒ（Ｓ−ＳＧＴ）Ｓｔｒｕｃｔｕｒｅｄ Ｃｅｌｌ”，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．５０，ｎｏ．４，ｐｐ．９４５−９５１，２００３．T. Endoh et. al. , "Novell Ultrahigh-Density Flash MemoryWith a Stacked-Surrounding GateTransistor (S-SGT) Structured Cell", IEEE Trans. Electron Devices, vol. 50, no. 4, pp. 945-951, 2003.

文献４Reference 4

Ｈ．Ｔａｎａｋａ ｅｔ ａｌ．，：“Ｂｉｔ Ｃｏｓｔ ｓｃａｌａｂｌｅ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｐｕｎｃｈ ａｎｄ Ｐｌｕｇ Ｐｒｏｃｅｓｓ ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｆｌａｓｈ Ｍｅｍｏｒｙ”，Ｓｙｍｐ．ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，２００７．H. Tanaka et al. ,: "Bit Cost scalar Technology with Punch and Plug Process for Ultra High Density Flash Memory", Symp. on VLSI Technology, 2007.

文献５Reference 5

Ｒ．Ｋａｔｓｕｍａｔａ ｅｔ ａｌ．，“Ｐｉｐｅ−ｓｈａｐｅｄ ＢｉＣＳ ｆｌａｓｈ ｍｅｍｏｒｙ ｗｉｔｈ １６ ｓｔａｃｋｅｄ ｌａｙｅｒｓ ａｎｄ ｍｕｌｔｉ−ｌｅｖｅｌ−ｃｅｌｌ ｏｐｅｒａｔｉｏｎ ｆｏｒ ｕｌｔｒａ ｈｉｇｈ ｄｅｎｓｉｔｙ ｓｔｏｒａｇｅ ｄｅｖｉｃｅｓ”，Ｓｙｍｐ．ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，ｐｐ．１３６−１３７，２００９．R. Katsumata et al. , "Pipe-stored BiCS flash memory with 16 stacked layers and multi-level-cell option for ultra high density story devices", Symbols. on VLSI Technology, pp. 136-137, 2009.

特許文献１Patent Document 1

特開２００９−４５１７、田中啓安、青地英明、勝又竜太、鬼頭傑、福住嘉晃、木頭大、佐藤充、松岡泰之“不揮発性半導体記憶装置及びその製造方法”JP-A-2009-4517, Keiyasu Tanaka, Hideaki Aochi, Ryuta Katsumata, Jie Kito, Yoshiaki Fukuzumi, Dai Kito, Mitsuru Sato, Yasuyuki Matsuoka "Non-volatile semiconductor storage device and its manufacturing method"

発明が解決しようとしている課題The problem that the invention is trying to solve

ショートチャネル効果等によるムーアの法則の限界後も継続してロジックＬＳＩの低コスト化、高速化、低消費電力化を実現する手段は現状では存在しない。At present, there is no means for continuously reducing the cost, speed, and power consumption of the logic LSI even after the limit of Moore's law due to the short channel effect or the like.

課題を解決するための手段Means to solve problems

大容量積層型ＮＡＮＤメモリに使用されている製造技術を用いて積層型ＳＧＴを直列に接続して実現した論理回路積層接続構造によりロジックＬＳＩを実現した。 A logic LSI was realized by a logic circuit laminated connection structure realized by connecting laminated SGTs in series using the manufacturing technology used for a large-capacity laminated NAND memory.

発明の効果The invention's effect

本発明によれば、大容量積層型ＮＡＮＤメモリに用いられている製造技術を用いることによりショートチャネル効果等によるムーアの法則の限界後も、継続してロジックＬＳＩの低コスト化、高速化、低消費電力化を実現する手段を提供することが可能になる。 According to the present invention, by using the manufacturing technology used for the large-capacity stacked NAND memory, the cost, speed, and reduction of the logic LSI can be continuously reduced even after the limit of Moore's law due to the short channel effect or the like. It becomes possible to provide a means for realizing power consumption.

全てを平面パターン上で実現していた従来のロジックＬＳＩと比較して非常に小さな面積にロジックＬＳＩを実現することができる。しかもその製造には多段積層縦型トランジスタ構造が使用できるため、その製造コストは従来の平面構造と比較して大幅に低減できる特徴がある。また本発明により大規模ロジックＬＳＩの面積を小さくでき、このため内部の配線の長さを大幅に短縮でき、その結果ロジックＬＳＩの高速化、低消費電力化を実現できる。 It is possible to realize a logic LSI in a very small area as compared with a conventional logic LSI in which all are realized on a plane pattern. Moreover, since a multi-stage laminated vertical transistor structure can be used for its manufacturing, its manufacturing cost can be significantly reduced as compared with the conventional planar structure. Further, according to the present invention, the area of the large-scale logic LSI can be reduced, and therefore the length of the internal wiring can be significantly shortened, and as a result, the speed of the logic LSI can be increased and the power consumption can be reduced.

以下、図面を参照して、本発明に係る積層型論理回路によるロジックＬＳＩの第一実施形態について説明する。
［第１実施形態］
（第１実施形態の構成）Hereinafter, the first embodiment of the logic LSI by the stacked logic circuit according to the present invention will be described with reference to the drawings.
[First Embodiment]
(Structure of the first embodiment)

以下本発明の１実施形態を説明する。図１に新たに提案した積層型論理回路によるロジックＬＳＩ（１２０）の構成を示す。ロジックＬＳＩはＫ段のＮＡＮＤ回路（１１１、１２１）で構成されている。Ｋ段の回路のゲートには信号１０１、１０２、１０３が入力される。ＮＡＮＤ回路の負荷部分はパターン面積が縮小化できる特徴があるダイナミック回路を用いている。負荷トランジスタのゲートにはプリチャージ信号１０８が入力される。Hereinafter, one embodiment of the present invention will be described. FIG. 1 shows a configuration of a logic LSI (120) using a newly proposed stacked logic circuit. The logic LSI is composed of K-stage NAND circuits (111, 121). Signals 101, 102, and 103 are input to the gate of the K-stage circuit. The load portion of the NAND circuit uses a dynamic circuit that has the characteristic that the pattern area can be reduced. A precharge signal 108 is input to the gate of the load transistor.

Ｋ段のＮＡＮＤ回路のドライバ部（１０９）のパターン面積はＫ段のＮＡＮＤ回路のドライバ部と負荷部分（１０８がゲート入力されるトランジスタで構成）のパターン面積はいずれもＳＧＴ（１０４）の規格化したパターン面積をＢとするとＢＦ^２になる。本提案でＳＧＴを用いているのは、平面型トランジスタ同程度の電流駆動能力とＳファクタを持っており、容易に積層化出来るためである。本論文ではＢ＝４を仮定する。The pattern area of the driver part (109) of the K-stage NAND circuit is the standardization of the SGT (104) for the pattern area of the driver part and the load part (consisting of transistors to which 108 is gate input) of the K-stage NAND circuit. If the pattern area is B, it becomes ^{BF 2.} The reason why SGT is used in this proposal is that it has the same current drive capability and S factor as a planar transistor and can be easily laminated. In this paper, B = 4 is assumed.

その結果１個のＮＡＮＤ回路のパターン面積は第１実施形態の導入により従来の平面型と比較して２ＢＦ^２／（ＫＡＦ^２）＝２／Ｋに縮小できる。その結果第１実施形態のチップ面積は

長さは１２３で示す。そのため第１実施形態により平面型トランジスタを従来例を用いた従来例と比較して低コストが実現できる。As a result, the pattern area of one NAND circuit ^{can be reduced to 2BF 2} / (KAF ² ) = 2 / K as compared with the conventional planar type by introducing the first embodiment. As a result, the chip area of the first embodiment is

The length is indicated by 123. Therefore, according to the first embodiment, the cost of the planar transistor can be reduced as compared with the conventional example using the conventional example.

一方前記Ｋ段のＮＡＮＤ回路（１１１）の遅延時間はＳＧＴと平面型の電流駆動能力が同じであると仮定するといずれもＣ（Ｋ）で表される。通常ロジック回路の遅延時間は上記ゲート遅延と配線遅延の和で表される。両者の比を平面型で１：Ｌだと仮定する。配線長はチップ面積の平方根に比例するので、提案方式の配線長は平面型の（２／Ｋ）０．５に縮小できる。配線の寄生容量、寄生抵抗共に配線長に比例するので第一の実施例の配線遅延は平面型の

On the other hand, the delay time of the K-stage NAND circuit (111) is represented by C (K) on the assumption that the SGT and the planar current drive capability are the same. Normally, the delay time of a logic circuit is represented by the sum of the gate delay and the wiring delay. It is assumed that the ratio of the two is 1: L in the planar type. Since the wiring length is proportional to the square root of the chip area, the wiring length of the proposed method can be reduced to (2 / K) 0.5 of the planar type. Since both the parasitic capacitance and the parasitic resistance of the wiring are proportional to the wiring length, the wiring delay of the first embodiment is of the planar type.

（第２実施形態の構成）
図２に第２の実施形態の積層型論理回路によるロジックＬＳＩ（２２０）の構成を示す。ロジックＬＳＩはＫ段のＮＡＮＤ回路（２０１，２０２，２０３）をＮ個縦方向に積層して構成されている。ＮＡＮＤ回路の負荷部分は第１の実施形態同様パターン面積が縮小化できる特徴があるダイナミック回路を用いている。負荷トランジスタのゲートにはプリチャージ信号２０８が入力される。(Structure of the second embodiment)
FIG. 2 shows the configuration of the logic LSI (220) by the stacked logic circuit of the second embodiment. The logic LSI is configured by stacking N NAND circuits (201, 202, 203) of K stages in the vertical direction. As the load portion of the NAND circuit, a dynamic circuit having a feature that the pattern area can be reduced is used as in the first embodiment. A precharge signal 208 is input to the gate of the load transistor.

１個のＮＡＮＤ回路のパターン面積は提案方式の導入により従来の平面型と比較して２ＢＦ^２／（ＫＡＮＦ^２）＝２／Ｋに縮小できる。その結果第２実施形態のチップ面積は

になっている。図２で前記ロジックＬＳＩの横の長さは２２２、縦の長さは２２３で示す。By introducing the proposed method, the pattern area of one NAND circuit ^{can be reduced to 2BF 2} / (KANF ² ) = 2 / K as compared with the conventional planar type. As a result, the chip area of the second embodiment is

It has become. In FIG. 2, the horizontal length of the logic LSI is 222 and the vertical length is 223.

実施形態の効果Effect of embodiment

第１実施形態による低コスト化以下のように見積もることが出来る。つまり図５に示す従来の平面型トランジスタを用いたロジックＬＳＩ１１２０のチップ面積を１とすると第１実

Cost reduction by the first embodiment It can be estimated as follows. That is, assuming that the chip area of the logic LSI 1120 using the conventional planar transistor shown in FIG. 5 is 1, the first real

第１実施形態による高速化を以下のように見積もることが出来る。前記Ｋ段のＮＡＮＤ回路（１１１）の遅延時間はＳＧＴと平面型の電流駆動能力が同じであると仮定するといずれもＣ（Ｋ）で表される。通常ロジック回路（１１１１）の遅延時間は上記ゲート遅延と配線遅延の和で表される。両者の比を平面型で１：Ｌだと仮定する。配線長はチップ面積の平方根に比例するので、提案方式の配線長は平面型の（２／Ｋ）^０．５に縮小できる。配線の寄生容量、寄生抵抗共に配線長に比例するので第１実施形態の配線遅延は平面型の

The speedup according to the first embodiment can be estimated as follows. The delay time of the NAND circuit (111) of the K stage is represented by C (K) on the assumption that the current drive capability of the planar type is the same as that of the SGT. Normally, the delay time of the logic circuit (1111) is represented by the sum of the gate delay and the wiring delay. It is assumed that the ratio of the two is 1: L in the planar type. Since the wiring length is proportional to the square root of the chip area, the wiring length of the proposed method can be reduced to ^{(2 / K) 0.5 of the planar type.} Since both the parasitic capacitance and the parasitic resistance of the wiring are proportional to the wiring length, the wiring delay of the first embodiment is of the planar type.

この両者の遅延時間の比（Ｔｄ比）を図３に示す。Ｋ＝２ではＴｄ比は１になり、Ｋ＝３以上では配線遅延がある限り（Ｌが０でない限り）Ｔｄ比は１より縮小できる。これはＫ段のＮＡＮＤ回路は配線遅延がある場合にはＫ＝３以上では提案方式の方が従来の平面型より高速動作することを示す。つまり平面トランジスタの微細化が出来ない場合には第１実施形態を導入することによりロジックＬＳＩを高速化できる可能性がある。これは第１実施形態によりチップサイズと配線長が大幅に短くなり、配線遅延が大幅に縮小したことによる。通常良くロジックＬＳＩで使用されるＫ＝４，Ｌ＝３の場合、素子の微細化によらずＴｄ比は平面型の６２．５％に低減できる。 The ratio of these two delay times (Td ratio) is shown in FIG. When K = 2, the Td ratio becomes 1, and when K = 3 or more, the Td ratio can be reduced from 1 as long as there is a wiring delay (unless L is 0). This indicates that the proposed method operates at a higher speed than the conventional planar type when the K-stage NAND circuit has a wiring delay and K = 3 or more. That is, when the flat transistor cannot be miniaturized, there is a possibility that the logic LSI can be speeded up by introducing the first embodiment. This is because the chip size and the wiring length are significantly shortened by the first embodiment, and the wiring delay is significantly reduced. When K = 4 and L = 3, which are usually often used in logic LSIs, the Td ratio can be reduced to 62.5% of the planar type regardless of the miniaturization of the element.

第１実施形態による低消費電力化を以下のように見積もることが出来る。消費電力は寄生

面型の２５．０％に縮小できる。The reduction in power consumption according to the first embodiment can be estimated as follows. Power consumption is parasitic

It can be reduced to 25.0% of the surface type.

以上の見積もりによりＫ＝３以上のＮＡＮＤ回路を多用し、配線長の長い大規模ロジックＬＳＩでは第１実施形態の導入により、平面型の微細化によらず高速低消費電力、低コストなロジックＬＳＩを実現できる。Based on the above estimation, NAND circuits with K = 3 or more are frequently used, and for large-scale logic LSIs with long wiring lengths, by introducing the first embodiment, high-speed, low power consumption, and low-cost logic LSIs are used regardless of the miniaturization of the planar type. Can be realized.

他の実施例Other examples

産業用の利用可能性Industrial availability

本発明はロジックＬＳＩに限らずメモリＬＳＩ等現在商品化されているディジタル論理で動作する全てのＬＳＩに適用可能である。 The present invention is applicable not only to logic LSIs but also to all LSIs operating with digital logic currently commercialized, such as memory LSIs.

本発明にかかわる積層型論理回路によるロジックＬＳＩの第１実施形態を実現した図である。It is a figure which realized the 1st Embodiment of the logic LSI by the laminated logic circuit which concerns on this invention. 本発明にかかわる積層型論理回路によるロジックＬＳＩの第２実施形態を実現した図である。It is a figure which realized the 2nd Embodiment of the logic LSI by the laminated logic circuit which concerns on this invention. 本発明にかかわる第１実施形態による高速化を示した図である。It is a figure which showed the speed increase by 1st Embodiment which concerns on this invention. 本発明にかかわる第１実施形態による低消費電力化を示した図である。It is a figure which showed the low power consumption by the 1st Embodiment which concerns on this invention. 時以来の平面型トランジスタを用いたロジックＬＳＩの図である。It is a figure of the logic LSI using the planar transistor since the time.

１０１・・・ＮＡＮＤへの第一の入力信号、１０２・・・ＮＡＮＤへの第２の入力信号、１０３・・・ＮＡＮＤへの第Ｋの入力信号、１０４・・・ＳＧＴ、１０５・・・接地、１０６・・・ＮＡＮＤ回路の出力信号、１０７・・・電源電圧ＶＤＤ、１０８・・・プリチャージ信号、１０９・・・Ｋ段のＮＡＮＤ回路のドライバー部、１１０・・・Ｋ段のＮＡＮＤ回路のドライバー部、１１１・・・Ｋ段のＮＡＮＤ回路の構造、１２１・・・Ｋ段のＮＡＮＤ回路の構造、１２０・・・第一の実施例のＫ段のＮＡＮＤ回路によるロジックＬＳＩ、１２２・・・第一の実施例のＫ段のＮＡＮＤ回路によるロジックＬＳＩの横の長さ、１２３・・・第一の実施例のＫ段のＮＡＮＤ回路によるロジックＬＳＩの縦の長さ、
２０１・・・Ｋ段のＮＡＮＤ回路１、２０２・・・Ｋ段のＮＡＮＤ回路２、２０３・・・Ｋ段のＮＡＮＤ回路Ｎ、２０４・・・ＳＧＴ、２０５・・・接地、２０５・・・第二の実施例のＮＡＮＤの出力、２０７・・・電源電圧ＶＤＤ、２０８・・・プリチャージ信号、２０９・・・Ｎ段直列接続されたＫ段のＮＡＮＤ回路、２１０・・Ｎ段直列接続されたＫ段のＮＡＮＤ回路、２１１・・・Ｎ段直列接続されたＫ段のＮＡＮＤ回路の構造、２２１・・・・Ｎ段直列接続されたＫ段のＮＡＮＤ回路の構造、２２０・・・第２の実施例のＮ段直列接続されたＫ段のＮＡＮＤ回路によるロジックＬＳＩ、２２２・・・第２の実施例のＮ段直列接続されたＫ段のＮＡＮＤ回路によるロジックＬＳＩの横の長さ、２２３・・・第２の実施例のＮ段直列接続されたＫ段のＮＡＮＤ回路によるロジックＬＳＩの縦の長さ、
１１０１・・・ＮＡＮＤへの第一の入力信号、１１０２・・・ＮＡＮＤへの第２の入力信号、１１０３・・・ＮＡＮＤへの第Ｋの入力信号、１１０４・・・従来の平面型トランジスタ、１１０５・・・接地、１１０６・・・ＮＡＮＤ回路の出力信号、１１０７・・・電源電圧ＶＤＤ、１１０８・・・プリチャージ信号、１１１０・・・Ｋ段のＮＡＮＤ回路のドライバー部、１１１１・・・Ｋ段のＮＡＮＤ回路の構造、１１２１・・・Ｋ段のＮＡＮＤ回路の構造、１１２０・・・従来の平面型トランジスタを用いたＫ段のＮＡＮＤ回路によるロジックＬＳＩ、１１２２・・・・従来の平面型トランジスタを用いたＫ段のＮＡＮＤ回路によるロジックＬＳＩの横の長さ、１１２３・・・従来の平面型トランジスタを用いたＫ段のＮＡＮＤ回路によるロジックＬＳＩの縦の長さ、101 ... First input signal to NAND, 102 ... Second input signal to NAND, 103 ... Kth input signal to NAND, 104 ... SGT, 105 ... Ground , 106 ... NAND circuit output signal, 107 ... power supply voltage VDD, 108 ... precharge signal, 109 ... K-stage NAND circuit driver section, 110 ... K-stage NAND circuit Driver section, 111 ... K-stage NAND circuit structure, 121 ... K-stage NAND circuit structure, 120 ... Logic LSI by K-stage NAND circuit of the first embodiment, 122 ... Horizontal length of logic LSI by K-stage NAND circuit of the first embodiment, 123 ... Vertical length of logic LSI by K-stage NAND circuit of the first embodiment,
201 ... K-stage NAND circuit 1, 202 ... K-stage NAND circuit 2, 203 ... K-stage NAND circuit N, 204 ... SGT, 205 ... ground, 205 ... NAND output of the second embodiment, 207 ... power supply voltage VDD, 208 ... precharge signal, 209 ... K-stage NAND circuit connected in series with N stages, 210 ... N stages connected in series K-stage NAND circuit, 211 ... N-stage series-connected K-stage NAND circuit structure, 221 ...- N-stage series-connected K-stage NAND circuit structure, 220 ... second Logic LSI by K-stage NAND circuit connected in N-stage series of the embodiment, 222 ... Horizontal length of logic LSI by K-stage NAND circuit connected in series of N stages of the second embodiment 223. The vertical length of the logic LSI by the K-stage NAND circuit connected in series with the N-stage of the second embodiment,
1101 ... First input signal to NAND ... 1102 ... Second input signal to NAND 1103 ... Kth input signal to NAND 1104 ... Conventional planar transistor, 1105 ... ground, 1106 ... NAND circuit output signal, 1107 ... power supply voltage VDD, 1108 ... precharge signal, 1110 ... K-stage NAND circuit driver, 1111 ... K-stage NAND circuit structure 1121 ... K-stage NAND circuit structure 1120 ... Logic LSI by K-stage NAND circuit using conventional planar transistor 1122 ... Conventional planar transistor Horizontal length of logic LSI by K-stage NAND circuit used, 1123 ... Vertical length of logic LSI by K-stage NAND circuit using conventional planar transistor,

Claims (4)

ディジタル情報が入力するトランジスタを直列に接続して実現した論理回路積層接続構造を有し、前記論理回路積層接続構造によりディジタル動作のＮＡＮＤ回路を構成し、前記ＮＡＮＤ回路が複数個集積されていることを特徴とするロジックＬＳＩ。It has a logic circuit laminated connection structure realized by connecting transistors to which digital information is input in series, and a NAND circuit for digital operation is configured by the logic circuit laminated connection structure, and a plurality of the NAND circuits are integrated. A logic LSI characterized by. 前記請求項１記載のロジックＬＳＩにおいて、前記トランジスタを直列に接続して実現した前記論理回路積層接続構造は、半導体基板に対して垂直方向に出力信号を伝達し、製造時に前記トランジスタのゲート電極及び層間絶縁膜を直列に接続した回数積層して形成後、前記半導体基板まで達する一括したエッチング技術で隣接トランジスタ間分離、トランジスタ形成を行うことを特徴とするロジックＬＳＩ。In the logic LSI according to claim 1, the logic circuit laminated connection structure realized by connecting the transistors in series transmits an output signal in a direction perpendicular to the semiconductor substrate, and at the time of manufacture, the gate electrode of the transistor and the gate electrode of the transistor A logic LSI characterized by separating adjacent transistors and forming transistors by a batch etching technique that reaches the semiconductor substrate after forming the interlayer insulating films by connecting them in series a number of times. 前記請求項１ないし２記載のロジックＬＳＩにおいて、前記ロジックＬＳＩ内に３入力以上のＮＡＮＤ回路が複数個集積されていることを特徴とするロジックＬＳＩ。The logic LSI according to claim 1 or 2, wherein a plurality of NAND circuits having three or more inputs are integrated in the logic LSI. 前記請求項１ないし２記載ないし３項記載のロジックＬＳＩにおいて、前記ロジックＬＳＩ内に自身のゲート遅延時間より長い配線遅延時間のＮＡＮＤ回路を複数個集積されていることを特徴とするロジックＬＳＩ。The logic LSI according to claim 1 to 2, wherein a plurality of NAND circuits having a wiring delay time longer than the gate delay time of the logic LSI is integrated in the logic LSI.

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