以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
1. 液晶装置
図1に、本実施形態の液晶装置のブロック図の例を示す。
液晶装置10(液晶表示装置。広義には表示装置)は、表示パネル12(狭義にはLCD(Liquid Crystal Display)パネル)、ソース線駆動回路20(狭義にはソースドライバ)、ゲート線駆動回路30(狭義にはゲートドライバ)、表示コントローラ40、電源回路50を含む。なお、液晶装置10にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
ここで表示パネル12(広義には電気光学装置)は、複数のゲート線(走査線)と、複数のソース線(データ線)と、各画素電極が各ゲート線及び各ソース線により特定される複数の画素電極を含む。この場合、ソース線に薄膜トランジスタTFT(Thin Film Transistor、広義にはスイッチング素子)を接続し、このTFTに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
より具体的には、表示パネル12はアクティブマトリクス基板(例えばガラス基板)に形成される。このアクティブマトリクス基板には、図1のY方向に複数配列されそれぞれX方向に伸びるゲート線G1〜GM(Mは2以上の自然数)と、X方向に複数配列されそれぞれY方向に伸びるソース線S1〜SN(Nは2以上の自然数)とが配置されている。また、ゲート線GK(1≦K≦M、Kは自然数)とソース線SL(1≦L≦N、Lは自然数)との交差点に対応する位置に、薄膜トランジスタTFTKL(広義にはスイッチング素子)が設けられている。
TFTKLのゲート電極はゲート線GKに接続され、TFTKLのソース電極はソース線SLに接続され、TFTKLのドレイン電極は画素電極PEKLに接続されている。この画素電極PEKLと、画素電極PEKLと液晶(広義には電気光学物質)を挟んで対向する対向電極CE(共通電極、コモン電極)との間には、液晶容量CLKL(液晶素子)及び補助容量CSKLが形成されている。そして、TFTKL、画素電極PEKL等が形成されるアクティブマトリクス基板と対向電極CEが形成される対向基板との間に液晶が封入されるように形成され、画素電極PEKLと対向電極CEとの間の印加電圧に応じて画素の透過率が変化するようになっている。
なお、対向電極CEに与えられる対向電極電圧VCOMの電圧レベル(高電位側電圧VCOMH、低電位側電圧VCOML)は、電源回路50に含まれる対向電極電圧生成回路より生成される。また、対向電極CEを対向基板上に一面に形成せずに、各ゲート線に対応するように帯状に形成してもよい。
ソース線駆動回路20は、階調データに基づいて表示パネル12のソース線S1〜SNを駆動する。一方、ゲート線駆動回路30は、表示パネル12のゲート線G1〜GMを走査(順次駆動)する。
表示コントローラ40は、図示しない中央演算処理装置(Central Processing Unit:CPU)等のホストにより設定された内容に従って、ソース線駆動回路20、ゲート線駆動回路30及び電源回路50を制御する。より具体的には、表示コントローラ40は、ソース線駆動回路20及びゲート線駆動回路30に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路50に対しては、対向電極CEに印加する対向電極電圧VCOMの電圧レベルの極性反転タイミングの制御を行う。
電源回路50は、外部から供給される電圧に基づいて、表示パネル12の駆動に必要な各種の電圧レベル(階調電圧)や、対向電極CEの対向電極電圧VCOMの電圧レベルを生成する。
このような構成の液晶装置10は、表示コントローラ40の制御の下、外部から供給される階調データに基づいて、ソース線駆動回路20、ゲート線駆動回路30及び電源回路50が協調して表示パネル12を駆動する。
また図1において、ソース線駆動回路20、ゲート線駆動回路30及び電源回路50を集積化して、半導体装置(集積回路、IC)として表示ドライバ(広義には駆動回路)60を構成することができる。なお、図1の表示ドライバ60は、ゲート線駆動回路30が省略された構成であってもよい。また、図1において、本実施形態における表示ドライバ60は、ソース線駆動回路20と電源回路50の対向電極電圧生成回路とを含む構成であればよい。
このような表示ドライバ60は、更に、各ソース出力切替回路がソース線と該ソース線を駆動する出力バッファとの間に設けられた複数のソース出力切替回路(ソース出力切替部)SSW1〜SSWNを含む。各ソース出力切替回路の第1の端子には、各出力バッファの出力が接続される。各ソース出力切替回路の第2の端子には、各ソース線が接続される。各ソース出力切替回路の第3の端子には、共用ラインCOLの一端が接続される。複数のソース出力切替回路SSW1〜SSWNは、図示しない制御信号により個別にオンオフ制御される。即ち、各ソース出力切替回路は、ソース出力毎にオンオフ制御される。
表示ドライバ60は、ソース電荷蓄積用の第2の容量素子接続用端子TL2と、ソース電荷蓄積用スイッチCSWとを含む。ソース電荷蓄積用スイッチCSWは、共用ラインCOLの他端と第2の容量素子接続用端子TL2との間に設けられる。ソース電荷蓄積用スイッチCSWが導通状態に設定されるとき、ソース出力切替回路SSW1〜SSWNの各ソース出力切替回路は、各ソース線と共用ラインCOLとを電気的に接続することができる。
共用ラインCOLは、第2の容量素子接続ノードを含むということができる。第2の容量素子接続用端子TL2には、第2の容量素子CCSの一端が電気的に接続される。第2の容量素子CCSの他端には、所定の電源電圧(例えばシステム接地電源電圧VSS)が供給される。図1において、第2の容量素子CCSは、表示ドライバ60の外部に設けられているが、第2の容量素子CCSが表示ドライバ60に内蔵されていてもよい。
また、表示ドライバ60は、更に、第1の容量素子接続用端子TL1と、対向電極電荷蓄積用スイッチVSWとを含むことができる。対向電極電荷蓄積用スイッチVSWは、電源回路50の対向電極電圧生成回路の出力(対向電極電圧VCOMが供給される対向電極電圧出力ノード)と、第1の容量素子接続用端子TL1との間に設けられる。第1の容量素子接続用端子TL1には、第1の容量素子CCVの一端が電気的に接続される。第1の容量素子CCVの他端には、所定の電源電圧(例えばシステム接地電源電圧VSS)が供給される。図1において、第1の容量素子CCVは、表示ドライバ60の外部に設けられているが、第1の容量素子CCVが表示ドライバ60に内蔵されていてもよい。
対向電極電荷蓄積用スイッチVSWが導通状態に設定されるとき、電源回路50の対向電極電圧生成回路の出力がハイインピーダンス状態に設定される。
なお、図1では、液晶装置10が表示コントローラ40を含む構成になっているが、表示コントローラ40を液晶装置10の外部に設けてもよい。或いは、表示コントローラ40と共にホストを液晶装置10に含めるようにしてもよい。また、ソース線駆動回路20、ゲート線駆動回路30、表示コントローラ40、電源回路50の一部又は全部を表示パネル12上に形成してもよい。
図2に、本実施形態における液晶装置の他の構成例のブロック図を示す。
図2では、表示パネル12上(パネル基板上)に、ソース線駆動回路20、ゲート線駆動回路30及び電源回路50を含む表示ドライバ60が形成されている。このように表示パネル12は、複数のゲート線と、複数のソース線と、複数のゲート線の各ゲート線及び複数のソース線の各ソース線とにより特定される複数の画素(画素電極)と、複数のソース線を駆動するソース線駆動回路と、複数のゲート線を走査するゲート線駆動回路とを含むように構成することができる。表示パネル12の画素形成領域44に、複数の画素が形成されている。各画素は、ソースにソース線が接続されゲートにゲート線が接続されたTFTと、該TFTのドレインに接続された画素電極とを含むことができる。
なお図2では、表示パネル12上においてゲート線駆動回路30及び電源回路50のうち少なくとも1つが省略された構成であってもよい。
また図1又は図2において、表示ドライバ60が、表示コントローラ40を内蔵してもよい。或いは図1又は図2において、表示ドライバ60が、ソース線駆動回路20及びゲート線駆動回路30のいずれか一方と、電源回路50とを集積化した半導体装置であってもよい。
2. 表示ドライバ
次に、図1又は図2の駆動回路としての表示ドライバ60の構成要部について説明する。
図3に、図1又は図2のソース線駆動回路20の構成例のブロック図を示す。
ソース線駆動回路20は、シフトレジスタ22、ラインラッチ24、26、DAC28(Digital-to-Analog Converter)(広義にはデータ電圧生成回路)、出力バッファ(広義にはソース線駆動部)29を含む。
シフトレジスタ22は、各ソース線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ22は、クロック信号CLKに同期してイネーブル入出力信号EIOを保持すると、順次クロック信号CLKに同期して隣接するフリップフロップにイネーブル入出力信号EIOをシフトする。
ラインラッチ24には、表示コントローラ40から例えば18ビット(6ビット(階調データ)×3(RGB各色))単位で階調データ(DIO)が入力される。ラインラッチ24は、この階調データ(DIO)を、シフトレジスタ22の各フリップフロップで順次シフトされたイネーブル入出力信号EIOに同期してラッチする。
ラインラッチ26は、表示コントローラ40から供給される水平同期信号LPに同期して、ラインラッチ24でラッチされた1水平走査単位の階調データをラッチする。
階調電圧発生回路27は、64種類の階調電圧を生成する。階調電圧発生回路27によって生成された64種類の階調電圧は、DAC28に供給される。
DAC(データ電圧生成回路)28は、各ソース線に供給すべきアナログのデータ電圧を生成する。具体的にはDAC28は、ラインラッチ26からのデジタルの階調データに基づいて、階調電圧発生回路27からの階調電圧のいずれかを選択し、デジタルの階調データに対応するアナログのデータ電圧を出力する。
出力バッファ29は、DAC28からのデータ電圧をバッファリングしてソース線に出力し、ソース線を駆動する。具体的には、出力バッファ29は、各ソース線毎に設けられたボルテージフォロワ接続の演算増幅回路を含む演算増幅回路ブロックOPC1〜OPCNを含み、これらの各演算増幅回路ブロックが、DAC28からのデータ電圧をインピーダンス変換して、各ソース線に出力する。
なお、図3では、デジタルの階調データをデジタル・アナログ変換して、出力バッファ29を介してソース線に出力する構成を採用しているが、アナログの映像信号をサンプル・ホールドして、出力バッファ29を介してソース線に出力する構成を採用することもできる。
図4に、図3の階調電圧発生回路27、DAC28及び出力バッファ29の構成例を示す。図4において、階調データが6ビットのデータD0〜D5であり、各ビットのデータの反転データをXD0〜XD5と示している。また図4において、図3と同一部分には同一符号を付し、適宜説明を省略する。
階調電圧発生回路27は、電源回路50によって生成される両端の電圧VDDH、VSSHを抵抗分割して64種類の階調電圧を生成する。各階調電圧は、6ビットの階調データにより表される各階調値に対応している。各階調電圧は、ソース線S1〜SNの各ソース線に共通に供給される。
DAC28は、ソース線毎に設けられたデコーダを含み、各デコーダは、階調データに対応した階調電圧を演算増幅回路ブロックOPC1〜OPCNに出力する。
図3及び図4では、階調データが1ラインずつ供給される場合の構成例を示したが、表示ドライバ60が、少なくとも1画面分の階調データを記憶する表示メモリを内蔵してもよい。
図5に、図1又は図2のゲート線駆動回路30の構成例を示す。
ゲート線駆動回路30は、アドレス生成回路32、アドレスデコーダ34、レベルシフタ36、出力回路38を含む。
アドレス生成回路32は、ゲート線G1〜GMのうち選択すべきゲート線に対応したアドレスを生成する。アドレス生成回路32は、ゲート線G1〜GMを1本ずつ選択して走査するようにアドレスを生成することができる。
アドレスデコーダ34は、アドレス生成回路32によって生成されたアドレスをデコードし、そのデコード結果に基づいてゲート線G1〜GMに対応したデコード信号線を選択する。
レベルシフタ36は、アドレスデコーダ34からのデコード信号線の信号の電圧レベルを、表示パネル12の液晶素子とTFTのトランジスタ能力とに応じた電圧レベルにシフトする。この電圧レベルとしては、高い電圧レベルが必要とされるため、他のロジック回路部とは異なる高耐圧プロセスが用いられる。
出力回路38は、レベルシフタ36によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。
図6に、図1又は図2の電源回路50の構成例を示す。
電源回路50は、正方向2倍昇圧回路52、走査電圧生成回路54、対向電極電圧生成回路56を含む。この電源回路50には、システム接地電源電圧VSS及びシステム電源電圧VDDが供給される。
正方向2倍昇圧回路52には、システム接地電源電圧VSS及びシステム電源電圧VDDが供給される。そして正方向2倍昇圧回路52は、システム接地電源電圧VSSを基準に、システム電源電圧VDDを正方向に2倍に昇圧した電源電圧VDDHSを生成する。即ち正方向2倍昇圧回路52は、システム接地電源電圧VSSとシステム電源電圧VDDとの間の電圧差を2倍に昇圧する。このような正方向2倍昇圧回路52は、公知のチャージポンプ回路により構成できる。電源電圧VDDHSは、ソース線駆動回路20、走査電圧生成回路54や対向電極電圧生成回路56に供給される。なお正方向2倍昇圧回路52は、2倍以上の昇圧倍率で昇圧後にレギュレータで電圧レベルを調整して、システム電源電圧VDDを正方向に2倍に昇圧した電源電圧VDDHSを出力することが望ましい。
走査電圧生成回路54には、システム接地電源電圧VSS及び電源電圧VDDHSが供給される。そして走査電圧生成回路54は、走査電圧を生成する。走査電圧は、ゲート線駆動回路30によって選択されるゲート線に印加される電圧である。この走査電圧の高電位側電圧はVDDHGであり、低電位側電圧はVEEである。
対向電極電圧生成回路56は、対向電極電圧VCOMを生成する。対向電極電圧生成回路56は、極性反転信号POLに基づいて、高電位側電圧VCOMH又は低電位側電圧VCOMLを、対向電極電圧VCOMとして出力する。極性反転信号POLは、極性反転タイミングに合わせて表示コントローラ40によって生成される。
図7に、図1又は図2の表示パネル12の駆動波形の一例を示す。
ソース線には、階調データの階調値に応じた階調電圧DLVが印加される。図7では、システム接地電源電圧VSS(=0V)を基準に、5Vの振幅の階調電圧DLVが印加されている。
ゲート線には、非選択時において低電位側電圧VEE(=−10V)、選択時において高電位側電圧VDDHG(=15V)の走査電圧GLVが印加される。
対向電極CEには、高電位側電圧VCOMH(=3V)、低電位側電圧VCOML(=−2V)の対向電極電圧VCOMが印加される。そして所与の電圧を基準とした対向電極電圧VCOMの電圧レベルの極性が、極性反転タイミングに合わせて反転している。図7では、いわゆる走査ライン反転駆動時の対向電極電圧VCOMの波形を示している。この極性反転タイミングに合わせて、ソース線の階調電圧DLVもまた、所与の電圧を基準に、その極性が反転している。
ところで液晶素子は、直流電圧を長時間印加すると劣化するという性質がある。このため、液晶素子に印加する電圧の極性を所定期間毎に反転させる駆動方式が必要になる。このような駆動方式としては、フレーム反転駆動、走査(ゲート)ライン反転駆動、データ(ソース)ライン反転駆動、ドット反転駆動等がある。
このうち、データライン反転駆動、ドット反転駆動は、画質は良いが、表示パネルの駆動に高い電圧が必要になるという不利点がある。一方、フレーム反転駆動は、画質がそれほど良くないという不利点があるが、消費電力を削減できる。例えば対向電極電圧の周波数に着目すると、フレーム反転駆動の方が対向電極電圧の周波数を大幅に低下させることができる。そのため、データライン反転駆動やドット反転駆動に比べると、フレーム反転駆動では、対向電極の駆動に伴う電力消費を大幅に削減できる。そこで、本実施形態では、フレーム反転駆動を採用している。
このように対向電極電圧VCOMを極性反転することで、表示パネルの駆動に必要な電圧を低くすることができる。これにより、駆動回路の耐圧を低くでき、駆動回路の製造プロセスの簡素化、低コスト化を図ることができる。
2.1 電荷の再利用
ところで、本実施形態では、ソース出力切替回路SSW1〜SSWN、ソース電荷蓄積用スイッチCSW、第2の容量素子CCSを用いることで、第2の容量素子CCSに蓄積された電荷を利用して、外部からソース線に対して電荷を充放電させることなく低消費電力でソース線を駆動できる。即ち、外部からの余分な電荷の充放電を削減し、より一層の低消費電力化を実現している。
更に、本実施形態では、対向電極電荷蓄積用スイッチVSW、第1の容量素子CCVを用いることで、第1の容量素子CCVに蓄積された電荷を利用して、外部から対向電極に対して電荷を充放電させることなく低消費電力で対向電極を駆動できる。即ち、外部からの余分な電荷の充放電を削減し、より一層の低消費電力化を実現している。
図8に、本実施形態の液晶装置10の原理的構成図を示す。
図8において、図1又は図2と同一部分には同一符号を付し、適宜説明を省略する。図8では、ゲート線GK及びソース線SLの交差位置に設けられる画素の電気的な等価回路と、ゲート線GK+1及びソース線SL+1の交差位置に設けられる画素の電気的な等価回路とを示しているが、他の画素の電気的な等価回路も同様である。また、図8では、ソース線駆動回路20のソース出力切替回路、ソース電荷蓄積用スイッチCSW及び対向電極電荷蓄積用スイッチVSWのみを示している。
図9に、図8の液晶装置10の動作例の波形図を示す。
図9では、ゲート線GK、GK+1、ソース線SLの電位の変化を示しているが、他のゲート線、ソース線も同様である。図9において、ゲート線GKに接続される画素の選択期間である1水平走査期間(1H)内に、ゲート線GKに走査電圧が印加され、ゲート線GK+1に接続される画素の選択期間である1水平走査期間内に、ゲート線GK+1に走査電圧が印加される。そして、各水平走査期間は、その前半部分に設けられる電荷再利用期間と、その後半部分に設けられる駆動期間とを含む。電荷再利用期間から駆動期間に遷移するときと、駆動期間から電荷再利用期間に遷移するときに、ソース出力切替回路SSWL、SSWL+1、及びソース電荷蓄積用スイッチCSWの切替制御が行われる。
電荷の再利用を行う場合、電荷再利用期間(TT1)では、ソース出力切替回路SSWL、SSWL+1において、ソース線SL、SL+1が、第2の容量素子接続ノードを含む共用ラインCOLにそれぞれ電気的に接続される。また、ソース電荷蓄積用スイッチCSWが導通状態となり、共用ラインCOLは、第2の容量素子接続用端子TL2を介して第2の容量素子CCSの一端と電気的に接続される。そのため、電荷再利用期間では、第2の容量素子CCSの一端とソース線SL、SL+1とが同電位となり、電荷保存の法則に従って、ソース線の寄生容量に蓄積された電荷が第2の容量素子CCSの一端に電荷を補充したり、或いは第2の容量素子CCSに蓄積された電荷がソース線SL、SL+1の寄生容量に補充されたりする。即ち、電荷再利用期間では、電源回路50からの電荷の補充を一切行うことなく、ソース線の電位を変化させる。
次に、電荷再利用期間後の駆動期間(TT2)では、ソース出力切替回路SSWL、SSWL+1において、ソース線SL、SL+1が、ソース線駆動回路20の出力バッファ(ソース線駆動部)の出力にそれぞれ電気的に接続される。また、ソース電荷蓄積用スイッチCSWは、非導通状態に設定される。そのため、駆動期間では、ソース線SL、SL+1がソース線駆動回路20の出力バッファにより駆動される。このとき、電荷再利用期間TT1における変化後の電位を基準に、各ソース線が各階調データに対応した電位になるまで、ソース線駆動回路20の出力バッファがソース線の電荷の充放電を行う。従って、電荷再利用期間後の駆動期間では、ソース線駆動回路20の出力バッファが変化させるべきソース線の電圧が低くて済む場合が多い。即ち、直前の水平走査期間(ゲート線GK−1に接続される画素の選択期間)のソース線の電位を基準に、そのまま当該水平走査期間(ゲート線GKに接続される画素の選択期間)のソース線の電位を設定しようとすると、図9に示すようにΔVs1だけソース線駆動回路20の出力バッファがソース線の電荷を充放電する必要がある。これに対して、上述の電荷再利用期間を設けることで、図9に示すようにΔVs2(ΔVs2<ΔVs1)だけソース線駆動回路20の出力バッファがソース線の電荷を充放電すればよい。
そして、次の水平走査期間でも、電荷再利用期間と駆動期間とが設けられ、それぞれの期間において同様に行われる。
ソース線に与えられる電圧は、表示画像の種類に依存する。そのため、ソース線に与えられる電圧は、電荷の再利用対象のソース線の階調データに依存する。一般的に、第2の容量素子CCSに対する電荷の充放電を繰り返していくと、第2の容量素子CCSにより蓄積された電荷に対応した電圧は、中間階調値に対応した階調電圧に収束していく。例えば64階調である場合、中間階調値である階調値「32」に対応した階調電圧に収束していく。
図10に、図8の液晶装置10の他の動作例の波形図を示す。
図10では、対向電極CEの電位の変化を示している。図10において、1垂直走査期間(1V)は、その前半部分に設けられる電荷再利用期間と、その後半部分に設けられる駆動期間とを含む。電荷再利用期間から駆動期間に遷移するときと、駆動期間から電荷再利用期間に遷移するときに、対向電極電荷蓄積用スイッチVSWの切替制御が行われる。
電荷再利用期間(TT10)では、図示しない対向電極電圧生成回路の出力がハイインピーダンス状態に設定され、且つ対向電極電荷蓄積用スイッチVSWが導通状態に設定される。そのため、対向電極CEが、第1の容量素子接続用端子TL1を介して第1の容量素子CCVの一端と電気的に接続される。従って、電荷再利用期間では、第1の容量素子CCVの一端と対向電極CEとが同電位となり、対向電極CEの寄生容量に蓄積された電荷が第1の容量素子CCVの一端に電荷を補充したり、或いは第1の容量素子CCVに蓄積された電荷が対向電極CEの寄生容量に補充されたりする。即ち、電荷再利用期間では、電源回路50からの電荷の補充を一切行うことなく、対向電極CEの電位を変化させる。
次に、電荷再利用期間後の駆動期間(TT20)では、対向電極電荷蓄積用スイッチVSWが非導通状態に設定され、対向電極CEが、電源回路50の対向電極電圧生成回路56の出力と電気的に接続される。そのため、駆動期間では、対向電極CEに、対向電極電圧生成回路56に対向電極電圧VCOMが供給される。このとき、電荷再利用期間TT10における変化後の電位を基準に、高電位側電圧VCOMHになるまで、対向電極電圧生成回路56が対向電極CEの電荷の充放電を行う。従って、電荷再利用期間後の駆動期間では、対向電極電圧生成回路56が変化させるべき対向電極CEの電圧が低くて済む。即ち、直前の垂直走査期間の対向電極CEの電位を基準に、そのまま当該垂直走査期間の対向電極CEの電位を設定しようとすると、図10に示すようにΔVc1だけ対向電極電圧生成回路56が対向電極CEの電荷を充放電する必要がある。これに対して、上述の電荷再利用期間を設けることで、図10に示すようにΔVc2(ΔVc2<ΔVc1)だけ対向電極電圧生成回路56が対向電極CEの電荷を充放電すればよい。
そして、次の垂直走査期間でも、電荷再利用期間と駆動期間とが設けられ、それぞれの期間において同様に行われる。
2.2 電荷の再利用制御
ところで、対向電極CEは高電位側電圧VCOMH又は低電位側電圧VCOMLのいずれかに設定されるため、階調データに依存することなく、簡素な構成で確実に低消費電力化を図ることができ、電荷の再利用による低消費電力化の効果が著しい。これに対して、図9に示すような電荷再利用期間におけるソース線の駆動に伴う電力消費は、駆動期間においてソース線駆動回路20が設定すべき電圧(即ち、階調データ)に依存するため、電荷の再利用による低消費電力化の効果が薄れてしまう。そこで、本実施形態では、連続する2つの水平走査期間における階調データに対応した階調電圧に基づいて、ソース線毎に、電荷の再利用を行うか否かを判定し、その判定結果に基づいて、ソース線毎に上述の電荷の再利用を行ったり、該再利用を省略したりする制御を行う。
図11に、図3のソース線駆動回路20の構成要部を示す。
図11では、ソース線SLを駆動するためのソース線駆動回路20の1出力当たりの構成例を示しているが、他のソース出力も同様の構成を有している。図11では、ソース線駆動回路20が、共用ラインCOLを含むものとし、図3と同一部分には、同一符号にソース線SLに対応した添え字「L」を付し、適宜説明を省略する。
図11において、ソース線駆動回路20は、シフトレジスタ22、ラインラッチ24、26、階調電圧発生回路27、DAC28、出力バッファ29の他に、ソース出力毎に設けられる電荷再利用制御部1001〜100Lを含む。図8のソース出力切替回路SSW1〜SSWNは、出力バッファ29に設けられている。
図11において、ラインラッチ24のフリップフロップのうちソース線SLに対応して設けられたフリップフロップにより構成されるラインラッチ24L(図示せず)に取り込まれた階調データD[5:0]は、ラインラッチ26のフリップフロップのうちソース線SLに対応して設けられたフリップフロップにより構成されるラインラッチ26Lに、水平同期信号LPの変化タイミングで取り込まれる。ラインラッチ26Lに取り込まれた階調データD[5:0]は、DAC28Lに出力される。DAC28Lは、ラインラッチ26Lからの階調データD[5:0]に対応したアナログ電圧である階調電圧を出力する。演算増幅回路ブロックOPCLの演算増幅器は、DAC28Lからの階調電圧をインピーダンス変換してソース線SLを駆動することができる。演算増幅回路ブロックOPCLと表示パネル12のソース線SLとの間に、ソース出力切替回路SSWLが設けられている。
また、図11では、ソース線SLに対応して電荷再利用制御部100Lが設けられている。電荷再利用制御部100Lは、ソース出力切替回路SSWLの切替制御を行う。
従って、ソース線駆動回路20は、出力バッファ(ソース線駆動部)によりソース線SLが駆動されるのに先立って、ソース線SLと共用ラインCOLとを短絡するためのソース出力切替回路SSWLと、ソース出力切替回路SSWLを制御する電荷再利用制御部100Lとを含むことができる。共用ラインCOLは、第2の容量素子(広義にはキャパシタ)CCSの一端と電気的に接続されている。電荷再利用制御部100Lは、ソース出力毎に、直前の水平走査期間にソース線に供給された第1の階調電圧と当該水平走査期間にソース線に供給された第2の階調電圧とに応じて、ソース線を共用ラインCOLと短絡(電気的に接続)するか否かを判定する。そしてソース出力切替回路SSWLが、電荷再利用制御部100Lの判定結果に基づいてソース線SLを共用ラインCOLと短絡する。
より具体的には、電荷再利用制御部100Lは、ソース出力毎に、第1及び第2の階調電圧が、所与の基準電圧より共に高電位側又は共に低電位側であるか否かを判定する。そして、ソース出力切替回路SSWLは、電荷再利用制御部100Lにより、第1及び第2の階調電圧が基準電圧より共に高電位側又は共に低電位側であると判定されたときに、ソース線SLを共用ラインCOLと短絡せず、第1及び第2の階調電圧の一方が基準電圧より高電位側で他方が基準電圧より低電位側と判定された時に短絡する。更に具体的には、電荷再利用制御部100Lは、第1の階調電圧を生成するための第1の階調データの最上位ビット(MSB:Most Significant Bit)のデータと、第2の階調電圧を生成するための第2の階調データの最上位ビットのデータとを比較し、その比較結果に基づいてソース線SLを共用ラインCOLと短絡するか否かを判定する。
このため、電荷再利用制御部100Lは、ラッチ110Lと、階調データ判定部120Lとを含むことができる。ラッチ110Lは、水平同期信号LPの変化タイミングで、ラインラッチ26Lからの階調データのMSBのデータであるD[5]をラッチする。階調データ判定部120Lは、ラッチ110LからのD[5]とラインラッチ26LからのD[5]とを比較する。ラッチ110LからのD[5]は、当該水平走査期間(現ライン)の直前の水平走査期間(直前のライン)における階調データのMSBのデータである。
階調データ判定部120Lの比較結果信号は、ソース出力切替回路SSWLに供給される。ソース出力切替回路SSWLは、階調データ判定部120Lからの比較結果信号に基づいてスイッチ制御される。
図12に、図11の電荷再利用制御部100Lの制御例の説明図を示す。
階調データ判定部120Lにおいて、直前のラインの階調データのMSBのデータが「0」、現ラインの階調データのMSBのデータが「0」であると判定されたとき、電荷再利用制御部100Lは、ソース出力切替回路SSWLにおいて、電荷の再利用を行わないようにするために、ソース線SLと共用ラインCOLとを短絡しないように制御する。
階調データ判定部120Lにおいて、直前のラインの階調データのMSBのデータが「0」、現ラインの階調データのMSBのデータが「1」であると判定されたとき、電荷再利用制御部100Lは、ソース出力切替回路SSWLにおいて、電荷の再利用を行うようにするために、ソース線SLと共用ラインCOLとを短絡するように制御する。
階調データ判定部120Lにおいて、直前のラインの階調データのMSBのデータが「1」、現ラインの階調データのMSBのデータが「0」であると判定されたとき、電荷再利用制御部100Lは、ソース出力切替回路SSWLにおいて、電荷の再利用を行うようにするために、ソース線SLと共用ラインCOLとを短絡するように制御する。
階調データ判定部120Lにおいて、直前のラインの階調データのMSBのデータが「1」、現ラインの階調データのMSBのデータが「1」であると判定されたとき、電荷再利用制御部100Lは、ソース出力切替回路SSWLにおいて、電荷の再利用を行わないようにするために、ソース線SLと共用ラインCOLとを短絡しないように制御する。
階調電圧発生回路27は、階調データに対応した64種類の階調電圧を発生させる。このため、階調データのMSBが「0」か「1」かを判定することは、6ビットの階調データに対応した階調電圧が、階調電圧の最高電圧VH(例えば6ビットの階調データ「111111」に対応した電圧)と最低電圧VL(例えば6ビットの階調データ「000000」に対応した電圧)との間の中間電圧より高電位側にあるか低電位側にあるかを判定することを意味する。
図13(A)、図13(B)に、本実施形態の電荷の再利用制御の効果の説明図を示す。図13(A)、図13(B)は、図12において直前のラインの階調データのMSBのデータが「0」、現ラインの階調データのMSBのデータが「0」であると判定された場合の効果を示す。
階調データのMSBのデータが「0」であるとき、該階調データに対応した階調電圧(ソース線駆動部が駆動する電圧)は、上述のように中間階調値に対応した階調電圧である基準電圧Vrefより低電位側にある。即ち、直前の水平走査期間におけるソース線SLの駆動電圧が基準電圧Vrefより低電位側にあり、当該水平走査期間におけるソース線SLの駆動電圧もまた、基準電圧Vrefより低電位側にある。
そのため図13(A)に示すように、当該水平走査期間の前半の電荷再利用期間において上述のように電荷再利用制御が行われると、ソース線S1〜SNの電圧が、一旦ほぼ基準電圧Vrefになる。このため、ソース線SLは、電荷再利用期間において、一旦、ΔVL1に対応した電荷量だけ外部から充電(例えば正の電荷とする)された後、駆動期間において、再びΔVL2に対応した電荷量だけ放電されてしまう。これは、ΔVL1とΔVL2との差分に対応した電荷だけ余分に充放電されたことを意味する。
そこで、本実施形態では、図13(B)に示すように、図13(A)のケースでは電荷の再利用制御を行わないようにする。こうすることで、直前の水平走査期間から当該水平走査期間に切り替わった場合に、そのまま当該水平走査期間の駆動電圧がソース線SLに供給され、余分な電荷の充放電を省略でき、低消費電力化を図ることができる。
図14(A)、図14(B)に、本実施形態の電荷の再利用制御の効果の説明図を示す。図14(A)、図14(B)は、図12において直前のラインの階調データのMSBのデータが「1」、現ラインの階調データのMSBのデータが「1」であると判定された場合の効果を示す。
階調データのMSBのデータが「1」であるとき、該階調データに対応した階調電圧(ソース線駆動部が駆動する電圧)は、上述のように中間階調値に対応した階調電圧である基準電圧Vrefより高電位側にある。即ち、直前の水平走査期間におけるソース線SLの駆動電圧が基準電圧Vrefより高電位側にあり、当該水平走査期間におけるソース線SLの駆動電圧もまた、基準電圧Vrefより高電位側にある。
そのため図14(A)に示すように、当該水平走査期間の前半の電荷再利用期間において上述のように電荷再利用制御が行われると、ソース線S1〜SNの電圧が一旦ほぼ基準電圧Vrefになる。このため、ソース線SLは、電荷再利用期間において、一旦、ΔVL10に対応した電荷量だけ外部に放電(例えば正の電荷とする)された後、駆動期間において、再びΔVL20に対応した電荷量が充電されてしまう。これは、ΔVL10とΔVL20との差分に対応した電荷だけ余分に充放電されたことを意味する。
そこで、本実施形態では、図14(B)に示すように、図14(A)のケースでは電荷の再利用制御を行わないようにする。こうすることで、直前の水平走査期間から当該水平走査期間に切り替わった場合に、そのまま当該水平走査期間の駆動電圧がソース線SLに供給され、余分な電荷の充放電を省略でき、低消費電力化を図ることができる。
図15に、本実施形態の電荷の再利用制御の効果の説明図を示す。図15は、図12において直前のラインの階調データのMSBのデータが「0」、現ラインの階調データのMSBのデータが「1」であると判定された場合の効果を示す。
即ち、直前の水平走査期間におけるソース線SLの駆動電圧が基準電圧Vrefより低電位側にあり、当該水平走査期間におけるソース線SLの駆動電圧は、基準電圧Vrefより高電位側にある。
そのため図15に示すケースでは、上述のように電荷の再利用制御を行うようにする。こうすることで、直前の水平走査期間から当該水平走査期間に切り替わった場合に、外部から電荷を充放電することなく、電荷を再利用して一旦基準電圧Vrefに揃え、その後にソース線SLに当該水平走査期間の駆動電圧を供給すればよいので、電荷再利用に伴う低消費電力化を図ることができる。
図16に、本実施形態の電荷の再利用制御の効果の説明図を示す。図16は、図12において直前のラインの階調データのMSBのデータが「1」、現ラインの階調データのMSBのデータが「0」であると判定された場合の効果を示す。
即ち、直前の水平走査期間におけるソース線SLの駆動電圧が基準電圧Vrefより高電位側にあり、当該水平走査期間におけるソース線SLの駆動電圧は、基準電圧Vrefより低電位側にある。
そのため図16に示すケースでは、上述のように電荷の再利用制御を行うようにする。こうすることで、直前の水平走査期間から当該水平走査期間に切り替わった場合に、外部から電荷を充放電することなく、電荷を再利用して一旦基準電圧Vrefに揃え、その後にソース線SLに当該水平走査期間の駆動電圧を供給すればよいので、電荷再利用に伴う低消費電力化を図ることができる。
2.3 具体的な構成例
次に、電荷の再利用を行うための具体的な構成例について説明する。
2.3.1 ソース線の電荷再利用
図17に、図8の演算増幅回路ブロック及び共用ラインCOLの構成例を示す。
演算増幅回路ブロックOPC1〜OPCNの各ブロックの構成は同じであり、以下では演算増幅回路ブロックOPC1について説明する。
演算増幅回路ブロックOPC1は、ボルテージフォロワ接続された演算増幅器VOP1と、ソース出力切替回路SSW1とを含む。ソース出力切替回路SSW1は、第1のソース出力スイッチSS1と、第1のソース短絡スイッチC2SW1とを含む。第1のソース出力スイッチSS1は、制御信号c1、xc1によりオンオフ制御される。制御信号xc1は、制御信号c1の反転信号である。第1のソース短絡スイッチC2SW1は、制御信号cc、xccによりオンオフ制御される。制御信号xccは、制御信号ccの反転信号である。演算増幅器VOP1の出力は、第1のソース出力スイッチSS1を介して、第1のソース出力ノードSND1と接続される。第1のソース出力ノードSND1は、第1のソース短絡スイッチCS2SW1を介して所与のソース電圧出力ノードSVNDと接続される。ソース電圧出力ノードSVNDは、ソース電荷蓄積用スイッチCSWを介して第2の容量素子接続ノードC2NDと接続される。ソース電荷蓄積用スイッチCSWは、制御信号cs、xcsによりオンオフ制御される。制御信号xcsは、制御信号csの反転信号である。
このように、第1のソース短絡スイッチCS2SW1は、ソース電圧出力ノードSVNDと第1のソース出力ノードSND1との間に設けられる。また、ソース電荷蓄積用スイッチCSWは、ソース電圧出力ノードSVNDと第2の容量素子CCSの一端が接続される第2の容量素子接続ノードC2NDとの間に設けられる。そして、第1のソース短絡スイッチC2SW1及びソース電荷蓄積用スイッチCSWにより第1のソース出力ノードSND1と第2の容量素子接続ノードC2NDとが、一旦電気的に接続される。その後、第1のソース短絡スイッチC2SW1及びソース電荷蓄積用スイッチCSWにより第1のソース出力ノードSND1と第2の容量素子接続ノードC2NDとを電気的に遮断した状態で、第1のソース出力ノードSND1に階調データに対応した電圧が供給される。
より具体的には、第1のソース出力スイッチSS1により演算増幅器VOP1(ソース線駆動回路)の出力をハイインピーダンス状態に設定した状態で、第1のソース短絡スイッチC2SW1及びソース電荷蓄積用スイッチCSWにより第1のソース出力ノードSND1、ソース電圧出力ノードSVND及び第2の容量素子接続ノードC2NDが電気的に接続される。その後、第1のソース短絡スイッチC2SW1及びソース電荷蓄積用スイッチCSWにより第1のソース出力ノードSND1と第2の容量素子接続ノードC2NDとを電気的に遮断した状態で、演算増幅器VOP1が、第1のソース出力スイッチSS1により、第1のソース出力ノードSND1(ソース線S1)に階調データに対応した電圧を供給する。
ところで、ソース電圧出力ノードSVNDを含む共用ラインCOLは、同様にして各演算増幅回路ブロックのソース短絡スイッチと接続される。
即ち、表示ドライバ60は、ソース電圧出力ノードSVNDと電気的に接続されると共に、その一端がソース電荷蓄積用スイッチCSWと電気的に接続される共用ラインCOLと、第2のソース線S2への出力電圧が供給される第2のソース出力ノードSND2と共用ラインCOLとの間に設けられる第2のソース短絡スイッチC2SW2とを含むことができる。そして、第1のソース短絡スイッチC2SW1が、第1のソース出力ノードSND1と共用ラインCOLとの間に設けられる。また、第2のソース短絡スイッチC2SW2が、第2のソース出力ノードSND2と共用ラインCOLとの間に設けられる。
更に、表示ドライバ60は、放電用トランジスタDisTrを含むことができる。放電用トランジスタDisTrのゲートには、制御信号disが供給される。放電用トランジスタDisTrのソースには放電用電圧(例えばシステム接地電源電圧VSS)が供給され、放電用トランジスタDisTrのドレインは共用ラインCOLと電気的に接続される。そして、この制御信号disにより、共用ラインCOLの電圧が放電用電圧に設定される。このような放電用トランジスタDisTrは、第1及び第2のソース線の放電に共用される。
なお、表示パネル12の画素電極の選択期間において、第1及び第2のソース短絡スイッチC2SW1、C2SW2を導通状態に設定した状態で、放電用トランジスタDisTrをオンすることで、第1及び第2のソース線S1、S2を放電することができる。こうすることで、非常に簡素な構成で、いわゆるオフ書き込みを行うことができる。ここで、オフ書き込みは、表示オフ状態に移行するためにソース線に所与のオフ電圧を与えることを意味する。
また、演算増幅回路ブロックOPC1は、更に第1のバイパススイッチBSW1を含むことができる。第1のバイパススイッチBSW1は、制御信号c2、xc2によりオンオフ制御される。制御信号xc2は、制御信号c2の反転信号である。演算増幅回路ブロックOPC1では、画素の選択期間としての1水平走査期間の前半に上述のような電荷再利用が行われた後に、該水平走査期間の後半の駆動期間において、第1のソース出力スイッチSS1及び第1のバイパススイッチBSW1によりソース線S1の駆動制御が行われる。
即ち、駆動期間の前半部分では、第1のソース出力スイッチSS1を導通状態、第1のバイパススイッチBSW1を非導通状態に設定した状態で、演算増幅器VOP1により第1のソース出力ノードSND1を駆動する。その後、駆動期間の後半部分では、第1のソース出力スイッチSS1を非導通状態、第1のバイパススイッチBSW1を導通状態に設定した状態で、第1のソース出力ノードSND1に、演算増幅器VOP1の入力電圧を供給する。こうすることで、第1のソース出力ノードSND1に設定される電圧を、高速かつ高精度に設定することができる。
図18に、図17の演算増幅回路ブロックOPC1の制御例のタイミング図を示す。
図18では、図17の制御信号c1、c2、cc、cs、disがHレベルのときに、各スイッチをオン(導通状態)に設定するものとする。図18の例では、制御信号disは、常にLレベルであるものとする。なお、図18では、演算増幅回路ブロックOPC1の制御例のみを説明するが、演算増幅回路ブロックOPC2〜OPCNも、演算増幅回路ブロックOPC1と同じ制御信号により制御される。
1水平走査期間内の前半部分である電荷再利用期間では、制御信号cc、csがHレベル、制御信号c1、c2がLレベルに設定される。これにより、ソース電荷蓄積用スイッチCSWが導通状態に設定される。そして、第1のソース出力ノードSND1と第2の容量素子接続用端子TL2に接続される第2の容量素子CCSの一端とが同電位に設定される。これにより、第2の容量素子CCSの電荷が再利用され、第1のソース出力ノードSND1の電位が変動する。
この後の駆動期間のプリバッファ駆動期間では、制御信号cc、csがLレベルとなり、制御信号c1がHレベルとなる。なお、駆動期間内では、ソース電荷蓄積用スイッチCSWは、オフ(非導通状態)に設定される。これにより、電荷再利用期間内で電位が変動した第1のソース出力ノードSND1は、演算増幅器VOP1により駆動される。この演算増幅器VOP1には、DAC28によって選択されたデータ電圧が供給される。演算増幅器VOP1は、動作電流を消費するが、高い駆動能力で第1のソース出力ノードSND1の電位を高速に変動させることができる。
次に、当該駆動期間のDAC駆動期間では、制御信号c1がLレベルとなり、制御信号c2がHレベルとなる。これにより、第1のソース出力ノードSND1は、演算増幅器VOP1の出力と電気的に遮断されると共に、DAC28からのデータ電圧が直接供給される。これにより、第1のソース出力ノードSND1の電圧を、DAC28からの高精度なデータ電圧に設定することができる。DAC駆動期間では、演算増幅器VOP1の動作を停止させることができるので、低消費電力化を図ることができる。
制御信号cc、xcc、c1、xc1、c2、xc2を、演算増幅回路ブロックごとに個別に生成することで、上述のように、ソース出力毎に電荷の再利用の可否を個別に制御できるようになる。
図19に、図17の演算増幅回路ブロックOPC1の他の制御例のタイミング図を示す。
図19では、いわゆるオフ書き込みの制御例のタイミング図を示している。電荷再利用期間の制御、ソース電荷蓄積用スイッチCSWのスイッチ制御は、図18と同様である。
駆動期間のプリバッファ期間及びDAC駆動期間では、制御信号ccがHレベル、制御信号disがHレベルとなる。これにより、共用ラインCOLが放電用トランジスタDisTrにより、システム接地電源電圧VSSに設定される。そして、導通状態に設定された第1のソース短絡スイッチC2SW1を介して、電荷再利用期間内で電位が変動した第1のソース出力ノードSND1は、システム接地電源電圧VSSに設定される。この第1のソース出力ノードSND1の電圧が、第1のソース線S1に供給されて、いわゆるオフ書き込み制御が行われる。こうすることで、表示パネル12では、ソース線に供給された第1のソース出力ノードSND1の電圧を、通常の表示動作と同様に画素電極に書き込むだけでよい。
以上のようなオフ書き込み制御は、演算増幅回路ブロックOPC2〜OPCNでも同様に行われる。こうすることで、所定のオフ電圧をDACから供給することなく、非常に簡素な構成で表示オフ制御を行うことができるようになる。
2.3.2 対向電極の電荷再利用
図20に、図6の対向電極電圧生成回路56の構成例の図を示す。
対向電極電圧生成回路56は、表示パネル(電気光学装置)12の画素電極と液晶素子(電気光学物質)を挟んで対向する対向電極CEに印加される対向電極電圧VCOMを生成する。この対向電極電圧生成回路56は、ボルテージフォロワ接続された演算増幅器である第1及び第2の演算増幅器OP1、OP2と、切替回路SELとを含む。第1の演算増幅器OP1は、対向電極電圧VCOMの高電位側電圧VCOMHを出力する。第2の演算増幅器OP2は、対向電極電圧VCOMの低電位側電圧VCOMLを出力する。切替回路SELは、液晶素子(電気光学物質)に印加される電圧の極性を反転させる極性反転タイミングに応じて、高電位側電圧VCOMH及び低電位側電圧VCOMLの1つを対向電極電圧VCOMとして出力する。なお第1及び第2の演算増幅器OP1、OP2を、レギュレータとして動作させてもよい。
切替回路SELは、P型(第1導電型)の金属酸化膜半導体(Metal Oxide Semiconductor:MOS)トランジスタ(以下、単にトランジスタ)PTrと、N型(第2導電型)のトランジスタNTrとを含むことができる。トランジスタPTrのソースは、第1の演算増幅器OP1の出力に接続される。トランジスタPTrのドレインは、対向電極CEに電気的に接続される。トランジスタPTrのゲートには、制御信号XPOLcが供給される。トランジスタNTrのソースは、第2の演算増幅器OP2の出力に接続される。トランジスタNTrのドレインは、対向電極CEに電気的に接続される。トランジスタNTrのゲートには、制御信号POLcが供給される。
制御信号XPOLc、POLcは、極性反転タイミングを規定する極性反転信号POLに基づいて生成される。切替回路SELは、制御信号XPOLc、POLcに基づいて、高電位側電圧VCOMH又は低電位側電圧VCOMLを出力することができる。また切替回路SELは、制御信号XPOLc、POLcに基づいて、その出力をハイインピーダンス状態に設定することができる。
このような対向電極電圧生成回路56は、VCOMH生成回路(対向電極高電位側電圧生成回路)62と、VCOML生成回路(対向電極低電位側電圧生成回路)64とを含むことができる。VCOMH生成回路62は、例えばシステム接地電源電圧VSSと電源電圧VDDHSとに基づいて、公知のチャージポンプ動作により電圧VCOMH0を生成することができるようになっている。電圧VCOMH0は、第1の演算増幅器OP1の入力に供給される。VCOML生成回路64は、例えばシステム接地電源電圧VSSと電源電圧VDDHSとに基づいて、公知のチャージポンプ動作により電圧VCOML0を生成することができるようになっている。電圧VCOML0は、第2の演算増幅器OP2の入力に供給される。
そして、対向電極電圧生成回路56は、切替回路SELにより高電位側電圧VCOMHを対向電極電圧VCOMとして出力するときには、図示しない制御信号により第2の演算増幅器OP2の動作電流を停止又は制限する制御を行う。また対向電極電圧生成回路56は、切替回路SELにより低電位側電圧VCOMLを対向電極電圧VCOMとして出力するときには、図示しない制御信号により第1の演算増幅器OP1の動作電流を停止又は制限する制御を行う。
こうすることで、対向電極電圧VCOMの高電位側電圧VCOMH及び低電位側電圧VCOMLの一方を対向電極CEに印加するとき、高電位側電圧VCOMH及び低電位側電圧VCOMLの他方を出力する演算増幅器の動作電流を停止又は制限することができるので、対向電極電圧VCOMの生成に不要な消費電流を削減できるようになる。
切替回路SELの出力は、対向電極電圧出力ノードVNDと電気的に接続される。対向電極電圧出力ノードVNDは、第1の容量素子の一端が接続される第1の容量素子接続ノードC1NDと電気的に接続される。第1の容量素子接続ノードC1NDは、対向電極電圧出力端子TL3を介して表示パネル12の対向電極CEと電気的に接続される。
対向電極電荷蓄積用スイッチVSWは、第1の容量素子接続ノードC1NDと電気光学物質を介して対向電極電圧出力ノードVNDとの間に設けられる。対向電極電荷蓄積用スイッチVSWは、制御信号cv、xcvによりオンオフ制御される。制御信号xcvは、制御信号cvの反転信号である。
そして、対向電極電圧VCOMを変化させる際に、対向電極電荷蓄積用スイッチVSWにより対向電極電圧出力ノードVNDと第1の容量素子接続ノードC1NDとを一旦電気的に接続した後に、対向電極電圧出力ノードVNDに対向電極電圧VCOMを供給する。より具体的には、対向電極電圧生成回路56(切替回路SEL)の出力をハイインピーダンス状態に設定した状態で、対向電極電荷蓄積用スイッチVSWにより対向電極電圧出力ノードVNDと第1の容量素子接続ノードC1NDとを電気的に接続した後、対向電極電圧生成回路56(切替回路SEL)が、対向電極CEに対向電極電圧VCOMを供給する。
本実施形態では、基準電圧Vrefとして、中間階調値に対応した階調電圧を採用したが、これに限定されるものではない。例えば理想的には基準電圧を、階調電圧の最高電圧VHと最低電圧VLとの間の中間電圧(=(VH+VL)/2)としてもよい。該中間電圧を基準電圧Vrefとすることで、回路構成を簡略化できる。
2.4 変形例
本実施形態では、基準電圧Vrefを、中間階調値に対応した階調電圧とする固定電圧であるものとして説明したが、これに限定されるものではない。ラインラッチ26Lからの階調データを6ビットすべて取り込み、所与の基準データと比較して、該基準データより大きいか否かを判別することで、基準電圧Vrefのレベルを変更することができる。
図21に、本実施形態の変形例におけるソース線駆動回路20の構成要部を示す。図21では、図11と同様に1出力当たりの構成を示し、図21において図11と同一部分には同一符号を付し、適宜説明を省略する。
図21では、図11の電荷再利用制御部100Lに代えて電荷再利用制御部200Lが設けられている。電荷再利用制御部200Lは、閾値判定部210L、ラッチ220L、階調データ判定部230Lを含む。閾値判定部210Lには、閾値データとして基準データが入力される。閾値判定部210Lは、基準データとラインラッチ26Lからの階調データD[5:0]とを比較し、その比較結果を比較結果信号として出力する。ラッチ220Lは、水平同期信号LPの変化タイミングで、閾値判定部210Lからの比較結果信号をラッチする。階調データ判定部230Lは、閾値判定部210Lからの比較結果信号とラッチ220Lにラッチされた比較結果信号とを比較する。即ち、ラッチ220Lにラッチされる比較結果信号は、直前の水平走査期間にソース線に供給された第1の階調電圧と所与の基準データとを比較した第1の比較結果である。閾値判定部210Lからの比較結果信号は、当該水平走査期間にソース線に供給される第2の階調電圧を生成するための第2の階調データと基準データとを比較した第2の比較結果である。
階調データ判定部230Lからの出力に基づいて、ソース出力切替回路SSWLのスイッチ制御が行われる。
このような構成により、閾値判定部210Lは、基準データと階調データD[5:0]とを比較し、例えば階調データD[5:0]が基準データより大きいか小さいかを判別することで、階調データD[5:0]に対応した階調電圧が該基準データに対応した階調電圧より高電位側にあるか低電位側にあるかを判定することができる。その結果は、ラッチ220Lにより取り込まれ、階調データ判定部230Lにより、2つの連続する水平走査期間において、階調データD[5:0]に対応した階調電圧が基準データに対応した階調電圧より共に大きいか又は共に小さいかを、ソース出力毎に判定される。このような電荷再利用制御部200Lにより、2つの連続する水平走査期間において、階調データD[5:0]に対応した階調電圧が基準データに対応した階調電圧より共に大きいか又は共に小さいと判定されたときに、ソース出力切替回路SSWLは、ソース線SLを共用ラインCOLと短絡せず、その2つの階調電圧の一方が基準データに対応した階調電圧より高電位側で他方が基準データに対応した階調電圧より低電位側と判定された時に短絡する。
こうすることで、2つの連続する水平走査期間における階調電圧が、最高電圧VHと最低電圧VLとの間の設定可能な電圧より高電位側か低電位側かを判断でき、電荷の再利用を行ったり、電荷の再利用を省略したりできるようになる。
また本実施形態では、図1又は図2に示す表示パネル12を駆動する表示ドライバ60について説明したが、これに限定されるものではない。
図22に、表示パネルの他の構成例の概要を示す。
図22において、図1又は図2と同一部分には同一符号を付し、適宜説明を省略する。図22の表示パネル300は、表示ドライバによって駆動されるソース出力毎にデマルチプレクサを含む。即ち、ソース線SLに対応してデマルチプレクサDMUXL、ソース線SL+1に対応してデマルチプレクサDMUXL+1を含む。デマルチプレクサDMUXは、各ソース出力を3つの色成分用ソース線に分割する。表示パネル300では、各色成分用ソース線にTFTのソースが接続される。従って、各ソース出力に、3ドット分の階調データに対応したデータ電圧を時分割で出力することで、デマルチプレクサDMUXが時分割多重されたデータ電圧を分離して、各色成分用ソース線に出力させることができる。
図23に、図22の表示パネルを駆動する表示ドライバの構成要部を示す。
図23において、図17と同一部分には同一符号を付し、適宜説明を省略する。図23の表示ドライバでは、各演算増幅器ブロックに、予め3ドット分のデータ電圧が時分割多重されて入力される。そして、その時分割多重タイミング信号を、表示パネル300に供給することで、デマルチプレクサDMUX1〜DMUXNのそれぞれは、各ソース出力を分離することができる。
なお、図22のデマルチプレクサDMUX1〜DMUXNを、図24に示すように表示ドライバ側に設けてもよい。即ち、表示ドライバ302は、各ソース出力ノードの時分割された電圧を複数の出力電圧に分離するためのデマルチプレクサを含み、複数の出力電圧の各出力電圧を、表示パネルの各ソース線に供給する。この場合、データ電圧の時分割多重タイミング信号を表示パネルに供給する必要がなくなるので、実装面積をより小さくすることができるようになる。
3. 電子機器
図25に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。
携帯電話機900は、カメラモジュール910を含む。カメラモジュール910は、CCDカメラを含み、CCDカメラで撮像した画像のデータを、YUVフォーマットで表示コントローラ540に供給する。表示コントローラ540は、図1又は図2の表示コントローラ40の機能を有する。
携帯電話機900は、表示パネル512を含む。表示パネル512は、ソースドライバ520及びゲートドライバ530によって駆動される。表示パネル512は、複数のゲート線、複数のソース線、複数の画素を含む。表示パネル512は、図1又は図2の表示パネル12の機能を有する。
表示コントローラ540は、ソースドライバ520及びゲートドライバ530に接続され、ソースドライバ520に対してRGBフォーマットの階調データを供給する。
電源回路542は、ソースドライバ520及びゲートドライバ530に接続され、各ドライバに対して、駆動用の電源電圧を供給する。電源回路542は、図1又は図2の電源回路50の機能を有する。表示ドライバ544としてソースドライバ520、ゲートドライバ530及び電源回路542を含み、該表示ドライバ544が表示パネル512を駆動できる。
ホスト940は、表示コントローラ540に接続される。ホスト940は、表示コントローラ540を制御する。またホスト940は、アンテナ960を介して受信された階調データを、変復調部950で復調した後、表示コントローラ540に供給できる。表示コントローラ540は、この階調データに基づき、ソースドライバ520及びゲートドライバ530により表示パネル512に表示させる。ソースドライバ520は、図1又は図2のソース線駆動回路20の機能を有する。ゲートドライバ530は、図1又は図2のゲート線駆動回路30の機能を有する。
ホスト940は、カメラモジュール910で生成された階調データを変復調部950で変調した後、アンテナ960を介して他の通信装置への送信を指示できる。
ホスト940は、操作入力部970からの操作情報に基づいて階調データの送受信処理、カメラモジュール910の撮像、表示パネル512の表示処理を行う。
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の1の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。