JP2019505985A - 加工基板上のワイドバンドギャップデバイス集積回路アーキテクチャ - Google Patents

加工基板上のワイドバンドギャップデバイス集積回路アーキテクチャ Download PDF

Info

Publication number
JP2019505985A
JP2019505985A JP2018528964A JP2018528964A JP2019505985A JP 2019505985 A JP2019505985 A JP 2019505985A JP 2018528964 A JP2018528964 A JP 2018528964A JP 2018528964 A JP2018528964 A JP 2018528964A JP 2019505985 A JP2019505985 A JP 2019505985A
Authority
JP
Japan
Prior art keywords
epitaxial layer
gan
wbg
group
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018528964A
Other languages
English (en)
Other versions
JP6959919B2 (ja
Inventor
オドノブリュードフ，ウラジミール
バセリ，セム
Original Assignee
クロミス，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クロミス，インコーポレイテッド filed Critical クロミス，インコーポレイテッド
Publication of JP2019505985A publication Critical patent/JP2019505985A/ja
Application granted granted Critical
Publication of JP6959919B2 publication Critical patent/JP6959919B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Recrystallisation Techniques (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Led Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本明細書では、加工基板上に形成されたエピタキシャル層の複数のグループを含む窒化ガリウム（ＧａＮ）集積回路などのワイドバンドギャップ集積回路、およびＷＢＧ集積回路を作製する方法が開示される。エピタキシャル層は、加工基板の熱膨張係数（ＣＴＥ）と実質的に一致するＣＴＥを有する。メサ、内部相互接続、および電極が、エピタキシャル層の各グループをＷＢＧデバイスへと構成する。外部相互接続が、異なるＷＢＧデバイスをＷＢＧ集積回路へと接続する。ＣＴＥの一致は、転位密度が低減されており、６インチ以上の加工基板上で全体の厚さが１０ミクロンを超えるエピタキシャル層の形成を可能にする。大きな基板サイズおよび厚いＷＢＧエピタキシャル層は、多数の高密度ＷＢＧ集積回路を単一の基板上に製造することを可能にする。

Description

関連出願の相互参照
[0001]本出願は、２０１５年１２月４日に出願された米国仮特許出願第６２／２６３４６２号の利益を主張するものであり、その内容はあらゆる目的のためにその全体が参照により本明細書に組み込まれる。
[0002]ワイドバンドギャップ（ＷＢＧ）半導体デバイスは高価であり、製造に時間がかかる。例えば、窒化ガリウム（ＧａＮ）材料は、堆積されるＧａＮとは異なる格子構造（または格子定数）を有する半導体キャリア基板上にＧａＮを堆積させることを含むヘテロエピタキシャル（エピ）成長プロセスによって形成することができる。ＧａＮとキャリア基板との間の格子不整合は、デバイスの歩留まりおよび性能に悪影響を与える可能性のある欠陥、転位および歪みを生成する可能性がある。さらに、ＧａＮ層およびキャリア基板は、異なる熱膨張係数（ＣＴＥ）を有し得る。熱処理（例えば、ＧａＮエピタキシャル成長）は、ＧａＮを亀裂もしくは剥離させるか、またはキャリア基板を撓ませ、場合によっては破断する可能性がある。ＣＴＥが異なることによって、基板ウェハサイズが、制限される場合があり、規模が限定され、ＷＢＧデバイスおよびソリューションの全体的な製造コストの削減を妨げる。
[0003]本発明は、一般に、加工基板を用いてＷＢＧ集積回路を製造することに関する。より詳細には、本発明は、大型の加工基板、および、エピタキシャル層の複数のグループを含む厚いＷＢＧエピタキシャル層を使用して、高密度で低コストのＷＢＧ集積回路（例えば、ＧａＮ集積回路）を製造するのに適した方法およびシステムに関し、加工基板のＣＴＥは、ＷＢＧエピタキシャル層のＣＴＥと実質的に一致する。本明細書で説明するように、本発明のいくつかの実施形態は、エピタキシャル成長によって加工基板上にソリッドステートデバイスを製造するために適用されている。方法および技術は、様々な半導体処理動作に適用することができる。例えば、本発明のいくつかの実施形態は、加工基板上に複数のエピタキシャル層グループを成長させ、次いで、エピタキシャル層をエッチングして、電気的接続および絶縁を形成するためにエピタキシャル層の各グループの少なくとも一領域を露出させることによって、加工基板上にソリッドステートデバイスを製造する方法を含む。本発明のいくつかの実施形態は、加工基板上に第１のエピタキシャル層グループを形成し、形成されたエピタキシャル層グループの少なくとも一領域をマスクし、マスクされていない第１のエピタキシャル層グループの領域の上に第２のエピタキシャル層グループを形成し、マスクされた領域内に電気的接続および絶縁を形成することによって、加工基板上にソリッドステートデバイスを製造する方法を含む。
[0004]本発明の一実施形態によれば、集積回路を製造する方法は、ＷＢＧエピタキシャル層を加工基板上に形成するステップを含み、ＷＢＧエピタキシャル層は、複数のエピタキシャル層グループを含み、加工基板は、バルク材料上に形成される加工層を含む。バルク材料は、ＷＢＧエピタキシャル層のＣＴＥに一致するＣＴＥを有する。方法はまた、複数のエピタキシャル層グループの各グループ内に内部相互接続および電極を形成して、エピタキシャル層の各グループを複数のＷＢＧデバイスのうちの１つのＷＢＧデバイスへと構成するステップも含む。方法は、集積回路を形成するために、複数のＷＢＧデバイスの異なるＷＢＧデバイスの電極間に外部相互接続を形成するステップをさらに含むことができる。いくつかの実施形態では、加工基板上に形成されたＷＢＧエピタキシャル層は、少なくとも１０ミクロンの厚さを有する。いくつかの実施形態では、バルク材料は、少なくとも１５０ミリメートルの直径を有する。
[0005]本発明の別の実施形態によれば、デバイスは、ＧａＮエピタキシャル層の複数のグループを含み、複数のＧａＮエピタキシャル層グループの合計厚さは１０ミクロンよりも大きい。デバイスはまた、複数のＧａＮエピタキシャル層グループのうちの少なくともいくつかのグループ内にエッチングされたメサと、メサ内に形成された内部相互接続と、内部相互接続またはＧａＮエピタキシャル層の少なくとも１つの上に形成された電極とを含み、電極は、各ＧａＮエピタキシャル層グループを複数のＧａＮデバイスのうちの１つのＧａＮデバイスに分割する。デバイスは、複数のＧａＮデバイスを集積回路に接続するために、電極の少なくともいくつかの上に形成された外部相互接続をさらに含む。いくつかの実施形態では、複数のＧａＮエピタキシャル層グループは、少なくとも１５０ミリメートルの直径を有する加工基板上に形成される。いくつかの実施形態では、複数のＧａＮエピタキシャル層グループのＣＴＥは、加工基板のＣＴＥと一致する。
[0006]本発明のさらなる実施形態によれば、ＧａＮ集積回路は、ＧａＮ層の第１のセット、ならびに、ＧａＮ層の第１のセットを第１のＧａＮデバイスへと構成するためのメサ、相互接続、および電極の第１のセットを含む。ＧａＮ集積回路はまた、ＧａＮ層の第１のセットの上に形成されるＧａＮ層の第２のセット、ならびに、ＧａＮ層の第２のセットを第２のＧａＮデバイスへと構成するためのメサ、相互接続、および電極の第２のセットを含む。ＧａＮ集積回路は、第１のＧａＮデバイスを第２のＧａＮデバイスに接続するために、メサ、相互接続、および電極の第１のセットからの少なくともいくつかの電極、ならびに、メサ、相互接続、および電極の第２のセットからの少なくともいくつかの電極上に形成される相互接続の第３のセットをさらに含む。いくつかの実施形態では、第１のＧａＮ層セットおよび第２のＧａＮ層セットは、少なくとも１０ミクロンの合計厚さを有する。いくつかの実施形態では、第１のＧａＮ層セットおよび第２のＧａＮ層セットは、少なくとも６インチの直径を有する加工基板上に形成され、加工基板のＣＴＥと実質的に一致するＣＴＥを有する。
[0007]従来技術にまさる多くの利点を本発明によって達成することができる。例えば、本発明の実施形態は、ソリッドステートデバイスのエピタキシャル層のＣＴＥに実質的に一致するＣＴＥを有する加工基板上に形成された発光ダイオード（ＬＥＤ）または高電子移動度トランジスタ（ＨＥＭＴ）などのソリッドステートデバイスを提供する。成長基板の熱膨張特性をエピタキシャル層に適合させることにより、エピタキシャル層および／または加工基板における応力が低減される。応力はいくつかのタイプの欠陥の原因となる。例えば、応力は、エピタキシャル層の電気的および光学的特性を損なう場合があるエピタキシャル層内の転位密度を増加させる可能性がある。応力はまた、エピタキシャル層または基板に残留歪みをもたらし、これは、応力亀裂、転位すべり、すべり、撓み、および反りなどの後の工程でのさらなる処理の懸念をもたらす可能性がある。基板の熱膨張によって誘発される撓みおよび反りは、自動化機器において材料の取り扱いを問題のあるものにする可能があり、装置製造に必要な追加のリソグラフィ工程を実行する能力を制限し得る。加えて、応力を受けた材料においてはデバイス性能寿命が低下する場合がある。熱的不整合に起因する、応力緩和および応力誘発性亀裂伝播、転位すべり、および他の格子の動きは、デバイス性能の低下からデバイスおよびデバイス層の破壊または剥離までの様々な様態の早期の故障をもたらす可能性がある。
[0008]本発明の実施形態は、ＷＢＧエピタキシャル層のＣＴＥと一致するＣＴＥを有する大きな加工基板を使用して、高密度で低コストのＷＢＧ集積回路を製造するための方法および技法を提供する。ＣＴＥが一致するため、より厚いエピタキシャル層を形成することができる。より厚いエピタキシャル層は、エピタキシャル層の格子構造の全体的な転位密度を低下させ、したがって、厚いエピタキシャル層を使用して製造される集積回路の性能および信頼性を改善し得る。さらに、より厚いエピタキシャル層は、より多くのデバイスを各単位領域内に統合することを可能にすることができ、したがって、デバイス密度を増加させ、各集積回路のサイズを縮小し、および／または、より複雑な回路を製造することを可能にすることができる。各集積回路のサイズを縮小することができ、大きな基板を使用することができるため、より多くの集積回路を１つの基板上に作成することができる。さらに、加工基板は、製造された集積回路から分離することができ、新しいエピタキシャル層を成長させるために再利用することができる。したがって、各集積回路の全体的なコストを大幅に低減することができる。
[0009]本発明のこれらのおよび他の実施形態は、その利点および特徴の多くと共に、以下の本文および添付の図面に関連してより詳細に説明される。
加工基板上に形成されたＧａＮエピタキシャル層を示す図である。 加工基板上に形成された複数のＧａＮデバイスを含む集積回路の側断面図である。 加工基板上に形成された例示的な集積回路を示す図である。 異なるＧａＮデバイスに使用される異なるＧａＮ層を示す図である。 図４の異なるＧａＮ層を用いて異なるＧａＮデバイスがどのように構成されるかを示す図である。 本発明の一実施形態による、加工基板を使用してＷＢＧ集積回路を製造する方法を示す簡略化されたフローチャートである。 本発明の別の実施形態による、加工基板を使用してＷＢＧ集積回路を製造する方法を示す簡略化されたフローチャートである。
[0017]本発明は、一般に、加工基板を用いてワイドバンドギャップ（ＷＢＧ）集積回路を製造することに関する。より詳細には、本発明は、大型の加工基板、および、エピタキシャル層の複数のグループを含む厚いＷＢＧエピタキシャル層を使用して、窒化ガリウム（ＧａＮ）集積回路のような、高性能、高密度で低コストのＷＢＧ集積回路を製造するための方法およびシステムに関し、加工基板の熱膨張係数（ＣＴＥ）は、ＷＢＧエピタキシャル層のＣＴＥと実質的に一致する。本明細書で説明するように、本発明のいくつかの実施形態は、エピタキシャル成長によって加工基板上にソリッドステートデバイスを製造するために適用されている。方法および技術は、様々な半導体処理動作に適用することができる。以下に説明されるいくつかの実施形態においては、ＧａＮ集積回路が例として使用されるが、他のＷＢＧ集積回路が、本明細書で開示される方法および技術を使用して作製してもよいことに留意されたい。
[0018]加工基板上のＧａＮエピタキシャル層
[0019]図１は、加工基板（ＥＳ）１１０上に形成されたＧａＮエピタキシャル層１３０を示す。加工基板１１０の製造は、窒化アルミニウム（ＡｌＮ）ウェハなどの多結晶セラミックウェハ１１２を用いて開始することができる。様々な実施形態において、セラミックウェハ１１２は、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）などの他の多結晶材料を含むことができる。
[0020]酸化物、窒化物、およびポリシリコンの層などの一連の加工層１１４をセラミックウェハ１１２上に堆積させて、加工基板１１０の外層を形成することができる。加工層１１４は、後続のＧａＮエピタキシャル層のための接着、欠陥管理、および拡散障壁を提供することができる。追加の酸化物層１１６をセラミックウェハ１１２の片面に堆積させることができる。酸化物層１１６の一部は、化学機械平坦化（ＣＭＰ）プロセスを使用して研磨されて、その後のウェハボンディングのための滑らかな表面を生成することができる。
[0021]層転写プロセスを、シリコンウェハ１２０を使用して実行することができる。シリコンウェハ１２０は、酸化物層１１６に付着するためのシリコン結合層１２２を形成するのを助けることができる、損傷界面をＳｉ内部に作り出すために、いくつかの要素を埋め込むことができる。例えば、ともに付着されているシリコンウェハ１２０および酸化物層１１６に圧力を加えることによって、シリコンウェハ１２０を酸化物層１１６に原子結合させることができる。
[0022]結合プロセスの後、剥離プロセスが、シリコンウェハ１２０内の損傷界面を活性化し、シリコン結合層１２２内の埋め込まれた要素を膨張させ、したがって、シリコンウェハ１２０の上部を加工層１１４を伴うセラミックウェハ１１２から分割することができる。酸化物層１１６に結合された残りのシリコン結合層１２２は、約５ミクロン未満のような比較的薄いものであり得、したがって、加工基板１１０のＣＴＥに大きく寄与しないものであり得る。したがって、加工基板１１０のＣＴＥは、セラミックウェハ１１２のＣＴＥによって主に決定される。
[0023]シリコン以外の材料を使用して、単結晶の薄い結合層を作製してもよい。これらの単結晶材料は、ＳｉＣ、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＺｎＯ、サファイアなどを含むことができる。
[0024]ＧａＮエピタキシャル層１３０（エピタキシャル層とも呼ばれる）は、複数の層または副層をエピタキシャル成長させて、加工基板１１０の上にエピタキシャル構造を形成することによって形成することができる。本明細書において使用される場合、用語「層」は、同じまたは異なる材料の複数の層または副層を含む構造を含むと理解されるべきである。いくつかの実施形態では、バッファ層１３２をシリコン結合層１２２上に形成することができ、ＧａＮエピタキシャル層１３０（エピタキシャル層）をバッファ層１３２の上に形成することができる。セラミックウェハ１１２およびＧａＮエピタキシャル層１３０のＣＴＥは、互いの約０．１％、０．５％、１％、２％、５％、または１０％内など、広い温度範囲（例えば、約２５℃〜約１２００℃）にわたって実質的に一致することができる。このＣＴＥの一致は、亀裂または反りを生じることなく、より大きなセラミックウェハ１１２上により高品質のエピタキシャル層を形成することを可能にする。例えば、ＧａＮエピタキシャル層１３０は、６インチ、８インチ、１２インチ、またはより大きい加工基板１１０上に形成することができる。より大きなウェハを使用すると、ウェハ当たりのデバイス数が増加し、結果としてより安価なＧａＮデバイスを得ることができる。
[0025]ＣＴＥの一致はまた、加工基板１１０の上に大幅により厚いＧａＮエピタキシャル層１３０（例えば、数十または数百ミクロン）を形成することも可能にする。複合エピタキシャル層は、ＧａＮエピタキシャル層１３０とシリコン結合層１２２との間の格子構造の全体的な転位密度を減少させることができる。さらに、より多数のエピタキシャル層を使用して、より幅広いＧａＮデバイスのアレイのためのより複雑な回路を製造することができる。
[0026]他の例示的に加工基板および他のエピタキシャル構造は、以下の米国特許に記載されている。これらの特許はすべて、参照によりその全体が本明細書に組み込まれる：米国特許第７，３５８，１５２号明細書、米国特許第７，５３５，１００号明細書、米国特許第６，５９３，２１２号明細書、米国特許第６，４９７，７６３号明細書、米国特許第６，３２８，７９６号明細書、米国特許第６，３２３，１０８号明細書、米国特許第９，２９３，６７８号明細書、米国特許第９，０８２，６９２号明細書、米国特許第９，２６９，８５８号明細書、米国特許第９，１４７，８０３号明細書、米国特許第９，０１２，２５３号明細書、米国特許第８，４３６，３６２号明細書、米国特許第８，７２９，５６３号明細書、および米国特許第９，１６６，１０７号明細書。
[0027]加工基板上のＧａＮ集積回路
[0028]図２は、加工基板１１０上に形成された複数のＧａＮデバイス１５０を含む集積回路２００の側断面図である。上述したように、加工基板１１０とＧａＮエピタキシャル層１３０との間のＣＴＥの一致が、より大きなウェハ上でより厚いＧａＮデバイスの形成を可能にする。例えば、ＣＴＥの一致は、直径１５２が約１５０ミリメートル以上（すなわち、約６インチ以上）である加工基板１１０上にＧａＮデバイス１５０を形成することを可能にする。ＣＴＥの一致はまた、約１０ミクロン以上の厚さ１５４を有する複合ＧａＮエピタキシャル層を加工基板１１０上に形成することを可能にする。
[0029]より大きいウェハ直径１５２は、同じ基板上により多くのダイを形成することを可能にする。ＧａＮエピタキシャル層のより大きい厚さ１５４は、各ダイ上により複雑な集積回路を有するより多くのＧａＮデバイス１５０を垂直方向に形成することを可能にすることができる。ウェハ直径１５２およびＧａＮエピタキシャル層の厚さ１５４は、様々な実施形態においてより大きくても小さくてもよい。
[0030]ＧａＮデバイス１５０Ａ〜１５０Ｎは各々、ＧａＮエピタキシャル層１５６の１つまたは複数のグループを使用して形成することができる。例えば、ＧａＮデバイス１５０Ａのためのエピタキシャル層１５６Ａのグループを、バッファ層１３２の上に形成することができる。ＧａＮデバイス１５０Ａのためのエピタキシャル層１５６Ａの上に、ＧａＮデバイス１５０Ｂのためのエピタキシャル層１５６Ｂのグループを形成することができる。エピタキシャル層１５６Ａおよび１５６Ｂの上に、様々な数の追加のＧａＮデバイスのための様々な数の追加のエピタキシャル層を形成することができる。
[0031]エピタキシャル層１５６の形成後、エピタキシャル層１５６をＧａＮデバイス１５０Ａのためのエピタキシャル層１５６Ａまでエッチングするために、第１のエッチングプロセス１５８Ａを実行することができる。例えば、いくつかの実施形態では、マスクは、エピタキシャル層１５６の左側および中央部分に配置されてもよい。次いで、エピタキシャル層１５６Ｎ〜１５６Ｂを通じてエピタキシャル層１５６Ａまでエッチングするために、化学的、蒸気またはレーザエッチングプロセスなどの第１のエッチングプロセス１５８Ａを使用することができる。
[0032]次いで、エピタキシャル層１５６Ａのグループの１つまたは複数の層上にメサ、相互接続および電極１６０Ａのセットを形成することができる。例えば、メサおよび相互接続は、エピタキシャル層１５６Ａの１つまたは複数の層まで延伸することができる。その後、電極１６０Ａを相互接続上に形成して、エピタキシャル層１５６ＡをＧａＮデバイス１５０Ａへと構成することができる。
[0033]エピタキシャル層１５６をＧａＮデバイス１５０Ｂのためのエピタキシャル層１５６Ｂのグループまでエッチングするために、第２のエッチングプロセス１５８Ｂを実行することができる。例えば、マスクは、エピタキシャル層１５６の左右の側方部分に配置されてもよい。その後、ウェットエッチまたはドライエッチプロセスを使用して、エピタキシャル層１５６をエピタキシャル層１５６Ｂまでエッチングすることができる。ＧａＮデバイス１５０Ａに関して上述したように、エピタキシャル層１５６Ｂの１つまたは複数の層上にメサ、相互接続、および電極１６０Ｂの第２のセットを形成して、エピタキシャル層１５６ＢをＧａＮデバイス１５０Ｂへと構成することができる。エピタキシャル層１５６の各グループに対してエッチングプロセス１５８（エッチングプロセス１５８Ｎなど）ならびにメサ、相互接続、および電極の形成プロセスを繰り返して、エピタキシャル層１５６の各グループを使用してＧａＮデバイス１５０を形成することができる。
[0034]相互接続１６２は、エッチングプロセス１５８およびＧａＮデバイス１５０の形成の間または後に形成され得る。例えば、相互接続１６２が所望されない領域上にはマスクを配置することができる。その後、異なるＧａＮデバイス１５０の電極１６０を接続するために、露出領域の上に相互接続１６２を形成することができる。例えば、相互接続１６２Ａは、ＧａＮデバイス１５０Ａのための電極１６０Ａのいくつかと、ＧａＮデバイス１５０Ｂのための電極１６０Ｂのうちのいくつかとを接続することができる。
[0035]同じプロセスまたは異なるプロセスにおいて、ＧａＮデバイス１５０Ｂおよび１５０Ｎの部分上に相互接続１６２Ｂを形成して、ＧａＮデバイス１５０Ｂの電極１６０Ｂのいくつかと、ＧａＮデバイス１５０Ｎの電極１６０Ｎのいくつかとを接続することができる。同じプロセスまたは異なるプロセスにおいて、ＧａＮデバイス１５０Ｎ上の電極１６０Ｎのいくつかを、他のＧａＮデバイス１５０上の電極に接続する相互接続１６２Ｎを形成することができる。
[0036]いくつかの実施形態では、異なるＧａＮデバイス１５０を電気的に絶縁するために相互接続（複数可）１６２の下に絶縁層（複数可）１６３を形成するためのプロセスを、相互接続（複数可）１６２の形成の前に実行することができる。
[0037]エピタキシャル層１５６Ａ〜１５６Ｎの各グループは、ｎまたはｐドープ領域の異なる組み合わせを有する異なるタイプの単極または双極ＧａＮデバイスを形成することができる。エピタキシャル層１５６は、電子デバイス、光電子デバイス、パワーデバイス、または高周波（ＲＦ）デバイスの様々な組み合わせを形成することができる。
[0038]いくつかの実施形態では、「選択的エピタキシャル」プロセスを、上述のエピタキシャル後エッチングプロセス１５８Ａ、１５８Ｂ、．．．、および１５８Ｎの代替として採用して、代替的なＮデバイスエピタキシャル構造を形成してもよい。例えば、１つの選択的エピタキシャルプロセスにおいて、ＧａＮデバイス１５０Ａのエピタキシャル層の第１のグループ（ｅｐｉ＃１）を堆積した後、ウェハの表面の領域を組織的なパターンによってマスクして、マスクされた領域上への後続のＧａＮ堆積を防止することができる。
[0039]ウェハがマスクされている間に、ＧａＮデバイス１５０Ｂのエピタキシャル層の第２のグループ（ｅｐｉ＃２）をｅｐｉ＃１上に堆積することができる。ｅｐｉ＃１の表面上のマスク領域はｅｐｉ＃２の堆積をまったく受けない。この選択的エピタキシャル堆積プロセスは、図２に示すエピタキシャル層のＮ個のグループ（ｅｐｉ＃１、ｅｐｉ＃２、．．．、およびｅｐｉ＃Ｎを含む）を有するメサ構造を生成するために反復して実行することができる。電極１６０、絶縁層１６３、および相互接続１６２は、反復的な選択的エピタキシャル堆積プロセスの間または完了後に形成することができる。
[0040]例示的な集積回路およびその製造
[0041]図３は、図２に示すＧａＮエピタキシャル層１５６を用いて加工基板上に形成された１つの例示的な集積回路３００を示す。この例では、ＧａＮデバイス１５０Ａのためのエピタキシャル層のグループは、ワイドバンドギャップ（ＷＢＧ）電界効果高電子移動度トランジスタ（ＨＥＭＴ）を形成することができ、ＧａＮデバイス１５０Ｂのエピタキシャル層のグループは、発光ダイオード（ＬＥＤ）を形成することができる。ＨＥＭＴ（ＧａＮデバイス１５０Ａ）は、ソース１７０と、ゲート１７２と、ドレイン１７４とを含む。ＬＥＤ（ＧａＮデバイス１５０Ｂ）は、ｎドープカソード１７８、および、ＨＥＭＴ（ＧａＮデバイス１５０Ａ）のドレイン１７４に接続されたｐドープアノード１７６を含む。
[0042]図４は、図３の集積回路３００を形成するための例示的なＧａＮエピタキシャル層１３０における異なるＧａＮデバイスに使用される異なるＧａＮ層を示す。ここでも、これはほんの一例に過ぎず、他のアーキテクチャもＨＥＭＴ（ＧａＮデバイス１５０Ａ）およびＬＥＤ（ＧａＮデバイス１５０Ｂ）を形成することができる。ＨＥＭＴのためのエピタキシャル層の典型的なグループは、バッファ層１３２上に形成された非ドープＧａＮ層１８０と、ＧａＮ層１８０上に堆積された窒化アルミニウムガリウム（ＡｌＧａＮ）層１８４とを含むことができる。分極誘起伝導帯湾曲の結果として、２次元電子ガス（２ＤＥＧ）がＡｌＧａＮ層１８４の下に形成され得る。ＧａＮキャップ層１８６を、ＡｌＧａＮ層１８４の上の保護層として形成することができる。
[0043]ＨＥＭＴ（ＧａＮデバイス１５０Ａ）とＬＥＤ（ＧａＮデバイス１５０Ｂ）との間の電気的絶縁を提供するために、ＧａＮキャップ層１８６の上に任意選択の絶縁ＧａＮ層１８８を形成することができる。絶縁ＧａＮ層１８８によって、ＨＥＭＴのためのエピタキシャル層のグループを露出させる際のオーバーエッチングに対する保護を提供することもできる。
[0044]ＬＥＤ（ＧａＮデバイス１５０Ｂ）のためのＧａＮエピタキシャル層グループは、ＨＥＭＴのためのエピタキシャル層グループの上に形成され得る。例えば、ｎ型ＧａＮ（Ｎ−ＧａＮ）層１９０は、絶縁ＧａＮ層１８８上に形成することができる。ＧａＮおよび窒化インジウムガリウム（ＩｎＧａＮ）の複数の層を有する活性領域が、活性多重量子井戸（ＭＱＷ）層１９２を形成することができる。次の動作は、ＭＱＷ層１９２の上に電流遮断窒化アルミニウムガリウム（ＡｌＧａＮ）層１９４を形成し、ＡｌＧａＮ層１９４上にｐ型ＧａＮ（Ｐ−ＧａＮ）層１９６を形成することができる。
[0045]Ｎ−ＧａＮ層１９０およびＰ−ＧａＮ層１９６にわたって電圧を印加することにより、キャリアをＭＱＷ層１９２に注入し、発光させることができる。一例では、ＨＥＭＴ（ＧａＮデバイス１５０Ａ）およびＬＥＤ（ＧａＮデバイス１５０Ｂ）を形成するエピタキシャル層のグループは各々、厚さが約５または６μｍまでである。一例では、Ｐ−ＧａＮ層１９６、ＡｌＧａＮ層１９４、およびＭＱＷ層１９２の組み合わせの厚さは、約０．５μｍである。
[0046]図５は、集積回路３００の次の製造段階において、図４の異なるＧａＮ層を使用して異なるＧａＮデバイスがどのように構成されるかを示す。次の製造段階は、集積回路３００の左側の横断面にわたってハードマスクを使用することができる。エッチングプロセス１５８Ａは、ＬＥＤ（ＧａＮデバイス１５０Ｂ）のエピタキシャル層の右側横断面を通じてＧａＮキャップ層１８６までエッチングすることができる。メサ１９３を、非ドープＧａＮ層１８０までエッチングすることができ、埋め込みコンタクト１９５を、メサ１９３内に形成することができる。
[0047]次の処理動作が、ＨＥＭＴ（ＧａＮデバイス１５０Ａ）とＬＥＤ（ＧａＮデバイス１５０Ｂ）との間のメサ２０２を、加工基板１１０へと垂直にエッチングすることができる。誘電体材料が、メサ２０２を被覆して、ＨＥＭＴ（ＧａＮデバイス１５０Ａ）とＬＥＤ（ＧａＮデバイス１５０Ｂ）との間で横方向の電気的絶縁を可能にすることができる。次の処理動作は、埋め込みコンタクト１９５上にソース電極１６４Ａおよびドレイン電極１６４Ｃを構築し、ＧａＮキャップ層１８６上にゲート電極１６４Ｂを構築することができる。
[0048]ＨＥＭＴデバイスのタイプに応じて、処理操作は、別のメサをエッチングし、ゲート電極１６４Ｂの下に別の埋め込みコンタクトをＡｌＧａＮ層１８４まで形成することができる。金属−絶縁体−半導体（ＭＩＳ）ＨＥＭＴデバイスを形成するために、追加の誘電体層をゲート電極１６４ＢとＧａＮキャップ層１８６との間に堆積させることができる。
[0049]次の処理動作は、ＬＥＤ（ＧａＮデバイス１５０Ｂ）のためのエピタキシャル層のグループのＮ−ＧａＮ層１９０までメサ１９８をエッチングし、メサ１９８内に埋め込みｎ型コンタクト２０２を形成することができる。メサ１９８の側壁は、例えば酸化ケイ素などの絶縁材料によって被覆することができる。次に、埋め込みｎ型コンタクト２０２上にｎ型電極１６４Ｅ（カソード）を形成し、Ｐ−ＧａＮ層１９６上にｐ型電極１６４Ｄ（アノード）を形成するための処理操作を行うことができる。
[0050]次いで、処理操作は、ルーティング層を介してｐ型電極１６４Ｄに接続するために、Ｐ−ＧａＮ層１９６の上にｐ型コンタクト相互接続を形成することができる。ｐ型電極１６４Ｄおよび／またはｐ型コンタクト相互接続は、ＬＥＤデバイスのために選択された最終デバイスアーキテクチャに応じて、透過性であってもよく、または高反射性であってもよい。次の処理動作は、ＨＥＭＴ（ＧａＮデバイス１５０Ａ）のドレインをＬＥＤ（ＧａＮデバイス１５０Ｂ）のｐ型電極１６４Ｄ（アノード）に接続するためのドレイン電極１６４Ｃおよびｐ型電極１６４Ｄの上の相互接続１６２Ａを形成することができる。様々な実施形態では、相互接続１６２Ａの下に絶縁層１６３を形成するための処理操作を行うこともできる。
[0051]相互接続１６２Ａの形成後、ＨＥＭＴ（ＧａＮデバイス１５０Ａ）およびＬＥＤ（ＧａＮデバイス１５０Ｂ）を含む集積回路３００は、例えばバッファ層１３２において加工基板１１０から分離することができ、分離された加工基板は、さらなるデバイスを製造するために後に再利用することができ、これによってデバイスの製造コストがさらに低減する。分離された集積回路３００は、加工基板１１０が分離されている非ドープＧａＮ層１８０に、または、その近傍に粗面を有することができる。蛍光体によってドープされたシリコーン材料の層を、集積回路３００を封入するために粗面に被着させることができる。
[0052]集積回路３００の動作中、ＨＥＭＴ（ＧａＮデバイス１５０Ａ）のソース電極１６４ＡおよびＬＥＤ（ＧａＮデバイス１５０Ｂ）のｎ型電極１６４Ｅにわたってバイアス電圧を印加することができる。ＨＥＭＴのゲート電極１６４Ｂに活性化電圧を印加して、ソース電極１６４Ａからのバイアス電圧をＬＥＤのｐ型電極１６４Ｄに接続し、光を放出するＭＱＷ層１９２内の電子を励起することができる。ＨＥＭＴのためのＧａＮエピタキシャル層のグループは、ＭＱＷ層１９２から放射される光に対して実質的に透過性であってもよい。光は、反転ＧａＮ層１８０上に形成されたシリコーン層へと直接出射するか、または高反射性のｐ型電極および／もしくはｐ型コンタクト相互接続によってシリコーン層へと反射され得る。光は、シリコーン層中の蛍光体を励起し、これによって、ＭＱＷ層１９２から放出される光を、異なる波長でＬＥＤ（ＧａＮデバイス１５０Ｂ）から出力する光に変換することができる。
[0053]別の例では、集積回路アーキテクチャは、サファイアまたはＳｉＣなどの異なる単結晶層１２２を使用することができる。
[0054]例示的な方法
[0055]図６は、本発明の一実施形態による、加工基板を使用してＧａＮ集積回路のようなＷＢＧ集積回路を製造する方法６００を示す簡略化されたフローチャートである。方法６００は、６０２において、バルク材料上に加工基板を形成することを含むことができる。バルク材料は、図１に関して上述したセラミックウェハ１１２のような多結晶基板を含むことができる。加工基板は、上述した加工層１１４など、多結晶基板を封入する１つまたは複数の外側加工層を含むことができる。
[0056]方法６００はさらに、６０４において、加工基板上にＷＢＧエピタキシャル層（例えば、ＧａＮエピタキシャル層）を形成することを含むことができる。バルク材料は、バルク材料およびＷＢＧエピタキシャル層のＣＴＥが、広い温度範囲（例えば、約２５℃〜約１２００℃）にわたって互いの約０．１％、０．５％、１％、２％、５％または１０％以内になり得るように、ＷＢＧエピタキシャル層のＣＴＥと一致するＣＴＥを有することができる。ＷＢＧエピタキシャル層は、図２に関して上述したように、エピタキシャル層の複数のグループを含むことができる。
[0057]方法６００はまた、６０６において、複数のエピタキシャル層グループをエッチングして、複数のエピタキシャル層グループの各グループの少なくとも一領域を露出させることを含むことができる。エッチングプロセスは、例えば、Ｎ個のエピタキシャル層グループ（グループ１〜グループＮ）に対する反復Ｎ−１ステッププロセスであってもよい。例えば、第１の処理ステップの間に、グループ２−Ｎのエピタキシャル層の領域をエッチングして、グループ１のエピタキシャル層の領域を露出させることができる。第２の処理ステップの間に、グループ３−Ｎのエピタキシャル層の領域をエッチングして、グループ２のエピタキシャル層の領域を露出させることができる。この処理ステップを繰り返して、グループ３〜Ｎ−１の各グループのエピタキシャル層の領域を露出させることができる。
[0058]方法６００は、６０８において、図２および図５に関連して上述したように、複数のエピタキシャル層グループの各グループの露出領域内に内部相互接続および電極を形成して、エピタキシャル層の各グループを複数のＷＢＧデバイス（例えば、ＧａＮデバイス）のうちの１つのＷＢＧデバイスへと構成することをさらに含むことができる。
[0059]方法６００は、６１０において、図２および図５に関して上述したように、複数のＷＢＧデバイスの異なるＷＢＧデバイスの電極間に外部相互接続を形成して集積回路を形成することをさらに含むことができる。
[0060]図６に示される特定のステップは、本発明の一実施形態による加工基板構造を処理する特定の方法を提供することが留意されるべきである。代替の実施形態によれば、他の一連のステップを実行することもできる。例えば、本発明の代替の実施形態は、上に概説したステップを異なる順序で実行してもよい。さらに、図６に示す個々のステップは、個々のステップにとって適切であるような様々なシーケンスで実行され得る複数のサブステップを含み得る。さらに、特定の用途に応じて、追加のステップを追加することができ、かつ／または、特定のステップを削除することができる。例えば、方法６００は、エピタキシャル層の複数のグループを形成する前に、加工基板上にバッファ層を形成すること、および、形成された集積回路を加工基板から分離することも含むことができる。当業者であれば、多くの変形、修正、および代替形態を認識するであろう。
[0061]図７は、本発明の別の実施形態による、加工基板を使用してＧａＮ集積回路のようなＷＢＧ集積回路を製造する方法７００を示す簡略化されたフローチャートである。方法７００は、７０２において、バルク材料上に加工基板を形成することを含むことができる。バルク材料は、図１に関して上述したセラミックウェハ１１２のような多結晶基板を含むことができる。加工基板は、上述した加工層１１４など、多結晶基板を封入する１つまたは複数の外側加工層を含むことができる。
[0062]方法７００はさらに、７０４において、加工基板上にＷＢＧエピタキシャル層（例えば、ＧａＮエピタキシャル層）を形成することを含むことができる。バルク材料は、バルク材料およびＷＢＧエピタキシャル層の熱膨張係数（ＣＴＥ）が、広い温度範囲（例えば、約２５℃〜約１２００℃）にわたって互いの約０．１％、０．５％、１％、２％、５％または１０％以内になり得るように、ＷＢＧエピタキシャル層のＣＴＥと一致するＣＴＥを有することができる。ＷＢＧエピタキシャル層は、図２に関して上述したように、エピタキシャル層の複数のグループを含むことができる。複数のエピタキシャル層グループの形成中に、加工基板上に以前に形成されている各エピタキシャル層グループの領域をマスクして、後続のエピタキシャル層グループが、以前に形成されているエピタキシャル層グループのマスクされた領域上に形成されることを防止することができる。このようにして、電気的接続を形成するために各エピタキシャル層グループの少なくとも一領域を露出させることができる。
[0063]方法７００はまた、７０６において、図２および図５に関連して上述したように、複数のエピタキシャル層グループの各グループのマスクされた領域内に内部相互接続および電極を形成して、エピタキシャル層の各グループを複数のＷＢＧデバイス（例えば、ＧａＮデバイス）のうちの１つのＷＢＧデバイスへと構成することをさらに含むことができる。
[0064]方法７００は、７０８において、図２および図５に関して上述したように、複数のＷＢＧデバイスの異なるＷＢＧデバイスの電極間に外部相互接続を形成して集積回路を形成することをさらに含むことができる。
[0065]図７に示される特定のステップは、本発明の一実施形態による加工基板構造を処理する特定の方法を提供することが留意されるべきである。代替の実施形態によれば、他の一連のステップを実行することもできる。例えば、本発明の代替の実施形態は、上に概説したステップを異なる順序で実行してもよい。さらに、図７に示す個々のステップは、個々のステップにとって適切であるような様々なシーケンスで実行され得る複数のサブステップを含み得る。さらに、特定の用途に応じて、追加のステップを追加することができ、かつ／または、特定のステップを削除することができる。例えば、方法７００は、ＷＢＧエピタキシャル層の複数のグループを形成する前に、加工基板上にバッファ層を形成すること、および、形成された集積回路を加工基板から分離することも含むことができる。当業者であれば、多くの変形、修正、および代替形態を認識するであろう。
[0066]また、本明細書に記載された実施例および実施形態は、説明の目的のみのものであり、それに照らして様々な修正または変更が当業者に示唆され、本出願の趣旨および範囲ならびに添付の特許請求項の範囲内に含まれるべきであることも理解される。

Claims (20)

  1. 加工基板上にワイドバンドギャップ（ＷＢＧ）エピタキシャル層を形成するステップであって、前記ＷＢＧエピタキシャル層は、複数のエピタキシャル層グループを含み、前記加工基板は、バルク材料上に形成されている加工層を含み、前記バルク材料は、前記ＷＢＧエピタキシャル層の熱膨張係数（ＣＴＥ）と一致するＣＴＥを有する、ＷＢＧエピタキシャル層を形成するステップと、
    エピタキシャル層の各グループを複数のＷＢＧデバイスのうちの１つのＷＢＧデバイスへと構成するために、前記複数のエピタキシャル層グループの各グループ内に内部相互接続および電極を形成するステップと、
    集積回路を形成するために、前記複数のＷＢＧデバイスの異なるＷＢＧデバイスの前記電極間に外部相互接続を形成するステップと
    を含む、方法。
  2. 前記加工基板上に形成された前記ＷＢＧエピタキシャル層は、少なくとも１０ミクロンの厚さを有する、請求項１に記載の方法。
  3. 少なくとも１５０ミリメートルの直径を有する前記バルク材料上に前記加工基板を形成するステップをさらに含む、請求項１に記載の方法。
  4. 前記ＷＢＧエピタキシャル層は窒化ガリウム（ＧａＮ）エピタキシャル層であり、前記加工基板は、窒化アルミニウム（ＡｌＮ）ウェハと、酸化物、窒化物またはポリシリコンのうちの少なくとも１つからなる１つまたは複数の外層とを備える、請求項１に記載の方法。
  5. 前記複数のエピタキシャル層グループの各グループ内に前記内部相互接続および前記電極を形成するステップは、
    第１の内部相互接続セットおよび第１の電極セットを第１のエピタキシャル層グループの上に形成し、前記第１のエピタキシャル層グループを第１のＷＢＧデバイスへと構成するステップと、
    第２の内部相互接続セットおよび第２の電極セットを前記第１のエピタキシャル層グループの上に位置する第２のエピタキシャル層グループ上に形成し、前記第２のエピタキシャル層グループを第２のＷＢＧデバイスへと構成するステップと、
    を含み、
    前記異なるＷＢＧデバイスの前記電極間に前記外部相互接続を形成するステップは、前記第１の電極セットと前記第２の電極セットとの間に外部相互接続を形成し、前記第１のＷＢＧデバイスを前記第２のＷＢＧデバイスに接続するステップを含む、請求項１に記載の方法。
  6. 前記第２のエピタキシャル層グループの側方部分を通じて前記第１のエピタキシャル層グループまでエッチングするステップをさらに含み、前記外部相互接続は、前記第２のエピタキシャル層グループ上の前記第２の電極セットのうちのいくつかを、前記第１のエピタキシャル層グループ上の前記第１の電極セットのいくつかまで接続する、請求項５に記載の方法。
  7. 前記第１のＷＢＧデバイスを前記第２のＷＢＧデバイスから横方向に絶縁するために、前記ＷＢＧエピタキシャル層を通じて前記第１の電極セットと前記第２の電極セットとの間にメサを垂直にエッチングするステップをさらに含む、請求項５に記載の方法。
  8. 前記第１のエピタキシャル層グループと前記第２のエピタキシャル層グループとの間に絶縁ＷＢＧ層を形成するステップをさらに含む、請求項５に記載の方法。
  9. 前記複数のエピタキシャル層グループの各グループ内に前記内部相互接続および前記電極を形成するステップは、
    第１のエピタキシャル層グループを用いて高電子移動度トランジスタ（ＨＥＭＴ）を構成するステップと、
    前記第１のエピタキシャル層グループの上に形成された第２のエピタキシャル層グループを用いて発光ダイオード（ＬＥＤ）を構成するステップと
    を含み、
    前記外部相互接続は前記ＨＥＭＴを前記ＬＥＤに接続する、請求項１に記載の方法。
  10. 前記加工基板上に前記ＷＢＧエピタキシャル層を形成するステップは、前記第２のエピタキシャル層グループ内に多重量子井戸（ＭＱＷ）を形成するステップを含む、請求項９に記載の方法。
  11. 前記加工基板上に以前に形成されているエピタキシャル層グループの領域をマスキングするステップであって、前記以前に形成されているエピタキシャル層グループのマスクされた前記領域内に後続のエピタキシャル層グループが形成されるのを防止する、マスキングするステップをさらに含む、請求項１に記載の方法。
  12. 前記複数のエピタキシャル層グループを形成する前に、前記加工基板上にバッファ層を形成するステップをさらに含む、請求項１に記載の方法。
  13. 窒化ガリウム（ＧａＮ）エピタキシャル層の複数のグループであって、前記複数のＧａＮエピタキシャル層グループを組み合わせた厚さは１０ミクロンよりも大きい、複数のＧａＮエピタキシャル層グループと、
    前記複数のＧａＮエピタキシャル層グループのうちの少なくともいくつかのグループ内にエッチングされているメサと、
    前記メサ内に形成されている内部相互接続と、
    前記内部相互接続または前記ＧａＮエピタキシャル層の少なくとも一方の上に形成されている電極であって、前記電極は、各ＧａＮエピタキシャル層グループを複数のＧａＮデバイスのうちの１つのＧａＮデバイスへと構成する、電極と、
    前記複数のＧａＮデバイスを集積回路へと接続するために、前記電極の少なくともいくつかの上に形成された外部相互接続と
    を備える、デバイス。
  14. 前記複数のＧａＮエピタキシャル層グループは、少なくとも１５０ミリメートルの直径を有する加工基板上に形成される、請求項１３に記載のデバイス。
  15. 前記複数のＧａＮエピタキシャル層グループの熱膨張係数（ＣＴＥ）は、前記加工基板のＣＴＥと一致する、請求項１４に記載のデバイス。
  16. 第１のＧａＮエピタキシャル層グループがトランジスタを形成し、
    前記第１のＧａＮエピタキシャル層グループの上に位置する第２のＧａＮエピタキシャル層グループが発光ダイオード（ＬＥＤ）を形成し、
    前記外部相互接続は、前記トランジスタ上に形成された電極と、前記ＬＥＤ上に形成された電極とを接続する、請求項１３に記載のデバイス。
  17. 前記第２のＧａＮエピタキシャル層グループは、光を放出する多重量子井戸（ＭＱＷ）を形成し、
    前記第１のＧａＮエピタキシャル層グループは、前記ＭＱＷから放射される前記光に対して実質的に透過性を有する、請求項１６に記載のデバイス。
  18. 窒化ガリウム（ＧａＮ）集積回路であって、
    第１のＧａＮ層セットと、
    前記第１のＧａＮ層セットを第１のＧａＮデバイスへと構成するためのメサ、相互接続および電極の第１のセットと、
    前記第１のＧａＮ層セットの上に形成されている第２のＧａＮ層セットと、
    前記第２のＧａＮ層セットを第２のＧａＮデバイスへと構成するためのメサ、相互接続および電極の第２のセットと、
    前記第１のＧａＮデバイスを前記第２のＧａＮデバイスに接続するために、前記メサ、相互接続、および電極の第１のセットからの少なくともいくつかの電極、および、前記メサ、相互接続、および電極の第２のセットからの少なくともいくつかの電極上に形成された相互接続の第３のセットと
    を備える、ＧａＮ集積回路。
  19. 前記第１のＧａＮ層セットおよび前記第２のＧａＮ層セットは、少なくとも１０ミクロンの合計された厚さを有する、請求項１８に記載のＧａＮ集積回路。
  20. 前記第１のＧａＮ層セットおよび前記第２のＧａＮ層セットは、少なくとも６インチの直径を有する加工基板上に形成され、前記加工基板の熱膨張係数（ＣＴＥ）と実質的に一致するＣＴＥを有する、請求項１８に記載のＧａＮ集積回路。
JP2018528964A 2015-12-04 2016-12-01 加工基板上のワイドバンドギャップデバイス集積回路アーキテクチャ Active JP6959919B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201562263462P 2015-12-04 2015-12-04
US62/263,462 2015-12-04
PCT/US2016/064405 WO2017096032A1 (en) 2015-12-04 2016-12-01 Wide band gap device integrated circuit architecture on engineered substrate

Publications (2)

Publication Number Publication Date
JP2019505985A true JP2019505985A (ja) 2019-02-28
JP6959919B2 JP6959919B2 (ja) 2021-11-05

Family

ID=58797735

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018528964A Active JP6959919B2 (ja) 2015-12-04 2016-12-01 加工基板上のワイドバンドギャップデバイス集積回路アーキテクチャ

Country Status (7)

Country Link
US (2) US10141371B2 (ja)
JP (1) JP6959919B2 (ja)
KR (1) KR20180095560A (ja)
CN (2) CN116825626A (ja)
SG (1) SG11201804490VA (ja)
TW (1) TWI717428B (ja)
WO (1) WO2017096032A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017096032A1 (en) 2015-12-04 2017-06-08 Quora Technology, Inc. Wide band gap device integrated circuit architecture on engineered substrate
US10290674B2 (en) 2016-04-22 2019-05-14 QROMIS, Inc. Engineered substrate including light emitting diode and power circuitry
US10297445B2 (en) 2016-06-14 2019-05-21 QROMIS, Inc. Engineered substrate structure for power and RF applications
EP3469119A4 (en) * 2016-06-14 2020-02-26 Qromis, Inc. MANIPULATED SUBSTRATE STRUCTURE FOR POWER AND HF APPLICATIONS
US10355120B2 (en) 2017-01-18 2019-07-16 QROMIS, Inc. Gallium nitride epitaxial structures for power devices
US11069834B2 (en) * 2017-09-18 2021-07-20 King Abdullah University Of Science And Technology Optoelectronic device having a boron nitride alloy electron blocking layer and method of production
US10573516B2 (en) 2017-12-06 2020-02-25 QROMIS, Inc. Methods for integrated devices on an engineered substrate
JP2019161172A (ja) * 2018-03-16 2019-09-19 株式会社ブイ・テクノロジー Ｌｅｄ・トランジスタ複合素子
US20200119085A1 (en) * 2018-10-10 2020-04-16 Glo Ab Vertical stacks of light emitting diodes and control transistors and method of making thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233827A (ja) * 1998-02-10 1999-08-27 Furukawa Electric Co Ltd:The 半導体発光素子
JP2009071220A (ja) * 2007-09-18 2009-04-02 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体発光素子
JP2009239115A (ja) * 2008-03-27 2009-10-15 Panasonic Corp 半導体装置およびその製造方法
US20110147772A1 (en) * 2009-12-16 2011-06-23 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
JP2011129769A (ja) * 2009-12-18 2011-06-30 Panasonic Corp 窒化物半導体素子および窒化物半導体素子の製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004022901A (ja) * 2002-06-18 2004-01-22 Seiko Epson Corp 光インターコネクション集積回路、光インターコネクション集積回路の製造方法、電気光学装置および電子機器
US7122734B2 (en) * 2002-10-23 2006-10-17 The Boeing Company Isoelectronic surfactant suppression of threading dislocations in metamorphic epitaxial layers
US6841806B1 (en) * 2003-06-24 2005-01-11 The University Of Connecticut Heterojunction thyristor-based amplifier
JP5326405B2 (ja) * 2008-07-30 2013-10-30 株式会社デンソー ワイドバンドギャップ半導体装置
CN101656260B (zh) * 2009-09-08 2011-09-21 厦门市三安光电科技有限公司 一种抗静电氮化镓基发光器件及其制作方法
US20110260210A1 (en) * 2010-04-23 2011-10-27 Applied Materials, Inc. Gan-based leds on silicon substrates with monolithically integrated zener diodes
CN101916769A (zh) * 2010-05-19 2010-12-15 武汉华灿光电有限公司 抗静电氮化镓基发光器件及其制作方法
US20120175681A1 (en) * 2010-09-17 2012-07-12 Kopin Corporation Method and Layer Structure for Preventing Intermixing of Semiconductor Layers
US20120293813A1 (en) * 2010-11-22 2012-11-22 Kopin Corporation Methods For Monitoring Growth Of Semiconductor Layers
US8786053B2 (en) 2011-01-24 2014-07-22 Soraa, Inc. Gallium-nitride-on-handle substrate materials and devices and method of manufacture
US20120326211A1 (en) * 2011-06-23 2012-12-27 Stevens Kevin S Bipolar high electron mobility transistor and methods of forming same
JP2013021024A (ja) * 2011-07-07 2013-01-31 Hitachi Cable Ltd トランジスタ素子
US9012939B2 (en) * 2011-08-02 2015-04-21 Kabushiki Kaisha Toshiba N-type gallium-nitride layer having multiple conductive intervening layers
RU2615215C2 (ru) * 2012-02-28 2017-04-04 Конинклейке Филипс Н.В. Интеграция светодиодов на нитриде галлия с приборами на нитриде алюминия-галлия/нитриде галлия на кремниевых подложках для светодиодов переменного тока
TWI505409B (zh) * 2012-06-13 2015-10-21 Win Semiconductors Corp 一種化合物半導體晶圓結構
US8981432B2 (en) * 2012-08-10 2015-03-17 Avogy, Inc. Method and system for gallium nitride electronic devices using engineered substrates
TWI489626B (zh) * 2012-08-24 2015-06-21 Visual Photonics Epitaxy Co Ltd Bipolar high electron mobility transistor
US9583574B2 (en) * 2012-09-28 2017-02-28 Intel Corporation Epitaxial buffer layers for group III-N transistors on silicon substrates
US9082692B2 (en) * 2013-01-02 2015-07-14 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices
US9768271B2 (en) * 2013-02-22 2017-09-19 Micron Technology, Inc. Methods, devices, and systems related to forming semiconductor power devices with a handle substrate
WO2017096032A1 (en) 2015-12-04 2017-06-08 Quora Technology, Inc. Wide band gap device integrated circuit architecture on engineered substrate

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233827A (ja) * 1998-02-10 1999-08-27 Furukawa Electric Co Ltd:The 半導体発光素子
JP2009071220A (ja) * 2007-09-18 2009-04-02 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体発光素子
JP2009239115A (ja) * 2008-03-27 2009-10-15 Panasonic Corp 半導体装置およびその製造方法
US20110147772A1 (en) * 2009-12-16 2011-06-23 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
JP2011129769A (ja) * 2009-12-18 2011-06-30 Panasonic Corp 窒化物半導体素子および窒化物半導体素子の製造方法

Also Published As

Publication number Publication date
TW201730921A (zh) 2017-09-01
US20170170232A1 (en) 2017-06-15
CN108541335A (zh) 2018-09-14
CN108541335B (zh) 2023-07-18
US10141371B2 (en) 2018-11-27
WO2017096032A1 (en) 2017-06-08
KR20180095560A (ko) 2018-08-27
CN116825626A (zh) 2023-09-29
JP6959919B2 (ja) 2021-11-05
TWI717428B (zh) 2021-02-01
US10763299B2 (en) 2020-09-01
US20180286914A1 (en) 2018-10-04
SG11201804490VA (en) 2018-06-28

Similar Documents

Publication Publication Date Title
JP6959919B2 (ja) 加工基板上のワイドバンドギャップデバイス集積回路アーキテクチャ
KR102628368B1 (ko) 가공된 기판 상의 칩 스케일 패키지 고체 상태 디바이스에 대한 리프트 오프 프로세스
JP5003033B2 (ja) ＧａＮ薄膜貼り合わせ基板およびその製造方法、ならびにＧａＮ系半導体デバイスおよびその製造方法
JP5670700B2 (ja) 集積半導体基板構造およびその製造方法
US11335557B2 (en) Multi-deposition process for high quality gallium nitride device manufacturing
KR102045727B1 (ko) 에피택셜 기판, 반도체 장치 및 반도체 장치의 제조방법
US9082817B2 (en) Growth of multi-layer group III-nitride buffers on large-area silicon substrates and other substrates
KR20190118186A (ko) 가공된 기판에 통합된 무선 주파수 디바이스
US8859315B2 (en) Epitaxial wafer and manufacturing method thereof
KR20200092381A (ko) 가공된 기판 상의 집적된 디바이스를 위한 시스템 및 방법
KR101926609B1 (ko) 질화갈륨계 반도체 소자 및 그 제조방법
US8785294B2 (en) Silicon carbide lamina
US8395168B2 (en) Semiconductor wafers and semiconductor devices with polishing stops and method of making the same
US10249750B2 (en) Semiconductor device
KR102601702B1 (ko) 반도체 성장용 템플릿을 이용한 반도체 발광 소자 제조 방법
TWI387134B (zh) 發光元件及其製造方法
KR20120032778A (ko) 고효율 발광 소자 및 그 제조 방법
KR20110049641A (ko) 질화갈륨계 ｌｅｄ 소자 및 그의 제조 방법
KR20120031389A (ko) 수직형 발광 소자 제조 방법
JP2015060853A (ja) 素子部剥離方法、及び窒化物半導体装置
TW201409757A (zh) 垂直導通式發光二極體的製作方法及其製品

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191122

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200729

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200803

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201104

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210312

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210611

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210910

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211008

R150 Certificate of patent or registration of utility model

Ref document number: 6959919

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150