JP2019169206A - 不揮発性メモリデバイス及び制御方法 - Google Patents
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Abstract
Description
不揮発性メモリデバイスの一部のメモリ領域にエラーが検出された場合、このエラーが検出されたメモリ領域を使用不可とする設定が行われている。
第1の実施形態では、例えばエラーが検出されたメモリ領域であっても、当該エラーの検出されたメモリ領域の性能(例えば、機能又は使用するメモリ領域)を制限しつつ使用を維持する不揮発性メモリデバイス及び制御方法を説明する。
メモリシステム100は、メモリコントローラ110と不揮発性メモリデバイス120とを備える。なお、メモリシステム100は、ホストデバイス200を含むとしてもよい。
メモリコントローラ110は、不揮発性メモリデバイス120の動作に必要なコマンド等を不揮発性メモリデバイス120に出力する。メモリコントローラ110は、当該コマンドを不揮発性メモリデバイス120に出力することで不揮発性メモリデバイス120からのデータの読み出し(リード)、不揮発性メモリデバイス120へのデータの書き込み(書き込み動作は複数のループを含み、1つのループは、プログラム動作とプログラムベリファイ動作を含む)、又は、不揮発性メモリデバイス120のデータの消去等を行う。
ECC部113は、ホストデバイス200からデータを受信した場合、受信データにエラー訂正符号を付加する。そして、ECC部113は、エラー訂正符号を付したデータを、例えばメモリインタフェース116に供給する。また、ECC部113は、不揮発性メモリデバイス120から供給されたデータを、メモリインタフェース116を介して受信する。そして、ECC部113は、不揮発性メモリデバイス120からの受信データに対してエラー訂正符号を用いてエラー訂正を行う。そして、ECC部113は、ホストインタフェース111に、エラー訂正を行ったデータを供給する。
なお、ECC部113は、電子回路によって構成されてもよく、例えばプロセッサ114が誤り訂正プロフラムを実行することにより、ECC部113の機能を実現してもよい。
不揮発性メモリ115は、例えばプロセッサ114が動作するための動作プログラム等を格納する。
メモリインタフェース116には、データバスを介して不揮発性メモリデバイス120が接続されている。
カラムアドレスバッファ/カラムデコーダ123は、メモリコントローラ110から入出力バッファ121を介して入力されるカラムアドレス信号を一時的に格納する。そして、カラムアドレスバッファ/カラムデコーダ123は、カラムアドレス信号に従ってビット線BLの何れかを選択する選択信号をセンスアンプ126に出力する。
また、制御部122は、レジスタ122a,122b,122cを備えており、フラグデータ、及びフェイルビットカウンタ124によってカウントされた値に関係する値等、制御部122が演算するために必要な値を格納している。
また、制御部122は、プログラムが完了していないビット数と、設定された許容フェイルビット数とを比較して、プログラム動作がパスしたかフェイルであるかの判断を行う。また、制御部122は、内部にプログラムパルス印加回数をカウントするループカウンタを備えている。
第1のフラグ記憶部Ma2及び第2のフラグ記憶部Mb2は、メモリセルアレイ130のブロックB2に対応する。
第1のフラグ記憶部Ma3及び第2のフラグ記憶部Mb3以降もブロックB3以降との間で同様の関係を持つ。
第2のフラグ記憶部Mbに格納される第2のフラグ情報は、対応するブロックBに対して第2の使用制限を行うか否かを示す。
なお、ブロックBに対する使用制限とは、例えば、エラーの発生原因になるメモリセルトランジスタの使用を禁止、又は、エラーの発生原因になるメモリセルトランジスタで表現する値の一部の使用を禁止することにより、メモリセルアレイ130内の各ブロックBのメモリ容量が、通常使用時のメモリ容量よりも低くなる制御を意味する。第1の実施形態は、ブロックBに対して使用制限を行い、所定の信頼性が確保される範囲でブロックBの継続使用を図る。使用制限の第1の例としては、第1の実施形態、及び、後述の第4及び第5の実施形態のように、ブロックBに含まれる複数のメモリセルトランジスタのうちの一部のグループを使用可能とし、他のグループを使用不可とすることが挙げられる。使用制限の第2の例としては、後述の第2及び第3の実施形態のように、ブロックBに含まれる複数のメモリセルトランジスタの各々で表現する複数の値のうちの一部の値を使用可能とし、その他の値を使用不可とすることが挙げられる。
ロムヒューズブロックFBの複数の第1のフラグ情報及び複数の第2のフラグ情報は、例えば、メモリシステム100の出荷前の製品検査時に格納されてもよい。
なお、第1のフラグ記憶部Ma1〜Manと、第2のフラグ記憶部Mb1〜Mbnとは、制御部122の外に備えられてもよく、例えば、ロウデコーダ128、データラッチ部125等に含まれていてもよい。
以下においてメモリセルトランジスタMT1〜MT48を区別しない場合には、単にメモリセルトランジスタMTと称す。
ストリングユニットSU1〜SU4の各々の選択トランジスタST1のゲートは、それぞれ選択ゲート線SGD1〜SGD4に接続され、選択トランジスタST2のゲートは、それぞれ選択ゲート線SGS1〜SGS4に接続される。これに対して同一のブロックB1内にあるメモリセルトランジスタMT1〜MT48の制御ゲートはそれぞれワード線WL1〜WL48に共通接続される。なお、以下においてワード線WL1〜WL48を区別しない場合には、単にワード線WLと称す。
また、メモリセルアレイ130内でマトリクス状に配置されたNANDストリング131のうち、同一行にあるNANDストリング131の選択トランジスタST1の他端は、いずれかのビット線BL(BL1〜BLk、kは2以上の自然数)に共通接続される。すなわち、ビット線BLは、複数のブロックB間で、NANDストリング131を共通に接続する。また、選択トランジスタST2の電流経路の他端は、ソース線SLに共通に接続されている。ソース線SLは、例えば複数のブロックB間で、NANDストリング131を共通に接続する。
メモリセルトランジスタMTとなる領域に形成されたメモリホールの内壁には、ブロック絶縁膜24、電荷蓄積層(絶縁膜)23、及びゲート絶縁膜22b、半導体層20bが順次形成され、柱状構造が形成される。
半導体層20bは、メモリセルトランジスタMTの動作時にチャネルが形成される領域である。更に、半導体層20c上にはビット線層30が形成される。
具体的には、ブロックB1と第1及び第2のフラグ記憶部Ma1,Mb1とが対応付けられている。ブロックB2と第1及び第2のフラグ記憶部Ma2,Mb2とが対応付けられている。ブロックB3と第1及び第2のフラグ記憶部Ma3,Mb3とが対応付けられている。ブロックB4と第1及び第2のフラグ記憶部Ma4,Mb4とが対応付けられている。
また、第2のフラグ情報は、対応するブロックB内で積層されている複数のワード線W1〜W100のうち、上層側のワード線W51〜W100に対応するページP51〜P100を使用不可とするか否かを示す情報とする。
ブロックB2では、下層に形成されたワード線WL1〜WL50に対応するページP1〜P50は使用不可であるが、上層に形成されたワード線WL51〜WL100に対応するページP51〜P100は使用可能であるとする。この場合、ブロックB2の下層に対応する第1のフラグ記憶部Ma2に格納されている第1のフラグ情報は、使用不可「NG」を示し、ブロックB2の上層に対応する第2のフラグ記憶部Mb2に格納されている第2のフラグ情報は、使用可能「OK」を示す。
そして、制御部122は、指定された書き込み先のページPに対応するワード線WLが下層に属する場合、書き込み先のブロックBの下層に対応する第1のフラグ記憶部Maの第1のフラグ情報に応じて、データの書き込みを可能又は不可とし、書き込みが可能な場合に指定された書き込み先のページPに対するデータの書き込みを行い、書き込みが不可の場合に指定された書き込み先のページPに対するデータの書き込みを行わない。
第2のモードとは、第1のフラグ情報が使用不可「OK」を示し、第2のフラグ情報が使用可能「NG」を示す場合の書き込み及び読み出し動作を表す。
第1の実施形態では、第1のモードは、ブロックBの下層に属するワード線WLに対応するページPが使用不可であり、ブロックBの上層に属するワード線WLに対応するページPが使用可能なモードとする。
また、第2のモードは、ブロックBの下層に属するワード線WLに対応するページPが使用可能であり、ブロックBの上層に属するワード線WLに対応するページPが使用不可なモードとする。
選択したブロックB内の各ページPを通常使用可能な場合、制御部122は、ステップS603において、選択したブロックBに対応する第1のフラグ情報及び第2のフラグ情報を使用可能「OK」に設定する。その後、処理は、ステップS607へ移動する。
選択したブロックBを第1又は第2のモードで使用可能な場合、制御部122は、ステップS605において、選択したブロックBに対応する第1のフラグ情報及び第2のフラグ情報のうち、一方を使用可能「OK」に設定し、他方を使用不可「NG」に設定する。その後、処理は、ステップS607へ移動する。
設定が必要なすべてのブロックB1〜Bnを選択していない場合、処理はステップS601に戻る。
設定が必要なすべてのブロックを選択した場合、制御部122は、各ブロックB1〜Bnに関する第1及び第2のフラグ情報をロムヒューズブロックFBに格納する。
ステップS702において、制御部122は、認識した書き込み先のブロックBと指定された書き込み先のページPに対応する第1又は第2のフラグ記憶部Ma,Mbを参照し、参照の結果が使用可能を示すか否か判断する。
書き込み先のブロックBにおける指定された書き込み先のページPが使用可能な場合、ステップS703において、制御部122は、書き込み先のブロックBにおける指定された書き込み先のページPへデータを書き込む。
なお、制御部122は、指定された書き込み先のページPが使用不可の場合に、例えば、データの書き込みを実行することなく、例えば、書き込み先のブロックBにおける指定された書き込み先のページPが使用不可であることを入出力バッファ121経由でメモリコントローラ110へ返してもよい。あるいは、制御部122は、指定された書き込み先のページPが使用不可の場合に、例えば、使用可能なブロックとページとを選択し、選択した使用可能なブロックとページに対してデータを書き込み、選択した使用可能なブロックとページを指定する書き込み位置情報(例えばアドレス)を入出力バッファ121経由でメモリコントローラ110へ返してもよい。
ステップS802において、制御部122は、認識した読み出し先のブロックBと指定された読み出し先のページPに対応する第1又は第2のフラグ記憶部Ma,Mbを参照し、参照の結果が使用可能を示すか否か判断する。
読み出し先のブロックBにおける指定された読み出し先のページPが使用不可の場合、ステップS804において、制御部122は、例えば、読み出しに関するその後の処理(例えば内部動作)を実行せず、所定の値(例えば16進数で00)を、入出力バッファ121経由でメモリコントローラ110へ返す。
なお、制御部122は、指定された読み出し先のページPが使用不可の場合に、例えば、読み出し先のブロックBにおける指定された読み出し先のページPが使用不可であることを示す他の情報を、入出力バッファ121経由でメモリコントローラ110へ返してもよい。
第1の実施形態に対する比較例として、ブロックBが使用不可と判断されたページを含む場合に当該ブロックBの全体を使用不可と設定する場合を考える。この比較例においては、ブロックB内の一部のページが使用不可となると、ブロックB内の正常に動作する多数の使用可能なページまで使用が制限され、ユーザが使用可能なメモリ容量は小さくなる。
したがって、第1の実施形態に係る不揮発性メモリデバイス120で使用可能なメモリ容量は、比較例の場合のメモリ容量よりも大きくなる。このように、第1の実施形態では、不揮発性メモリデバイス120のデータ容量低下が抑制されるため、ユーザは不揮発性メモリデバイス120を効率的に使用することができる。
第2の実施形態では、上記の第1の実施形態の変形例を説明する。
第2の実施形態に係る不揮発性メモリデバイス120は、メモリセルトランジスタMTの使用可能なビットを、第1のフラグ情報及び第2のフラグ情報で指定する。
第2の実施形態においては、メモリセルアレイ130に含まれる各メモリセルトランジスタMTがTLC(Triple Level Cell)の場合を例として説明する。TLCでは、1つのメモリセルトランジスタMTで3ビットの情報を保存可能である。しかしながら、各メモリセルトランジスタMTは、例えば、1ビットの情報を保存可能なSLC(Single Level Cell)でもよく、2ビットの情報を保存可能なMLC(Multi Level Cell)でもよく、4ビット以上の情報を保存可能でもよい。
また、ブロックBの第2のフラグ記憶部Mbを、当該ブロックB内のMSBと対応付けている。
しかしながら、第1及び第2のフラグ記憶部Ma,MbとLSB、CSB、MSBとの対応付けは自由に変更可能であり、例えば、第1のフラグ記憶部Maを、CSB又はMSBと対応付けてもよく、第2のフラグ記憶部Mbを、LSB又はCSBと対応付けてもよい。
第2のフラグ記憶部Mbは、対応するブロックB内でMSBが使用可能な場合、使用可能「OK」を示す第2のフラグ情報を格納し、MSBが使用不可の場合、使用不可「NG」を示す第2のフラグ情報を格納する。
図9において、斜線の付されているLSB、CSB、MSBは、使用不可の状態とし、斜線の付されていないLSB、CSB、MSBは、使用可能な状態とする。
ブロックB2では、LSBが使用不可であり、CSB、MSBが使用可能とする。この場合、ブロックB2のLSBに対応する第1のフラグ記憶部Ma2に格納されている第1のフラグ情報は、使用不可「NG」を示し、ブロックB2のMSBに対応する第2のフラグ記憶部Mb2に格納されている第2のフラグ情報は、使用可能「OK」を示す。
また、制御部122は、書き込み先のブロックBに対応する第1及び第2のフラグ記憶部Ma,Mbの第1及び第2のフラグ情報を参照し、LSB、CSB、MSBのうち、使用可能なビットを認識する。
そして、制御部122は、使用可能なビットがある場合には、使用不可のビットを使用することなく、使用可能なビットを用いてデータを書き込む。制御部122は、使用可能なビットがない場合には、指定された書き込み先のページPに対する書き込みを不可とする。
そして、制御部122は、使用可能なビットがある場合には、使用不可のビットを使用することなく、使用可能なビットを用いてデータを読み出す。制御部122は、使用可能なビットがない場合には、指定された読み出し先のページPに対する読み出しを不可とする。
これにより、ブロックB内においてTLCのLSB、CSB、MSBのいずれかが使用不可となった場合であっても、ブロックB内の使用可能なビットを継続して使用することができる。
したがって、第2の実施形態に係る不揮発性メモリデバイス120で使用可能なメモリ容量は、ブロックB内の一部のビットに使用不可が検出された場合にこのブロックB全体を使用不可とする場合のメモリ容量と比べて、大きくなる。このように、第2の実施形態では、不揮発性メモリデバイス120のデータ容量低下が抑制されるため、ユーザは不揮発性メモリデバイス120を効率的に使用することができる。
第3の実施形態では、上記の第1の実施形態の変形例を説明する。
第3の実施形態に係る不揮発性メモリデバイス120は、メモリセルトランジスタMTに対して使用可能なしきい値電圧を、第1のフラグ情報及び第2のフラグ情報で指定する。
第3の実施形態において、メモリセルアレイ130に含まれる各メモリセルトランジスタMTは、例えば、3ビットの情報、具体的には値000〜111を保存可能とする。しかしながら、メモリセルトランジスタMTに保存可能な値は、適宜変更可能である。
メモリセルトランジスタMTからのデータの読み出しは、メモリセルトランジスタMTに印加される読み出し電圧を変化させながら、メモリセルトランジスタMTのしきい値電圧が、どの読み出し電圧の間にあるか検知することにより行われる。
また、ブロックBの第2のフラグ記憶部Mbを、上位のしきい値電圧に対応する値100〜111(グループGb)と対応付けている。
しかしながら、第1及び第2のフラグ記憶部Ma,Mbと値との対応付けは自由に変更可能であり、例えば、第1のフラグ記憶部Maを値000〜010と対応付け、第2のフラグ記憶部Mbを値011〜111と対応付けてもよい。
ブロックB1では、値000〜111の全てが使用可能であるとする。この場合、ブロックB1に対応する第1及び第2のフラグ記憶部Ma1,Mb1の各々に格納されている第1及び第2のフラグ情報は、使用可能「OK」を示す。
ブロックB2では、下位の値000〜011が使用不可であり、上位の値100〜111が使用可能とする。この場合、ブロックB2の第1のフラグ記憶部Ma2に格納されている第1のフラグ情報は、使用不可「NG」を示し、ブロックB2の第2のフラグ記憶部Mb2に格納されている第2のフラグ情報は、使用可能「OK」を示す。
また、制御部122は、書き込み先のブロックBに対応する第1及び第2のフラグ記憶部Ma,Mbの第1及び第2のフラグ情報を参照し、使用可能な値を認識する。
そして、制御部122は、使用不可の値を使用することなく、使用可能な値の範囲でデータを書き込む。
そして、制御部122は、使用不可の値を使用することなく、使用可能な値の範囲でデータを読み出す。
したがって、第3の実施形態に係る不揮発性メモリデバイス120で使用可能なメモリ容量は、ブロックB内の一部の読み出し電圧の使用不可が検出された場合にこのブロックB全体を使用不可とする場合のメモリ容量と比べて、大きくなる。このように、第3の実施形態では、不揮発性メモリデバイス120のデータ容量低下が抑制されるため、ユーザは不揮発性メモリデバイス120を効率的に使用することができる。
第4の実施形態では、上記の第1の実施形態の変形例を説明する。
第4の実施形態に係る不揮発性メモリデバイス120は、各ブロックBに属する各ページPを複数の部分に分けて、各ページの複数の部分が使用可能か否かを管理する。
第4の実施形態においては、各ブロックBにワード線WL1〜WL100が備えられている。各ワード線WL1〜WL100がページP1〜P100に相当する。ワード線WL1〜WL100の各々には、複数のメモリセルドランジスタMTが備えられている。
図11において、各ページPのうち、斜線の付されている部分は、使用不可の状態とし、斜線の付されていない部分は、使用可能な状態とする。
また、制御部122は、書き込み先のブロックBに対応する第1及び第2のフラグ記憶部Ma,Mbの第1及び第2のフラグ情報を参照し、指定された書き込み先のページPの第1及び第2の部分のうち使用可能な部分を認識する。
そして、制御部122は、指定された書き込み先のページPのうち、使用不可の部分を使用せず、使用可能な部分に対してデータを書き込む。
したがって、第4の実施形態に係る不揮発性メモリデバイス120で使用可能なメモリ容量は、ブロックBに属するページPの一部の使用不可が検出された場合にこのブロックB全体を使用不可とする場合と比べて、大きくなる。このように、第4の実施形態では、不揮発性メモリデバイス120のデータ容量低下が抑制されるため、ユーザは不揮発性メモリデバイス120を効率的に使用することができる。
第5の実施形態では、上記の第1の実施形態の変形例を説明する。
第5の実施形態に係る不揮発性メモリデバイス120は、各ブロックBに属する各ストリングユニットSUを複数のグループに分けて、各グループが使用可能か否かを管理する。
上記の第1の実施形態において説明したように、各ブロックBは、複数のストリングユニットSUを備える。図12では、ブロックB1〜B4の各々が、ストリングユニットSU1〜SU4を備えている例を示している。しかしながら、ブロックBの数、及び、1つのブロックBに備えられるストリングユニットSUの数は、適宜変更可能である。
ブロックB1では、ストリングユニットSU1,SU2を含むグループG1とストリングユニットSU3,SU4を含むグループG2との双方が使用可能であるとする。この場合、ブロックB1に対応する第1及び第2のフラグ記憶部Ma1,Mb1の各々に格納されている第1及び第2のフラグ情報は、使用可能「OK」を示す。
また、制御部122は、書き込み先のブロックB及びグループGに対応する第1又は第2のフラグ記憶部Ma,Mbの第1又は第2のフラグ情報を参照する。
そして、制御部122は、書き込み先のブロックBにおける書き込み先のグループGが使用可能な場合には、指定された書き込み先のページPに対してデータを書き込む。制御部122は、書き込み先のブロックBにおける書き込み先のグループGが使用不可な場合には、指定された書き込み先のページPに対するデータの書き込みを不可とする。
したがって、第5の実施形態に係る不揮発性メモリデバイス120で使用可能なメモリ容量は、ブロックBに属するストリングユニットの一部の使用不可が検出された場合にこのブロックB全体を使用不可とする場合のメモリ容量と比べて、大きくなる。このように、第5の実施形態では、不揮発性メモリデバイス120のデータ容量低下が抑制されるため、ユーザは不揮発性メモリデバイス120を効率的に使用することができる。
第6の実施形態では、上記の第1乃至第5の実施形態の変形例を説明する。
上記の第1乃至第5の実施形態では、ブロックBごとに第1及び第2のフラグ記憶部Ma,Mbを備えており、第1及び第2のフラグ記憶部Ma,Mbに格納されている第1及び第2のフラグ情報に基づいて、メモリセルアレイ130に対する書き込み及び読み出しの使用制限が切り替えられる。
また、第2のフラグ記憶部Mbは、温度センサで測定された温度が設定温度を超えた場合に、ブロックB内の第2のメモリ領域を使用不可とするか否かを示す第2のフラグ情報を格納してもよい。
また、制御部122は、第2のフラグ情報が使用不可を示し、かつ、温度センサで測定された温度が設定温度を超えた場合に、第2のメモリ領域に対する書き込み及び読み出しを不可とする。
これにより、ブロックBの一部の領域が高温に弱い場合であっても、高温に弱い領域の使用を不可としつつ、高温に弱くない領域の使用を継続することができる。また、高温に弱い領域であっても、測定された温度が低温の場合には使用を継続することができる。
また、第2のフラグ記憶部Mbは、対応するブロックB内の第2のメモリ領域に対して、所定の信頼性を確保する必要があるデータの書き込み及び読み出しを不可とするか否かを示す第2のフラグ情報を格納してもよい。
この場合、制御部122は、第1のフラグ情報が使用不可を示し、かつ、書き込みデータ又は読み出しデータに対して所定の信頼性を確保する必要がある場合に、第1のメモリ領域に対する書き込み及び読み出しを不可とする。
また、制御部122は、第2のフラグ情報が使用不可を示し、かつ、書き込みデータ又は読み出しデータに対して所定の信頼性を確保する必要がある場合に、第2のメモリ領域に対する書き込み及び読み出しを不可とする。
これにより、ブロックBの一部の領域の信頼性が低い場合であっても、この信頼性の低い領域を、信頼性を確保しなくてもよいデータの格納に継続して使用することができる。
上記の各実施形態においては、1つのブロックBを複数のメモリ領域、ビット、又は、ビット値等により区分けして使用可能又は使用不可を管理しているが、この区分けの境界は適宜変更可能である。
Claims (7)
- 複数の消去単位エリアを備え、前記複数の消去単位エリアの各々が複数の読み出し単位エリアを備える、メモリセルアレイと、
前記複数の消去単位エリアの各々に対応し、対応する前記消去単位エリアに対して第1の使用制限を行うか否かを示す第1の情報を格納する複数の第1の記憶部と、
前記複数の消去単位エリアの各々に対応し、対応する前記消去単位エリアに対して第2の使用制限を行うか否かを示す第2の情報を格納する複数の第2の記憶部と、
前記第1及び第2の情報に基づいて、前記メモリセルアレイに対して、前記第1の使用制限を実行するか否か、及び、前記第2の使用制限を実行するか否か、の切り替え制御を行う制御部と、
を具備する、不揮発性メモリデバイス。 - 前記メモリセルアレイは、3次元積層型フラッシュメモリであり、
前記複数の消去単位エリアは、複数のブロックであり、
前記複数の読み出し単位エリアは、複数のページであり、
前記第1の使用制限は、対応する前記ブロック内で積層されている複数のワード線のうち下層側のワード線を使用不可とすることであり、
前記第2の使用制限は、対応する前記ブロック内で積層されている前記複数のワード線のうち上層側のワード線を使用不可とすることであり、
前記制御部は、
外部のコントローラから指定された読み出し先のページが前記下層側のワード線に対応し、前記読み出し先のページの属する読み出し先のブロックに対応する前記第1の情報が前記第1の使用制限をすることを示す場合に、前記読み出し先のページに対する読み出しを不可とし、
前記読み出し先のページが前記上層側のワード線に対応し、前記読み出し先のブロックに対応する前記第2の情報が前記第2の使用制限をすることを示す場合に、前記読み出し先のページに対する読み出しを不可とする、
請求項1の不揮発性メモリデバイス。 - 前記メモリセルアレイは、フラッシュメモリであり、
前記複数の消去単位エリアは、複数のブロックであり、
前記複数の読み出し単位エリアは、複数のページであり、
前記第1の使用制限は、前記ブロック内の複数のメモリセルトランジスタで下位のビットを使用不可とすることであり、
前記第2の使用制限は、前記ブロック内の前記複数のメモリセルトランジスタで上位のビットを使用不可とすることであり、
前記制御部は、
外部のコントローラから指定された読み出し先のページの属する読み出し先のブロックに対応する前記第1の情報が前記第1の使用制限をすることを示す場合に、前記下位のビットを使用することなく前記読み出し先のページに対する読み出しを行い、
前記読み出し先のブロックに対応する前記第2の情報が前記第2の使用制限をすることを示す場合に、前記上位のビットを使用することなく前記読み出し先のページに対する読み出しを行う、
請求項1の不揮発性メモリデバイス。 - 前記メモリセルアレイは、フラッシュメモリであり、
前記複数の消去単位エリアは、複数のブロックであり、
前記複数の読み出し単位エリアは、複数のページであり、
前記第1の使用制限は、前記ブロック内の複数のメモリセルトランジスタに対して複数のビット値のうちの一部の値を使用不可とすることであり、
前記第2の使用制限は、前記ブロック内の前記複数のメモリセルトランジスタに対して前記複数のビット値のうちの他の値を使用不可とすることであり、
前記制御部は、
外部のコントローラから指定された読み出し先のページの属する読み出し先のブロックに対応する前記第1の情報が前記第1の使用制限をすることを示す場合に、前記一部の値を使用することなく前記読み出し先のページに対する読み出しを行い、
前記読み出し先のブロックに対応する前記第2の情報が前記第2の使用制限をすることを示す場合に、前記他の値を使用することなく前記読み出し先のページに対する読み出しを行う、
請求項1の不揮発性メモリデバイス。 - 前記メモリセルアレイは、フラッシュメモリであり、
前記複数の消去単位エリアは、複数のブロックであり、
前記複数の読み出し単位エリアは、複数のページであり、
前記第1の使用制限は、前記ブロック内の前記複数のページのうちの第1のグループを使用不可とすることであり、
前記第2の使用制限は、前記ブロック内の前記複数のページのうちの第2のグループを使用不可とすることであり、
前記制御部は、
外部のコントローラから指定された読み出し先のページの属する読み出し先のブロックに対応する前記第1の情報が前記第1の使用制限をすることを示し、かつ、前記読み出し先のページが前記第1のグループに属する場合に、前記読み出し先のページに対する読み出しを不可とし、
前記読み出し先のブロックに対応する前記第2の情報が前記第2の使用制限をすることを示し、かつ、前記読み出し先のページが前記第2のグループに属する場合に、前記読み出し先のページに対する読み出しを不可とする、
請求項1の不揮発性メモリデバイス。 - 前記メモリセルアレイは、3次元積層型フラッシュメモリであり、
前記複数の消去単位エリアは、複数のブロックであり、
前記複数の読み出し単位エリアは、複数のページであり、
前記複数のブロックの各々は、複数のメモリセルトランジスタが直列接続されたストリングを具備し、
前記メモリセルアレイは、前記ストリングの集合である複数のストリングユニットを具備し、
前記第1の使用制限は、前記ブロック内の前記複数のストリングユニットのうちの第1のグループを使用不可とすることであり、
前記第2の使用制限は、前記ブロック内で前記複数のストリングユニットのうちの第2のグループを使用不可とすることであり、
前記制御部は、
外部のコントローラから指定された読み出し先のページの属する読み出し先のブロックに対応する前記第1の情報が前記第1の使用制限をすることを示し、かつ、前記読み出し先のページが前記第1のグループに属する場合に、前記読み出し先のページに対する読み出しを不可とし、
前記読み出し先のブロックに対応する前記第2の情報が前記第2の使用制限をすることを示し、かつ、前記読み出し先のページが前記第2のグループに属する場合に、前記読み出し先のページに対する読み出しを不可とする、
請求項1の不揮発性メモリデバイス。 - 制御デバイスによりメモリセルアレイに対するアクセスを制御する方法において、
前記メモリセルアレイは、複数の消去単位エリアを備え、
前記複数の消去単位エリアの各々は、複数の読み出し単位エリアを備え、
前記制御デバイスは、
前記複数の消去単位エリアの各々に対応する複数の第1の記憶部へ、対応する前記消去単位エリアに第1の使用制限を行うか否かを示す第1の情報を格納することと、
前記複数の消去単位エリアの各々に対応する複数の第2の記憶部へ、対応する前記消去単位エリアに第2の使用制限を行うか否かを示す第2の情報を格納することと、
前記第1及び第2の情報に基づいて、前記メモリセルアレイに対して、前記第1の使用制限を実行するか否か、及び、前記第2の使用制限を実行するかいなか、の切り替え制御を行うことと、
を実行する、制御方法。
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