JP2019169206A - 不揮発性メモリデバイス及び制御方法 - Google Patents

Abstract

【課題】メモリセルアレイの使用不可となるメモリ領域を減らす。【解決手段】実施形態に係る不揮発性メモリデバイスは、メモリセルアレイと、複数の第１の記憶部と、複数の第２の記憶部と、制御部とを含む。メモリセルアレイは、複数の消去単位エリアを含む。複数の消去単位エリアの各々は、複数の読み出し単位エリアを含む。複数の第１の記憶部は、複数の消去単位エリアの各々に対応し、対応する消去単位エリアに対して第１の使用制限を行うか否かを示す第１の情報を格納する。複数の第２の記憶部は、複数の消去単位エリアの各々に対応し、対応する消去単位エリアに対して第２の使用制限を行うか否かを示す第２の情報を格納する。制御部は、第１及び第２の情報に基づいて、メモリセルアレイに対して、第１の使用制限を実行するか否か、及び、第２の使用制限を実行するか否か、の切り替え制御を行う。【選択図】 図１

Description

実施形態は、不揮発性メモリデバイス及び制御方法に関する。

近年、様々な電子機器のストレージデバイスとして、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリデバイスを備えるメモリシステムが広く利用されている。
不揮発性メモリデバイスの一部のメモリ領域にエラーが検出された場合、このエラーが検出されたメモリ領域を使用不可とする設定が行われている。

特開２０１６−６２６１９号公報 特許第５７３１６２２号公報 米国特許出願公開第２０１５／０１３４８９５号明細書 米国特許第７８３９６８４号明細書 米国特許第７４４１０６８号明細書

実施形態は、使用不可となるメモリ領域を減らすことが可能な不揮発性メモリデバイス及び制御方法を提供する。

実施形態に係る不揮発性メモリデバイスは、メモリセルアレイと、複数の第１の記憶部と、複数の第２の記憶部と、制御部とを含む。メモリセルアレイは、複数の消去単位エリアを含む。複数の消去単位エリアの各々は、複数の読み出し単位エリアを含む。複数の第１の記憶部は、複数の消去単位エリアの各々に対応し、対応する消去単位エリアに対して第１の使用制限を行うか否かを示す第１の情報を格納する。複数の第２の記憶部は、複数の消去単位エリアの各々に対応し、対応する消去単位エリアに対して第２の使用制限を行うか否かを示す第２の情報を格納する。制御部は、第１及び第２の情報に基づいて、メモリセルアレイに対して、第１の使用制限を実行するか否か、及び、第２の使用制限を実行するか否か、の切り替え制御を行う。

第１の実施形態に係るメモリシステムの構成の一例を示すブロック図。 メモリセルアレイの構成の一例を示すブロック図。 メモリセルアレイの構成の一例を示す回路図。 メモリセルアレイの構成の一例を示す断面図。 第１の実施形態に係るブロックと当該ブロックに対応する第１及び第２のフラグ記憶部との関係の例を示すブロック図。 第１の実施形態に係る複数のブロックに対する第１及び第２のフラグ情報の設定処理の一例を示すフローチャート。 第１の実施形態に係る制御部の書き込み処理の一例を示すフローチャート。 第１の実施形態に係る制御部の読み出し処理の一例を示すフローチャート。 第２の実施形態に係るブロックと第１及び第２のフラグ記憶部との関係の例を示すブロック図。 第３の実施形態に係るブロックと第１及び第２のフラグ記憶部との関係の例を示すブロック図。 第４の実施形態に係るブロックと第１及び第２のフラグ記憶部との関係の例を示すブロック図。 第５の実施形態に係るブロックと第１及び第２のフラグ記憶部との関係の例を示すブロック図。

以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す実施形態は、技術的思想を具体化するための装置及び方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

以下の実施形態では、不揮発性メモリデバイスを備えるメモリシステムを例として説明する。不揮発性メモリデバイスは、例えば、ＮＡＮＤ型フラッシュメモリ、特に、３次元積層型のＮＡＮＤ型フラッシュメモリでもよく、例えば、ＮＯＲ型フラッシュメモリ、ＭＲＡＭ（Magnetoresistive Random Access Memory：磁気抵抗メモリ）、ＰＲＡＭ（Phasechange Random Access Memory：相変化メモリ）、ＲｅＲＡＭ（Resistive Random Access Memory：抵抗変化型メモリ）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）等の他の不揮発性の半導体メモリでもよい。不揮発性メモリデバイスは、例えば、磁気メモリデバイス等でもよい。

（第１の実施形態）
第１の実施形態では、例えばエラーが検出されたメモリ領域であっても、当該エラーの検出されたメモリ領域の性能（例えば、機能又は使用するメモリ領域）を制限しつつ使用を維持する不揮発性メモリデバイス及び制御方法を説明する。

図１は、第１の実施形態に係るメモリシステム１００の構成の一例を示すブロック図である。
メモリシステム１００は、メモリコントローラ１１０と不揮発性メモリデバイス１２０とを備える。なお、メモリシステム１００は、ホストデバイス２００を含むとしてもよい。

メモリコントローラ１１０は、ホストインタフェース１１１、例えばＲＡＭ（Random Access Memory）等の揮発性メモリ１１２、ＥＣＣ（Error Correcting Code）部１１３、例えばＣＰＵ（Central processing unit)又はＭＰＵ（Microprocessor unit）等のプロセッサ１１４、例えばＲＯＭ（Read Only Memory）等の不揮発性メモリ１１５、及びメモリインタフェース１１６を含む。
メモリコントローラ１１０は、不揮発性メモリデバイス１２０の動作に必要なコマンド等を不揮発性メモリデバイス１２０に出力する。メモリコントローラ１１０は、当該コマンドを不揮発性メモリデバイス１２０に出力することで不揮発性メモリデバイス１２０からのデータの読み出し（リード）、不揮発性メモリデバイス１２０へのデータの書き込み（書き込み動作は複数のループを含み、１つのループは、プログラム動作とプログラムベリファイ動作を含む）、又は、不揮発性メモリデバイス１２０のデータの消去等を行う。

ホストインタフェース１１１は、例えばパーソナルコンピュータ又はサーバ等の情報処理装置であるホストデバイス２００と通信可能に接続されている。このホストインタフェース１１１を介して、ホストデバイス２００とメモリシステム１００との間でデータの送受信等が行われる。

揮発性メモリ１１２は、例えばプロセッサ１１４が動作するための動作プログラム等を格納する。
ＥＣＣ部１１３は、ホストデバイス２００からデータを受信した場合、受信データにエラー訂正符号を付加する。そして、ＥＣＣ部１１３は、エラー訂正符号を付したデータを、例えばメモリインタフェース１１６に供給する。また、ＥＣＣ部１１３は、不揮発性メモリデバイス１２０から供給されたデータを、メモリインタフェース１１６を介して受信する。そして、ＥＣＣ部１１３は、不揮発性メモリデバイス１２０からの受信データに対してエラー訂正符号を用いてエラー訂正を行う。そして、ＥＣＣ部１１３は、ホストインタフェース１１１に、エラー訂正を行ったデータを供給する。
なお、ＥＣＣ部１１３は、電子回路によって構成されてもよく、例えばプロセッサ１１４が誤り訂正プロフラムを実行することにより、ＥＣＣ部１１３の機能を実現してもよい。

プロセッサ１１４は、メモリシステム１００の全体の動作を制御する。より具体的には、プロセッサ１１４は、揮発性メモリ１１２及び不揮発性メモリ１１５に格納されたデータに基づいて不揮発性メモリデバイス１２０を制御する。なお、上述したように、ホストデバイス２００が、メモリシステム１００に含まれる場合においても、プロセッサ１１４がメモリシステム１００全体の動作を制御してもよい。
不揮発性メモリ１１５は、例えばプロセッサ１１４が動作するための動作プログラム等を格納する。
メモリインタフェース１１６には、データバスを介して不揮発性メモリデバイス１２０が接続されている。

不揮発性メモリデバイス１２０は、入出力バッファ１２１、制御部１２２、カラムアドレスバッファ／カラムデコーダ１２３、フェイルビットカウンタ１２４、データラッチ部１２５、センスアンプ１２６、ロウアドレスバッファ１２７、ロウデコーダ１２８、及びメモリセルアレイ１３０を備えている。不揮発性メモリデバイス１２０のこれらの構成要素は、電子回路により構築されてもよい。

メモリセルアレイ１３０は、複数の不揮発性のメモリセルトランジスタが、半導体基板に対して垂直方向に積層された３次元不揮発性半導体メモリである。メモリセルアレイ１３０がＮＡＮＤ型フラッシュメモリの場合、メモリセルアレイ１３０は、複数のブロックＢ１〜Ｂｎを含む。複数のブロックＢ１〜Ｂｎの各々は、複数のページを含む。メモリセルアレイ１３０に対するデータの消去はブロック単位で実行される。メモリセルアレイ１３０に対するデータの書き込み／読み出し（アクセス）は、ページ単位で実行される。なお、書き込み／読み出し、すなわちアクセスは、データの読み出し又は書き込み、あるいは、データの読み出し及び書き込みの双方を意味する。メモリセルアレイ１３０の詳細な構成については後述する。以下において、ブロックＢ１〜Ｂｎを区別しない場合には、ブロックＢと称する。

メモリセルアレイ１３０は、ロムヒューズブロックＦＢを備えるとしてもよい。なお、ロムヒューズブロックＦＢは、ブロック数ｎに応じて分割され、ブロックＢ１〜Ｂｎごとに備えられてもよい。ロムヒューズブロックＦＢは、ブロックＢ１〜Ｂｎごとに、複数のフラグ情報を保持している。フラグ情報は、メモリセルアレイ１３０に対するデータの書き込み及びメモリセルアレイ１３０に書き込まれているデータの読み出しに関する設定情報であり、２値の情報でもよく、多値の情報でもよい。

センスアンプ１２６は、データの読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータを、ＳＥＮノード（不図示）にてセンスする。またセンスアンプ１２６は、データの書き込み動作時には、センスアンプのＳＥＮノードにプログラムデータに応じたプログラム電圧をセットする。メモリセルアレイ１３０へのデータの読み出し及び書き込みは、複数のメモリセルトランジスタ単位（後述するページ単位）で行われる。センスアンプ１２６は、カラムアドレスバッファ／カラムデコーダ１２３から入力されるビット線選択信号を受信し、ビット線選択トランジスタ（不図示）を介してビット線の何れかを選択して駆動する。

なお、書き込み動作は、電荷を、メモリセルトランジスタの電荷蓄積層に注入してしきい値を上昇させるプログラム電圧印加動作（プログラム動作等とも呼ぶ）と、当該プログラム電圧印加動作の結果としてのしきい値分布の変化を確認するプログラムベリファイ動作とを含む。

データラッチ部１２５は、例えばＳＲＡＭ（Static ＲＡＭ）等で構成される第１のキャッシュ１２５ａ、第２のキャッシュ１２５ｂ、及び第３のキャッシュ１２５ｃを備える。第１のキャッシュ１２５ａ、第２のキャッシュ１２５ｂ、及び第３のキャッシュ１２５ｃは、それぞれ、メモリコントローラ１１０から供給されたデータや、センスアンプ１２６によって検知されたベリファイ結果等を格納する。また、第１のキャッシュ１２５ａ、第２のキャッシュ１２５ｂ、及び第３のキャッシュ１２５ｃは、それぞれ、１ページ分のデータを保持する。ページの定義に関しては後述する。

フェイルビットカウンタ１２４は、データラッチ部１２５に格納されているベリファイの結果からプログラムが完了していないビット数をカウントする。
カラムアドレスバッファ／カラムデコーダ１２３は、メモリコントローラ１１０から入出力バッファ１２１を介して入力されるカラムアドレス信号を一時的に格納する。そして、カラムアドレスバッファ／カラムデコーダ１２３は、カラムアドレス信号に従ってビット線ＢＬの何れかを選択する選択信号をセンスアンプ１２６に出力する。

ロウデコーダ１２８は、ロウアドレスバッファ１２７を介して入力されるロウアドレス信号をデコードし、メモリセルアレイのワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳを選択して駆動する。また、このロウデコーダ１２８は、メモリセルアレイ１３０のブロックＢを選択する部分とページを選択する部分を備える。

なお、第１の実施形態の不揮発性メモリデバイス１２０は、図示せぬ外部入出力端子Ｉ／Ｏを有し、この外部入出力端子Ｉ／Ｏを介して入出力バッファ１２１とメモリコントローラ１１０とのデータの授受が行われる。外部入出力端子Ｉ／Ｏを介して入力されるアドレス信号は、ロウアドレスバッファ１２７を介してロウデコーダ１２８及びカラムアドレスバッファ／カラムデコーダ１２３に出力される。

制御部１２２は、メモリコントローラ１１０を介して供給される各種外部制御信号（チップイネーブル信号ＣＥｎ、書き込みイネーブル信号ＷＥn、読み出しイネーブル信号ＲＥn、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ等）とコマンドＣＭＤに基づき、データのプログラム及び消去のシーケンス制御、及び読み出し動作を制御する。
また、制御部１２２は、レジスタ１２２ａ，１２２ｂ，１２２ｃを備えており、フラグデータ、及びフェイルビットカウンタ１２４によってカウントされた値に関係する値等、制御部１２２が演算するために必要な値を格納している。

レジスタ１２２ａは、規定値ＮＣＨＫ＿ＰＶ等を格納し、レジスタ１２２ｂは、規定値ＮＭＬ２Ｖ＿ＰＶ等を格納する。また、レジスタ１２２ｃは、サンプルストリング、若しくは下位ページからリードした情報（例えば８ビット情報）等を格納する。

そして、制御部１２２は、レジスタ１２２ｃに格納されたフラグデータに基づいて、プログラム動作時に用いる初期プログラム電圧を決定する。
また、制御部１２２は、プログラムが完了していないビット数と、設定された許容フェイルビット数とを比較して、プログラム動作がパスしたかフェイルであるかの判断を行う。また、制御部１２２は、内部にプログラムパルス印加回数をカウントするループカウンタを備えている。

第１の実施形態において、制御部１２２は、さらに、ブロックＢ１〜Ｂｎの各々に対応する第１のフラグ記憶部Ｍａ１〜Ｍａｎと、ブロックＢ１〜Ｂｎの各々に対応する第２のフラグ記憶部Ｍｂ１〜Ｍｂｎとを、さらに備える。図１では、簡略化のため、ブロックＢ１に対応する第１のフラグ記憶部Ｍａ１及び第２のフラグ記憶部Ｍｂ１と、ブロックＢｎに対応する第１のフラグ記憶部Ｍａｎ及び第２のフラグ記憶部Ｍｂｎとのみが記載されている。以下において、第１のフラグ記憶部Ｍａ１〜Ｍａｎを区別しない場合には、第１のフラグ記憶部Ｍａと称する。第２のフラグ記憶部Ｍｂ１〜Ｍｂｎを区別しない場合には、第２のフラグ記憶部Ｍｂと称する。

第１の実施形態においては、１つのブロックＢに対して第１及び第２の２つのフラグ記憶部Ｍａ，Ｍｂが割り当てられている場合を例として説明するが、１つのブロックＢに対して３以上のフラグ記憶部が割り当てられてもよい。第１のフラグ記憶部Ｍａ１〜Ｍａｎ、及び第２のフラグ記憶部Ｍｂ１〜Ｍｂｎは、例えば、ラッチ回路としてもよい。

第１のフラグ記憶部Ｍａ１及び第２のフラグ記憶部Ｍｂ１は、メモリセルアレイ１３０のブロックＢ１に対応する。
第１のフラグ記憶部Ｍａ２及び第２のフラグ記憶部Ｍｂ２は、メモリセルアレイ１３０のブロックＢ２に対応する。
第１のフラグ記憶部Ｍａ３及び第２のフラグ記憶部Ｍｂ３以降もブロックＢ３以降との間で同様の関係を持つ。

第１のフラグ記憶部Ｍａに格納される第１のフラグ情報は、対応するブロックＢに対して第１の使用制限を行うか否かを示す。
第２のフラグ記憶部Ｍｂに格納される第２のフラグ情報は、対応するブロックＢに対して第２の使用制限を行うか否かを示す。
なお、ブロックＢに対する使用制限とは、例えば、エラーの発生原因になるメモリセルトランジスタの使用を禁止、又は、エラーの発生原因になるメモリセルトランジスタで表現する値の一部の使用を禁止することにより、メモリセルアレイ１３０内の各ブロックＢのメモリ容量が、通常使用時のメモリ容量よりも低くなる制御を意味する。第１の実施形態は、ブロックＢに対して使用制限を行い、所定の信頼性が確保される範囲でブロックＢの継続使用を図る。使用制限の第１の例としては、第１の実施形態、及び、後述の第４及び第５の実施形態のように、ブロックＢに含まれる複数のメモリセルトランジスタのうちの一部のグループを使用可能とし、他のグループを使用不可とすることが挙げられる。使用制限の第２の例としては、後述の第２及び第３の実施形態のように、ブロックＢに含まれる複数のメモリセルトランジスタの各々で表現する複数の値のうちの一部の値を使用可能とし、その他の値を使用不可とすることが挙げられる。

第１のフラグ記憶部Ｍａ１〜Ｍａｎの各々に格納される第１のフラグ情報、及び、第２のフラグ記憶部Ｍｂ１〜Ｍｂｎの各々に格納される第２のフラグ情報は、例えば、メモリセルアレイ１３０のロムヒューズブロックＦＢに格納されている。
ロムヒューズブロックＦＢの複数の第１のフラグ情報及び複数の第２のフラグ情報は、例えば、メモリシステム１００の出荷前の製品検査時に格納されてもよい。

制御部１２２は、メモリシステム１００の起動時に、ロムヒューズブロックＦＢから読み出した複数の第１のフラグ情報の各々を、対応する第１のフラグ記憶部Ｍａ１〜Ｍａｎに格納する。同様に、制御部１２２は、メモリシステム１００の起動時に、ロムヒューズブロックＦＢから読み出した複数の第２のフラグ情報の各々を、対応する第２のフラグ記憶部Ｍｂ１〜Ｍｂｎに格納する。

そして、制御部１２２は、メモリコントローラ１１０から指定された書き込み又は読み出し先のページに対して書き込み又は読み出しを行う際に、指定された書き込み又は読み出し先のページの属する書き込み又は読み出し先のブロックＢに対応する第１及び第２のフラグ記憶部Ｍａ，Ｍｂを参照し、参照した第１及び第２のフラグ情報の状態（ステータス）に応じて、指定された書き込み又は読み出し先のページに対する使用制限（例えば、上記第１の使用制限を実行するか否か、及び、上記第２の使用制限を実行するか否か）を切り替える制御を行う。
なお、第１のフラグ記憶部Ｍａ１〜Ｍａｎと、第２のフラグ記憶部Ｍｂ１〜Ｍｂｎとは、制御部１２２の外に備えられてもよく、例えば、ロウデコーダ１２８、データラッチ部１２５等に含まれていてもよい。

次に、図２乃至図４を用いて、第１の実施形態に係るメモリセルアレイ１３０の構成の詳細について説明する。

図２に示すメモリセルアレイ１３０は、複数の不揮発性メモリセルトランジスタを備えており、それぞれがワード線及びビット線に関連付けられている。また、メモリセルアレイ１３０は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢ１〜Ｂｎを備えている。

ブロックＢ１〜Ｂｎの各々は、メモリセルトランジスタが直列接続されたＮＡＮＤストリング１３１を備えている。また、メモリセルアレイ１３０は、ＮＡＮＤストリング１３１の集合である複数のストリングユニットＳＵ１〜ＳＵｍを備えている。以下においてストリングユニットＳＵ１〜ＳＵｍを区別しない場合には、ストリングユニットＳＵと称す。メモリセルアレイ１３０内のブロック数ｎ、及び、１ブロックＢ内のストリングユニット数ｍは任意である。

ブロックＢ１においては、図３に示すようなカラムの構成が、紙面垂直方向に複数設けられている。第１の実施形態では、ブロックＢは、例えばｍ個のストリングユニットＳＵ１〜ＳＵｍを含む。また各々のストリングユニットＳＵ１〜ＳＵｍは、図３の紙面垂直方向に複数のＮＡＮＤストリング１３１を含む。

ＮＡＮＤストリング１３１の各々は、例えば４８個のメモリセルトランジスタＭＴ１〜ＭＴ４８と、選択トランジスタＳＴ１，ＳＴ２とを含む。メモリセルトランジスタＭＴ１〜ＭＴ４８の各々は、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴ１〜ＭＴ４８の個数は４８個に限られず、８個、１６個、３２個、６４個、１２８個等でもよく、その数は限定されない。
以下においてメモリセルトランジスタＭＴ１〜ＭＴ４８を区別しない場合には、単にメモリセルトランジスタＭＴと称す。

複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１，ＳＴ２間に、直列接続されるように配置される。
ストリングユニットＳＵ１〜ＳＵ４の各々の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ１〜ＳＧＤ４に接続され、選択トランジスタＳＴ２のゲートは、それぞれ選択ゲート線ＳＧＳ１〜ＳＧＳ４に接続される。これに対して同一のブロックＢ１内にあるメモリセルトランジスタＭＴ１〜ＭＴ４８の制御ゲートはそれぞれワード線ＷＬ１〜ＷＬ４８に共通接続される。なお、以下においてワード線ＷＬ１〜ＷＬ４８を区別しない場合には、単にワード線ＷＬと称す。

ワード線ＷＬ１〜ＷＬ４８は同一ブロックＢ１内の複数のストリングユニットＳＵ１〜ＳＵ４間で共通に接続されているのに対し、選択ゲート線ＳＧＤ，ＳＧＳは、同一ブロックＢ１内であってもストリングユニットＳＵ１〜ＳＵ４毎に独立している。
また、メモリセルアレイ１３０内でマトリクス状に配置されたＮＡＮＤストリング１３１のうち、同一行にあるＮＡＮＤストリング１３１の選択トランジスタＳＴ１の他端は、いずれかのビット線ＢＬ（ＢＬ１〜ＢＬｋ、ｋは２以上の自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢ間で、ＮＡＮＤストリング１３１を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロックＢ間で、ＮＡＮＤストリング１３１を共通に接続する。

前述の通り、同一のブロックＢ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータのリード及びプログラムは、いずれかのブロックＢのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。このように一括して書み込まれる単位を「ページ」と呼ぶ。

続いて、メモリセルアレイ１３０の断面構造の一例について、図４を用いて簡単に説明する。図４に示す構造が、図４を記載した紙面の奥行き方向（Ｄ２方向）に複数配列され、且つそれらがワード線ＷＬ、選択ゲート線ＳＧＤ，ＳＧＳを共有して、１つのストリングユニットＳＵが形成される。

図示しない半導体基板上方に、ソース線（ＳＬ）１０が形成される。そして、図４に示すように、ソース線（ＳＬ）１０の上方には、選択ゲート線ＳＧＳとして機能する導電膜２１ａが形成される。また、導電膜（例えば多結晶シリコン膜）２１ａ上には、ワード線ＷＬとして機能する複数の導電膜（例えば多結晶シリコン膜）２５が形成される。更に導電膜２５上方には、選択ゲート線ＳＧＤとして機能する導電膜（例えば多結晶シリコン膜）２１ｂが形成される。そして、各導電膜２１ａ，２１ｂ，２５を、それぞれＤ３方向において電気的に分離するように、電極間絶縁膜が各導電膜２１ａ，２１ｂ，２５間に形成されている。より具体的には、導電膜２５と電極間絶縁膜はＤ３方向において交互に積層されている。

そして、上記導電膜２１ａ，２１ｂ，２５及び電極間絶縁膜に、半導体基板表面に対して垂直方向（Ｄ３方向：Ｄ２方向に直交する方向）に延伸するメモリホールが形成される。本明細書では、Ｄ１方向（Ｄ２方向、及びＤ３方向に直交する方向）、及びＤ２方向に平行な平面におけるメモリホールの直径をＭＨ径と称す。第１の実施形態においては、導電膜２１ａ，２１ｂ，２５及び電極間絶縁膜等の多層膜にメモリホールを形成する。この場合、多層膜における上層領域は、下層領域よりも多くエッチングされる。このため、上層領域のメモリホールのＭＨ径は、下層領域のメモリホールのＭＨ径よりも大きい。このＭＨ径の差は、メモリホールのエッチング距離（Ｄ３方向）が長くなればなるほど、顕著となることがある。

この選択トランジスタＳＴ２となる領域に形成されたメモリホールの内壁には、ゲート絶縁膜２２ａ、及び半導体層２０ａが順次形成され、柱状構造が形成される。
メモリセルトランジスタＭＴとなる領域に形成されたメモリホールの内壁には、ブロック絶縁膜２４、電荷蓄積層（絶縁膜）２３、及びゲート絶縁膜２２ｂ、半導体層２０ｂが順次形成され、柱状構造が形成される。

選択トランジスタＳＴ１となる領域に形成されたメモリホールの内壁には、ゲート絶縁膜２２ｃ、及び半導体層２０ｃが順次形成され、柱状構造が形成される。
半導体層２０ｂは、メモリセルトランジスタＭＴの動作時にチャネルが形成される領域である。更に、半導体層２０ｃ上にはビット線層３０が形成される。

図５は、第１の実施形態に係るブロックＢと第１及び第２のフラグ記憶部Ｍａ，Ｍｂとの関係の例を示すブロック図である。
具体的には、ブロックＢ１と第１及び第２のフラグ記憶部Ｍａ１，Ｍｂ１とが対応付けられている。ブロックＢ２と第１及び第２のフラグ記憶部Ｍａ２，Ｍｂ２とが対応付けられている。ブロックＢ３と第１及び第２のフラグ記憶部Ｍａ３，Ｍｂ３とが対応付けられている。ブロックＢ４と第１及び第２のフラグ記憶部Ｍａ４，Ｍｂ４とが対応付けられている。

ブロックＢ１〜Ｂ４の各々は、複数のワード線ＷＬ１〜ＷＬ１００を備える。しかしながら、各ブロックＢ１〜Ｂ４が備えるワード線ＷＬの本数は、２以上であればよい。各ワード線ＷＬ１〜ＷＬ１００は、ページＰ１〜Ｐ１００に相当する。以下においてページＰ１〜Ｐ１００を区別しない場合には、ページＰと称す。

図５では、第１のフラグ情報は、対応するブロックＢ内で積層されている複数のワード線Ｗ１〜Ｗ１００のうち、下層側のワード線Ｗ１〜Ｗ５０に対応するページＰ１〜Ｐ５０を使用不可とするか否かを示す情報とする。
また、第２のフラグ情報は、対応するブロックＢ内で積層されている複数のワード線Ｗ１〜Ｗ１００のうち、上層側のワード線Ｗ５１〜Ｗ１００に対応するページＰ５１〜Ｐ１００を使用不可とするか否かを示す情報とする。

図５において、斜線の付されているワード線ＷＬに対応するページＰは、使用不可の状態であるとし、斜線の付されていないワード線ＷＬに対応するページＰは、使用可能な状態であるとする。

ブロックＢ１では、全てのページＰ１〜Ｐ１００が使用可能であるとする。この場合、ブロックＢ１に対応する第１及び第２のフラグ記憶部Ｍａ１，Ｍｂ１の各々に格納されている第１及び第２のフラグ情報は、使用可能「ＯＫ」を示す。
ブロックＢ２では、下層に形成されたワード線ＷＬ１〜ＷＬ５０に対応するページＰ１〜Ｐ５０は使用不可であるが、上層に形成されたワード線ＷＬ５１〜ＷＬ１００に対応するページＰ５１〜Ｐ１００は使用可能であるとする。この場合、ブロックＢ２の下層に対応する第１のフラグ記憶部Ｍａ２に格納されている第１のフラグ情報は、使用不可「ＮＧ」を示し、ブロックＢ２の上層に対応する第２のフラグ記憶部Ｍｂ２に格納されている第２のフラグ情報は、使用可能「ＯＫ」を示す。

ブロックＢ３では、下層に形成されたワード線ＷＬ１〜ＷＬ５０に対応するページＰ１〜Ｐ５０は使用可能であるが、上層に形成されたワード線ＷＬ５１〜ＷＬ１００に対応するページＰ５１〜Ｐ１００は使用不可であるとする。この場合、ブロックＢ３の下層に対応する第１のフラグ記憶部Ｍａ３に格納されている第１のフラグ情報は、使用可能「ＯＫ」を示し、ブロックＢ３の上層に対応する第２のフラグ記憶部Ｍｂ３に格納されている第２のフラグ情報は、使用不可「ＮＧ」を示す。

ブロックＢ４では、下層に形成されたワード線ＷＬ１〜ＷＬ５０に対応するページＰ１〜Ｐ５０は使用不可であり、上層に形成されたワード線ＷＬ５１〜ＷＬ１００に対応するページＰ５１〜Ｐ１００も使用不可であるとする。この場合、ブロックＢ４の下層に対応する第１のフラグ記憶部Ｍａ４の第１のフラグ情報とブロックＢ４の上層に対応する第２のフラグ記憶部Ｍｂ４の第２のフラグ情報の双方とも、使用不可「ＮＧ」を示す。

制御部１２２は、データ書き込みを行う場合、メモリコントローラ１１０から指定された書き込み先のページＰ、及び、指定された書き込み先のページＰの属する書き込み先のブロックＢを認識し、指定された書き込み先のページＰに対応するワード線ＷＬが下層又は上層のいずれのグループに属するか判断する。
そして、制御部１２２は、指定された書き込み先のページＰに対応するワード線ＷＬが下層に属する場合、書き込み先のブロックＢの下層に対応する第１のフラグ記憶部Ｍａの第１のフラグ情報に応じて、データの書き込みを可能又は不可とし、書き込みが可能な場合に指定された書き込み先のページＰに対するデータの書き込みを行い、書き込みが不可の場合に指定された書き込み先のページＰに対するデータの書き込みを行わない。

一方、制御部１２２は、指定された書き込み先のページＰに対応するワード線ＷＬが上層に属する場合、書き込み先のブロックＢの上層に対応する第２のフラグ記憶部Ｍｂの第２のフラグ情報に応じて、データの書き込みを可能又は不可とし、書き込みが可能な場合に指定された書き込み先のページＰに対するデータの書き込みを行い、書き込みが不可の場合に指定された書き込み先のページＰに対するデータの書き込みを行わない。

データ読み出しを行う場合も、上記のデータ書き込みを行う場合と同様である。具体的には、制御部１２２は、データ読み出しを行う場合、メモリコントローラ１１０から指定された読み出し先のページＰ、及び、指定された読み出し先のページＰの属する読み出し先のブロックＢを認識し、指定された読み出し先のページＰに対応するワード線ＷＬが下層又は上層のいずれに属するか判断する。そして、制御部１２２は、指定された読み出し先のページＰに対応するワード線ＷＬが下層に属する場合、読み出し先のブロックＢの下層に対応する第１のフラグ記憶部Ｍａの第１のフラグ情報に応じて、データの読み出しを可能又は不可とし、読み出しが可能な場合に指定された読み出し先のページＰに対するデータの読み出しを行い、読み出しが不可の場合に指定された読み出し先のページＰに対するデータの読み出しを行わない。一方、制御部１２２は、指定された読み出し先のページＰに対応するワード線ＷＬが上層に属する場合、読み出し先のブロックＢの上層に対応する第２のフラグ記憶部Ｍｂの第２のフラグ情報に応じて、データの読み出しを可能又は不可とし、読み出しが可能な場合に指定された読み出し先のページＰに対するデータの読み出しを行い、読み出しが不可の場合に指定された読み出し先のページＰに対するデータの読み出しを行わない。

図６は、第１の実施形態に係る複数のブロックＢに対する第１及び第２のフラグ情報の設定処理の一例を示すフローチャートである。

以下の説明において、第１のモードとは、第１のフラグ情報が使用不可「ＮＧ」を示し、第２のフラグ情報が使用可能「ＯＫ」を示す場合の書き込み及び読み出し動作を表す。
第２のモードとは、第１のフラグ情報が使用不可「ＯＫ」を示し、第２のフラグ情報が使用可能「ＮＧ」を示す場合の書き込み及び読み出し動作を表す。
第１の実施形態では、第１のモードは、ブロックＢの下層に属するワード線ＷＬに対応するページＰが使用不可であり、ブロックＢの上層に属するワード線ＷＬに対応するページＰが使用可能なモードとする。
また、第２のモードは、ブロックＢの下層に属するワード線ＷＬに対応するページＰが使用可能であり、ブロックＢの上層に属するワード線ＷＬに対応するページＰが使用不可なモードとする。

ステップＳ６０１において、制御部１２２は、メモリセルアレイ１３０のブロックＢ１〜Ｂｎのうち、第１のフラグ情報と第２のフラグ情報とを設定する対象のブロックＢを選択する。

ステップＳ６０２において、制御部１２２は、例えば、サンプルデータの書き込みと読み出しとを試行する等によって、選択したブロックＢ内の各ページＰに関して通常使用可能か否か判断する。
選択したブロックＢ内の各ページＰを通常使用可能な場合、制御部１２２は、ステップＳ６０３において、選択したブロックＢに対応する第１のフラグ情報及び第２のフラグ情報を使用可能「ＯＫ」に設定する。その後、処理は、ステップＳ６０７へ移動する。

選択したブロックＢ内の各ページＰを通常使用可能ではない場合、制御部１２２は、ステップＳ６０４において、選択したブロックＢを第１又は第２のモードで使用可能か否か判断する。
選択したブロックＢを第１又は第２のモードで使用可能な場合、制御部１２２は、ステップＳ６０５において、選択したブロックＢに対応する第１のフラグ情報及び第２のフラグ情報のうち、一方を使用可能「ＯＫ」に設定し、他方を使用不可「ＮＧ」に設定する。その後、処理は、ステップＳ６０７へ移動する。

選択したブロックＢを第１と第２のモードのいずれでも使用可能ではない場合、制御部１２２は、ステップＳ６０６において、選択したブロックＢに対応する第１のフラグ情報及び第２のフラグ情報の双方を使用不可「ＮＧ」に設定する。その後、処理は、ステップＳ６０７へ移動する。

ステップＳ６０７において、制御部１２２は、設定が必要なすべてのブロックＢ１〜Ｂｎを選択したか否か判断する。
設定が必要なすべてのブロックＢ１〜Ｂｎを選択していない場合、処理はステップＳ６０１に戻る。
設定が必要なすべてのブロックを選択した場合、制御部１２２は、各ブロックＢ１〜Ｂｎに関する第１及び第２のフラグ情報をロムヒューズブロックＦＢに格納する。

なお、この図６では、各ブロックＢ１〜Ｂｎに関する第１及び第２のフラグ情報の設定が終わった後にまとめて各ブロックＢ１〜Ｂｎに関する第１及び第２のフラグ情報がロムヒューズブロックＦＢに格納されているが、ブロックＢ１〜Ｂｎの各々に対して第１及び第２のフラグ情報が設定されるたびに、この設定された第１及び第２のフラグ情報がロムヒューズブロックＦＢに逐次格納されてもよい。

図７は、第１の実施形態に係る制御部１２２の書き込み処理の一例を示すフローチャートである。この図７に例示する書き込み処理と同様の処理が、ブロックＢに対する消去処理として実行されてもよい。

ステップＳ７０１において、制御部１２２は、メモリコントローラ１１０から指定された書き込み先のページＰ、及び、指定された書き込み先のページＰの属する書き込み先のブロックＢを認識する。
ステップＳ７０２において、制御部１２２は、認識した書き込み先のブロックＢと指定された書き込み先のページＰに対応する第１又は第２のフラグ記憶部Ｍａ，Ｍｂを参照し、参照の結果が使用可能を示すか否か判断する。
書き込み先のブロックＢにおける指定された書き込み先のページＰが使用可能な場合、ステップＳ７０３において、制御部１２２は、書き込み先のブロックＢにおける指定された書き込み先のページＰへデータを書き込む。

書き込み先のブロックＢにおける指定された書き込み先のページＰが使用不可の場合、制御部１２２は、例えば、書き込みに関するその後の処理（例えば内部動作）を実行しない。例えば、この後に、制御部１２２がステータスリードを実行すると、制御部１２２は、パス／フェイルに対応する記憶部（例えばビット）に設定されているフェイルを示す値（例えば１）を、入出力バッファ１２１経由でメモリコントローラ１１０に返す。
なお、制御部１２２は、指定された書き込み先のページＰが使用不可の場合に、例えば、データの書き込みを実行することなく、例えば、書き込み先のブロックＢにおける指定された書き込み先のページＰが使用不可であることを入出力バッファ１２１経由でメモリコントローラ１１０へ返してもよい。あるいは、制御部１２２は、指定された書き込み先のページＰが使用不可の場合に、例えば、使用可能なブロックとページとを選択し、選択した使用可能なブロックとページに対してデータを書き込み、選択した使用可能なブロックとページを指定する書き込み位置情報（例えばアドレス）を入出力バッファ１２１経由でメモリコントローラ１１０へ返してもよい。

図８は、第１の実施形態に係る制御部１２２の読み出し処理の一例を示すフローチャートである。

ステップＳ８０１において、制御部１２２は、メモリコントローラ１１０から指定された読み出し先のページＰ、及び、指定された読み出し先ページの属する読み出し先のブロックＢを認識する。
ステップＳ８０２において、制御部１２２は、認識した読み出し先のブロックＢと指定された読み出し先のページＰに対応する第１又は第２のフラグ記憶部Ｍａ，Ｍｂを参照し、参照の結果が使用可能を示すか否か判断する。

読み出し先のブロックＢにおける指定された読み出し先のページＰが使用可能な場合、ステップＳ８０３において、制御部１２２は、読み出し先のブロックＢにおける指定された読み出し先のページＰからデータを読み出し、読み出したデータを入出力バッファ１２１経由でメモリコントローラ１１０へ返す。
読み出し先のブロックＢにおける指定された読み出し先のページＰが使用不可の場合、ステップＳ８０４において、制御部１２２は、例えば、読み出しに関するその後の処理（例えば内部動作）を実行せず、所定の値（例えば１６進数で００）を、入出力バッファ１２１経由でメモリコントローラ１１０へ返す。
なお、制御部１２２は、指定された読み出し先のページＰが使用不可の場合に、例えば、読み出し先のブロックＢにおける指定された読み出し先のページＰが使用不可であることを示す他の情報を、入出力バッファ１２１経由でメモリコントローラ１１０へ返してもよい。

以上説明した第１の実施形態の効果について説明する。
第１の実施形態に対する比較例として、ブロックＢが使用不可と判断されたページを含む場合に当該ブロックＢの全体を使用不可と設定する場合を考える。この比較例においては、ブロックＢ内の一部のページが使用不可となると、ブロックＢ内の正常に動作する多数の使用可能なページまで使用が制限され、ユーザが使用可能なメモリ容量は小さくなる。

これに対して、第１の実施形態においては、各ブロックＢに属するページＰに関して使用可能か否かを格納するフラグ記憶部の数を増設することで、ブロックＢのサイズよりも細かい複数の単位（例えばワード線ＷＬのグループ単位又はページのグループ単位）で、使用可能か、又は、使用不可かを管理することができる。

より具体的には、第１の実施形態においては、ブロックＢを下層のワード線ＷＬ１〜ＷＬ５０と上層のワード線ＷＬ５１〜ＷＬ１００に分けて管理する。各ワード線ＷＬ１〜ＷＬ１００は、ページＰ１〜Ｐ１００に対応する。第１のフラグ記憶部Ｍａ及び第２のフラグ記憶部Ｍｂがそれぞれ下層のワード線ＷＬ１〜ＷＬ５０及び上層のワード線ＷＬ５１〜ＷＬ１００に対応する。下層のワード線ＷＬ１〜ＷＬ５０のいずれかが使用不可の場合には第１のフラグ記憶部Ｍａの第１のフラグ情報を使用不可とする。上層のワード線ＷＬ５１〜ＷＬ１００のいずれかが使用不可の場合には第２のフラグ記憶部Ｍｂの第２のフラグ情報を使用不可とする。ブロックＢのワード線ＷＬ１〜ＷＬｎの全層に影響するエラーが発生し、ブロックＢ全体を使用不可とする場合には、第１のフラグ記憶部Ｍａの第１のフラグ情報を使用不可とするとともに、第２のフラグ記憶部Ｍｂの第２のフラグ情報を使用不可とする。制御部１２２は、例えば、アクセスするワード線アドレスに応じて参照先のフラグ記憶部を切り替え、メモリコントローラ１１０から指定されたアクセス先のブロックＢにおけるワード線ＷＬの使用を管理する。

このような制御を行う第１の実施形態においては、メモリセルアレイ１３０のブロックＢ内の一部のページに使用不可が検出されても、ブロックＢ内の使用可能なページを継続して使用可能とすることができる。
したがって、第１の実施形態に係る不揮発性メモリデバイス１２０で使用可能なメモリ容量は、比較例の場合のメモリ容量よりも大きくなる。このように、第１の実施形態では、不揮発性メモリデバイス１２０のデータ容量低下が抑制されるため、ユーザは不揮発性メモリデバイス１２０を効率的に使用することができる。

（第２の実施形態）
第２の実施形態では、上記の第１の実施形態の変形例を説明する。
第２の実施形態に係る不揮発性メモリデバイス１２０は、メモリセルトランジスタＭＴの使用可能なビットを、第１のフラグ情報及び第２のフラグ情報で指定する。

図９は、第２の実施形態に係るブロックＢと第１及び第２のフラグ記憶部Ｍａ，Ｍｂとの関係の例を示すブロック図である。
第２の実施形態においては、メモリセルアレイ１３０に含まれる各メモリセルトランジスタＭＴがＴＬＣ（Triple Level Cell）の場合を例として説明する。ＴＬＣでは、１つのメモリセルトランジスタＭＴで３ビットの情報を保存可能である。しかしながら、各メモリセルトランジスタＭＴは、例えば、１ビットの情報を保存可能なＳＬＣ（Single Level Cell）でもよく、２ビットの情報を保存可能なＭＬＣ（Multi Level Cell）でもよく、４ビット以上の情報を保存可能でもよい。

ＴＬＣの３ビットのうち、最下位ビットがＬＳＢ（Least Significant Bit）であり、中位ビットがＣＳＢ（Center Significant Bit）であり、最上位ビットがＭＳＢ（Most Significant Bit）である。

第２の実施形態においては、ブロックＢの第１のフラグ記憶部Ｍａを、当該ブロックＢ内のＬＳＢと対応付けている。
また、ブロックＢの第２のフラグ記憶部Ｍｂを、当該ブロックＢ内のＭＳＢと対応付けている。
しかしながら、第１及び第２のフラグ記憶部Ｍａ，ＭｂとＬＳＢ、ＣＳＢ、ＭＳＢとの対応付けは自由に変更可能であり、例えば、第１のフラグ記憶部Ｍａを、ＣＳＢ又はＭＳＢと対応付けてもよく、第２のフラグ記憶部Ｍｂを、ＬＳＢ又はＣＳＢと対応付けてもよい。

第１のフラグ記憶部Ｍａは、対応するブロックＢ内でＬＳＢが使用可能な場合、使用可能「ＯＫ」を示す第１のフラグ情報を格納し、ＬＳＢが使用不可の場合、使用不可「ＮＧ」を示す第１のフラグ情報を格納する。
第２のフラグ記憶部Ｍｂは、対応するブロックＢ内でＭＳＢが使用可能な場合、使用可能「ＯＫ」を示す第２のフラグ情報を格納し、ＭＳＢが使用不可の場合、使用不可「ＮＧ」を示す第２のフラグ情報を格納する。

さらに、第１及び第２のフラグ記憶部Ｍａ，Ｍｂの各々は、対応するブロックＢ内でＣＳＢが使用不可の場合、使用不可「ＮＧ」を示す第１及び第２のフラグ情報を格納してもよい。
図９において、斜線の付されているＬＳＢ、ＣＳＢ、ＭＳＢは、使用不可の状態とし、斜線の付されていないＬＳＢ、ＣＳＢ、ＭＳＢは、使用可能な状態とする。

ブロックＢ１では、ＬＳＢ、ＣＳＢ、ＭＳＢの全てが使用可能であるとする。この場合、ブロックＢ１に対応する第１及び第２のフラグ記憶部Ｍａ１，Ｍｂ１の各々に格納されている第１及び第２のフラグ情報は、使用可能「ＯＫ」を示す。
ブロックＢ２では、ＬＳＢが使用不可であり、ＣＳＢ、ＭＳＢが使用可能とする。この場合、ブロックＢ２のＬＳＢに対応する第１のフラグ記憶部Ｍａ２に格納されている第１のフラグ情報は、使用不可「ＮＧ」を示し、ブロックＢ２のＭＳＢに対応する第２のフラグ記憶部Ｍｂ２に格納されている第２のフラグ情報は、使用可能「ＯＫ」を示す。

ブロックＢ３では、ＬＳＢ、ＣＳＢが使用可能であり、ＭＳＢが使用不可とする。この場合、ブロックＢ３のＬＳＢに対応する第１のフラグ記憶部Ｍａ３に格納されている第１のフラグ情報は、使用可能「ＯＫ」を示し、ブロックＢ３のＭＳＢに対応する第２のフラグ記憶部Ｍｂ３に格納されている第２のフラグ情報は、使用不可「ＮＧ」を示す。

ブロックＢ４では、ＬＳＢ、ＣＳＢ、ＭＳＢが使用不可とする。この場合、ブロックＢ４のＬＳＢに対応する第１のフラグ記憶部Ｍａ４に格納されている第１のフラグ情報は使用不可「ＮＧ」を示し、ブロックＢ４のＭＳＢに対応する第２のフラグ記憶部Ｍｂ４に格納されている第２のフラグ情報も使用不可「ＮＧ」を示す。

制御部１２２は、データ書き込みを行う場合、メモリコントローラ１１０から指定された書き込み先のページＰの属する書き込み先のブロックＢを認識する。
また、制御部１２２は、書き込み先のブロックＢに対応する第１及び第２のフラグ記憶部Ｍａ，Ｍｂの第１及び第２のフラグ情報を参照し、ＬＳＢ、ＣＳＢ、ＭＳＢのうち、使用可能なビットを認識する。
そして、制御部１２２は、使用可能なビットがある場合には、使用不可のビットを使用することなく、使用可能なビットを用いてデータを書き込む。制御部１２２は、使用可能なビットがない場合には、指定された書き込み先のページＰに対する書き込みを不可とする。

データ読み出しを行う場合も、上記のデータ書き込みを行う場合と同様である。具体的には、制御部１２２は、データ読み出しを行う場合、メモリコントローラ１１０から指定された読み出し先のページＰの属する読み出し先のブロックＢを認識し、読み出し先のブロックＢに対応する第１及び第２のフラグ記憶部Ｍａ，Ｍｂの第１及び第２のフラグ情報を参照し、ＬＳＢ、ＣＳＢ、ＭＳＢのうち、使用可能なビットを認識する。
そして、制御部１２２は、使用可能なビットがある場合には、使用不可のビットを使用することなく、使用可能なビットを用いてデータを読み出す。制御部１２２は、使用可能なビットがない場合には、指定された読み出し先のページＰに対する読み出しを不可とする。

以上説明した第２の実施形態においては、ＴＬＣのＬＳＢ、ＣＳＢ、ＭＳＢの使用可能又は使用不可に応じて、各ブロックＢに対する第１及び第２のフラグ情報を設定する。

そして、制御部１２２は、第１及び第２のフラグ情報に応じて、書き込み及び読み出しに用いるビットを切り替える。
これにより、ブロックＢ内においてＴＬＣのＬＳＢ、ＣＳＢ、ＭＳＢのいずれかが使用不可となった場合であっても、ブロックＢ内の使用可能なビットを継続して使用することができる。
したがって、第２の実施形態に係る不揮発性メモリデバイス１２０で使用可能なメモリ容量は、ブロックＢ内の一部のビットに使用不可が検出された場合にこのブロックＢ全体を使用不可とする場合のメモリ容量と比べて、大きくなる。このように、第２の実施形態では、不揮発性メモリデバイス１２０のデータ容量低下が抑制されるため、ユーザは不揮発性メモリデバイス１２０を効率的に使用することができる。

（第３の実施形態）
第３の実施形態では、上記の第１の実施形態の変形例を説明する。
第３の実施形態に係る不揮発性メモリデバイス１２０は、メモリセルトランジスタＭＴに対して使用可能なしきい値電圧を、第１のフラグ情報及び第２のフラグ情報で指定する。

図１０は、第３の実施形態に係るブロックＢと第１及び第２のフラグ記憶部Ｍａ，Ｍｂとの関係の例を示すブロック図である。
第３の実施形態において、メモリセルアレイ１３０に含まれる各メモリセルトランジスタＭＴは、例えば、３ビットの情報、具体的には値０００〜１１１を保存可能とする。しかしながら、メモリセルトランジスタＭＴに保存可能な値は、適宜変更可能である。

図１０のグラフにおいて、横軸は、メモリセルトランジスタＭＴが保持するしきい値電圧を示し、縦軸は、ブロックＢ１〜Ｂ４ごとのメモリセルトランジスタＭＴの数を示す。
メモリセルトランジスタＭＴからのデータの読み出しは、メモリセルトランジスタＭＴに印加される読み出し電圧を変化させながら、メモリセルトランジスタＭＴのしきい値電圧が、どの読み出し電圧の間にあるか検知することにより行われる。

第３の実施形態においては、ブロックＢの第１のフラグ記憶部Ｍａを、下位のしきい値電圧に対応する値０００〜０１１（グループＧａ）と対応付けている。
また、ブロックＢの第２のフラグ記憶部Ｍｂを、上位のしきい値電圧に対応する値１００〜１１１（グループＧｂ）と対応付けている。
しかしながら、第１及び第２のフラグ記憶部Ｍａ，Ｍｂと値との対応付けは自由に変更可能であり、例えば、第１のフラグ記憶部Ｍａを値０００〜０１０と対応付け、第２のフラグ記憶部Ｍｂを値０１１〜１１１と対応付けてもよい。

第１のフラグ記憶部Ｍａは、対応するブロックＢ内で値０００〜０１１が使用可能な場合、使用可能「ＯＫ」を示す第１のフラグ情報を格納し、値０００〜０１１が使用不可の場合、使用不可「ＮＧ」を示す第１のフラグ情報を格納する。

第２のフラグ記憶部Ｍｂは、対応するブロックＢ内で値１００〜１１１が使用可能な場合、使用可能「ＯＫ」を示す第２のフラグ情報を格納し、値１００〜１１１が使用不可の場合、使用不可「ＮＧ」を示す第２のフラグ情報を格納する。

図１０において、斜線の付されている値は使用不可であり、斜線の付されていない値は、使用可能とする。
ブロックＢ１では、値０００〜１１１の全てが使用可能であるとする。この場合、ブロックＢ１に対応する第１及び第２のフラグ記憶部Ｍａ１，Ｍｂ１の各々に格納されている第１及び第２のフラグ情報は、使用可能「ＯＫ」を示す。
ブロックＢ２では、下位の値０００〜０１１が使用不可であり、上位の値１００〜１１１が使用可能とする。この場合、ブロックＢ２の第１のフラグ記憶部Ｍａ２に格納されている第１のフラグ情報は、使用不可「ＮＧ」を示し、ブロックＢ２の第２のフラグ記憶部Ｍｂ２に格納されている第２のフラグ情報は、使用可能「ＯＫ」を示す。

ブロックＢ３では、下位の値０００〜０１１が使用可能であり、上位の値１００〜１１１が使用不可とする。この場合、ブロックＢ３の第１のフラグ記憶部Ｍａ３に格納されている第１のフラグ情報は、使用可能「ＯＫ」を示し、ブロックＢ３の第２のフラグ記憶部Ｍｂ３に格納されている第２のフラグ情報は、使用不可「ＮＧ」を示す。

ブロックＢ４では、値０００〜１１１の全てが使用不可とする。この場合、ブロックＢ４の第１のフラグ記憶部Ｍａ４に格納されている第１のフラグ情報は使用不可「ＮＧ」を示し、ブロックＢ４の第２のフラグ記憶部Ｍｂ４に格納されている第２のフラグ情報も使用不可「ＮＧ」を示す。

制御部１２２は、データ書き込みを行う場合、メモリコントローラ１１０から指定された書き込み先のページＰの属する書き込み先のブロックＢを認識する。
また、制御部１２２は、書き込み先のブロックＢに対応する第１及び第２のフラグ記憶部Ｍａ，Ｍｂの第１及び第２のフラグ情報を参照し、使用可能な値を認識する。
そして、制御部１２２は、使用不可の値を使用することなく、使用可能な値の範囲でデータを書き込む。

データ読み出しを行う場合も、上記のデータ書き込みを行う場合と同様である。具体的には、制御部１２２は、データ読み出しを行う場合、メモリコントローラ１１０から指定された読み出し先のページＰの属する読み出し先のブロックＢを認識し、読み出し先のブロックＢに対応する第１及び第２のフラグ記憶部Ｍａ，Ｍｂの第１及び第２のフラグ情報を参照し、使用可能な値を認識する。
そして、制御部１２２は、使用不可の値を使用することなく、使用可能な値の範囲でデータを読み出す。

以上説明した第３の実施形態においては、例えば、下位のしきい値電圧の分布が崩れて読み出し不可となる場合、第１のフラグ記憶部Ｍａに使用不可「ＮＧ」を示す第１のフラグ情報が設定される。これとは逆に、例えば、上位のしきい値電圧の分布が崩れて読み出し不可となる場合、第２のフラグ記憶部Ｍｂに使用不可「ＮＧ」を示す第２のフラグ情報が設定される。読み出し電圧の全てに対して読み出しが不可となる場合、第１及び第２のフラグ記憶部Ｍａ，Ｍｂの各々に、使用不可「ＮＧ」を示す第１及び第２のフラグ情報が設定される。制御部１２２は、メモリコントローラ１１０から指定された書き込み先又は読み出し先のページＰの属する書き込み先又は読み出し先のブロックＢに応じて読み出し電圧の印加を切り替える。

このような第３の実施形態においては、ブロックＢにおいて使用不可な読み出し電圧があっても、使用可能な読み出し電圧を用いてブロックＢの使用を継続することができる。
したがって、第３の実施形態に係る不揮発性メモリデバイス１２０で使用可能なメモリ容量は、ブロックＢ内の一部の読み出し電圧の使用不可が検出された場合にこのブロックＢ全体を使用不可とする場合のメモリ容量と比べて、大きくなる。このように、第３の実施形態では、不揮発性メモリデバイス１２０のデータ容量低下が抑制されるため、ユーザは不揮発性メモリデバイス１２０を効率的に使用することができる。

（第４の実施形態）
第４の実施形態では、上記の第１の実施形態の変形例を説明する。
第４の実施形態に係る不揮発性メモリデバイス１２０は、各ブロックＢに属する各ページＰを複数の部分に分けて、各ページの複数の部分が使用可能か否かを管理する。

図１１は、第４の実施形態に係るブロックＢと第１及び第２のフラグ記憶部Ｍａ，Ｍｂとの関係の例を示すブロック図である。
第４の実施形態においては、各ブロックＢにワード線ＷＬ１〜ＷＬ１００が備えられている。各ワード線ＷＬ１〜ＷＬ１００がページＰ１〜Ｐ１００に相当する。ワード線ＷＬ１〜ＷＬ１００の各々には、複数のメモリセルドランジスタＭＴが備えられている。

第４の実施形態においては、ブロックＢごとに、当該ブロックＢの各ページＰに備えられている複数のメモリセルトランジスタＭＴのうち第１の部分（例えば前半のバイトに相当する部分）が使用可能であるか否かを示す第１のフラグ情報が、第１のフラグ記憶部Ｍａに格納される。

また、ブロックＢごとに、当該ブロックＢの各ページＰに備えられている複数のメモリセルトランジスタＭＴのうち第２の部分（例えば後半のバイトに相当する部分）が使用可能であるか否かを示す第２のフラグ情報が、第２のフラグ記憶部Ｍｂに格納される。
図１１において、各ページＰのうち、斜線の付されている部分は、使用不可の状態とし、斜線の付されていない部分は、使用可能な状態とする。

ブロックＢ１では、各ページＰの第１及び第２の部分の双方のメモリセルトランジスタＭＴが使用可能であるとする。この場合、ブロックＢ１に対応する第１及び第２のフラグ記憶部Ｍａ１，Ｍｂ１の各々に格納されている第１及び第２のフラグ情報は、使用可能「ＯＫ」を示す。

ブロックＢ２では、各ページＰの第１の部分に属するメモリセルトランジスタＭＴが使用不可であり、各ページＰの第２の部分に属するメモリセルトランジスタＭＴが使用可能とする。この場合、ブロックＢ２の各ページＰの第１の部分に対応する第１のフラグ記憶部Ｍａ２に格納されている第１のフラグ情報は、使用不可「ＮＧ」を示し、ブロックＢ２の各ページＰの第２の部分に対応する第２のフラグ記憶部Ｍｂ２に格納されている第２のフラグ情報は、使用可能「ＯＫ」を示す。

ブロックＢ３では、各ページＰの第１の部分に属するメモリセルトランジスタＭＴが使用可能であり、各ページＰの第２の部分に属するメモリセルトランジスタＭＴが使用不可とする。この場合、ブロックＢ３の各ページＰの第１の部分に対応する第１のフラグ記憶部Ｍａ３に格納されている第１のフラグ情報は、使用可能「ＯＫ」を示し、ブロックＢ３の各ページＰの第２の部分に対応する第２のフラグ記憶部Ｍｂ３に格納されている第２のフラグ情報は、使用不可「ＮＧ」を示す。

ブロックＢ４では、各ページＰの第１及び第２の部分の双方のメモリセルトランジスタＭＴが使用不可とする。この場合、ブロックＢ４に対応する第１のフラグ記憶部Ｍａ４に格納されている第１のフラグ情報は使用不可「ＮＧ」を示し、ブロックＢ４に対応する第２のフラグ記憶部Ｍｂ４に格納されている第２のフラグ情報も使用不可「ＮＧ」を示す。

制御部１２２は、データ書き込みを行う場合、メモリコントローラ１１０から指定された書き込み先のページＰの属する書き込み先のブロックＢを認識する。
また、制御部１２２は、書き込み先のブロックＢに対応する第１及び第２のフラグ記憶部Ｍａ，Ｍｂの第１及び第２のフラグ情報を参照し、指定された書き込み先のページＰの第１及び第２の部分のうち使用可能な部分を認識する。
そして、制御部１２２は、指定された書き込み先のページＰのうち、使用不可の部分を使用せず、使用可能な部分に対してデータを書き込む。

データ読み出しを行う場合も、上記のデータ書き込みを行う場合と同様である。具体的には、制御部１２２は、データ読み出しを行う場合、メモリコントローラ１１０から指定された読み出し先のページＰの属する読み出し先のブロックＢを認識し、指定された読み出し先のブロックＢに対応する第１及び第２のフラグ記憶部Ｍａ，Ｍｂの第１及び第２のフラグ情報を参照し、指定された読み出し先のページＰの第１及び第２の部分のうち使用可能な部分を認識する。そして、制御部１２２は、指定された読み出し先のページＰのうち、使用不可の部分を使用せず、使用可能な部分からデータを読み出す。

以上説明した第４の実施形態においては、ブロックＢに対して第１及び第２のフラグ記憶部Ｍａ．Ｍｂを備えることにより、各ブロックＢに属する各ページＰに、使用不可の部分があっても、使用可能な部分を継続して使用することができる。
したがって、第４の実施形態に係る不揮発性メモリデバイス１２０で使用可能なメモリ容量は、ブロックＢに属するページＰの一部の使用不可が検出された場合にこのブロックＢ全体を使用不可とする場合と比べて、大きくなる。このように、第４の実施形態では、不揮発性メモリデバイス１２０のデータ容量低下が抑制されるため、ユーザは不揮発性メモリデバイス１２０を効率的に使用することができる。

（第５の実施形態）
第５の実施形態では、上記の第１の実施形態の変形例を説明する。
第５の実施形態に係る不揮発性メモリデバイス１２０は、各ブロックＢに属する各ストリングユニットＳＵを複数のグループに分けて、各グループが使用可能か否かを管理する。

図１２は、第５の実施形態に係るブロックＢと第１及び第２のフラグ記憶部Ｍａ，Ｍｂとの関係の例を示すブロック図である。
上記の第１の実施形態において説明したように、各ブロックＢは、複数のストリングユニットＳＵを備える。図１２では、ブロックＢ１〜Ｂ４の各々が、ストリングユニットＳＵ１〜ＳＵ４を備えている例を示している。しかしながら、ブロックＢの数、及び、１つのブロックＢに備えられるストリングユニットＳＵの数は、適宜変更可能である。

第５の実施形態においては、ブロックＢごとに、ストリングユニットＳＵ１，ＳＵ２をグループＧ１とする。ブロックＢごとに、ストリングユニットＳＵ３，ＳＵ４をグループＧ２とする。以下において、グループＧ１，Ｇ２を区別しない場合には、グループＧと称する。

ブロックＢごとに、グループＧ１が使用可能であるか否かを示す第１のフラグ情報が、第１のフラグ記憶部Ｍａに格納される。ブロックＢごとに、グループＧ２が使用可能であるか否かを示す第２のフラグ情報が、第２のフラグ記憶部Ｍｂに格納される。

図１２において、各ブロックＢの各グループＧ１，Ｇ２のうち斜線の付されているグループは、使用不可の状態とし、斜線の付されていないグループは、使用可能な状態とする。
ブロックＢ１では、ストリングユニットＳＵ１，ＳＵ２を含むグループＧ１とストリングユニットＳＵ３，ＳＵ４を含むグループＧ２との双方が使用可能であるとする。この場合、ブロックＢ１に対応する第１及び第２のフラグ記憶部Ｍａ１，Ｍｂ１の各々に格納されている第１及び第２のフラグ情報は、使用可能「ＯＫ」を示す。

ブロックＢ２では、グループＧ１が使用不可であり、グループＧ２が使用可能とする。この場合、ブロックＢ２のグループＧ１に対応する第１のフラグ記憶部Ｍａ２に格納されている第１のフラグ情報は、使用不可「ＮＧ」を示し、ブロックＢ２のグループＧ２に対応する第２のフラグ記憶部Ｍｂ２に格納されている第２のフラグ情報は、使用可能「ＯＫ」を示す。

ブロックＢ３では、グループＧ１が使用可能であり、グループＧ２が使用不可とする。この場合、ブロックＢ３のグループＧ１に対応する第１のフラグ記憶部Ｍａ３に格納されている第１のフラグ情報は、使用可能「ＯＫ」を示し、ブロックＢ３のグループＧ２に対応する第２のフラグ記憶部Ｍｂ３に格納されている第２のフラグ情報は、使用不可「ＮＧ」を示す。

ブロックＢ４では、グループＧ１，Ｇ２の双方が使用不可とする。この場合、ブロックＢ４のグループＧ１に対応する第１のフラグ記憶部Ｍａ４に格納されている第１のフラグ情報は使用不可「ＮＧ」を示し、ブロックＢ４のグループＧ２に対応する第２のフラグ記憶部Ｍｂ４に格納されている第２のフラグ情報も使用不可「ＮＧ」を示す。

制御部１２２は、データ書き込みを行う場合、メモリコントローラ１１０から指定された書き込み先のページＰの属する書き込み先のブロックＢ及びグループＧを認識する。
また、制御部１２２は、書き込み先のブロックＢ及びグループＧに対応する第１又は第２のフラグ記憶部Ｍａ，Ｍｂの第１又は第２のフラグ情報を参照する。
そして、制御部１２２は、書き込み先のブロックＢにおける書き込み先のグループＧが使用可能な場合には、指定された書き込み先のページＰに対してデータを書き込む。制御部１２２は、書き込み先のブロックＢにおける書き込み先のグループＧが使用不可な場合には、指定された書き込み先のページＰに対するデータの書き込みを不可とする。

データ読み出しを行う場合も、上記のデータ書き込みを行う場合と同様である。具体的には、制御部１２２は、データ読み出しを行う場合、メモリコントローラ１１０から指定された読み出し先のページＰの属する読み出し先のブロックＢ及びグループＧを認識し、読み出し先のブロックＢ及びグループＧに対応する第１又は第２のフラグ記憶部Ｍａ，Ｍｂの第１又は第２のフラグ情報を参照し、読み出し先のブロックＢにおける読み出し先のグループＧが使用可能な場合には、指定された読み出し先のページＰからデータを読み出す。制御部１２２は、読み出し先のブロックＢにおける読み出し先のグループＧが使用不可な場合には、指定された読み出し先のページＰに対するデータの読み出しを不可とする。

以上説明した第５の実施形態においては、ブロックＢに対して第１及び第２のフラグ記憶部Ｍａ，Ｍｂを備えることにより、各ブロックＢにおいて使用不可のストリングユニットがあっても、使用可能な他のストリングユニットを継続して使用することができる。
したがって、第５の実施形態に係る不揮発性メモリデバイス１２０で使用可能なメモリ容量は、ブロックＢに属するストリングユニットの一部の使用不可が検出された場合にこのブロックＢ全体を使用不可とする場合のメモリ容量と比べて、大きくなる。このように、第５の実施形態では、不揮発性メモリデバイス１２０のデータ容量低下が抑制されるため、ユーザは不揮発性メモリデバイス１２０を効率的に使用することができる。

なお、第５の実施形態においては、ブロックＢ１〜Ｂ４ごとに、ストリングユニットＳＵ１〜ＳＵ４を複数のグループＧ１，Ｇ２に分けて管理する場合を例として説明しているが、ブロックＢ１〜Ｂ４ごとに、ＮＡＮＤストリングを複数のグループに分けて管理してもよい。

（第６の実施形態）
第６の実施形態では、上記の第１乃至第５の実施形態の変形例を説明する。
上記の第１乃至第５の実施形態では、ブロックＢごとに第１及び第２のフラグ記憶部Ｍａ，Ｍｂを備えており、第１及び第２のフラグ記憶部Ｍａ，Ｍｂに格納されている第１及び第２のフラグ情報に基づいて、メモリセルアレイ１３０に対する書き込み及び読み出しの使用制限が切り替えられる。

しかしながら、書き込み及び読み出しの使用制限の切り替えは、第１乃至第５の実施形態の例に限定されず、様々な規則にしたがって使用制限の切り替えを行うことができる。

第１の例として、第１のフラグ記憶部Ｍａは、温度センサで測定された温度が設定温度を超えた場合に、ブロックＢ内の第１のメモリ領域を使用不可とするか否かを示す第１のフラグ情報を格納してもよい。
また、第２のフラグ記憶部Ｍｂは、温度センサで測定された温度が設定温度を超えた場合に、ブロックＢ内の第２のメモリ領域を使用不可とするか否かを示す第２のフラグ情報を格納してもよい。

この場合、制御部１２２は、第１のフラグ情報が使用不可を示し、かつ、温度センサで測定された温度が設定温度を超えた場合に、第１のメモリ領域に対する書き込み及び読み出しを不可とする。
また、制御部１２２は、第２のフラグ情報が使用不可を示し、かつ、温度センサで測定された温度が設定温度を超えた場合に、第２のメモリ領域に対する書き込み及び読み出しを不可とする。
これにより、ブロックＢの一部の領域が高温に弱い場合であっても、高温に弱い領域の使用を不可としつつ、高温に弱くない領域の使用を継続することができる。また、高温に弱い領域であっても、測定された温度が低温の場合には使用を継続することができる。

第２の例として、第１のフラグ記憶部Ｍａは、対応するブロックＢ内の第１のメモリ領域に対して、所定の信頼性を確保する必要があるデータの書き込み及び読み出しを不可とするか否かを示す第１のフラグ情報を格納してもよい。
また、第２のフラグ記憶部Ｍｂは、対応するブロックＢ内の第２のメモリ領域に対して、所定の信頼性を確保する必要があるデータの書き込み及び読み出しを不可とするか否かを示す第２のフラグ情報を格納してもよい。
この場合、制御部１２２は、第１のフラグ情報が使用不可を示し、かつ、書き込みデータ又は読み出しデータに対して所定の信頼性を確保する必要がある場合に、第１のメモリ領域に対する書き込み及び読み出しを不可とする。
また、制御部１２２は、第２のフラグ情報が使用不可を示し、かつ、書き込みデータ又は読み出しデータに対して所定の信頼性を確保する必要がある場合に、第２のメモリ領域に対する書き込み及び読み出しを不可とする。
これにより、ブロックＢの一部の領域の信頼性が低い場合であっても、この信頼性の低い領域を、信頼性を確保しなくてもよいデータの格納に継続して使用することができる。

上記の各実施形態は自由に組み合わせることができる。上記の各構成要素は、複数に分割してもよく、複数の構成要素を組み合わせてもよい。また、上記の各構成要素の配置は、適宜変更可能である。
上記の各実施形態においては、１つのブロックＢを複数のメモリ領域、ビット、又は、ビット値等により区分けして使用可能又は使用不可を管理しているが、この区分けの境界は適宜変更可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００…メモリシステム、１１０…メモリコントローラ、１２０…不揮発性メモリデバイス、２００…ホストデバイス、１２２…制御部、Ｍａ１〜Ｍａｎ…第１のフラグ記憶部、Ｍｂ１〜Ｍｂｎ…第２のフラグ記憶部、１３０…メモリセルアレイ、Ｂ１〜Ｂｎ…ブロック、ＦＢ…ロムヒューズブロック、ＳＵ１〜ＳＵｍ…ストリングユニット、ＷＬ１〜ＷＬ１００…ワード線、Ｐ１〜Ｐ１００…ページ、Ｇ１、Ｇ２…グループ。

Claims (7)

1. 複数の消去単位エリアを備え、前記複数の消去単位エリアの各々が複数の読み出し単位エリアを備える、メモリセルアレイと、
   前記複数の消去単位エリアの各々に対応し、対応する前記消去単位エリアに対して第１の使用制限を行うか否かを示す第１の情報を格納する複数の第１の記憶部と、
   前記複数の消去単位エリアの各々に対応し、対応する前記消去単位エリアに対して第２の使用制限を行うか否かを示す第２の情報を格納する複数の第２の記憶部と、
   前記第１及び第２の情報に基づいて、前記メモリセルアレイに対して、前記第１の使用制限を実行するか否か、及び、前記第２の使用制限を実行するか否か、の切り替え制御を行う制御部と、
   を具備する、不揮発性メモリデバイス。
2. 前記メモリセルアレイは、３次元積層型フラッシュメモリであり、
   前記複数の消去単位エリアは、複数のブロックであり、
   前記複数の読み出し単位エリアは、複数のページであり、
   前記第１の使用制限は、対応する前記ブロック内で積層されている複数のワード線のうち下層側のワード線を使用不可とすることであり、
   前記第２の使用制限は、対応する前記ブロック内で積層されている前記複数のワード線のうち上層側のワード線を使用不可とすることであり、
   前記制御部は、
   外部のコントローラから指定された読み出し先のページが前記下層側のワード線に対応し、前記読み出し先のページの属する読み出し先のブロックに対応する前記第１の情報が前記第１の使用制限をすることを示す場合に、前記読み出し先のページに対する読み出しを不可とし、
   前記読み出し先のページが前記上層側のワード線に対応し、前記読み出し先のブロックに対応する前記第２の情報が前記第２の使用制限をすることを示す場合に、前記読み出し先のページに対する読み出しを不可とする、
   請求項１の不揮発性メモリデバイス。
3. 前記メモリセルアレイは、フラッシュメモリであり、
   前記複数の消去単位エリアは、複数のブロックであり、
   前記複数の読み出し単位エリアは、複数のページであり、
   前記第１の使用制限は、前記ブロック内の複数のメモリセルトランジスタで下位のビットを使用不可とすることであり、
   前記第２の使用制限は、前記ブロック内の前記複数のメモリセルトランジスタで上位のビットを使用不可とすることであり、
   前記制御部は、
   外部のコントローラから指定された読み出し先のページの属する読み出し先のブロックに対応する前記第１の情報が前記第１の使用制限をすることを示す場合に、前記下位のビットを使用することなく前記読み出し先のページに対する読み出しを行い、
   前記読み出し先のブロックに対応する前記第２の情報が前記第２の使用制限をすることを示す場合に、前記上位のビットを使用することなく前記読み出し先のページに対する読み出しを行う、
   請求項１の不揮発性メモリデバイス。
4. 前記メモリセルアレイは、フラッシュメモリであり、
   前記複数の消去単位エリアは、複数のブロックであり、
   前記複数の読み出し単位エリアは、複数のページであり、
   前記第１の使用制限は、前記ブロック内の複数のメモリセルトランジスタに対して複数のビット値のうちの一部の値を使用不可とすることであり、
   前記第２の使用制限は、前記ブロック内の前記複数のメモリセルトランジスタに対して前記複数のビット値のうちの他の値を使用不可とすることであり、
   前記制御部は、
   外部のコントローラから指定された読み出し先のページの属する読み出し先のブロックに対応する前記第１の情報が前記第１の使用制限をすることを示す場合に、前記一部の値を使用することなく前記読み出し先のページに対する読み出しを行い、
   前記読み出し先のブロックに対応する前記第２の情報が前記第２の使用制限をすることを示す場合に、前記他の値を使用することなく前記読み出し先のページに対する読み出しを行う、
   請求項１の不揮発性メモリデバイス。
5. 前記メモリセルアレイは、フラッシュメモリであり、
   前記複数の消去単位エリアは、複数のブロックであり、
   前記複数の読み出し単位エリアは、複数のページであり、
   前記第１の使用制限は、前記ブロック内の前記複数のページのうちの第１のグループを使用不可とすることであり、
   前記第２の使用制限は、前記ブロック内の前記複数のページのうちの第２のグループを使用不可とすることであり、
   前記制御部は、
   外部のコントローラから指定された読み出し先のページの属する読み出し先のブロックに対応する前記第１の情報が前記第１の使用制限をすることを示し、かつ、前記読み出し先のページが前記第１のグループに属する場合に、前記読み出し先のページに対する読み出しを不可とし、
   前記読み出し先のブロックに対応する前記第２の情報が前記第２の使用制限をすることを示し、かつ、前記読み出し先のページが前記第２のグループに属する場合に、前記読み出し先のページに対する読み出しを不可とする、
   請求項１の不揮発性メモリデバイス。
6. 前記メモリセルアレイは、３次元積層型フラッシュメモリであり、
   前記複数の消去単位エリアは、複数のブロックであり、
   前記複数の読み出し単位エリアは、複数のページであり、
   前記複数のブロックの各々は、複数のメモリセルトランジスタが直列接続されたストリングを具備し、
   前記メモリセルアレイは、前記ストリングの集合である複数のストリングユニットを具備し、
   前記第１の使用制限は、前記ブロック内の前記複数のストリングユニットのうちの第１のグループを使用不可とすることであり、
   前記第２の使用制限は、前記ブロック内で前記複数のストリングユニットのうちの第２のグループを使用不可とすることであり、
   前記制御部は、
   外部のコントローラから指定された読み出し先のページの属する読み出し先のブロックに対応する前記第１の情報が前記第１の使用制限をすることを示し、かつ、前記読み出し先のページが前記第１のグループに属する場合に、前記読み出し先のページに対する読み出しを不可とし、
   前記読み出し先のブロックに対応する前記第２の情報が前記第２の使用制限をすることを示し、かつ、前記読み出し先のページが前記第２のグループに属する場合に、前記読み出し先のページに対する読み出しを不可とする、
   請求項１の不揮発性メモリデバイス。
7. 制御デバイスによりメモリセルアレイに対するアクセスを制御する方法において、
   前記メモリセルアレイは、複数の消去単位エリアを備え、
   前記複数の消去単位エリアの各々は、複数の読み出し単位エリアを備え、
   前記制御デバイスは、
   前記複数の消去単位エリアの各々に対応する複数の第１の記憶部へ、対応する前記消去単位エリアに第１の使用制限を行うか否かを示す第１の情報を格納することと、
   前記複数の消去単位エリアの各々に対応する複数の第２の記憶部へ、対応する前記消去単位エリアに第２の使用制限を行うか否かを示す第２の情報を格納することと、
   前記第１及び第２の情報に基づいて、前記メモリセルアレイに対して、前記第１の使用制限を実行するか否か、及び、前記第２の使用制限を実行するかいなか、の切り替え制御を行うことと、
   を実行する、制御方法。

Images