JP2019161177A

JP2019161177A - 半導体装置

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Publication number: JP2019161177A
Application number: JP2018049770A
Authority: JP
Inventors: 慎哉内藤; Shinya Naito; 卓由掛川; Takayuki KAKEGAWA
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2018-03-16
Filing date: 2018-03-16
Publication date: 2019-09-19
Also published as: US10559361B2; US20190287628A1

Abstract

【課題】一つの実施形態は、メモリセルに格納された情報を適正に読み出すことができる半導体装置及び制御方法を提供することを目的とする。【解決手段】一つの実施形態によれば、第１の半導体領域３ａと積層体と半導体チャネル４１、４ａとゲート絶縁膜５と制御回路とを有する半導体装置が提供される。積層体は、導電膜と絶縁膜とが繰り返し積層方向に配置されている。半導体チャネルは、積層方向に積層体を貫通する。半導体チャネルは、一端が第１の半導体領域に電気的に接続されている。ゲート絶縁膜は、積層体と半導体チャネルとの間に配置される。制御回路は、導電膜と半導体チャネルとが交差する位置に構成されるメモリセルからの情報の読み出し時に、積層体における第１の半導体領域に最も近い導電膜６−１に第１の電圧を供給し、第１の半導体領域に第２の電圧を供給する。第２の電圧は、第１の電圧より高い電圧である。【選択図】図６

Description

本実施形態は、半導体装置に関する。

３次元構造を有する半導体装置では、導電膜と絶縁膜とが交互に積層された積層体が半導体柱で貫通され、導電膜と半導体柱とが交差する位置に３次元的なメモリセルの配列が構成され得る。このとき、メモリセルに格納された情報を適正に読み出すことが望まれる。

米国特許第９８０６０９１号明細書米国特許出願公開第２０１０／０３２９０２６号明細書米国特許出願公開第２０１７／０１４８５１７号明細書米国特許第９７５４９５７号明細書

一つの実施形態は、メモリセルに格納された情報を適正に読み出すことができる半導体装置を提供することを目的とする。

一つの実施形態によれば、第１の半導体領域と積層体と半導体チャネルとゲート絶縁膜と制御回路とを有する半導体装置が提供される。積層体は、導電膜と絶縁膜とが繰り返し積層方向に配置されている。半導体チャネルは、積層方向に積層体を貫通する。半導体チャネルは、一端が第１の半導体領域に電気的に接続されている。ゲート絶縁膜は、積層体と半導体チャネルとの間に配置される。制御回路は、導電膜と半導体チャネルとが交差する位置に構成されるメモリセルからの情報の読み出し時に、積層体における第１の半導体領域に最も近い導電膜に第１の電圧を供給し、第１の半導体領域に第２の電圧を供給する。第２の電圧は、第１の電圧より高い電圧である。

図１は、実施形態における半導体装置の構成を示す斜視図である。図２は、実施形態における半導体装置の構成を示すブロック図である。図３は、実施形態におけるメモリセルアレイの回路構成を示す図である。図４は、実施形態におけるメモリセルアレイの平面構成を示す図である。図５は、実施形態におけるメモリセルアレイの断面構成を示す図である。図６は、実施形態における読み出し処理の動作を示す図である。図７は、実施形態における読み出し処理時の電荷密度分布を示す図である。図８は、実施形態におけるメモリセルの電圧電流特性を示す図である。図９は、実施形態の変形例におけるメモリセルアレイの構成を示す断面図である。図１０は、実施形態の変形例における読み出し処理の動作を示す図である。

以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
半導体装置では、導電膜と絶縁膜とが交互に積層された積層体が柱状の半導体柱で貫通されて３次元的なメモリセルの配列（メモリセルアレイ）が構成されることがある。この半導体装置は、積層数を増やすことによって記憶容量の増加が可能なため、より高度なパターニング技術を利用する必要性を低減でき、ビット当たりのコストを容易に削減できる。

半導体装置が３次元的な半導体メモリである場合、導電膜と半導体柱とが交差する部分がメモリセルとして機能するように構成され、複数のメモリセルが３次元的に配列されたメモリセルアレイが構成される。導電膜における半導体柱と交差する部分がメモリセルにおけるコントロールゲートとして機能し、導電膜における残りの部分がコントロールゲートへ信号を伝達するワードラインとして機能し得る。メモリセルのオン・オフ制御は、配線層からコンタクトを経由して導電膜における引き出された部分（階段状に加工された部分）へ伝達された制御信号が導電膜における半導体柱と交差する部分（コントロールゲート）へ伝達されることで行われ得る。

メモリセルからの情報の読み出し処理は、メモリセルのコントロールゲートへ印加される読み出し電圧を変化させ、メモリセルのオン・オフが変化する境界の読み出し電圧として閾値電圧を検知することで行われる。このとき、メモリセルのオン状態では、半導体柱を垂直方向に電荷が移動することでセル電流が流れ、メモリセルのオフ状態では、半導体柱でオン状態より小さいセル電流が流れるか実質的にセル電流が流れない。このオン状態とオフ状態とでセル電流のレベルが違うことを利用してメモリセルアレイの周辺に配置されたセンスアンプ回路で閾値電圧を検知し、その検知結果に応じてメモリセルに格納された情報が復元され得る。そのため、メモリセルのオン状態におけるセル電流をオフ状態のセル電流に比べて大きく確保することが望まれる。

しかし、半導体装置が３次元的な半導体メモリである場合、チャネル領域として機能し得る半導体柱が例えばポリシリコンを主成分とする膜で構成され半導体柱とゲート絶縁膜との界面付近に欠陥が発生しやすい。そして、半導体柱の中心側がコア絶縁膜で貫通されて構成される場合、読み出し処理では、半導体柱が電位的にフローティング状態にあるため、半導体柱とゲート絶縁膜との界面付近に電子電流が流れたときに欠陥による電子トラップが発生することがあり、これにより、セル電流が減衰しやすい。セル電流が減衰すると、ノイズや固定電荷量の変化の影響が出やすく、メモリセルに格納された情報を適正に読み出すことが困難になる。

そこで、本実施形態では、半導体装置において、メモリセルからの情報の読み出し動作時に電子用の電圧印加に加えて正孔用の電圧印加を行い、半導体柱とゲート絶縁膜との界面付近に電子電流を流しながら半導体柱とコア絶縁膜の界面付近に正孔電流を流すことで、セル電流の増加を図る。

具体的には、半導体装置１は、図１及び図２に示すように構成される。図１は、半導体装置１の構成を示す斜視図である。図２は、半導体装置１の構成を示すブロック図である。

半導体装置１は、３次元的な半導体メモリであり、例えば、ＮＡＮＤ型フラッシュメモリである。半導体装置１は、メモリセルアレイ２、制御回路１０、インタフェース２０、ワードラインＷＬ、選択ゲートラインＳＧＳＬ、選択ゲートラインＳＧＤＬ、ビットラインＢＬ、及びソースラインＳＬ（図３参照）を有している。制御回路１０は、ＷＬ制御回路１１、ＳＧＳＬ制御回路１２、ＳＧＤＬ制御回路１３、ウェル制御回路１４、ＳＬ制御回路１５、及びセンスアンプ回路１６を含む。なお、以下では、ビットラインＢＬの延在方向をＹ方向とし、メモリセルトランジスタの積層方向をＺ方向とし、Ｙ方向およびＺ方向に垂直な方向をＸ方向とする。

図１に示すメモリセルアレイ２は、Ｚ方向に１以上のメモリセルトランジスタ（以下、単にメモリセルともいう）が配列されたメモリセル列と、メモリセル列の上端および下端にそれぞれ設けられるドレイン側選択トランジスタＤＴおよびソース側選択トランジスタＳＴとを有するメモリストリングＭＳが基板３（図５参照）上に複数配置された構成を有する。複数のメモリセルＭＴ０〜ＭＴ７、および選択トランジスタＤＴ，ＳＴは、導電膜（ＳＧＳＬ，ＷＬ，ＳＧＤＬ）と絶縁膜とが繰り返しＺ方向に配置された積層体ＳＳＴ（図５参照）を柱状体４が貫通する構造における導電膜（ＳＧＳＬ，ＷＬ，ＳＧＤＬ）と柱状体４とが交差する位置に構成される。メモリセルＭＴ０〜ＭＴ７では、板状の導電膜（ワードラインＷＬ）における柱状体４と交差する部分がコントロールゲートとして機能する。ドレイン側選択トランジスタＤＴでは、板状の導電膜（選択ゲートラインＳＧＤＬ）における柱状体４と交差する部分がコントロールゲートとして機能する。ソース側選択トランジスタＳＴでは、板状の導電膜（選択ゲートラインＳＧＳＬ）における柱状体４と交差する部分がコントロールゲートとして機能する。ここでは、１つのメモリストリングＭＳに４層のメモリセルが設けられている場合を例示している。

ワードラインＷＬは、所定の範囲に存在するメモリストリングＭＳの同じ高さのメモリセルのコントロールゲート間を接続している。また、選択ゲートラインＳＧＳＬは、所定の範囲に存在するメモリストリングＭＳのソース側選択トランジスタＳＴのコントロールゲート間を接続し、選択ゲートラインＳＧＤＬは、所定の範囲に存在するメモリストリングＭＳのドレイン側選択トランジスタＤＴのコントロールゲート間を接続している。さらに、ビットラインＢＬは、Ｙ方向に沿って延び、各メモリストリングＭＳの上部に接続される。

ＷＬ制御回路１１は、ワードラインＷＬに印加する電圧を制御する回路であり、ＳＧＳＬ制御回路１２は、選択ゲートラインＳＧＳＬに印加する電圧を制御する回路であり、ＳＧＤＬ制御回路１３は、選択ゲートラインＳＧＤＬに印加する電圧を制御する回路である。ウェル制御回路１４は、基板電圧ラインＳＵＢＬに印加する電圧を制御する回路である。ＳＬ制御回路１５は、ソースラインＳＬに印加する電圧を制御する回路である。センスアンプ回路１６は、選択されたメモリセルから読み出された信号に応じてメモリセルの閾値電圧を検知する回路である。

メモリセルアレイ２のワードラインＷＬ、選択ゲートラインＳＧＳＬ，ＳＧＤＬと、ＷＬ制御回路１１、ＳＧＳＬ制御回路１２およびＳＧＤＬ制御回路１３とは、メモリセルアレイ２に設けられたワードラインコンタクト部ＷＣ（電極線コンタクト部）で、それぞれコンタクトを介して接続される。ワードラインコンタクト部ＷＣは、メモリセルアレイ２のＷＬ制御回路１１側に設けられており、各高さのメモリセルと選択トランジスタに接続されるワードラインＷＬと選択ゲートラインＳＧＳＬ，ＳＧＤＬが階段状に加工された構造となっている。

図２に示す制御回路１０は、インタフェース２０経由で外部（例えば、メモリコントローラ）から入力された指示に基づいて、半導体装置１の動作を制御する。例えば、制御回路１０は、書き込み指示を受けた場合、書き込みが指示されたデータをメモリセルアレイ２における指示されたアドレスのメモリセルへ書き込む。また、制御回路１０は、読み出し指示を受けた場合、メモリセルアレイ２における指示されたアドレスのメモリセルからデータを読み出しインタフェース２０経由で外部（メモリコントローラ）へ出力する。

次に、メモリセルアレイ２の回路構成について図３を用いて説明する。図３は、メモリセルアレイ２の回路構成を示す図であり、メモリセルアレイ２に含まれる複数のブロックＢ１〜Ｂｎのうち１つのブロックＢ１について例示的に示すものであるが、他のブロックＢ２〜ＢｎについてもブロックＢ１と同様である。

図３において、ブロックＢ１には、例えば８本のワードラインＷＬ０〜ＷＬ７、選択ゲートラインＳＧＤＬ，ＳＧＳＬおよびソースラインＳＬが設けられている。また、ブロックＢ１〜Ｂｎには、例えば１２本のビットラインＢＬ１〜ＢＬ１２が共通に設けられている。なお、図２は、ワードラインが８本、ビットラインが１２本の場合を例示的に示すものであり、ワードライン及びビットラインの本数はこの本数に限定されない。

そして、ブロックＢ１には、１２個のメモリストリングＭＳ１〜ＭＳ１２がロウ方向に配列され、メモリストリングＮＳ１〜ＮＳ１２は、ビットラインＢＬ１〜ＢＬ１２にそれぞれ対応しており、対応するビットラインＢＬ１〜ＢＬ１２にそれぞれ接続されている。

メモリストリングＭＳ１〜ＭＳ１２には、カラム方向に沿ってメモリセルＭＴ０〜ＭＴ７および選択トランジスタＤＴ、ＳＴがそれぞれ設けられている。各メモリセルＭＴ０〜ＭＴ７は、例えば、１個のトランジスタである。そして、メモリセルＭＴ０〜ＭＴ７が直列に接続されている。

また、各選択トランジスタＤＴ，ＳＴは、例えば、１個のトランジスタである。メモリセルＭＴ０〜ＭＴ７のうち最もドレイン側であるメモリセルＭＴ７にドレイン側選択トランジスタＤＴが直列に接続され、メモリセルＭＴ０〜ＭＴ７のうち最もソース側であるメモリセルＭＴ０にソース側選択トランジスタＳＴが直列に接続されることで各メモリストリングＭＳ１〜ＭＳ１２が構成されている。

そして、メモリストリングＭＳ１〜ＭＳ１２において、メモリセルＭＴ０〜ＭＴ７のコントロールゲートには、ワードラインＷＬ０〜ＷＬ７がそれぞれ接続されている。また、各メモリストリングＭＳ１〜ＭＳ１２の一端は、ドレイン側選択トランジスタＤＴを介してビットラインＢＬ１〜ＢＬ１２に接続され、各メモリストリングＭＳ１〜ＭＳ１２の他端は、ソース側選択トランジスタＳＴを介してソースラインＳＬに接続されている。

また、メモリストリングＭＳ１〜ＭＳ１２において、１つのメモリセルに１ビットを記憶する場合は、ワードラインＷＬｋ（例えば、ｋ＝０〜７）に接続された例えば１２個のメモリセルＭＴｋ−１〜ＭＴｋ−１２にて１つのメモリグループＭＧを構成することができる。なお、例えば、ワードラインＷＬ３とメモリストリングＭＳ１につながるメモリセルをＭＴ３−１と表記する。また、１メモリセルにｐビット（ｐは２以上の整数）の多値を記憶する場合も、ワードラインＷＬｋに接続された例えば１２個のメモリセルＭＴｋ−１〜ＭＴｋ−１２にて最大ｐ個分のメモリグループＭＧを構成することができる。

例えば、図３に示すように、ブロックＢ１において、カラム方向に基板端子が１回配列され、ロウ方向に基板端子が４回繰り返し配列された場合に相当する、基板端子ＳＴＭ１〜ＳＴＭ４が配列されている。すなわち、図３に示す場合、カラム方向の基板端子の配列ピッチＰｒはカラム方向のブロックの配列ピッチと均等であり、カラム方向で見た場合、１ブロックにつき１回配列するものとなっている。また、ロウ方向の基板端子の配列ピッチはビットラインの配列ピッチの約３倍であり、ロウ方向で見た場合、ビットライン３本につき１回配列するものとなっている。

複数の基板電圧ラインＳＵＢＬ１〜ＳＵＢＬ４は、列（カラム）方向にそれぞれ延びるとともに、行（ロウ）方向に配列されている。すなわち、各基板電圧ラインＳＵＢＬ１〜ＳＵＢＬ４は、複数のブロックＢ１〜Ｂｎに跨って複数のビットラインの間をビットラインに沿って延びて、対応する基板端子に接続されている。

例えば、基板電圧ラインＳＵＢＬ１は、複数のブロックＢ１〜Ｂｎに跨ってビットラインに沿って延び、基板端子ＳＴＭ１−１〜ＳＴＭ１−ｎに接続されている。例えば、基板電圧ラインＳＵＢＬ２は、複数のブロックＢ１〜Ｂｎに跨ってビットラインに沿って延び、基板端子ＳＴＭ２−１〜ＳＴＭ２−ｎに接続されている。例えば、基板電圧ラインＳＵＢＬ３は、複数のブロックＢ１〜Ｂｎに跨ってビットラインに沿って延び、基板端子ＳＴＭ３−１〜ＳＴＭ３−ｎに接続されている。例えば、基板電圧ラインＳＵＢＬ４は、複数のブロックＢ１〜Ｂｎに跨ってビットラインに沿って延び、基板端子ＳＴＭ４−１〜ＳＴＭ４−ｎに接続されている。

ブロックＢ１〜Ｂｎ内における基板電圧ラインＳＵＢＬ１〜ＳＵＢＬ４の配置位置は、例えば、図３に示すようになっている。例えば、基板電圧ラインＳＵＢＬ１は、ビットラインＢＬ１及びビットラインＢＬ２の間でビットラインＢＬ１に沿って延び、ソースラインＳＬに交差する位置の近傍で基板端子ＳＴＭ１に接続されている。例えば、基板電圧ラインＳＵＢＬ２は、ビットラインＢＬ４及びビットラインＢＬ５の間でビットラインＢＬ４に沿って延び、ソースラインＳＬに交差する位置の近傍で基板端子ＳＴＭ２に接続されている。例えば、基板電圧ラインＳＵＢＬ３は、ビットラインＢＬ７及びビットラインＢＬ８の間でビットラインＢＬ７に沿って延び、ソースラインＳＬに交差する位置の近傍で基板端子ＳＴＭ３に接続されている。例えば、基板電圧ラインＳＵＢＬ４は、ビットラインＢＬ１０及びビットラインＢＬ１１の間でビットラインＢＬ１０に沿って延び、ソースラインＳＬに交差する位置の近傍で基板端子ＳＴＭ４に接続されている。

次に、メモリセルアレイ２の具体的な構成について図４及び図５を用いて説明する。図４は、メモリセルアレイ２の平面構成を示す図であり、図１に示すメモリセルアレイ２をＡ−Ａ’線に沿って平面方向（ＸＹ方向）に切った場合の断面（ＸＹ断面）を示す。図５は、メモリセルアレイ２の断面構成を示す図であり、図４に示すメモリセルアレイ２をＢ−Ｂ’線に沿って垂直方向（ＹＺ方向）に切った場合の断面（ＹＺ断面）を示す。

メモリセルアレイ２は、図４及び図５に示すように、基板３上において、柱状体４がＸＹ方向に２次元的に配列されるとともに、積層体ＳＳＴが柱状体４で貫通されて３次元的なメモリセルの配列として構成される。

図５に示す基板３は、ウェル領域（第１の半導体領域）３ａ及び拡散領域（第２の半導体領域）３ｂ，３ｃを有する。ウェル領域３ａは、半導体（例えば、シリコン）を主成分とする材料で形成され、Ｐ型の不純物（例えば、ボロン又はアルミニウム）を第１の濃度で含む。拡散領域３ｂ，３ｃは、それぞれ、半導体（例えば、シリコン）を主成分とする材料で形成され、Ｎ型の不純物（例えば、リン又はヒ素）を第１の濃度より濃い第２の濃度で含む。

なお、ウェル領域３ａの電位は、図２に示すウェル制御回路１４により、図３に示す基板電圧ラインＳＵＢＬ１〜ＳＵＢＬ４及び基板端子ＳＴＭ１〜ＳＴＭ４を介して制御され得る。

また、基板３の上には、図４に示すように、複数の積層体ＳＳＴが配され得る。複数の積層体ＳＳＴは、分離部４０を間にして互いにＹ方向にずれた位置に配され得る。分離部４０は、少なくとも積層体ＳＳＴに接する面が絶縁物質で形成され、複数の積層体ＳＳＴを電気的に分離している。分離部４０は、Ｘ方向およびＺ方向に沿って延びた略フィン形状を有する。

分離部４０は、複数の積層体ＳＳＴの間に配され、複数の積層体ＳＳＴを電気的に分離している。分離部４０は、絶縁部材４３及び電極部材４４を有する。電極部材４４は、Ｘ方向およびＺ方向に沿って延びた略フィン形状を有する。基板３の拡散領域３ｂには、電極部材４４の−Ｚ側の端部（底面）が接触している。電極部材４４の主面における少なくとも積層体ＳＳＴに向く領域は、Ｘ方向およびＺ方向に沿って延びた略フィン形状を有する絶縁部材４３で覆われている。電極部材４４は、ソースラインＳＬとして機能する。

なお、拡散領域３ｂの電位は、図２に示すＳＬ制御回路１５により、図３に示すソースラインＳＬ（図５に示す電極部材４４）を介して制御され得る。

柱状体４は、柱状下部４ａと柱状上部４ｂとを有する。柱状下部４ａは、基板３の上に配されている。柱状下部４ａは、半導体（例えば、シリコン）を主成分とする材料で形成され、Ｐ型の不純物（例えば、ボロン又はアルミニウム）を第３の濃度で含む。第３の濃度は、第１の濃度と略等しい濃度とすることができる。

柱状上部４ｂは、柱状下部４ａ上に配される。柱状上部４ｂは、半導体柱４１及びコア絶縁膜４２を有する。コア絶縁膜４２は、柱状体４の中心軸近傍に配され柱状体４の中心軸に沿って延びている。コア絶縁膜４２は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。コア絶縁膜４２は、ＺＹ断面視において略Ｉ字形状を有し、ＺＸ断面視において略Ｉ字形状を有する。半導体柱４１は、コア絶縁膜４２を外側から囲むように配され柱状体４の中心軸に沿って延びている。半導体柱４１は、底面が閉塞された略円筒状の形状を有する。半導体柱４１は、ＺＹ断面視において略Ｉ字形状を有し、ＺＸ断面視において略Ｉ字形状を有する。

半導体柱４１は、メモリストリングＭＳにおけるチャネル領域（アクティブ領域）を含み、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成することができる。

Ｚ方向において、柱状下部４ａは、柱状上部４ｂ及び基板３の間に位置し、柱状上部４ｂの半導体柱４１に接触しているとともに基板３のウェル領域３ａに接触している。これにより、柱状下部４ａは、半導体柱４１とウェル領域３ａとを電気的に接続することができ、半導体柱４１とともにメモリストリングＭＳにおける半導体チャネルを形成する。

ゲート絶縁膜５は、積層体ＳＳＴと半導体柱４１との間に配され、平面視において半導体柱４１を囲っている（図４参照）。ゲート絶縁膜５は、半導体柱４１の側面を覆っている。ゲート絶縁膜５は、電荷蓄積能力を有するように構成され、例えば、電荷蓄積膜が１対の絶縁膜（トンネル絶縁膜、ブロック絶縁膜）で挟まれたＯＮＯ型の３層構造を有する。図４に示すように、ゲート絶縁膜５は、半導体柱４１側から順に、絶縁層５ａ／絶縁層５ｂ／絶縁層５ｃの３層構造で構成され得る。絶縁層５ａは、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。絶縁層５ｂは、窒化物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。絶縁層５ｃは、酸化物（例えば、シリコン酸化物、金属酸化物またはそれらの積層）を主成分とする材料で形成され得る。

ゲート絶縁膜９は、導電膜６−１と柱状下部４ａとの間に配されている。ゲート絶縁膜９は、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。

積層体ＳＳＴでは、導電膜６と絶縁膜７とが交互に繰り返し積層されている。図５の場合、基板３の上に、絶縁膜７−１、導電膜６−１、絶縁膜７−２、導電膜６−２、絶縁膜７−３、導電膜６−３、絶縁膜７−４、導電膜６−４、絶縁膜７−５、導電膜６−５、絶縁膜７−６、導電膜６−６が順に積層されている。各導電膜６は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。各絶縁膜７は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。導電膜６−１は、選択ゲートラインＳＧＳＬとして機能する。導電膜６−２は、ワードラインＷＬ０として機能する。導電膜６−３は、ワードラインＷＬ１として機能する。導電膜６−４は、ワードラインＷＬ２として機能する。導電膜６−５は、ワードラインＷＬ３として機能する。導電膜６−６は、選択ゲートラインＳＧＤＬとして機能する。

図５に示すように、導電膜６−１が柱状下部４ａ及びゲート絶縁膜９と交差する位置には、ソース側選択トランジスタＳＴが構成される。導電膜６−２が半導体柱４１及びゲート絶縁膜５と交差する位置には、メモリセルＭＴ０が構成される。導電膜６−３が半導体柱４１及びゲート絶縁膜５と交差する位置には、メモリセルＭＴ１が構成される。導電膜６−４が半導体柱４１及びゲート絶縁膜５と交差する位置には、メモリセルＭＴ２が構成される。導電膜６−５が半導体柱４１及びゲート絶縁膜５と交差する位置には、メモリセルＭＴ３が構成される。導電膜６−６が半導体柱４１及びゲート絶縁膜５と交差する位置には、ドレイン側選択トランジスタＤＴが構成される。

積層体ＳＳＴの上には、層間絶縁膜８が配されている。層間絶縁膜８は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。

層間絶縁膜８の上には、導電膜３２が配されている。導電膜３２は、ビットラインＢＬとして機能する。導電膜３２は、導電物（例えば、タングステン、アルミニウムなどの金属）を主成分とする材料で形成され得る。

導電膜３２と半導体柱４１との間には、コンタクトプラグ３１が配されている。コンタクトプラグ３１は、上端で導電膜３２に接触し、下端で半導体柱４１に接触し、導電膜３２及び半導体柱４１を電気的に接続することができる。コンタクトプラグ３１は、ビットラインコンタクトして機能する。コンタクトプラグ３１は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。

半導体装置１では、制御回路１０（図２参照）は、選択メモリセルからの情報の読み出し処理において、図６に示すような電圧印加を行う。図６は、読み出し処理の動作を示す図であり、図５のＣ部分を模式的に示しており、ワードラインＷＬ２（導電膜６−４）が選択ワードラインでありメモリセルＭＴ２が選択メモリセルである場合が例示されている。

制御回路１０は、選択ビットラインＢＬ（導電膜３２）を介してコンタクトプラグ３１の電位をグランド電位にしソースラインＳＬを介して拡散領域３ｂに正の電圧Ｖ_ＬＩを印加する。それとともに、制御回路１０は、選択ゲートラインＳＧＳＬ、ワードラインＷＬ０、ワードラインＷＬ１、ワードラインＷＬ３、選択ゲートラインＳＧＤＬを介して、導電膜６−１，６−２，６−３，６−５，６−６にリード電圧Ｖｒを印加し、選択ワードラインＷＬ２を介して導電膜６−４に閾値検知用のスイープ電圧Ｖｓｗを印加する。これにより、半導体柱４１（ポリシリコン膜）におけるゲート絶縁膜５との界面近傍のチャネル領域を反転させ電子（ｅ⁻）を流す。

また、制御回路１０は、基板電圧ラインＳＵＢＬを介してウェル領域３ａに正の電圧Ｖｗを印加し、半導体柱４１（ポリシリコン膜）におけるコア絶縁膜４２との界面近傍の領域に正孔（ｈ^＋）が流れている状態とする。

ここで、電子（ｅ⁻）は、コンタクトプラグ３１→半導体柱４１におけるゲート絶縁膜５との界面近傍→柱状下部４ａにおける導電膜６−１に近い側の領域→拡散領域３ｂの経路で流れるようにし、正孔（ｈ^＋）は、ウェル領域３ａ→柱状下部４ａにおける導電膜６−１から遠い側の領域→半導体柱４１におけるコア絶縁膜４２との界面近傍の領域→コンタクトプラグ３１の経路で流れるようにする。

このため、制御回路１０は、望ましくはＶｗ≦Ｖ_ＬＩになるように制御する。仮に、Ｖｗ＞＞Ｖ_ＬＩになっていると、正孔（ｈ^＋）がウェル領域３ａ→拡散領域３ｂの経路で流れてしまい、チャネル領域に所望の正孔電流を流すことが困難になる。

また、制御回路１０は、Ｖｗ＞導電膜６−１への印加電圧（＝図６の場合のＶｒ）になるように制御する。仮に、Ｖｗ≦導電膜６−１への印加電圧（＝図６の場合のＶｒ）になっていると、ウェル領域３ａと半導体柱４１との間に正孔（ｈ^＋）に対するポテンシャル障壁が形成される。これにより、正孔（ｈ^＋）がウェル領域３ａ→柱状下部４ａにおける導電膜６−１から遠い側の領域へと流れにくくなり、チャネル領域に所望の正孔電流を流すことが困難になる。

なお、制御回路１０は、ウェル領域３ａへの電圧Ｖｗの印加と拡散領域３ｂへの電圧Ｖ_ＬＩの印加とをほぼ同時に行ってもよい。あるいは、制御回路１０は、拡散領域３ｂへの電圧Ｖ_ＬＩの印加を先に行い、その後、ウェル領域３ａへの電圧Ｖｗの印加を行ってもよい。

この読み出し処理時の電荷密度分布についてシミュレーションを行ったところ、図７に示す結果が得られた。図７は、読み出し処理時の電荷密度分布を示す図である。

図７（ｅ）→図７（ｄ）→図７（ｃ）→図７（ｂ）→図７（ａ）は、それぞれ、ウェル領域３ａに電圧Ｖｗ＝７．１Ｖを印加し拡散領域３ｂに電圧Ｖ_ＬＩ＝７．１Ｖを印加し導電膜６−３，６−５，６−６にリード電圧Ｖｒ＝６．９Ｖを印加した状態で、導電膜６−４へ印加するスイープ電圧Ｖｓｗを−５．５Ｖ→−２．５Ｖ→０．５Ｖ→３．５Ｖ→６．５Ｖと変化させた場合における半導体柱４１の電位分布の変化を示している。スイープ電圧を３．５Ｖ以上にすると、半導体柱４１におけるゲート絶縁膜５との界面近傍の領域の電位が反転していることが分かる。

この電位分布の変化に伴い、電子（ｅ⁻）の密度分布は、図７（ｊ）→図７（ｉ）→図７（ｈ）→図７（ｇ）→図７（ｆ）と変化することが示されている。すなわち、スイープ電圧を３．５Ｖ以上にすると、半導体柱４１におけるゲート絶縁膜５との界面近傍の領域に電子（ｅ⁻）が流れるようになることが分かる。

また、この電位分布の変化に伴い、正孔（ｈ^＋）の密度分布は、図７（ｏ）→図７（ｎ）→図７（ｍ）→図７（ｌ）→図７（ｋ）と変化することが示されている。すなわち、スイープ電圧を３．５Ｖ以上にすると、半導体柱４１におけるコア絶縁膜４２との界面近傍の領域に正孔（ｈ^＋）が流れるようになることが分かる。

また、この読み出し処理時におけるメモリセルの電圧電流特性についてシミュレーションを行ったところ、図８に示す結果が得られた。図８は、メモリセルの電圧電流特性を示す図である。図８の場合、制御電圧をＶ１以上にすると、セル電流がＩ１からＩ２に急峻に立ち上がる電圧電流特性を示し、メモリセルのオン・オフを精度よく検知できることが確認された。すなわち、センスアンプ回路１６（図２参照）におけるオン・オフの検知にもちいる電流レベルをＩ１とＩ２との間にすることで、メモリセルのオン・オフを精度よく検知できる。

以上のように、実施形態では、半導体装置１において、メモリセルからの情報の読み出し動作時に電子用の電圧印加に加えて正孔用の電圧印加を行う。すなわち、読み出し動作時に、積層体ＳＳＴにおける最下の導電膜６−１に印加する電圧より大きい電圧を選択メモリセルに対応したウェル領域３ａに印加し、その電圧以上の電圧をソース側の拡散領域３ｂ，３ｃに印加する。これにより、半導体柱４１とゲート絶縁膜５との界面付近に電子電流を流しながら半導体柱４１とコア絶縁膜４２の界面付近に正孔電流を流すことができるので、セル電流を容易に増加でき、メモリセルに格納された情報を適正に読み出すことができる。

なお、本実施形態の考え方は、図９に示すメモリセルアレイ２ｉの構成に適用されてもよい。図９は、実施形態の変形例におけるメモリセルアレイ２ｉの構成を示す断面図である。図９に示す構成では、基板３と積層体ＳＳＴとの間に、導電膜３３ｉ、半導体膜３４ｉ、絶縁膜３５ｉ、及び半導体膜３６ｉが順に積層されている。導電膜３３ｉは、半導体膜３４ｉの下面に接触しているとともに、分離部４０を満たす絶縁部材４３ｉの下面に接触している。導電膜３３ｉは、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。半導体膜３４ｉは、半導体（例えば、ポリシリコン）を主成分とする材料で形成され、Ｐ型の不純物（例えば、ボロン又はアルミニウム）を第４の濃度で含む。絶縁膜３５ｉは、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成される。半導体膜３６ｉは、半導体（例えば、ポリシリコン）を主成分とする材料で形成され、Ｎ型の不純物（例えば、リン又はヒ素）を第５の濃度で含む。第５の濃度は、第４の濃度より大きな濃度にすることができる。半導体膜３６ｉは、ソースラインＳＬとして機能する。ゲート絶縁膜５ｉは、半導体柱４１の側面を覆いながら積層体ＳＳＴをＺ方向に貫通するが、半導体柱４１と半導体膜３６ｉとに挟まれた部分の一部に開口５ｉ１が配されている。これにより、半導体膜３６ｉは、開口５ｉ１を介して半導体柱４１の側面に電気的に接続されている。

このとき、制御回路１０（図２参照）は、選択メモリセルからの情報の読み出し処理において、図１０に示すような電圧印加を行う。図１０は、実施形態の変形例における読み出し処理の動作を示す図であり、図９のＤ部分を模式的に示しており、ワードラインＷＬ１（導電膜６−３）が選択ワードラインでありメモリセルＭＴ１が選択メモリセルである場合が例示されている。

制御回路１０は、選択ビットラインＢＬ（導電膜３２）を介してコンタクトプラグ３１の電位をグランド電位にしソースラインＳＬを介して半導体膜３６ｉに正の電圧Ｖ_ＬＩを印加する。それとともに、制御回路１０は、選択ゲートラインＳＧＳＬ、ワードラインＷＬ０、選択ゲートラインＳＧＤＬを介して、導電膜６−１，６−２，６−４にリード電圧Ｖｒを印加し、選択ワードラインＷＬ１を介して導電膜６−３に閾値検知用のスイープ電圧Ｖｓｗを印加する。これにより、半導体柱４１（ポリシリコン膜）におけるゲート絶縁膜５ｉとの界面近傍のチャネル領域を反転させ電子（ｅ⁻）を流す。

また、制御回路１０は、基板電圧ラインＳＵＢＬを介して半導体膜３４ｉに正の電圧Ｖｗを印加し、半導体柱４１（ポリシリコン膜）におけるコア絶縁膜４２との界面近傍の領域に正孔（ｈ^＋）が流れている状態とする。

ここで、電子（ｅ⁻）は、コンタクトプラグ３１→半導体柱４１におけるゲート絶縁膜５ｉとの界面近傍→半導体膜３６ｉの経路で流れるようにし、正孔（ｈ^＋）は、半導体膜３４ｉ→半導体柱４１におけるコア絶縁膜４２との界面近傍の領域→コンタクトプラグ３１の経路で流れるようにする。

このため、制御回路１０は、望ましくはＶｗ≦Ｖ_ＬＩになるように制御する。仮に、Ｖｗ＞＞Ｖ_ＬＩになっていると、正孔（ｈ^＋）が半導体膜３４ｉ→半導体膜３６ｉの経路で流れてしまい、チャネル領域に所望の正孔電流を流すことが困難になる。

また、制御回路１０は、Ｖｗ＞導電膜６−１への印加電圧（＝図１０の場合のＶｒ）になるように制御する。仮に、Ｖｗ≦導電膜６−１への印加電圧（＝図１０の場合のＶｒ）になっていると、半導体柱４１における導電膜６−１と略同じ高さの領域に正孔（ｈ^＋）に対するポテンシャル障壁が形成される。これにより、正孔（ｈ^＋）が半導体膜３４ｉ→半導体柱４１におけるコア絶縁膜４２との界面近傍の領域へと流れにくくなり、チャネル領域に所望の正孔電流を流すことが困難になる。

なお、制御回路１０は、半導体膜３４ｉへの電圧Ｖｗの印加と半導体膜３６ｉへの電圧Ｖ_ＬＩの印加とをほぼ同時に行ってもよい。あるいは、制御回路１０は、半導体膜３６ｉへの電圧Ｖ_ＬＩの印加を先に行い、その後、半導体膜３４ｉへの電圧Ｖｗの印加を行ってもよい。

以上本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１半導体装置、４柱状体、５，９ゲート絶縁膜、１０制御回路、４１半導体柱、ＳＳＴ積層体。

Claims

第１の半導体領域と、
導電膜と絶縁膜とが繰り返し積層方向に配置された積層体と、
前記積層方向に前記積層体を貫通し、一端が前記第１の半導体領域に電気的に接続された半導体チャネルと、
前記積層体と前記半導体チャネルとの間に配置されたゲート絶縁膜と、
前記導電膜と前記半導体チャネルとが交差する位置に構成されるメモリセルからの情報の読み出し時に、前記積層体における前記第１の半導体領域に最も近い導電膜に第１の電圧を供給し、前記第１の半導体領域に前記第１の電圧より高い第２の電圧を供給する制御回路と、
を備えた半導体装置。
前記第１の半導体領域と前記最も近い導電膜との間に配され、前記半導体チャネルの前記一端に電気的に接続された第２の半導体領域をさらに備え、
前記制御回路は、前記読み出し時に、前記第２の半導体領域に前記第２の電圧と均等又は前記第２の電圧より高い第３の電圧を供給する
請求項１に記載の半導体装置。
前記第１の半導体領域は、第１の導電型の不純物を含み、
前記第２の半導体領域は、前記第１の導電型と反対である第２の導電型の不純物を含む
請求項２に記載の半導体装置。
前記第１の半導体領域は、基板に配され、
前記第２の半導体領域は、前記基板における前記第１の半導体領域の内側に配され、
前記半導体チャネルの前記一端は、前記第１の半導体領域に接触しているとともに前記第１の半導体領域を介して前記第２の半導体領域に電気的に接続されている
請求項２又は３に記載の半導体装置。
前記第１の半導体領域は、前記半導体チャネルの前記一端に接触しており、
前記第２の半導体領域は、前記半導体チャネルの前記一端付近の側面に接触している
請求項２又は３に記載の半導体装置。