JP2019152719A - 表示装置 - Google Patents

Abstract

【課題】表示品位の低下を抑制することが可能な表示装置を提供する。【解決手段】第１方向に延出した走査線と、前記走査線の少なくとも一部と重なる半導体層と、前記半導体層と接続されたドレイン電極と、を備えるスイッチング素子と、を備え、前記ドレイン電極は、前記半導体層と接する第１部分と、前記走査線と前記第１部分との間に第２部分と、を有し、前記第１部分は、前記第２部分から前記第１方向と交差する第２方向へ突出している、表示装置。【選択図】 図５

Description

本発明の実施形態は、表示装置に関する。

近年、タッチセンサを内蔵した表示装置が種々提案されている。一例では、表示パネルに形成された複数の電極がタッチセンシングモードである場合にセンサ電極の役割を果たし、表示モードである場合に共通電極の役割を果たす表示装置が開示されている。タッチセンシング方式としては、相互容量方式及び自己容量方式のいずれかが適用される。タッチセンシングモードでは、タッチ駆動電圧が信号ラインを通じてセンサ電極に印加されることにより、センシングが行われるものである。

特開２０１５−１２２０５７号公報

本実施形態の目的は、表示品位の低下を抑制することが可能な表示装置を提供することにある。

本実施形態によれば、第１方向に延出した走査線と、前記走査線の少なくとも一部と重なる半導体層と、前記半導体層と接続されたドレイン電極と、を備えるスイッチング素子と、を備え、前記ドレイン電極は、前記半導体層と接する第１部分と、前記走査線と前記第１部分との間に第２部分と、を有し、前記第１部分は、前記第２部分から前記第１方向と交差する第２方向へ突出している、表示装置が提供される。

図１は、本実施形態に係る表示装置の構成を示す斜視図である。 図２は、図１に示した表示装置に備えられるタッチセンサの構成例を示す平面図である。 図３は、図１に示した表示パネルの等価回路を示す図である。 図４は、画素レイアウトの一例を示す平面図である。 図５は、図４に示した画素の一例を示す平面図である。 図６は、図５に示したＡ−Ｂ線に沿った第１基板の断面図である。 図７は、ドレイン電極及び遮光層の比較例の構成を示す平面図である。 図８は、本実施形態のドレイン電極及び遮光層の構成を示す平面図である。 図９は、図８に示したＣ−Ｄ線に沿った表示装置の断面図である。 図１０は、図８に示したＥ−Ｆ線に沿った表示装置の断面図である。 図１１は、本実施形態の遮光層、メインスペーサ、及び、サブスペーサの構成を示す平面図である。 図１２は、本実施形態のドレイン電極の変形例を示す平面図である。

以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

本実施形態においては、表示装置ＤＳＰの一例として、液晶表示装置について説明する。なお、本実施形態にて開示する主要な構成は、有機エレクトロルミネッセンス表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置などにも適用可能である。

図１は、本実施形態に係る表示装置ＤＳＰの構成を示す斜視図である。
図１は、第１方向Ｘと、第１方向Ｘに垂直な第２方向Ｙと、第１方向Ｘ及び第２方向Ｙに垂直な第３方向Ｚと、によって規定される三次元空間を示している。一例では、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第１方向Ｘ及び第２方向Ｙは、表示装置ＤＳＰを構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置ＤＳＰの厚さ方向に相当する。本明細書において、第３方向Ｚを示す矢印の先端に向かう方向を上方（あるいは、単に上）と称し、矢印の先端から逆に向かう方向を下方（あるいは、単に下）と称する。また、第３方向Ｚを示す矢印の先端側に表示装置ＤＳＰを観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ−Ｙ平面に向かって見ることを平面視という。

図１に示すように、表示装置ＤＳＰは、表示パネルＰＮＬ、フレキシブルプリント回路基板１と、ＩＣチップ２、回路基板３を備えている。

表示パネルＰＮＬは、第１基板ＳＵＢ１と、第１基板ＳＵＢ１に対向配置された第２基板ＳＵＢ２と、を備えている。また、表示パネルＰＮＬは、画像を表示する表示部ＤＡと、表示部ＤＡを囲む非表示部ＮＤＡと、を備えている。表示パネルＰＮＬは、表示部ＤＡにおいて、複数の画素ＰＸを備えている。

第１基板ＳＵＢ１は、第２基板ＳＵＢ２と重なる領域よりも外側に延出した実装部ＭＡを有している。第１基板ＳＵＢ１の３つの側縁は、第３方向Ｚにおいて、第２基板ＳＵＢ２の３つの側縁と揃っている。第１基板ＳＵＢ１の第１方向Ｘに平行な側縁の長さは、第２基板ＳＵＢ２の第１方向Ｘに平行な側縁の長さと略等しい。また、第１基板ＳＵＢ１の第２方向Ｙに平行な側縁の長さは、第２基板ＳＵＢ２の第２方向Ｙに平行な側縁の長さより大きい。つまり、第１基板ＳＵＢ１のＸ−Ｙ平面に平行な面積は、第２基板ＳＵＢ２のＸ−Ｙ平面に平行な面積より大きい。ここで、Ｘ−Ｙ平面は、第１方向Ｘと第２方向Ｙとで規定される平面である。

図示した例では、フレキシブルプリント回路基板１は、非表示部ＮＤＡにおいて、実装部ＭＡの上に実装されている。フレキシブルプリント回路基板１は、表示パネルＰＮＬと電気的に接続されている。回路基板３は、フレキシブルプリント回路基板１の下に実装され、フレキシブルプリント回路基板１と電気的に接続されている。ＩＣチップ２は、フレキシブルプリント回路基板１に実装されている。なお、ＩＣチップ２は、実装部ＭＡに実装されてもよい。ＩＣチップ２は、表示パネルＰＮＬを駆動するのに必要な信号を供給する信号供給源等として機能する。

本実施形態の表示パネルＰＮＬは、第１基板ＳＵＢ１の背面側からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型、第２基板ＳＵＢ２の前面側からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型、あるいは、透過表示機能及び反射表示機能を備えた半透過型のいずれであってもよい。

また、表示パネルＰＮＬの詳細な構成について、ここでは説明を省略するが、表示パネルＰＮＬは、基板主面に沿った横電界を利用する表示モード、基板主面の法線に沿った縦電界を利用する表示モード、基板主面に対して斜め方向に傾斜した傾斜電界を利用する表示モード、さらには、上記の横電界、縦電界、及び、傾斜電界を適宜組み合わせて利用する表示モードに対応したいずれの構成を備えていてもよい。ここでの基板主面とは、第１方向Ｘ及び第２方向Ｙで規定されるＸ−Ｙ平面と平行な面である。

図２は、図１に示した表示装置ＤＳＰに備えられるタッチセンサＴＳの構成例を示す平面図である。ここでは、相互容量方式のタッチセンサＴＳについて説明するが、タッチセンサＴＳは自己容量方式であってもよい。

タッチセンサＴＳは、駆動電極ＴＸ１乃至ＴＸｎ、検出電極ＲＸ１乃至ＲＸｍ、フレキシブルプリント回路基板４、タッチ検出ＩＣチップ５等を備えている。なお、ｎ及びｍは、例えば２以上の整数である。フレキシブルプリント回路基板４は、第２基板ＳＵＢ２に接続されている。タッチ検出ＩＣチップ５は、フレキシブルプリント回路基板４に実装されている。

駆動電極ＴＸ１乃至ＴＸｎは、第１基板ＳＵＢ１に配置されている。複数の駆動電極ＴＸ１乃至ＴＸｎは、それぞれ帯状に形成され第２方向Ｙに延出し、第１方向Ｘに間隔をおいて並べられている。表示装置ＤＳＰへの物体の接近又は接触を検出するタッチセンシングモードにおいては、駆動電極ＴＸ１乃至ＴＸｎは、タッチ駆動電圧が印加される。また、画像を表示する表示モードにおいては、駆動電極ＴＸ１乃至ＴＸｎは、コモン電圧（Ｖｃｏｍ）が印加された共通電極ＣＥとして機能する。コモン電圧は、例えばＩＣチップ２に含まれる共通電極駆動回路から印加される。

検出電極ＲＸ１乃至ＲＸｍは、第２基板ＳＵＢ２上に配置されている。複数の検出電極ＲＸ１乃至ＲＸｍは、それぞれ帯状に形成され第１方向Ｘに延出し、第２方向Ｙに間隔をおいて並べられている。複数の検出電極ＲＸ１乃至ＲＸｍは、複数の駆動電極ＴＸ１乃至ＴＸｎと表示部ＤＡにおいて交差している。検出電極ＲＸ１乃至ＲＸｍは、非表示部ＮＤＡに位置するリード線ＬＤ及びフレキシブルプリント回路基板４を介してタッチ検出ＩＣチップ５と電気的に接続されている。リード線ＬＤは、検出電極ＲＸ１乃至ＲＸｍと一対一で電気的に接続されている。リード線ＬＤは、低抵抗化の観点から、金属細線で形成されることが望ましい。

図３は、図１に示した表示パネルＰＮＬの等価回路を示す図である。
複数の画素ＰＸは、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。ここで、画素とは、画素信号に応じて個別に制御することができる最小単位を示し、例えば、後述する走査線と信号線とが交差する位置に配置されたスイッチング素子を含む領域に存在する。

表示パネルＰＮＬは、表示部ＤＡにおいて、複数本の走査線Ｇ、複数本の信号線Ｓ、共通電極ＣＥなどを備えている。走査線Ｇは、それぞれ第１方向Ｘに延出し、第２方向Ｙに並んでいる。信号線Ｓは、それぞれ第２方向Ｙに延出し、第１方向Ｘに並んでいる。なお、走査線Ｇ及び信号線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。共通電極ＣＥは、複数の画素ＰＸに亘って配置されている。走査線Ｇ、信号線Ｓ、及び、共通電極ＣＥは、それぞれ非表示部ＮＤＡに引き出されている。非表示部ＮＤＡにおいて、走査線Ｇは走査線駆動回路ＧＤに接続され、信号線Ｓは信号線駆動回路ＳＤに接続され、共通電極ＣＥは共通電極駆動回路ＣＤに接続されている。信号線駆動回路ＳＤ、走査線駆動回路ＧＤ、及び、共通電極駆動回路ＣＤは、第１基板上に形成されても良いし、これらの一部或いは全部が図１に示したＩＣチップ２に内蔵されていても良い。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣ等を備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、走査線Ｇ及び信号線Ｓと電気的に接続されている。より具体的には、スイッチング素子ＳＷは、ゲート電極ＷＧ、ソース電極ＷＳ、及び、ドレイン電極ＷＤを備えている。ゲート電極ＷＧは、走査線Ｇと電気的に接続されている。図示した例では、信号線Ｓと電気的に接続された電極をソース電極ＷＳと称し、画素電極ＰＥと電気的に接続された電極をドレイン電極ＷＤと称する。画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続されている。

走査線Ｇは、第１方向Ｘに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。信号線Ｓは、第２方向Ｙに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向し、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって液晶層ＬＣを駆動している。保持容量ＣＳは、例えば、共通電極ＣＥと同電位の電極、及び、画素電極ＰＥと同電位の電極の間に形成される。

図４は、画素レイアウトの一例を示す平面図である。
図４において、第２方向Ｙに対して反時計回りに鋭角に交差する方向を方向Ｄ１と定義し、第２方向Ｙに対して時計回りに鋭角に交差する方向を方向Ｄ２と定義する。なお、第２方向Ｙと方向Ｄ１とのなす角度θ１は、第２方向Ｙと方向Ｄ２とのなす角度θ２とほぼ同一である。

走査線Ｇ１乃至Ｇ３は、それぞれ第１方向Ｘに沿って直線的に延出し、第２方向Ｙに間隔を置いて並んでいる。信号線Ｓ１乃至Ｓ３は、それぞれ概ね第２方向Ｙに沿って延出し、第１方向Ｘに間隔をおいて並んでいる。

画素電極ＰＥ１及びＰＥ２は、走査線Ｇ１及びＧ２の間に配置されている。画素電極ＰＥ１及びＰＥ２は、第１方向Ｘに沿って並んでいる。画素電極ＰＥ３及びＰＥ４は、走査線Ｇ２及びＧ３の間に配置されている。画素電極ＰＥ３及びＰＥ４は、第１方向Ｘに沿って並んでいる。画素電極ＰＥ１及びＰＥ３は信号線Ｓ１及びＳ２の間に配置され、画素電極ＰＥ２及びＰＥ４は信号線Ｓ２及びＳ３の間に配置されている。

画素電極ＰＥ１及びＰＥ２は、それぞれ方向Ｄ１に沿って延出した帯電極Ｐａ１及びＰａ２を有している。画素電極ＰＥ３及びＰＥ４は、それぞれ方向Ｄ２に沿って延出した帯電極Ｐａ３及びＰａ４を有している。図示した例では、帯電極Ｐａ１乃至Ｐａ４は、各３本であるが、１本又は２本でもよいし、４本以上であってもよい。なお、図示しない共通電極ＣＥは、画素ＰＸ１乃至ＰＸ４に亘って配置されている。

図５は、図４に示した画素の一例を示す平面図である。ここでは、図４に示した走査線Ｇ１及びＧ２と信号線Ｓ１及びＳ２とで囲まれた画素ＰＸ１に着目して、主要部について説明する。

スイッチング素子ＳＷは、走査線Ｇ２及び信号線Ｓ２と電気的に接続されている。スイッチング素子ＳＷは、半導体層ＳＣと、ドレイン電極ＷＤと、を備えている。

半導体層ＳＣは、その一部分が信号線Ｓ２と重なるように配置され、他の部分が信号線Ｓ１及びＳ２の間に延出し、略Ｕ字状に形成されている。また、半導体層ＳＣは、走査線Ｇ２の少なくとも一部と重なっている。半導体層ＳＣは、信号線Ｓ２と重なる位置において走査線Ｇ２と交差し、信号線Ｓ１とＳ２との間においても走査線Ｇ２と交差している。走査線Ｇ２において、半導体層ＳＣと重畳する領域がそれぞれゲート電極ＧＥ１及びＧＥ２として機能する。すなわち、図示した例のスイッチング素子ＳＷは、ダブルゲート構造を有している。半導体層ＳＣは、その一端部ＳＣＡにおいて貫通孔ＣＨ１を通じて信号線Ｓ２と電気的に接続され、その他端部ＳＣＢにおいて貫通孔ＣＨ２を通じてドレイン電極ＷＤと電気的に接続されている。

ドレイン電極ＷＤは、島状に形成され、信号線Ｓ１と信号線Ｓ２との間に配置されている。ドレイン電極ＷＤは、貫通孔ＣＨ２と重なる第１部分ＰＴ１と、走査線Ｇ２と第１部分ＰＴ１との間の第２部分ＰＴ２と、を有している。図中において、第１部分ＰＴ１は、斜線で示されている。第１部分ＰＴ１は、第２部分ＰＴ２から第２方向Ｙへ突出している。第１部分ＰＴ１は、第１方向Ｘに幅Ｗ１を有し、第２部分ＰＴ２は、第１方向Ｘに幅Ｗ２を有している。幅Ｗ２は、幅Ｗ１より大きい。また、貫通孔ＣＨ２は、第１方向Ｘに幅Ｗ３を有している。図示した例では、幅Ｗ１は、幅Ｗ３と等しい。すなわち、第１部分ＰＴ１は、平面視で貫通孔ＣＨ２と同等のサイズに形成されている。なお、第１部分ＰＴ１は、貫通孔ＣＨ２より大きいサイズに形成されていても良く、幅Ｗ１は、幅Ｗ３より大きくても良い。また、第１部分ＰＴ１の第２方向Ｙの幅は、貫通孔ＣＨ２の第２方向Ｙの幅より大きくてもよいし、等しくてもよいし、小さくてもよい。

画素電極ＰＥ１は、複数の帯電極Ｐａ１と一体の基部ＢＳ１を備えている。基部ＢＳ１は、ドレイン電極ＷＤと重畳し、ドレイン電極ＷＤと電気的に接続される。図示した例では、基部ＢＳ１は、第２部分ＰＴ２と重畳している。画素電極ＰＥ１とスイッチング素子ＳＷとを接続する接続部については後述する。

図６は、図５に示したＡ−Ｂ線に沿った第１基板ＳＵＢ１の断面図である。
第１基板ＳＵＢ１は、絶縁基板１０、絶縁膜１１乃至１５、半導体層ＳＣ、走査線Ｇ２、信号線Ｓ２、共通電極ＣＥ、金属配線ＭＬ２、配向膜ＡＬ１などを備えている。

絶縁基板１０は、ガラス基板や可撓性の樹脂基板などの光透過性を有する基板である。絶縁膜１１は、絶縁基板１０の上に位置している。半導体層ＳＣは、絶縁膜１１の上に位置し、絶縁膜１２によって覆われている。半導体層ＳＣは、例えば、多結晶シリコンによって形成されているが、アモルファスシリコンや酸化物半導体によって形成されていてもよい。

走査線Ｇ２の一部であるゲート電極ＧＥ１は、絶縁膜１２の上に位置し、絶縁膜１３によって覆われている。なお、図示しない他の走査線も、走査線Ｇ２と同一層に位置している。走査線Ｇ２は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。一例では、走査線Ｇ２は、モリブデン−タングステン合金によって形成されている。

信号線Ｓ２は、絶縁膜１３の上に位置し、絶縁膜１４によって覆われている。なお、図示しない他の信号線も、信号線Ｓ２と同一層に位置している。信号線Ｓ２は、上記の金属材料や、上記の金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。一例では、信号線Ｓ２は、チタン（Ｔｉ）を含む第１層、アルミニウム（Ａｌ）を含む第２層、及び、チタン（Ｔｉ）を含む第３層がこの順に積層された積層体である。信号線Ｓ２は、絶縁膜１２及び絶縁膜１３を貫通する貫通孔ＣＨ１を通じて半導体層ＳＣにコンタクトしている。

共通電極ＣＥは、絶縁膜１４の上に位置している。共通電極ＣＥは、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成された透明電極である。

金属配線ＭＬ２は、共通電極ＣＥの上に位置し、絶縁膜１５によって覆われている。金属配線ＭＬ２は、上記の金属材料や、上記の金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。一例では、金属配線ＭＬ２は、チタン（Ｔｉ）を含む第１層、アルミニウム（Ａｌ）を含む第２層、及び、チタン（Ｔｉ）を含む第３層がこの順に積層された積層体、あるいは、モリブデン（Ｍｏ）を含む第１層、アルミニウム（Ａｌ）を含む第２層、及び、モリブデン（Ｍｏ）を含む第３層がこの順に積層された積層体である。配向膜ＡＬ１は、絶縁膜１５の上に位置している。

絶縁膜１１乃至１３、及び、絶縁膜１５は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの無機絶縁材料によって形成された無機絶縁膜であり、単層構造であってもよいし、多層構造であってもよい。絶縁膜１４は、例えば、アクリル樹脂などの有機絶縁材料によって形成された有機絶縁膜である。

図７は、ドレイン電極ＷＤ及び遮光層ＢＭの比較例の構成を示す平面図である。
遮光層ＢＭは、第１方向Ｘに延出した第１遮光層ＢＭ１１と、第２方向Ｙに延出した第２遮光層ＢＭ２１及びＢＭ２２と、を有している。第１遮光層ＢＭ１１は、ドレイン電極ＷＤに重畳している。第２遮光層ＢＭ２１は、信号線Ｓ１に重畳している。第２遮光層ＢＭ２２は、信号線Ｓ２に重畳している。

図７に示す比較例においては、ドレイン電極ＷＤは、貫通孔ＣＨ２が形成された位置においても、幅Ｗ２を有している。すなわち、本実施形態と比較して、ドレイン電極ＷＤは第２方向Ｙに突出した第１部分を有していない。また、ドレイン電極ＷＤは、第１遮光層ＢＭ１１と重なる領域の外まで延在したコーナー部ＣＮ１及びＣＮ２を有している。そのため、コーナー部ＣＮ１及びＣＮ２で反射された光が第１遮光層ＢＭ１１から漏れて表示装置のコントラストが低下する恐れがある。また、第１遮光層ＢＭ１１の幅Ｗ１１を大きくしてコーナー部ＣＮ１及びＣＮ２を覆うと開口率が低下してしまう。

図８は、本実施形態のドレイン電極ＷＤ及び遮光層ＢＭの構成を示す平面図である。
図８に示す本実施形態は、図７に示した比較例に対して、ドレイン電極ＷＤのコーナー部ＣＮ１及びＣＮ２が形成されていない点で相違している。また、第１遮光層ＢＭ１１は、第１部分ＰＴ１と重なる突出部ＰＲを有している。突出部ＰＲは、第２方向Ｙに突出している。第１遮光層ＢＭ１１の幅Ｗ１２は、図７に示した比較例の第１遮光層ＢＭ１の幅Ｗ１１より小さい。

本実施形態によれば、ドレイン電極ＷＤは、第２部分ＰＴ２から突出した第１部分ＰＴ１を有している。すなわち、貫通孔ＣＨ２と重なる領域である第１部分ＰＴ１を残し、コンタクトに不要なコーナー部ＣＮ１及びＣＮ２を削除することができる。よって、コーナー部ＣＮ１及びＣＮ２からの光漏れを抑制することができる。したがって、表示装置のコントラストの低下を抑制することができる。

また、第１遮光層ＢＭ１１は突出部ＰＲを有している。すなわち、第１遮光層ＢＭ１１の形状をドレイン電極ＷＤの形状に沿った形状とすることで、第１遮光層ＢＭ１１の幅Ｗ１２を小さくすることができる。よって、遮光層ＢＭの面積を削減することができ、比較例と比べて開口率を向上することができる。

図９は、図８に示したＣ−Ｄ線に沿った表示装置ＤＳＰの断面図である。図示した例は、横電界を利用する表示モードの一つであるＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードが適用された例に相当する。

第１基板ＳＵＢ１において、信号線Ｓ１及びＳ２、ドレイン電極ＷＤは、絶縁膜１３の上に位置し、絶縁膜１４によって覆われている。第１部分ＰＴ１は、絶縁膜１２及び１３を貫通する貫通孔ＣＨ２において半導体層ＳＣと接している。絶縁膜１２及び１３は、ドレイン電極ＷＤと半導体層ＳＣとの間の絶縁膜に相当する。金属配線ＭＬ１及びＭＬ２は、それぞれ信号線Ｓ１及びＳ２の直上に位置している。画素電極ＰＥ１は、絶縁膜１５の上に位置し、配向膜ＡＬ１によって覆われている。画素電極ＰＥ１は、ＩＴＯやＩＺＯなどの透明な導電材料によって形成された透明電極である。

第２基板ＳＵＢ２は、絶縁基板２０、遮光層ＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、配向膜ＡＬ２などを備えている。
絶縁基板２０は、絶縁基板１０と同様に、ガラス基板や樹脂基板などの光透過性を有する基板である。遮光層ＢＭ及びカラーフィルタＣＦは、絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置している。カラーフィルタＣＦは、画素電極ＰＥ１と対向する位置に配置され、その一部が遮光層ＢＭに重なっている。オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。オーバーコート層ＯＣは、透明な樹脂によって形成されている。配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。配向膜ＡＬ１及び配向膜ＡＬ２は、例えば、水平配向性を呈する材料によって形成されている。

上述した第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、配向膜ＡＬ１及び配向膜ＡＬ２が対向するように配置されている。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、所定のセルギャップが形成された状態でシール材によって接着されている。液晶層ＬＣは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の間に位置し、配向膜ＡＬ１と配向膜ＡＬ２との間に保持されている。液晶層ＬＣは、液晶分子ＬＭを備えている。液晶層ＬＣは、ポジ型（誘電率異方性が正）の液晶材料、あるいは、ネガ型（誘電率異方性が負）の液晶材料によって構成されている。

検出電極ＲＸは、絶縁基板２０の上に位置している。検出電極Ｒｘは、金属を含む導電層、ＩＴＯやＩＺＯ等の透明な導電材料によって形成されていても良いし、金属を含む導電層の上に透明導電層が積層されていても良いし、導電性の有機材料や、微細な導電性物質の分散体などによって形成されていても良い。

第１偏光板ＰＬ１を含む光学素子ＯＤ１は、絶縁基板１０と照明装置ＢＬとの間に位置している。第２偏光板ＰＬ２を含む光学素子ＯＤ２は、検出電極ＲＸの上に位置している。光学素子ＯＤ１及び光学素子ＯＤ２は、必要に応じて位相差板、散乱層、反射防止層を含んでいても良い。

このような表示パネルＰＮＬにおいては、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていないオフ状態において、液晶分子ＬＭは、配向膜ＡＬ１及び配向膜ＡＬ２の間で所定の方向に初期配向している。このようなオフ状態では、照明装置ＩＬから表示パネルＰＮＬに向けて照射された光は、光学素子ＯＤ１及び光学素子ＯＤ２によって吸収され、暗表示となる。一方、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されたオン状態においては、液晶分子ＬＭは、電界により初期配向方向とは異なる方向に配向し、その配向方向は電界によって制御される。このようなオン状態では、照明装置ＩＬからの光の一部は、光学素子ＯＤ１及び光学素子ＯＤ２を透過し、明表示となる。

図１０は、図８に示したＥ−Ｆ線に沿った表示装置ＤＳＰの断面図である。
絶縁膜１４は、ドレイン電極ＷＤまで貫通する貫通孔ＣＨ３を有している。また、絶縁膜１５は、貫通孔ＣＨ３と繋がる貫通孔ＣＨ４を有している。画素電極ＰＥ１の基部ＢＳ１は、貫通孔ＣＨ３及びＣＨ４を介してドレイン電極ＷＤの第２部分ＰＴ２と接している。

図１１は、本実施形態の遮光層ＢＭ、メインスペーサＭＳＰ、及び、サブスペーサＳＳＰの構成を示す平面図である。
メインスペーサＭＳＰは、第１遮光層ＢＭ１１と第２遮光層ＢＭ２３とが交差する位置と重なっている。サブスペーサＳＳＰは、第１遮光層ＢＭ１１と第２遮光層ＢＭ２６とが交差する位置と重なっている。図示しないが、メインスペーサＭＳＰ及びサブスペーサＳＳＰは、樹脂材料によって形成され、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の間に配置されている。メインスペーサＭＳＰとは、第１基板ＳＵＢ１と第２基板ＳＵＢ２とのセルギャップを形成するものである。セルギャップは、例えば２〜５μｍである。サブスペーサＳＳＰとは、メインスペーサＭＳＰの高さより低い高さを有するものである。

また、遮光層ＢＭは、第１遮光層ＢＭ１１と第２遮光層ＢＭ２３とが交差する位置において、拡張部ＥＸ１を有し、第１遮光層ＢＭ１１と第２遮光層ＢＭ２６とが交差する位置において、拡張部ＥＸ２を有している。拡張部ＥＸ１は、メインスペーサＭＳＰと重なり、平面視において、メインスペーサＭＳＰと略同心円状に拡張されている。拡張部ＥＸ２は、サブスペーサＳＳＰと重なり、平面視において、サブスペーサＳＳＰと略同心円状に拡張されている。

図示した例では、ドレイン電極ＷＤ１及びＷＤ２は、拡張部ＥＸ１と重なっている。第１遮光層ＢＭ１１は、ドレイン電極ＷＤ３と重なる位置に突出部ＰＲを有している。ドレイン電極ＷＤ４の第２遮光層ＢＭ２６側は、拡張部ＥＸ２と重なっている。また、ドレイン電極ＷＤ５の第２遮光層ＢＭ２６側は、拡張部ＥＸ２と重なっている。遮光層ＢＭの突出部ＰＲは、拡張部ＥＸ１及びＥＸ２と重なる位置に配置されていない。すなわち、拡張部ＥＸ１及びＥＸ２は、突出部ＰＲより優先的に形成されている。

図１２は、本実施形態のドレイン電極ＷＤの変形例を示す平面図である。例えばドレイン電極ＷＤの形状については、図１２に記載の形状であっても良い。
図１２の（ａ）、図１２の（ｂ）、図１２の（ｃ）に示すように、ドレイン電極ＷＤの第１部分ＰＴ１及び第２部分ＰＴ２は、丸みを帯びた部分を有していても良く、矩形状に限らず円形状であっても良い。
このような変形例においても上記したのと同様の効果を得ることができる。

以上説明したように、本実施形態によれば、表示品位の低下を抑制することが可能な表示装置を得ることができる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＤＳＰ…表示装置、Ｇ…走査線、ＳＷ…スイッチング素子、ＳＣ…半導体層、
ＷＤ…ドレイン電極、ＰＴ１…第１部分、ＰＴ２…第２部分、
Ｗ１、Ｗ２、Ｗ３、Ｗ１１、Ｗ１２…幅、Ｃｈ２…貫通孔、１２、１３…絶縁膜、
ＢＭ…遮光層、ＢＭ１１…第１遮光層、ＢＭ２１〜ＢＭ２６…第２遮光層、
ＰＲ…突出部、ＭＳＰ…メインスペーサ、ＳＳＰ…サブスペーサ、
ＥＸ１、ＥＸ２…拡張部、ＲＸ…検出電極、ＴＸ…駆動電極、ＰＥ…画素電極。

Claims (6)

1. 第１方向に延出した走査線と、
   前記走査線の少なくとも一部と重なる半導体層と、前記半導体層と接続されたドレイン電極と、を備えるスイッチング素子と、を備え、
   前記ドレイン電極は、前記半導体層と接する第１部分と、前記走査線と前記第１部分との間に第２部分と、を有し、
   前記第１部分は、前記第２部分から前記第１方向と交差する第２方向へ突出している、表示装置。
2. さらに、前記半導体層と前記ドレイン電極との間の絶縁膜を備え、
   前記第２部分の前記第１方向の幅は、前記第１部分の前記第１方向の幅より大きく、
   前記第１部分は、前記絶縁膜を貫通する前記貫通孔において前記半導体層に接し、
   前記第１部分の前記第１方向の幅は、前記貫通孔の前記第１方向の幅と等しい、請求項１に記載の表示装置。
3. さらに、前記第１方向に延出し前記ドレイン電極と重なる第１遮光層と、前記第２方向に延出した第２遮光層と、を有する遮光層を備え、
   前記第１遮光層は、前記第１部分と重なる突出部を有する、請求項１又は２に記載の表示装置。
4. 前記第１遮光層と前記第２遮光層とが交差する位置と重なるスペーサを備え、
   前記遮光層は、前記第１遮光層と前記第２遮光層とが交差する位置に拡張部を有し、
   前記遮光層の前記突出部は、前記拡張部と重なる位置に配置されない、請求項３に記載の表示装置。
5. さらに、前記第１方向に延出し前記第２方向に並んだ複数の検出電極と、前記第２方向に延出し前記第１方向に並んだ複数の駆動電極と、を備える、請求項１乃至４の何れか１項に記載の表示装置。
6. さらに、前記スイッチング素子と電気的に接続された画素電極を備え、
   前記画素電極は、前記第２部分と接する、請求項１乃至５の何れか１項に記載の表示装置。

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