JP2019133191A - 表示装置及び電子機器 - Google Patents

Abstract

【課題】 縦クロストークを防止するために、画素部データ線の振幅を小さくして駆動する表示装置の容量分割駆動方式において、使用する容量のレイアウトを提供する。【解決手段】 表示装置に設けられる複数の画素回路１１０の各々は、発光素子ＯＬＥＤと、発光素子に駆動電流を供給する第１トランジスター１２１と、データ線と第１トランジスターのゲートとの間をオン／オフする第２トランジスター１２２と、第１トランジスターのゲートとドレインとの間でオン／オフする第３トランジスター１２３と、を有する。表示装置はさらに、複数のデータ線途中に挿入接続され、第１トランジスターの駆動電圧をレベルシフトする第１保持容量４４と、複数のデータ線の各々の電位を保持する保持容量５０と、を有する。行方向Ｘで隣接するＮ（Ｎは複数）個の画素回路の幅未満であり、一つの画素回路の幅以上の電極幅をそれぞれ有するＮ個の第１保持容量を、列方向Ｙに沿って配置した。【選択図】 図６

Description

本発明は、表示装置及び電子機器等に関する。

有機発光ダイオード（ＯＬＥＤ）素子等の発光素子を用いた表示装置では、画素トランジスターにデータ線での信号変化が悪影響して、縦クロストークが発生するという課題がある。従来、データ線と画素内の画素トランジスターとの間にシールド線を設けていた（特許文献１）。

しかし実際には画素トランジスターのドレインコンタクト部分での信号線揺れによって、駆動トランジスターのゲート保持電圧に影響を及ぼしており、これが縦クロストークの原因になってしまうことが分かってきた。

特開２０１２―１８９８２８号公報

縦クロストークを防止するために、データ線での電圧振幅を小さくして駆動する試みがあり、そのために容量分割方式が挙げられている。しかし、データ線毎に所定面積の保持容量を形成することは容易でない。

近年、例えばシリコン基板上に液晶層が形成されるＬＣＯＳパネルやＳｉ−ＯＬＥＤ（有機発光ダイオード）パネル等の表示パネルには、ラッチ回路を内蔵するドライバーを搭載することができる。この場合、表示パネルに形成される表示画素の画素ピッチを考慮して、ラッチ回路は形成される。一画素の幅内に、その一画素に供給されるデータをラッチするラッチ素子を配置して、配線し易くするためである。

しかし、例えば電子ビューファインダー（ＥＶＦ）やヘッドマウンテンディスプレイ（ＨＭＤ）等に使用される超小型の表示パネルでは、画素ピッチが例えば２．５μｍと小さくなる。そのため、画素ピッチの範囲にてデータ線に保持容量を付加することは事実上不可能であることが分かった。

本発明の幾つかの態様は、画素ピッチが小さい表示装置でも、データ線に接続される保持容量を充分に確保することができ、それによりデータ線のデータ振幅を圧縮して縦クロストークを低減できる表示装置及び電子機器を提供することにある。

（１）本発明の一態様は、
表示パネルの行方向に沿って配列され、列方向に沿って延びる複数のデータ線の各々に接続される複数の画素回路と、
前記複数の画素回路の各々に配置される発光素子と、
前記複数の画素回路の各々に配置され、前記発光素子に駆動電流を供給する第１トランジスターと、
前記複数の画素回路の各々に配置され、前記データ線と前記第１トランジスターのゲートとの間をオン／オフする第２トランジスターと、
前記複数の画素回路の各々に配置され、前記第１トランジスターの前記ゲートとドレインとの間でオン／オフする第３トランジスターと、
前記複数のデータ線途中にそれぞれ挿入接続され、前記第１トランジスターの駆動電圧をレベルシフトする第１保持容量と、
前記複数のデータ線の各々の電位を保持する保持容量と、
を有し、
前記行方向で隣接するＮ（Ｎは複数）個の画素回路のトータル幅未満であり、一つの画素回路の幅以上の電極幅をそれぞれ有するＮ個の前記第１保持容量を、前記列方向に沿って配置した表示装置に関する。

本発明の一態様によれば、第１トランジスターの他に第２，第３トランジスターを設けることで、初期化期間（第２，第３トランジスターはオフ）にて初期化電圧とされるデータ線の電圧を、補償期間（第２，第３トランジスターがオン）では第１トランジスターのしきい値電圧に応じた電圧とし、書込み期間（第２トランジスターはオン、第３トランジスターはオフ）では第１保持容量の電位変動を、保持容量と第１保持容量との容量比で分圧した分だけシフトさせた電圧とする、容量分割駆動が可能となる。Ｎ個の画素回路のトータル幅未満でかつ一つの画素回路の幅以上の電極幅をそれぞれ有するＮ個の第１保持容量の各々は、幅が広がる分だけ列方向の長さを短くできるので、現実的なサイズで十分な容量を確保できる。特に、１個の画素回路の幅内に第１保持容量を設計すると、第１保持容量を形成するには、行方向で隣り合う容量同士ののり代の専有面積が増え、第１保持容量の電極幅をほとんど確保できない。その課題は、Ｎ個の画素回路のトータル幅未満であり一つの画素の幅以上に第１保持容量の電極幅を設定する本発明の一態様により解消される。

（２）本発明の一態様では、前記Ｎ個の第１保持容量には、前記Ｎ個の第１保持容量に接続されたＮ本のデータ線を介して階調電圧が同時に書き込むようにすることができる。

もし、Ｎ個の第１保持容量にそれぞれ異なるタイミングで階調電圧が書き込まれると、クロストークの原因となる。つまり、Ｎ個の第１保持容量の一つに異なるタイミンクで書き込まれた階調電圧は、既に書き込まれていた他の第１保持容量と接続されているデータ線の電圧に悪影響を及ぼす。同時書き込みであれば、その問題は少ない。

（３）本発明の一態様では、同時に書き込まれる階調電圧は、カラー表示の１ドットを構成するサブピクセルのデータ信号とすることができる。

通常、カラー表示の１ドットを構成するＲＧＢ画素は異なるタイミンクで書き込まれるが、本発明の一態様では同時に書き込むことで容量カップリングによるクロストークを低減している。

（４）本発明の一態様では、前記Ｎ個の第１保持容量の下層に、前記Ｎ本のデータ線を配置することができる。

同時書き込みにより容量カップリングの問題が解消されているので、Ｎ個の第１保持容量の下層にＮ本のデータ線を配置することができる。それにより省スペースな設計となる。

（５）本発明の一態様では、前記Ｎ個の第１保持容量の下層に、平面視にて前記Ｎ本のデータ線の各々の両側に、固定電位のシールド線を配置することができる。

それによりＮ本のデータ線を外部ノイズからシールドすることができる。

（６）本発明の一態様では、前記行方向で隣り合う２組の前記Ｎ個の第１保持容量の間に、固定電位のシールド線を配置することができる。

行方向で隣り合う２組のＮ個の第１保持容量は、必ずしも同時書き込みとは限らないので、シールド線で隔離することでクロストークを防止できる。

（７）本発明の一態様では、前記第１保持容量とトランスファーゲートを介して接続される第２保持容量をさらに有し、
Ｎ個の画素回路のトータル幅未満であり、一つの画素回路の幅以上の電極幅をそれぞれ有するＮ個の前記第２保持容量を、前記列方向に沿って配列することができる。

トランスファーゲートと第２保持容量とを設けることで、書込み期間の前（初期化期間及び補償期間中を含む）に第２保持容量に階調電圧を供給して、第２保持容量に階調電圧を一旦保持することができる。書込み期間ではトランスファースイッチをオンすることで、第１保持容量の電極を電位変動させることができる。この第２保持容量も、Ｎ個の画素回路のトータル幅未満であって、一つの画素回路の幅以上の電極幅を有することができる。それにより、第２保持容量も第１保持容量と同様にして、現実的なサイズで十分な容量を確保できる。

（８）本発明の一態様では、前記第１保持容量の両電極に初期化電位を供給する初期化スイッチと、前記初期化スイッチを制御する制御信号線と、前記制御信号線の途中に配置されるバッファーとを、前記Ｎ個の第２保持容量の下層に配置することができる。

本発明の一態様では、第１、第２保持容量やデータ線の駆動に必要な配線や部品をＮ個の第２保持容量の下層に配置することで、省スペースを実現できる。

（９）本発明の一態様では、前記バッファーは、第１段バッファー、第２段バッファー及び第３段バッファーを含み、前記制御信号線は、前記行方向の一端側に配置された前記第１段バッファーより、前記Ｎ個の第２保持容量の下層まで前記行方向に延びる前記第１制御信号線と、前記第１制御信号線と前記第２段バッファーを介して接続され、前記Ｎ個の第２保持容量の下層にて前記行方向の両端に延びる第２制御信号線と、前記Ｎ個の第２保持容量の下層から外れた位置にて、前記第２制御信号線から前記列方向に延びる第３制御信号線と、前記第３制御信号線から前記Ｎ個の第２保持容量の下層にて前記行方向に延びる第４制御信号線と、を含み、前記第３段バッファーを前記第４制御信号線と接続することができる。

複数段のバッファー構成とすることで、第２保持容量の下層にて列方向に延びる制御信号線の配線を極力少なくして、データ線の電位変動を抑制している。

（１０）本発明の一態様では、前記第２保持容量は複数の容量素子を高さ方向でスタックして形成することができる。

複数の容量素子を高さ方向にてスタックすることで、所定容量値を確保するための保持容量の専有面積が減少し、省スペースとなる。

（１１）本発明のさらに他の態様は、上述した表示装置を含む電子機器を定義している。この電子機器として、例えば電子ビューファインダー（ＥＶＦ）やヘッドマウントディスプレー（ＨＭＤ）等を挙げることができる。

本発明の表示装置の一例を示す図である。 図１に示す画素回路の回路図である。 図１に示すデマルチプレクサ回路の一部を示す回路図である。 図１に示すレベルシフト回路の一部を示す回路図である。 図１に示す他のレベルシフト回路の一部を示す回路図である。 図４または図５に示すレベルシフトブロックのレイアウトを示す図である。 第１保持容量間、および第１保持容量の下層のデータ線間のシールド線を示す図である。 第２保持容量の下層にて初期化スイッチの制御信号線の引き回しを説明するための図である。 図９（Ａ）（Ｂ）は第１，第２保持容量を示す図である。 電子機器の一例であるディジタルスチルカメラを示す図である。 電子機器の他の一例であるオーバーヘッド・ディスプレイの外観図である。 オーバーヘッド・ディスプレイの表示装置及び光学系を示す図である。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．表示装置（電気光学装置）

図１は、本実施形態の表示装置（電気光学装置）１０を示している。表示装置１０は、半導体基板例えばシリコン基板１上に走査線駆動回路２０、デマルチプレクサ３０、レベルシフト回路４０、データ線駆動回路６０及び表示部１００を形成している。

表示部１００には、行方向（横方向）に沿って複数の走査線１２が配置され、列方向（縦方向）Ｙに沿って複数のデータ線１４が配置されている。複数の走査線１２及び複数のデータ線１４の各１本に接続される複数の画素回路１１０がマトリクス状に配置されている。

本実施形態では、１本の走査線１２に沿って連続する３つの画素回路１１０は、それぞれＲ（赤）、Ｇ（緑）、青（Ｂ）の画素に対応し、これら３画素がカラー画像の１ドットを表現する。

画素回路１１０の一例について説明する。ｉ行目の画素回路１１０は、図２に示すように、Ｐ型トランジスター１２１〜１２５と、ＯＬＥＤ１３０と、保持容量１３２とを含む。画素回路１１０には、走査信号Ｇｗｒ（ｉ）、制御信号Ｇｅｌ（ｉ）、Ｇｃｍｐ（ｉ）、Ｇｏｒｓｔ（ｉ）が供給される。

駆動トランジスター（第１トランジスター）１２１は、ソースが給電線１１６に接続され、ドレインはトランジスター１２４を介してＯＬＥＤ１３０に接続され、ＯＬＥＤ１３０に流れる電流を制御する。データ線電位（階調電位）を書き込む第２トランジスター１２２は、ゲートが走査線１２に接続され、ドレイン／ソースの一方がデータ線１４に接続され、他方が第１トランジスター１２１のゲートに接続されている。保持容量１３２は第１トランジスター１２１のゲート線と給電線１１６との間に接続され、第１トランジスター１２１のソース・ゲート間の電圧を保持する。給電線１１６には、電源の高電位Ｖｅｌが給電される。ＯＬＥＤの１３０のカソードは共通電極とされ、電源の低電位Ｖｃｔに設定される。

第３トランジスター１２３は、ゲートに制御信号Ｇｃｍｐ（ｉ）が入力され、制御信号Ｇｃｍｐ（ｉ）に従って第１トランジスター１２１のゲート・ドレイン間をショートさせ、第１トランジスター１２１のしきい値のばらつきを補償する。ＯＬＥＤ１３０の点灯制御トランジスター１２４は、ゲートに制御信号Ｇｅｌ（ｉ）が入力され、第１トランジスター１２１のドレインとＯＬＥＤ１３０のアノードとの間をオン／オフする。リセットトランジスター１２５は、ゲートに制御信号Ｇｏｒｓｔ（ｉ）が入力され、制御信号Ｇｏｒｓｔ（ｉ）に従ってＯＬＥＤ１３０のアノードに、給電線１６の電位であるリセット電位Ｖｏｒｓｔを供給する。このリセット電位Ｖｏｒｓｔと共通電位Ｖｃｔとの差がＯＬＥＤ１３０の発光しきい値を下回るように設定される。

図１に示す走査線駆動回路２０は、ｉ行目の走査線１２に走査信号Ｇｗｒ（ｉ）を供給する。図１にて列方向Ｙに沿って延びるデータ線１４と給電線１６との間に誘電体を配置することで保持容量５０が形成される。レベルシフト回路４０は、データ線駆動回路６０及びデマルチプレクサ３０を介して供給されるデータ信号（階調レベル）に応じて、例えば保持容量５０とレベルシフト回路４０内の第１保持容量４４や第２保持容量４１を用いて容量分割方式にて、ＤＡＣ６４から入力される階調電圧を、トランジスター１２１を駆動するゲート電圧にレベルシフトさせてデータ線１４に供給する。この容量分割方式は後述する。

デマルチプレクサ３０の一例を図３に示す。図３は、図１の表示部１００の一ライン（ｉ行）上にあるＭ（例えばＭ＝１８）×３（ＲＧＢ）画素（３×Ｍ＝５４画素）に、ＲＧＢ毎に時分割でデータ電位を切り換え出力するデマルチプレクサブロック３１を示している。図３に示すデマルチプレクサブロック３１が、（行方向Ｘの全画素数）÷５４に相当する個数だけ設けられる。デマルチプレクサ３０の入力端子ＶＲ（１）には、データ線駆動回路６０から１８個のＲ画素のためのデータ電位が時分割で入力される。入力端子ＶＧ（１），ＶＢ（１）にも同様に、データ線駆動回路６０から１８個のＲ画素、Ｂ画素のためのデータ電位がそれぞれ時分割で入力される。入力端子ＶＲ（１），ＶＧ（１），ＶＢ（１）と５４本のデータ線との間には５４個のスイッチ（トランスファーゲート）３４が設けられている。５４個のスイッチ３４は、セレクト信号ＳＥＬ（１）〜ＳＥＬ（１８）により３個ずつ同時に順次オンされる。つまり、セレクト信号ＳＥＬ（１）がアクティブであると、一ドットを構成する３画素（ＲＧＢ）のデータ電位が同時に書き込まれる。

データ線駆動回路６０を機能ブロックで表すと、図１に示すように、シフトレジスター６１と、シフトレジスター６１からのクロックに従って順次データをラッチするデータラッチ回路６２と、データラッチ回路６２からのデータを同時にラッチするラインラッチ回路６３と、ラインラッチ回路６３からのデータをデジタル−アナログ変換して、階調電圧として出力するデジタル−アナログ変換回路６４とを含んでいる。デジタル−アナログ変換回路６４の最終段にはアンプが設けられる。

表示装置１０は、図１に示すように、シリコン基板１上あるいはシリコン基板１の外部に、画像処理部７０を有することができる。画像処理部７０はガンマ補正部７１を有することができる。

２．容量分割方式
図１に示すレベルシフト回路４０の一画素分のレベルシフトブロック４６を図４に示す。図４に示すレベルシフトブロック４６は、１本のデータ線１４についてのみ示されている。データ線１４の途中には第１保持容量４４が接続されている。第１保持容量４４の一端を初期電位Ｖｉｎｉに設定する初期化スイッチ４５は、ゲートに制御信号／Ｇｉｎｉが供給される。第１保持容量４４の他端を電位Ｖｒｅｆに設定する初期化スイッチ４３は、ゲートに制御信号Ｇｒｅｆが供給される。この容量分割方式は例えば特願２０１１−２２８８８５号に詳しく記載されているので、ここでは簡便に説明する。

初期化期間（トランジスター１２２，１２３が共にオフ）では、第１保持容量４４の両端の電位はそれぞれ電位Ｖｉｎｉ，Ｖｒｅｆに設定される。このときトランジスター１２４はオフ、トランジスー１２５はオンしている。初期化期間後の補償期間（トランジスター１２２，１２３が共にオン）では、トランジスター１２３がオンしているのでトランジスター１２１がダイオード接続され、画素回路１１０内の保持容量１３２はトランジスター１２１のしきい値電圧Ｖｔｈを保持する。補償期間後の書込み期間（トランジスター１２２がオン）では、トランジスター１２３はオフされ、デマルチプレクサ３０のトランスファーゲート３４がオンし、初期化スイッチ４３もオフする。従って、初期化期間及び補償期間に固定されていた第１保持容量４４の他端のノードは、電位Ｖｒｅｆから階調レベルに変化する。

第１保持容量４４の一端のノードは、補償期間における電位（Ｖｅｌ−_｜Ｖｔｈ_｜）から、そのノードの電位変化分ΔＶに容量比ｋ１を乗じた値だけ、上昇方向にシフトした値（Ｖｅｌ−_｜Ｖｔｈ_｜＋ｋ１・ΔＶ）となる。容量比ｋ１は、第１保持容量４４の容量をＣｒｆ２、保持容量５０の容量をＣｄｔとすると、ｋ１＝Ｃｒｆ１／（Ｃｄｔ＋Ｃｒｅｆ１）である（ただし、Ｃｄｔ＞Ｃｒｆ１）。例えば、Ｃｒｆ１：Ｃｄｔ＝１：９とすると、書込み期間におけるデータ線１４の電位とトランジスター１２１のゲートノードの電位との関係から、データ線１４の電位範囲の１／１０までトランジスター１２１のゲートノードの電位範囲は圧縮される。

図５に示すように、図４に示すレベルシフトブロック４６に代え、第２の保持容量４１とトランスファーゲート４２とがさらに追加されたレベルシフトブロック４７を設けることができる。第２保持容量４１とトランスファーゲート４２とを設けることで、書込み期間の前（初期化期間及び補償期間中を含むトランスファーゲート４２のオフ期間）に第２保持容量４１に階調電圧を供給して、第２保持容量４１に階調電圧を一旦持することができる。その後の書込み期間ではトランスファースイッチ４２をオンすることで、第１保持容量４４の電極を第２保持容量４１の電極に電位変動させることができる。この場合には、上記式の容量比ｋ１が容量比ｋ２に変更される。容量比ｋ２は、第２の保持容量４１の容量をＣｒｆ２としたとき、容量Ｃｄｔ、Ｃｒｆ１、Ｃｒｆ２の容量比となる。

３．保持容量のレイアウト
図６は、図４に示すレベルシフトブロック４６または図５に示すレベルシフトブロック４７のレイアウトを模式的に示している。行方向Ｘで隣接するＮ（Ｎは複数）個例えば３個の画素に対応するレベルシフトブロック４６（４７）を、列方向Ｙに沿って配置している。本実施形態では、３つの画素回路１１０は、一つのカラードットを構成するＲＧＢ画素としている。つまり、３個のレベルシフトブロックとは、Ｒ画素に接続されるブロック４６（Ｒ）と、Ｇ画素に接続されるブロック４６（Ｇ）と、Ｂ画素に接続されるブロック４６（Ｂ）である。レベルシフトブロック４６（４７）の幅Ｗ２は、Ｎ＝３個の画素回路１１０のトータル幅をＷ１としたとき、Ｗ１／Ｎ≦Ｗ２＜Ｗ１である。つまり、レベルシフトブロック４６（４７）の幅Ｗ２は、Ｎ個の画素回路１１０のトータル幅Ｗ１未満であって、一つの画素回路１１０の幅Ｗ１／Ｎ以上のブロック幅Ｗ２を有する。なお、本実施形態では、保持容量はＭＩＭ（金属−絶縁物−金属）にて形成される。

図４に示す実施形態を図６に適用すると、Ｒ画素、Ｇ画素及びＢ画素用のレベルシフトブロック４６（Ｒ），４６（Ｇ），４６（Ｂ）が列方向Ｙに沿って配列される。レベルシフトブロック４６（Ｒ），４６（Ｇ），４６（Ｂ）の各々では、第１保持容量４４の電極幅がブロック幅Ｗ２の要件を満たす。図５に示す実施形態を図６に適用すると、Ｒ画素、Ｇ画素及びＢ画素用のレベルシフトブロック４７（Ｒ），４７（Ｇ），４７（Ｂ）が列方向Ｙに沿って配列される。レベルシフトブロック４７（Ｒ），４７（Ｇ），４７（Ｂ）の各々では、第１保持容量４４と第２保持容量４１とが列方向Ｙに沿って配列され、第１保持容量４４と第２保持容量４１との各々の電極幅がブロック幅Ｗ２の要件を満たす。

図７は、Ｘ方向にてピッチＷ１で配列されるレブルシフトブロック４６（４７）中の第１保持容量４４を示す平面図である。１４Ａ（Ｒ）、１４Ａ（Ｇ）、１４Ａ（Ｂ）は図１で説明したＲ、Ｇ、Ｂ各画素に対応するデータ線である。図７に示すように、第１保持容量４４は、シリコン基板１の厚さ方向Ｚで対向する一対の電極４４Ａ，４４Ｂを有する。一対の電極４４Ａ，４４Ｂの電極幅をＷＡ，ＷＢとする（ＷＡ＞ＷＢ）。電極４４Ａ，４４Ｂの対向部分が容量素子を形成する。ここで、Ｗ１／Ｎ≦ＷＡ＜Ｗ１かつＷ１／Ｎ≦ＷＢ＜Ｗ１である。

ここで、３つの画素回路１１０のトータル幅Ｗ１を、例えば２．５μｍ×３＝７．５μｍとする。図７に示すように行方向ＸにてピッチＷ１にて複数の第１保持容量４４を形成するときに、一対の電極４４Ａ，４４Ｂをフォトリソグラフィ工程にて形成するのに用いるマスクがＸ方向にずれることを考慮しなければならない。そのために、例えば電極４４ＢのＸ方向の両側にて、それぞれのり代ＷＣを確保する必要がある。片側ののり代ＷＣだけでも１．１μｍ必要である。よって、両側では２．２μｍののり代を要する。本実施形態では、電極４４Ｂの電極幅として、７．５−２．２＝５．３μｍが確保される。この場合０．５ｐＦの容量を確保するのに列方向Ｙの長さは１００ｕｍになる。レベルシフトブロック４７にて第１保持容量４４と共に配置される第２保持容量４１についても、第１保持容量４４の電極幅と同様に適用される。

もし、一つの画素回路１１０の幅内で保持容量を配置するとなると、２．５−２．２＝０．３μｍの電極幅しか確保できず、その場合には０．５ｐＦの容量を確保するのに列方向Ｙの長さは概略１７１０μｍにもなってしまう。第１、第２保持容量４４，４１を配置すると、Ｙ方向長さは概略３４２０ｕｍとなり、チップ面積が増大し、高コストになり実現困難である。図５に示す本実施形態では、１つのレベルブロック４７内に１００μｍの長さを有する第１保持容量４４、第２保持容量４１がＹ方向にて隣接配置され、Ｒ，Ｇ，Ｂで３ブロックがＹ方向に隣接するので、概略１００ｕｍ×２×３＝６００ｕｍで収まり、ＸＹ方向の寸法のバランスも取れる。

図６に示すように、レベルシフトブロック４６（Ｒ）またはレベルシフトブロック４７（Ｒ）内の第１保持容量４４は、データ線１４Ａ（Ｒ）によりＲ画素回路１１０と接続され、データ線１４Ｂ（Ｒ）によりデマルチプレクサ３０内のトランスファーゲート３４に接続される。他の色のブロック４６（Ｇ），４７（Ｇ），４６（Ｂ），４７（Ｂ）も同様である。

３つのブロック４６（Ｒ），４６（Ｇ），４６（Ｂ）には、データ線１４Ｂ（Ｒ），１４Ｂ（Ｇ），１４Ｂ（Ｂ）を介して、ＲＧＢの階調電圧が第１保持容量４４同時に書き込まれる。あるいは、３つのブロック４７（Ｒ），４７（Ｇ），４７（Ｂ）には、データ線１４Ｂ（Ｒ），１４Ｂ（Ｇ），１４Ｂ（Ｂ）を介して、ＲＧＢの階調電圧が第２保持容量４４に同時に書き込まれる。同時に書き込むことで、データ配線と上部ＭＩＭ容量の電極とのカップリングによるノイズを無視することができる。

また、図６に示すデータ線１４Ａ（Ｒ），１４Ａ（Ｇ），１４Ａ（Ｂ），１４Ｂ（Ｒ），１４Ｂ（Ｒ），１４Ｂ（Ｇ）を３つのレベルシフトブロック４６（Ｇ），４６（Ｇ），４６（Ｂ）あるいは３つのレベルシフトブロック４７（Ｇ），４７（Ｇ），４７（Ｂ）の下層に配置することができる。それにより、配線スペースを余分に確保しなくて済むので、省スペースとなる。

図７では、ＭＩＭ保持容量の下層にて、平面視にて３本のデータ線１４Ａ（Ｒ），１４Ａ（Ｇ），１４Ａ（Ｂ）の各々の両側に、固定電位のシールド線８０若しくは８１を配置している。それによりＸ方向でのクロストークを防止している。固定電位のシールド線８０は、高電位レベル（例えばＶＤＤＨ）と低電位レベル（例えばＶＳＳ）のシールド線８０である。さらに、行方向Ｘで隣り合う２組のＮ個の保持容量４４（４１）の間に、固定電位のシールド線８１を配置しても良い。行方向Ｘで隣り合う２組のＮ個の保持容量４４（４１）は必ずしも同時書き込みとはならないので、クロストーク防止に効果がある。

図８は、図１に示すレベルシフト回路４０全体の概略平面図である。図８に示すように、Ｒ用のレベルシフト領域４８（Ｒ），４９（Ｒ）が、行方向Ｘに沿って設けられている。レベルシフト領域４８（Ｒ）には、図５に示す第１保持容量４４が全Ｒ画素分だけ配置されている。レベルシフト領域４９（Ｒ）には、図５に示す第２保持容量４１が全Ｒ画素分だけ配置されている。他の色のレベルシフト領域４８（Ｇ），４９（Ｇ），４８（Ｂ），４９（Ｂ）も同様である。

図４または図５に示す第１保持容量４４の電極に電位を供給する初期化スイッチ４３，４５と、初期化スイッチ４３，４５を制御する／Ｇｉｎｉ制御信号線及びＧｒｅｆ制御線等は、図８に示すように、第２保持容量４１の形成領域４９（Ｒ），４９（Ｇ），４９（Ｂ）の下層に配置することができる。

図８には、制御信号線９０の途中に配置されるバッファー９１として、第１段バッファー９１Ａ、第２弾バッファー９１Ｂ及び第３段バッファー９１Ｃを含んでいる。制御信号線９０は、行方向Ｘの一端側に配置された第１段バッファー９１Ａより、第２保持容量４１の下層まで行方向Ｘに延びる第１制御信号線９０Ａと、第１制御信号線９０Ａと第２段バッファー９１Ｂを介して接続され、第２保持容量４１の下層から行方向Ｘの両端にて第２保持容量４１から外れる位置まで延びる第２制御信号線９０Ｂと、保持容量の形成領域外で列方向Ｙに延びる第３制御信号線９０Ｃと、第３制御信号線９０Ｃから第２保持容量４１の下層にて行方向Ｘに延びる第４制御信号線９０Ｄを有する。第４制御信号線９０Ｄに第３段バッファー９１Ｃが接続される。こうすると、第２保持容量４１の形成領域内では制御信号線９０が列方向Ｙに沿って延びない。よって、制御信号線９０が第１保持容量４４に悪影響を及ぼすことがない。なお、バッファー９１の引き出し線や制御信号線９０が列方向Ｙに走る場合、その両側を上述したシールド線８０で挟むことができる。

シールド対策はバッファー９１や制御信号線９０だけでなく、図４に示す初期化電位Ｖｉｎｉ，Ｖｒｅｆの供給線についても同様であり、シールド線で挟んで保護することができる。

図６に示す各ブロック内の第１保持容量４４、第２保持容量４１は、図９（Ａ）（Ｂ）のようにして形成することができる。本実施形態では、第１保持容量４４は、図９（Ａ）に示すように金属第３層ＡＬＣ及び金属第４層ＡＬＤに配置されるノード電極４４ａ，４４ｂと、その間にて形成されるＭＩＭプレート電極４４ｃを有する。ＭＩＭプレート電極４４ｃはビアによりノード電極４４ｂと接続される。ＭＩＭ容量素子は、ノード電極４４ａとＭＩＭプレート電極４４ｃとそれらの間の絶縁体で形成される。第２保持容量４１は、図９（Ｂ）に示すように、金属第３層ＡＬＣ及び金属第５層ＡＬＥに配置される固定電位電極４１ａ，４１ｂと、金属第４層ＡＬＤに排他されるノード電極４４ｃと、電極４１ａ，４１ｃ間に配置されるＭＩＭプレート電極４４ｄと、電極４１ｂ，４１ｃ間に配置されるＭＩＭプレート電極４４ｅと、を有する。ＭＩＭプレート電極４４ｃはノード電極４４ｃに接続され、ＭＩＭプレート電極４４ｅは固定電位電極４１ｂに接続される。第２保持容量４１は、容量素子（電極４１ａ，４１ｃ及びそれらの間の絶縁体）と容量素子（電極４１ｃ，４１ｅ及びそれらの間の絶縁体）とを高さ方向でスタックして形成される。このように高さ方向にてスタックすることで、所定容量値を確保するための保持容量の専有面積が減少し、省スペースとなる。

上述にて示したようにデータ線１４Ａは、両側に配置したシールド線８０、および上層のＭＩＭ電極との間に、寄生容量をもつ。そして列方向Ｙに各保持容量を並べているため、データ線１４の長さがＲ，Ｇ，Ｂによって異なり、寄生容量も異なる。トランスミッションスイッチ４２がＯＮし、第１保持容量４１に蓄えられた電圧がデータ線１４に解放された時、寄生容量の違う分でデータ線の分圧電圧が変わってしまう可能性がある。この調整のために、Ｒ，Ｇ，Ｂ毎にイニシャル電圧ＶＩＮＩ，Ｖｒｅｆの変更、もしくは階調補正を変更できる機能を備えることができる。階調補正はＲＡＭを内蔵し、Ｒ，Ｇ，Ｂ毎に図１のガンマ補正部７１に設けられたルックアップテーブルを変えることができる機能を有している。

４．電子機器
図１０は、このディジタルスチルカメラ２００の構成を示す斜視図であるが、外部機器との接続についても簡易的に示すものである。ディジタルスチルカメラ２００のケース２０２の背面には、上述した有機ＥＬを用いた表示装置１０が適用される表示装置２０４が設けられる。表示装置２０４は、ＣＣＤ（Charge Coupled Device）による撮像信号に基づいて、表示を行う構成となっている。このため、表示装置２０４は、被写体を表示する電子ビューファインダとして機能する。ケース２０２の観察側（図においては裏面側）には、光学レンズやＣＣＤなどを含んだ受光ユニット２０６が設けられている。

ここで、撮影者が表示装置２０４に表示された被写体像を確認して、シャッタボタン２０８を押下すると、その時点におけるＣＣＤの撮像信号が、回路基板２１０のメモリに転送・格納される。

このディジタルスチルカメラ２００には、ケース２０２の側面に、ビデオ信号出力端子２１２と、データ通信用の入出力端子２１４とが設けられている。ビデオ信号出力端子２１２にはテレビモニタ２３０が、データ通信用の入出力端子２１４にはパーソナルコンピュータ４４０が、それぞれ必要に応じて接続される。さらに、所定の操作によって、回路基板２１０のメモリに格納された撮像信号が、テレビモニタ２３０や、パーソナルコンピュータ２４０に出力される。

図１１及び図１２は、ヘッドマウント・ディスプレイ３００を示している。ヘッドマウント・ディスプレイ３００は、眼鏡と同様にテンプル３１０、ブリッジ３２０、レンズ３０１Ｌ，３０１Ｒを有する。ブリッジ３２０の内側には、左眼用の表示装置１０Ｌと右眼用の表示装置１０Ｒとが設けられる。これら表示装置１０Ｌ，１０Ｒとして、図１に示す表示装置１０を適用できる。

表示装置１０Ｌ，１０Ｒに表示される画像は、光学レンズ３０２Ｌ，３０２Ｒ及びハーフミラー３０３Ｌ，３０３Ｒを介して両眼に入射される。視差を伴い左眼、右眼用画像とすることで、３Ｄ表示が可能である。なお、ハーフミラー３０３Ｌ，３０３ｒは外光を透過するので、装着者の視野を妨げない。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より、その異なる用語に置き換えることができる。また表示装置、電子機器等の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１ シリコン基板、１０ 表示装置、１４ データ線、４１ 第２保持容量、４２ トランスファーゲート、４３，４５初期化スイッチ、４４ 第１保持容量、５０ 保持容量、８０，８１ シールド線、９０Ａ〜９０Ｄ 制御信号線、９１Ａ〜９１Ｃ バッファー、１１０ 画素回路、１２１ 第１トランジスター、１２２ 第２トランジスター、１２３ 第３トランジスター、１３０ 発光素子、Ｘ 行方向、Ｙ 列方向

Claims (11)

1. 表示パネルの行方向に沿って配列され、列方向に沿って延びる複数のデータ線の各々に接続される複数の画素回路と、
   前記複数の画素回路の各々に配置される発光素子と、
   前記複数の画素回路の各々に配置され、前記発光素子に駆動電流を供給する第１トランジスターと、
   前記複数の画素回路の各々に配置され、前記データ線と前記第１トランジスターのゲートとの間をオン／オフする第２トランジスターと、
   前記複数の画素回路の各々に配置され、前記第１トランジスターの前記ゲートとドレインとの間でオン／オフする第３トランジスターと、
   前記複数のデータ線途中にそれぞれ挿入接続され、前記第１トランジスターの駆動電圧をレベルシフトする第１保持容量と、
   前記複数のデータ線の各々の電位を保持する保持容量と、
   を有し、
   前記行方向で隣接するＮ（Ｎは複数）個の画素回路の幅未満であり、一つの画素回路の幅以上の電極幅をそれぞれ有するＮ個の前記第１保持容量を、前記列方向に沿って配置したことを特徴とする表示装置。
2. 請求項１において、
   前記Ｎ個の第１保持容量には、前記Ｎ個の第１保持容量に接続されたＮ本のデータ線を介して、階調電圧が同時に書き込まれることを特徴とする表示装置。
3. 請求項２において、
   同時に書き込まれる階調電圧は、カラー表示の１ドットを構成するサブピクセルのデータ信号であることを特徴とする表示装置。
4. 請求項２または３において、
   前記Ｎ個の第１保持容量の下層に、前記Ｎ本のデータ線が配置されていることを特徴とする表示装置。
5. 請求項２乃至４のいずれかにおいて、
   前記Ｎ個の第１保持容量の下層に、平面視にて前記Ｎ本のデータ線の各々の両側に、固定電位のシールド線が配置されていることを特徴とする表示装置。
6. 請求項１乃至５のいずれかにおいて、
   前記行方向で隣り合う２組の前記Ｎ個の第１保持容量の間に、固定電位のシールド線が配置されていることを特徴とする表示装置。
7. 請求項１乃至６のいずれかにおいて、
   前記第１保持容量とトランスファーゲートを介して接続される第２保持容量をさらに有し、
   Ｎ個の前記画素回路のトータル幅未満であり、一つの画素回路の幅以上の電極幅をそれぞれ有するＮ個の前記第２保持容量を、前記列方向に沿って配列することを特徴とする表示装置。
8. 請求項７において、
   前記第１保持容量の両電極に初期化電位を供給する初期化スイッチと、前記初期化スイッチを制御する制御信号線と、前記制御信号線の途中に配置されるバッファーとを、前記Ｎ個の第２保持容量の下層に配置したことを特徴とする表示装置。
9. 請求項８において、
   前記バッファーは、第１段バッファー、第２段バッファー及び第３段バッファーを含み、
   前記制御信号線は、
   前記行方向の一端側に配置された前記第１段バッファーより、前記Ｎ個の第１保持容量の下層まで前記行方向に延びる前記第１制御信号線と、
   前記第１制御信号線と前記第２段バッファーを介して接続され、前記Ｎ個の第１保持容量の下層にて前記行方向の両端に延びる第２制御信号線と、
   前記Ｎ個の第１保持容量の下層から外れた位置にて、前記第２制御信号線から前記列方向に延びる第３制御信号線と、
   前記第３制御信号線から前記Ｎ個の第１保持容量の下層にて前記行方向に延びる第４制御信号線と、
   を含み、
   前記第３段バッファーが前記第４制御信号線と接続されていることを特徴とする表示装置。
10. 請求項７乃至９のいずれかにおいて、
    前記第２保持容量は、複数の容量素子を高さ方向でスタックして形成されることを特徴とする表示装置。
11. 請求項１乃至１０のいずれかに記載の表示装置を有することを特徴とする電子機器。

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