JP2019077117A - 発光素子駆動回路、プリントヘッド及び画像形成装置 - Google Patents

Abstract

【課題】発光素子群ごとに発光する発光素子の劣化を阻止し得る発光素子駆動回路、プリントヘッド及び画像形成装置を提供する。【解決手段】画像形成装置のプリントヘッドは、カソード駆動回路７１の奇数駆動回路７７及び偶数駆動回路７８にプリチャージ部８５及び８６を設けたため、点灯側の発光ダイオードを点灯させる直前の比較的短い期間のみ、非点灯の発光ダイオードに対して、共通線Ｏｄｄ又はＥｖｅｎを介して電源ＶＤＤ電圧を接続する。これによりプリントヘッドは、点灯すべきでない非点灯の発光ダイオードにおける誤点灯を防止しながら、これらの発光ダイオードに逆方向に流れる電流を微少に抑え、劣化を効果的に抑制できる。【選択図】図８

Description

本発明は発光素子駆動回路、プリントヘッド及び画像形成装置に関し、例えば電子写真式プリンタ（以下、これを単にプリンタとも呼ぶ）に適用して好適なものである。

従来のプリンタとしては、露光装置において、複数のＬＥＤ（Light Emitting Diode）等の発光素子が整列配置されたプリントヘッドから、光を選択的に照射して感光体ドラムの表面に静電潜像を形成し、この静電潜像にトナーを付着させてトナー像を現像することにより、画像の印刷を行うものが広く普及している。

このプリントヘッドでは、例えば複数の発光素子を、複数の駆動回路によりそれぞれ駆動している。また露光装置のなかには、複数（例えば２００個程度）の発光素子を複数（例えば２〜４程度）の発光素子群に分け、互いに異なる発光素子群に属する複数の発光素子を１つの駆動回路に接続したものがある（例えば、特許文献１参照）。

このプリントヘッドでは、各発光素子群に属する発光素子をそれぞれの共通線に接続し、各共通線に印加する電圧を順次変化させることにより、各駆動回路により駆動すべき発光素子群を切り替えることができる。これによりこのプリントヘッドでは、同一の駆動回路に接続された複数の発光素子を時分割により切り替えながら順次発光させることができるので、発光素子ごとに駆動回路を設ける場合と比較して、該駆動回路の必要数を大幅に削減することができる。

特開２００６−３０５８９２号公報（図１、図２３等）

ところで上述したプリントヘッドでは、発光素子群を順次切り替えて発光させるため、他の発光素子群に属する発光素子（すなわちＬＥＤ）に対し、共通線を介して逆方向電圧を印加することにより、発光を抑えている。しかしながらプリントヘッドでは、発光素子に逆方向電圧が印加されることにより、劣化を招く恐れがある、という問題があった。

本発明は以上の点を考慮してなされたもので、発光素子群ごとに発光する発光素子の劣化を阻止し得る発光素子駆動回路、プリントヘッド及び画像形成装置を提案しようとするものである。

かかる課題を解決するため本発明の発光素子駆動回路においては、それぞれに複数の発光素子を有する複数の発光素子群ごとに設けられ、各発光素子群を構成する複数の発光素子それぞれに接続された複数の共通線と、複数の発光素子群とそれぞれ対応して設けられ、所定の群切替期間ごとに切り替えながら、共通線を介して発光素子群をそれぞれ駆動する複数の群切替部と、複数の発光素子群とそれぞれ対応して設けられ、群切替部により他の発光素子群に切り替えられた群切替期間のうち、所定の発光信号に従い他の発光素子群の発光素子が発光する発光期間よりも前の事前期間に、当該発光素子群の発光素子に接続された共通線に所定の電圧を印加させる事前印加部とを設けるようにした。

また本発明のプリントヘッドにおいては、上述した複数の発光素子駆動回路と、複数の発光素子駆動回路とそれぞれ接続された複数の発光素子とを設けるようにした。

さらに本発明の画像形成装置では、上述したプリントヘッドにより感光体を露光して静電潜像を生成し、現像剤により該静電潜像に基づいた画像を形成する画像形成部と、画像を所定の媒体に定着させる定着部とを設けるようにした。

本発明は、事前印加部により、他の発光素子群が発光期間に発光する前の事前期間に、当該発光素子群の共通線に所定の電圧を印加してその電位を一時的に高め、該事前期間の終了時に該電圧の印加を終了する。これにより本発明は、発光期間の開始前に、共通線の浮遊容量により電荷を蓄積できるので、発光期間の開始後に、非点灯側の発光素子に逆方向電圧を印加せずに当該共通線の電位を高めた状態を維持でき、過大な逆電圧の印加を回避しながら、該発光素子の不必要な発光を阻止できる。

本発明によれば、発光素子群ごとに発光する発光素子の劣化を阻止し得る発光素子駆動回路、プリントヘッド及び画像形成装置を実現できる。

画像形成装置の全体構成を示す略線図である。 画像形成ユニットの構成を示す略線図である。 画像形成装置のブロック構成を示す略線図である。 プリントヘッドの構成を示す略線図である。 プリントヘッドの回路構成を示す略線図である。 ドライバＩＣの回路構成（１）を示す略線図である。 ドライバＩＣの回路構成（２）を示す略線図である。 カソード駆動回路の構成を示す略線図である。 補正データの転送処理における各種信号波形を示す略線図である。 印刷データの転送処理及び発光ダイオードの発光における各種信号波形を示す略線図である。 印刷時における各種信号波形及び各共通線の電位を示す略線図である。 仮想的なプリントヘッドの回路構成を示す略線図である。

以下、発明を実施するための形態（以下実施の形態とする）について、図面を用いて説明する。

［１．画像形成装置の構成］
図１に示すように、画像形成装置１は、いわゆるＭＦＰ（Multi Function Peripheral）となっており、媒体としての用紙に画像を形成する（すなわち印刷する）プリンタ機能の他、画像を読み取るイメージスキャナとしての機能や通信機能を有している。このため画像形成装置１は、これらの機能を組み合わせることにより、プリンタ、複写機（コピー機）及びファクシミリ装置等として動作することができる。この画像形成装置１は、プリンタとして機能する場合、例えばＡ３サイズやＡ４サイズ等の大きさでなる用紙Ｐに対し、所望のカラー画像を印刷できる。

画像形成装置１は、略箱型に形成されたプリンタ筐体２の内部に種々の部品が配置されている。因みに以下では、図１における右端部分を画像形成装置１の正面とし、この正面と対峙して見た場合の上下方向、左右方向及び前後方向をそれぞれ定義した上で説明する。

画像形成装置１は、制御部３により全体を統括制御するようになっている。この制御部３は、コンピュータ装置等の上位装置（図示せず）と無線又は有線により接続されている。制御部３は、この上位装置から印刷対象の画像を表す画像データが与えられると共に当該画像データの印刷が指示されると、用紙Ｐの表面に印刷画像を形成する印刷処理を実行する。

プリンタ筐体２内の最下部には、用紙Ｐを収容する用紙収容カセット４が設けられている。用紙収容カセット４の前上方には、給紙部５が設けられている。給紙部５は、用紙収容カセット４の前上側に配置されたホッピングローラ６、用紙Ｐを搬送路Ｕに沿って上方へ案内する搬送ガイド７、搬送路Ｕを挟んで互いに対向するレジストローラ８及びピンチローラ９等により構成されている。

給紙部５は、制御部３の制御に基づいて各ローラを適宜回転させることにより、用紙収容カセット４に集積された状態で収容されている用紙Ｐを１枚ずつ分離しながらピックアップし、搬送ガイド７により搬送路Ｕに沿って前上方へ進行させ、やがて後上方へ折り返してレジストローラ８及びピンチローラ９に当接させる。レジストローラ８は、回転が適宜抑制されており、ピンチローラ９との間で用紙Ｐに摩擦力を作用させることにより、進行方向に対して該用紙Ｐの側辺が傾斜する、いわゆる斜行を修正し、先頭及び末尾の端辺を左右に沿わせた状態としてから、後方へ送り出す。

レジストローラ８及びピンチローラ９の後側には、搬送路Ｕがほぼ前後方向に沿って形成されており、その下側に中搬送部１０が配置されている。中搬送部１０は、前側に配置された前ローラ１１と、後側に配置された後ローラ１２と、下側に配置された下ローラ１３との周囲に無端ベルトでなる搬送ベルト１４が張架された構成となっている。また前ローラ１１の上側には、搬送ベルト１４を挟んで対向する位置に吸着ローラ１５が設けられている。

この中搬送部１０は、所定のベルト駆動モータ（図示せず）から後ローラ１２に対し駆動力が伝達されると、この後ローラ１２を矢印Ｒ２方向へ回転させることにより、搬送ベルト１４を走行させる。これにより搬送ベルト１４は、搬送路Ｕに沿った上側部分、すなわち前ローラ１１及び後ローラ１２の間に張架された部分を、後方向へ走行させる。このとき中搬送部１０は、給紙部５から用紙Ｐが引き渡されると、これを吸着ローラ１５及び前ローラ１１の間に搬送ベルト１４と共に挟持し、該搬送ベルト１４上側に用紙Ｐを載置した状態で、該搬送ベルト１４の走行に伴って該用紙Ｐを後方へ進行させる。

中搬送部１０の上側であり、搬送路Ｕを挟んで該中搬送部１０の反対側には、４個の画像形成ユニット１６Ｃ、１６Ｍ、１６Ｙ及び１６Ｋが後側から前側へ向かって順に配置されている。画像形成ユニット１６Ｃ、１６Ｍ、１６Ｙ及び１６Ｋ（以下これらをまとめて画像形成ユニット１６とも呼ぶ）は、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）及びブラック（Ｋ）の各色にそれぞれ対応しているものの、色のみが相違しており、何れも同様に構成されている。

画像形成ユニット１６は、図２に模式的な側面図を示すように、画像形成部３１、トナーカートリッジ３２、プリントヘッド３３により構成されており、その下側に配置された転写ローラ１７との間に搬送ベルト１４を挟んでいる。因みに画像形成ユニット１６及びこれを構成する各部品は、用紙Ｐにおける左右方向の長さに応じて、左右方向に十分な長さを有している。このため多くの部品は、前後方向や上下方向の長さに対して左右方向の長さが比較的長くなっており、左右方向に沿って細長い形状に形成されている。

トナーカートリッジ３２は、現像剤としてのトナーを収容しており、画像形成部３１の上側に配置され、当該画像形成部３１の上方に取り付けられている。このトナーカートリッジ３２は、収容しているトナーを画像形成部３１のトナー収容部３４へ供給する。画像形成部３１には、トナー収容部３４の他、供給ローラ３５、現像ローラ３６、規制ブレード３７、感光体ドラム３８及び帯電ローラ３９が組み込まれている。

供給ローラ３５は、中心軸を左右方向に沿わせた円柱状に形成されており、その周側面に導電性ウレタンゴム発泡体等でなる弾性層が形成されている。現像ローラ３６は、中心軸を左右方向に沿わせた円柱状に形成されており、その周側面に弾性を有する弾性層や導電性を有する表面層等が形成されている。規制ブレード３７は、例えば所定厚さのステンレス鋼板でなり、僅かに弾性変形させた状態で、その一部を現像ローラ３６の周側面に当接させている。感光体ドラム３８は、中心軸を左右方向に沿わせた円柱状に形成されており、その周側面に薄膜状の電荷発生層及び電荷輸送層が順次形成され、帯電し得るようになっている。帯電ローラ３９は、中心軸を左右方向に沿わせた円柱状に形成され、その周側面に導電性の弾性体が被覆されており、この周側面を感光体ドラム３８の周側面に当接させている。

また画像形成部３１の前下側であって、感光体ドラム３８及び搬送ベルト１４の当接箇所よりも上流側となる位置には、除電光源２０が設けられている。この除電光源２０は、感光体ドラム３８に所定の光を照射することにより、帯電している静電気を除去する。

この画像形成部３１は、図示しないモータから駆動力が供給されることにより、供給ローラ３５、現像ローラ３６及び帯電ローラ３９を矢印Ｒ２方向（図中の反時計回り）へ回転させると共に、感光体ドラム３８を矢印Ｒ１方向（図中の時計回り）へ回転させる。さらに画像形成部３１は、供給ローラ３５、現像ローラ３６、規制ブレード３７及び帯電ローラ３９にそれぞれ所定のバイアス電圧を印加することにより、それぞれ帯電させる。

供給ローラ３５は、帯電によりトナー収容部３４内のトナーを周側面に付着させ、回転によりこのトナーを現像ローラ３６の周側面に付着させる。現像ローラ３６は、規制ブレード３７によって周側面から余分なトナーが除去された後、この周側面を感光体ドラム３８の周側面に当接させる。このとき現像ローラ３６の周側面に付着しているトナーは、マイナス電位に帯電している。

一方、帯電ローラ３９は、帯電した状態で感光体ドラム３８と当接することにより、当該感光体ドラム３８の周側面を一様にマイナスに帯電させる。プリントヘッド３３には、多数のＬＥＤ（Light Emitting Diode）でなる発光素子が、主走査方向である左右方向に沿って直線状に配置されている。このプリントヘッド３３は、制御部３（図１）から供給される画像データ信号に基づいた発光パターンで発光することにより（詳しくは後述する）、感光体ドラム３８を露光し、光を照射した箇所のみ電位を上昇させる。これにより感光体ドラム３８は、その上端近傍において周側面に静電潜像が形成される。

続いて感光体ドラム３８は、矢印Ｒ１方向へ回転することにより、この静電潜像を形成した箇所を現像ローラ３６と当接させる。これにより感光体ドラム３８の周側面には、静電潜像に基づいてトナーが付着し、画像データに基づいたトナー画像が現像される。

転写ローラ１７は、感光体ドラム３８の真下に位置しており、その周側面における上端近傍と該感光体ドラム３８の下端近傍との間に、搬送ベルト１４の上側部分を挟んでいる。この転写ローラ１７は、所定のバイアス電圧が印加されると共に、図示しないモータから駆動力が供給されて矢印Ｒ２方向へ回転する。これにより画像形成ユニット１６は、搬送路Ｕに沿って用紙Ｐが搬送されていた場合、感光体ドラム３８の周側面に現像されたトナー画像をこの用紙Ｐに転写することができる。

このようにして各画像形成ユニット１６は、搬送路Ｕに沿って前方から搬送されて来る用紙Ｐに対し、それぞれの色によるトナー画像を順次転写して重ねながら、後方へ進行させていく。

中搬送部１０の後端近傍には、定着部２１が設けられている。定着部２１は、搬送路Ｕを挟んで対向するように配置された加熱ローラ２１Ａ及び加圧ローラ２１Ｂにより構成されている。加熱ローラ２１Ａは、中心軸を左右方向に向けた円筒状に形成されており、内部にヒータが設けられている。加圧ローラ２１Ｂは、加熱ローラ２１Ａと同様の円筒状に形成されており、上側の表面を加熱ローラ２１Ａにおける下側の表面に所定の押圧力で押し付けている。この定着部２１は、制御部３の制御に基づき、加熱ローラ２１Ａを加熱すると共に当該加熱ローラ２１Ａ及び加圧ローラ２１Ｂをそれぞれ所定方向へ回転させる。これにより定着部２１は、中搬送部１０から受け取った用紙Ｐ、すなわち４色のトナー画像が重ねて転写された用紙Ｐに対して熱及び圧力を加えてトナーを定着させ、さらに後方へ引き渡す。

定着部２１の後方には、排紙部２２が配置されている。排紙部２２は、給紙部５と同様、用紙Ｐを案内するガイドや複数の搬送ローラ等の組み合わせにより構成されている。この排紙部２２は、制御部３の制御に従って各搬送ローラを適宜回転させることにより、定着部２１から引き渡される用紙Ｐを後上方へ搬送してから前方へ向けて折り返し、プリンタ筐体２の上面に形成された排出トレイ２Ｔへ排出する。

さらにプリンタ筐体２内における搬送路Ｕに沿った複数の箇所には、用紙Ｐを検出するための用紙センサ２５、２６、２７及び２８が適宜設けられている。この用紙センサ２５等は、搬送路Ｕ内における用紙Ｐの有無をそれぞれ検出し、得られた検出結果を制御部３へ通知する。これに応じて制御部３は、各搬送ローラの回転や中搬送部１０における搬送ベルト１４の走行等を適宜制御する。

次に、画像形成装置１のブロック構成について、図３を参照しながら説明する。制御部３は、コンピュータ装置等の上位装置（図示せず）から制御信号Ｓ１を受信し、この制御信号Ｓ１に含まれる印刷指示に基づいて印刷動作を開始する。具体的に制御部３は、まず定着部２１（図１）の内部に設けられている定着器温度センサ２１Ｃ（図３）により、定着部２１が所定の温度範囲内であるか否かを判定する。このとき制御部３は、定着部２１の温度がこの温度範囲未満であれば、加熱ローラ２１Ａ（図１）に通電して加熱させ、該定着部２１の温度をこの温度範囲に合わせる。

また制御部３は、ドライバ４３を介して現像・転写プロセス用モータ４４を回転させると共に帯電用高圧電源４１を動作させ、これにより画像形成ユニット１６（図２）における帯電ローラ３９等の各ローラを回転させると共に帯電させる。さらに制御部３は、ドライバ４５を介して用紙送りモータ４６を回転させることにより、給紙部５（図１）のホッピングローラ６等を回転させ、これにより用紙収容カセット４内から用紙Ｐを１枚ずつに分離しながら送り出し、搬送路Ｕに沿って搬送させる。また制御部３は、用紙センサ２５〜２８等から得られる検出結果を基に、用紙Ｐの位置や搬送の状態等を認識し、搬送速度の調整等を行う。

一方、画像処理部４８は、上位装置から供給される画像データに対して所定の画像処理を施すことにより、１ページ毎の画像形成用データを生成する。制御部３は、用紙センサ２６による検出結果等を基に、用紙Ｐが印刷可能な位置、例えば画像形成ユニット１６Ｋ（図１）の直前に到達した時点において、画像処理部４８に対しタイミング信号Ｓ３を送信する。このタイミング信号Ｓ３には、主走査同期信号及び副走査同期信号等が含まれている。

これに応じて画像処理部４８は、生成した画像形成用データを１ライン分ずつに分離したビデオ信号Ｓ２を生成して制御部３へ送信する。制御部３は、このビデオ信号Ｓ２を基に印刷データ信号ＨＤ−ＤＡＴＡ３、ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ１及びＨＤ−ＤＡＴＡ０（以下まとめてＨＤ−ＤＡＴＡとも呼ぶ）を生成し、これらをクロック信号ＨＤ−ＣＬＫと共に画像形成ユニット１６（図２）のプリントヘッド３３へ送信する。すなわち制御部３は、４種類の印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０により、クロック信号ＨＤ−ＣＬＫに基づいた時間間隔ごとに、４画素分の印刷データを並列してプリントヘッド３３へ送信する。

また制御部３は、プリントヘッド３３へ印刷データ信号ＨＤ−ＤＡＴＡを送信した後、ラッチ信号ＨＤ−ＬＯＡＤを送信することにより、該印刷データ信号ＨＤ−ＤＡＴＡをプリントヘッド３３内に保持させる。さらに制御部３は、発光素子を実際に発光させるべきタイミングを表すストローブ信号ＨＤ−ＳＴＢ−Ｎをプリントヘッド３３へ供給する。

因みにストローブ信号ＨＤ−ＳＴＢ−Ｎは、負論理となっており、ローレベルとなっている期間にプリントヘッド３３の発光素子を発光させることになる。また本実施の形態では、各信号を表す符号の末尾が「−Ｎ」である場合、当該信号が負論理であることを意味し、各信号を表す符号の末尾が「−Ｐ」である場合、当該信号が正論理であることを意味する。

かくしてプリントヘッド３３は、画像データに基づいた発光パターンで各発光素子を発光させることにより、感光体ドラム３８の周側面に静電潜像を１ラインずつ形成していくことができる。

［２．プリントヘッドの構成］
次に、プリントヘッド３３の構成について、図４を参照しながら説明する。図４は、プリントヘッド３３の模式的な断面図を表している。また図４は、説明の都合上、図２におけるプリントヘッド３３を紙面上で半回転させた状態、すなわち上下方向及び前後方向を何れも反対に向けた状態で表している。以下では、図４における上方向を照射方向とも呼び、下方向を反照射方向とも呼ぶ。

光プリントヘッドとしてのプリントヘッド３３は、ベース部材５１を中心に構成されている。ベース部材５１は、左右方向の長さに対して前後方向の長さが短く、上下方向の長さがさらに短い、全体として扁平な直方体状ないし板状に形成されており、十分な強度を有している。ベース部材５１の照射方向側（すなわち下側）には、プリント配線板５２が設けられている。プリント配線板５２は、ベース部材５１と比較して、左右方向及び前後方向の長さが概ね同等であり、上下方向の長さがやや短く、すなわち薄くなっている。このプリント配線板５２は、例えばガラスエポキシ樹脂でなり、上下それぞれの表面に所定の回路パターンが形成されている。

プリント配線板５２の照射方向側には、例えば２６個のように多数の発光素子チップ５３が、左右方向（以下これを主走査方向とも呼ぶ）に沿って１列に整列された状態で、いわゆるダイボンディング技術により取り付けられている。各発光素子チップ５３には、例えば１９２個のように多数の発光素子（例えばＬＥＤ）が左右方向に沿って整列した状態で形成されている。

またプリント配線板５２の照射方向側には、各発光素子チップ５３の後側に、例えば２６個のように多数のドライバＩＣ（Integrated Circuit）５４が、やはり左右方向に沿って１列に整列された状態で取り付けられている。駆動回路としての各ドライバＩＣ５４には、発光素子チップ５３に設けられた各発光素子をそれぞれ駆動する複数の素子駆動部等が設けられている。

このようにプリント配線板５２には、２６個の発光素子チップ５３が設けられ、各発光素子チップ５３に１９２個の発光素子が設けられているため、合計４９９２個の発光素子が設けられていることになる。またプリントヘッド３３（図２及び図４）は、例えば左右方向の長さがＡ４サイズにおける短辺の長さ（２１０［ｍｍ］）とほぼ同等となっており、この長さの範囲に４９９２個の発光素子が等間隔に配置されている。これによりプリントヘッド３３は、感光体ドラム３８（図２）の周側面上に６００［ｄｐｉ］の解像度でなる静電潜像を生成することができる。

因みに各発光素子チップ５３及び各ドライバＩＣ５４は、それぞれプリント配線板５２上に形成された回路パターンとの間で、複数本のボンディングワイヤ（図示せず）により電気的に接続されている。

またプリントヘッド３３（図４）は、上述したベース部材５１及びプリント配線板５２が、ホルダ５６に取り付けられている。ホルダ５６は、全体として、左右方向に沿って形成された中空の四角柱から反照射方向側の側面を取り除いたような形状となっており、その断面が英大文字の「Ｕ」を上下に反転させて反照射方向側を開放させたような形状となっている。

ホルダ５６における照射方向側の内側面には、プリント配線板５２を支持する支持部５６Ａが形成されている。プリントヘッド３３は、その製造時に、ホルダ５６内にプリント配線板５２及びベース部材５１が重ねられた状態で挿入され、さらにクランプ部材５７及び５８が取り付けられる。クランプ部材５７及び５８は、何れも金属製でなり、弾性力の作用により、ベース部材５１を介してプリント配線板５２の照射方向面をホルダ５６の支持部５６Ａに当接させた状態で固定する。この結果、プリント配線板５２に取り付けられた発光素子チップ５３の発光素子と、ホルダ５６との位置関係が定められる。

またホルダ５６における照射方向側部分の中央付近には、左右方向に沿った細長い長孔でなり上下方向に貫通する取付孔５６Ｈが形成され、この取付孔５６Ｈにロッドレンズアレイ５９が取り付けられる。ロッドレンズアレイ５９は、光軸を上下方向に沿わせた微小なレンズが左右方向に沿って複数並べられた構成となっており、各レンズの焦点を発光素子チップ５３の各発光素子に合わせるよう、その取付位置が調整された状態で固定されている。

次に、プリントヘッド３３の回路構成について、図５を参照しながら説明する。プリントヘッド３３では、複数のドライバＩＣ５４が、互いにカスケード接続されている。すなわちプリントヘッド３３では、最上段のドライバＩＣ５４−１から最下段のドライバＩＣ５４−２６まで、直列に接続されている。またプリントヘッド３３では、１個のドライバＩＣ５４に対して１個の発光素子チップ５３が接続されている。

因みに図５では、プリントヘッド３３の一部として、最上段側から２個のドライバＩＣ５４−１及び５４−２と、それぞれに対応する２個の発光素子チップ５３−１及び５３−２のみを表しており、他のドライバＩＣ５４及び発光素子チップ５３を省略している。

各ドライバＩＣ５４は、制御部３（図１及び図３）からラッチ信号ＨＤ−ＬＯＡＤ、クロック信号ＨＤ−ＣＬＫ、ストローブ信号ＨＤ−ＳＴＢ−Ｎ及び主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎがそれぞれ供給され、ラッチ端子ＬＯＡＤ、クロック端子ＣＬＫ、ストローブ端子ＳＴＢ及び主走査同期端子ＨＳＹＮＣにそれぞれ入力される。また各ドライバＩＣ５４は、電源電圧（ＶＤＤ）及び所定の基準電圧（ＶＲＥＦ）がそれぞれ供給されると共に、グランド端子ＧＮＤがそれぞれグランド（ＧＮＤ）に接続されている。

さらに各ドライバＩＣ５４は、印刷データ信号が入力される４個のデータ入力端子ＤＡＴＡＩ（ＤＡＴＡＩ３、ＤＡＴＡＩ２、ＤＡＴＡＩ１及びＤＡＴＡＩ０）と、印刷データ信号を出力する４個のデータ出力端子ＤＡＴＡＯ（ＤＡＴＡＯ３、ＤＡＴＡＯ２、ＤＡＴＡＯ１及びＤＡＴＡＯ０）とを有している。またカスケード接続された２個のドライバＩＣ５４の間では、上段側のドライバＩＣ５４における４個のデータ出力端子ＤＡＴＡＯが、下段側のドライバＩＣ５４における４個のデータ入力端子ＤＡＴＡＩとそれぞれ接続されている。

最上段のドライバＩＣ５４は、制御部３（図１及び図３）から４種類の印刷データ信号ＨＤ−ＤＡＴＡ（ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０）が４個のデータ入力端子ＤＡＴＡＩ（ＤＡＴＡＩ３〜ＤＡＴＡＩ０）にそれぞれ入力される。また最上段のドライバＩＣ５４は、４個のデータ出力端子ＤＡＴＡＯ（ＤＡＴＡＯ３〜ＤＡＴＡＯ０）から４種類のデータ信号をそれぞれ出力し、次段のドライバＩＣ５４へ供給する。すなわち２段目以降のドライバＩＣ５４は、上段側のドライバＩＣ５４から各印刷データ信号を取得すると共に、下段側のドライバＩＣ５４へ各印刷データ信号を供給するようになっている。また各ドライバＩＣ５４は、９６個の出力端子ＤＯ（ＤＯ１〜ＤＯ９６）が設けられており、発光素子チップ５３に設けられた各発光ダイオードＬＥとそれぞれ接続されている。

発光素子チップ５３には、１９２個の発光ダイオードＬＥ１、ＬＥ２、…、ＬＥ１９２（以下これらをまとめて発光ダイオードＬＥと呼ぶ）が主走査方向に沿って配置されている。この発光ダイオードＬＥは、例えば発光ダイオードＬＥ１及びＬＥ２のように、互いに隣接する奇数番目（Ｏｄｄ）及び偶数番目（Ｅｖｅｎ）の２個を１組として構成されている。

この２個１組を構成する発光ダイオードＬＥは、両者のアノード端子が何れもドライバＩＣ５４の出力端子ＤＯに接続される。その一方で、奇数番目の各発光ダイオードＬＥにおけるカソード端子は、共通線Ｏｄｄに接続され、偶数番目の各発光ダイオードＬＥにおけるカソード端子は、共通線Ｅｖｅｎに接続される。

このようにプリントヘッド３３は、互いにカスケード接続された各ドライバＩＣ５４の間で印刷データ信号を上段側から下段側へ順次受け渡すことにより、この印刷データ信号を全てのドライバＩＣ５４に順次供給した上で、各発光素子チップ５３の各発光ダイオードＬＥをそれぞれ駆動する（すなわち光を発射させる）ようになっている。

例えばプリントヘッド３３では、共通線Ｏｄｄの電位をほぼ０［Ｖ］まで低下させると共に共通線Ｅｖｅｎの電位を十分に高めることにより、出力端子ＤＯからの駆動電流により奇数番目の発光ダイオードＬＥのみを発光させることができる。またプリントヘッド３３では、共通線Ｅｖｅｎの電位をほぼ０［Ｖ］まで低下させると共に共通線Ｏｄｄの電位を十分に高めることにより、出力端子ＤＯからの駆動電流により偶数番目の発光ダイオードＬＥのみを発光させることができる（詳しくは後述する）。

このようにプリントヘッド３３では、共通線Ｏｄｄ及び共通線Ｅｖｅｎの電位をそれぞれ変化させることにより、奇数番目の発光ダイオードＬＥ及び偶数番目の発光ダイオードＬＥを交互に切り替えながら、それぞれを発光させるようになっている。説明の都合上、以下では、奇数番目及び偶数番目のそれぞれにおいて、複数の発光ダイオードＬＥ（すなわち発光素子）をまとめて発光素子群とも呼ぶ。

［３．ドライバＩＣの回路構成］
次に、ドライバＩＣ５４の回路構成について、図６及び図７を参照しながら説明する。ストローブ端子ＳＴＢは、図示しない電源ＶＤＤ電圧との間にプルアップ抵抗６１が接続されると共に、インバータ回路６２の入力端子に接続されている。

インバータ回路６２は、ストローブ信号ＨＤ−ＳＴＢ−Ｎがストローブ端子ＳＴＢに供給されると、これを論理反転して反転ストローブ信号ＳＴＢ−Ｐとし、ＮＡＮＤ回路６４の入力端子、第１制御回路６５（図中に「ＣＴＲＬ１」と表記）及び第２制御回路６６（図中に「ＣＴＲＬ２」と表記）にそれぞれ供給する。

ラッチ端子ＬＯＡＤは、ラッチ信号ＨＤ−ＬＯＡＤ（以下これをＬＯＡＤ−Ｐ信号とも呼ぶ）が供給されると、これを９６個のラッチ回路ＬＴ（ＬＴＤ１〜ＬＴＤ２４、ＬＴＣ１〜ＬＴＣ２４、ＬＴＢ１〜ＬＴＢ２４及びＬＴＡ１〜ＬＴＡ２４）、インバータ回路６３の入力端子、第１制御回路６５及び第２制御回路６６にそれぞれ供給する。インバータ回路６３は、ＬＯＡＤ−Ｐ信号を論理反転してＮＡＮＤ回路６４の入力端子に供給する。

ＮＡＮＤ回路６４は、反転ストローブ信号ＳＴＢ−Ｐと、ＬＯＡＤ−Ｐ信号を論理反転したものとの否定論理積（ＮＡＮＤ）を演算することにより、素子駆動制御信号ＤＲＶＯＮ−Ｎを生成する。この素子駆動制御信号ＤＲＶＯＮ−Ｎは、主に素子駆動回路７０に対して各発光ダイオードＬＥの駆動を許容するか否かを表す信号となっている。

第２制御回路６６は、ラッチ信号ＨＤ−ＬＯＡＤ及び主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎを基に、２種類のデータ切替信号Ｓ１Ｎ及びＳ２Ｎを生成する。このデータ切替信号Ｓ１Ｎ及びＳ２Ｎは、２個１組である発光ダイオードＬＥのうち奇数側及び偶数側の何れを発光させるかを表す信号であり、一方がハイレベルであるときに他方がローレベルとなるような相補的な関係を維持する。このデータ切替信号Ｓ１Ｎ及びＳ２Ｎは、９６段のマルチプレクサ回路６８に順次供給されると共に、カソード駆動回路７１（図７）に供給される。

一方、ドライバＩＣ５４は、クロック端子ＣＬＫから供給されるクロック信号ＨＤ−ＣＬＫ（図３）を適宜整形及び増幅させた上で、合計１００個のフリップフロップ回路ＦＦ（ＦＦＡ１〜ＦＦＤ２５）におけるクロック端子へそれぞれ供給する。説明の都合上、以下では、正論理であるクロック信号ＨＤ−ＣＬＫをクロック信号ＨＤ−ＣＬＫ−Ｐとも表記する。

フリップフロップ回路ＦＦＤ１には、データ入力端子ＤＡＴＡＩ３から印刷データ信号ＨＤ−ＤＡＴＡ３が入力端子（図中に英文字「Ｄ」として表示）に供給される。フリップフロップ回路ＦＦＤ１は、クロック信号ＨＤ−ＣＬＫに合わせたタイミングで、出力端子（図中に英文字「Ｑ」として表示）から印刷データ信号ＨＤ−ＤＡＴＡ３をラッチ回路ＬＴＤ１及び第２記憶回路６７（図中に「ＭＥＭ２」と表記）へ供給すると共に、後段のフリップフロップ回路ＦＦＤ２（図示せず）へ供給する。

ドライバＩＣ５４では、２５個のフリップフロップ回路ＦＦＤ１〜ＦＦＤ２５がカスケード接続されており、このうち２４段目までのフリップフロップ回路ＦＦＤ１〜ＦＦＤ２４には、ラッチ回路ＬＴＤ１〜ＬＴＤ２４及び第２記憶回路６７がそれぞれ接続されている。

各フリップフロップ回路ＦＦは、クロック信号ＨＤ−ＣＬＫに合わせた周期で、印刷データ信号ＨＤ−ＤＡＴＡ３を次段のフリップフロップ回路ＦＦへ順次供給する。これを換言すれば、各フリップフロップ回路ＦＦは、クロック信号ＨＤ−ＣＬＫと同期して、印刷データ信号ＨＤ−ＤＡＴＡ３を次段のフリップフロップ回路ＦＦへ順次シフトさせる、２５段のシフトレジスタを形成している。説明の都合上、以下ではこれをシフトレジスタＳＲとも呼ぶ。

最下段（すなわち２５段目）のフリップフロップ回路ＦＦＤ２５は、印刷データ信号ＨＤ−ＤＡＴＡ３を第１記憶回路７３（図中に「ＭＥＭ」と表記）及びセレクタ回路７５（図中に「ＳＥＬ」と表記）の入力端子Ｂ３へ供給する。またその上段（すなわち２４段目）のフリップフロップ回路ＦＦＤ２４は、印刷データ信号ＨＤ−ＤＡＴＡ３をセレクタ回路７５の入力端子Ａ３へ供給する。

セレクタ回路７５は、後述する書込指令信号Ｅ２に従い、入力端子Ａ３又は入力端子Ｂ３の何れかを出力端子Ｙ３に、すなわちデータ出力端子ＤＡＴＡＯ３に接続するよう切り替える。これによりセレクタ回路７５は、フリップフロップ回路ＦＦＤ２４の印刷データ信号ＨＤ−ＤＡＴＡ３又はフリップフロップ回路ＦＦＤ２５の印刷データ信号ＨＤ−ＤＡＴＡ３の何れかをデータ出力端子ＤＡＴＡＯ３に供給することができる。すなわちドライバＩＣ５４は、セレクタ回路７５によりシフト段数を２４段又は２５段に切り替えることができる。

またドライバＩＣ５４には、フリップフロップ回路ＦＦＤ１〜ＦＦＤ２５と同様に構成されたフリップフロップ回路ＦＦＣ１〜ＦＦＣ２５、ＦＦＢ１〜ＦＦＢ２５及びＦＦＡ１〜ＦＦＡ２５とが設けられている。さらに２４段目までのフリップフロップ回路ＦＦＣ１〜ＦＦＣ２４、ＦＦＢ１〜ＦＦＢ２４及びＦＦＡ１〜ＦＦＡ２４には、ラッチ回路ＬＴＣ１〜ＬＴＣ２４、ＬＴＢ１〜ＬＴＢ２４及びＬＴＡ１〜ＬＴＡ２４並びに第２記憶回路６７がそれぞれ接続されている。

フリップフロップ回路ＦＦＣ１〜ＦＦＣ２５、ＦＦＢ１〜ＦＦＢ２５及びＦＦＡ１〜ＦＦＡ２５は、フリップフロップ回路ＦＦＤ１〜ＦＦＤ２５と同様に、それぞれ２５段のシフトレジスタとなっており、印刷データ信号ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ１及びＨＤ−ＤＡＴＡ０をそれぞれシフトさせる。

各第２記憶回路６７には、各マルチプレクサ回路６８（図中に「ＭＵＸ２」と表記）がそれぞれ接続され、各マルチプレクサ回路６８に各素子駆動回路７０（図中に「ＤＲＶ」と表記）がそれぞれ接続されている。各第２記憶回路６７には、各発光ダイオードＬＥにおける光量のバラツキを補正するための４ビットの補正データ等がそれぞれ格納される。

９６段目のフリップフロップ回路ＦＦＡ２４と接続された９６段目の第２記憶回路６７は、第１記憶回路７３と接続されている。第１記憶回路７３は、発光素子チップ５３ごとの光量補正データ、或いはドライバＩＣ５４ごとの固有データ等が格納される。最上段のフリップフロップ回路ＦＦＤ１と接続された最上段の第２記憶回路６７は、上述した第１制御回路６５と接続されている。第１制御回路６５、９６段の第２記憶回路６７及び第１記憶回路７３は、６本の信号線によりカスケード接続されており、６種類の書込指令信号Ｅ１、Ｅ２、Ｗ３、Ｗ２、Ｗ１及びＷ０を順次供給するようになっている。第１制御回路６５は、この６種類の書込指令信号を適宜用いることにより、上述した補正データ等を第２記憶回路６７及び第１記憶回路７３に書き込むことができる。

ところでドライバＩＣ５４では、上述した２個１組の（すなわち奇数番目及び偶数番目の）発光ダイオードＬＥに対して、１個ずつのラッチ回路ＬＴ、第２記憶回路６７、マルチプレクサ回路６８及び素子駆動回路７０を１組として対応させている。このため第２記憶回路６７は、２個の発光ダイオードＬＥそれぞれと対応する２個の補正データを記憶しており、その両方を読み出してマルチプレクサ回路６８に供給する。マルチプレクサ回路６８は、第２制御回路６６から供給されるデータ切替信号Ｓ１Ｎ及びＳ２Ｎに従い、奇数（ＯＤＤ）用の補正データ又は偶数（ＥＶＮ）用の補正データ何れか一方を選択し、これを素子駆動回路７０に供給する。

またラッチ回路ＬＴは、ラッチ信号ＨＤ−ＬＯＡＤに従い、各フリップフロップ回路ＦＦに格納されている印刷データ信号ＨＤ−ＤＡＴＡ（ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０）をラッチし、素子駆動回路７０へ供給する。

一方、第１記憶回路７３は、制御電圧発生回路７４（図中に「ＡＤＪ」と表記）と接続されている。制御電圧発生回路７４は、ＶＲＥＦ端子から基準電圧値ＶＲＥＦが供給されており、これを基に発光ダイオードＬＥを駆動するための制御電圧Ｖを発生して各素子駆動回路７０に供給する。

すなわち素子駆動回路７０は、ＮＡＮＤ回路６４から素子駆動制御信号ＤＲＶＯＮ−Ｎが供給され、制御電圧発生回路７４から制御電圧Ｖが供給され、ラッチ回路ＬＴから印刷データ信号ＨＤ−ＤＡＴＡが供給され、さらに第２記憶回路６７からマルチプレクサ回路６８を介して奇数用又は偶数用の補正データが供給される。

素子駆動回路７０は、印刷データ信号ＨＤ−ＤＡＴＡがハイレベルであり、且つ素子駆動制御信号ＤＲＶＯＮ−Ｎもハイレベルである場合、制御電圧Ｖを基準としながら、補正データに基づいた大きさの駆動電流を生成し、これを出力端子ＤＯに供給する。図５に示したように、この出力端子ＤＯには、発光素子チップ５３における奇数番目及び偶数番目の発光ダイオードＬＥが１個ずつ、それぞれのアノード端子を介して接続される。

カソード駆動回路７１は、データ切替信号Ｓ１Ｎ及びＳ２Ｎ、素子駆動制御信号ＤＲＶＯＮ−Ｎ及びスタンバイ信号ＳＴＢＹを基に、共通線Ｏｄｄ及びＥｖｅｎの電位を変化させる（詳しくは後述する）。図５に示したように、この共通線Ｏｄｄ及びＥｖｅｎには、発光素子チップ５３における奇数番目及び偶数番目の各発光ダイオードＬＥが、それぞれのカソード端子を介して接続される。

かかる構成により、プリントヘッド３３では、素子駆動回路７０から出力端子ＤＯを介して供給される駆動電流を奇数番目及び偶数番目の発光ダイオードＬＥに供給する。またプリントヘッド３３では、共通線Ｏｄｄ及びＥｖｅｎの電位を変化させることにより、奇数側又は偶数側の何れか一方の発光ダイオードＬＥを、駆動電流に応じて点灯させることができる。

［４．カソード駆動回路の構成］
次に、カソード駆動回路７１の構成について、図８の回路図を参照しながら詳細に説明する。因みに図８では、説明の都合上、１個の素子駆動回路７０を簡略化して所定の回路（図中に四角形として表す）やＰＭＯＳトランジスタ等により表すと共に、発光素子チップ５３の一部である発光ダイオードＬＥ１及びＬＥ２も表している。

カソード駆動回路７１は、大きく分けて、共通線Ｏｄｄを介して奇数番目の発光ダイオードＬＥを駆動する奇数駆動回路７７と、共通線Ｅｖｅｎを介して偶数番目の発光ダイオードＬＥを駆動する偶数駆動回路７８と、発光信号としての素子駆動制御信号ＤＲＶＯＮ−Ｎを反転させるインバータ８０とにより構成されている。

奇数駆動回路７７は、さらに主駆動部８１、電位規制部８３及びプリチャージ部８５を有している。群切替部としての主駆動部８１は、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）であるＮＭＯＳトランジスタ９１を中心に構成されている。群切替スイッチ素子としてのＮＭＯＳトランジスタ９１は、群切替信号としてのデータ切替信号Ｓ２Ｎがゲート端子に供給されると共に、ソース端子が接地され、ドレイン端子が電位規制部８３を介して共通線Ｏｄｄに接続されている。

この主駆動部８１は、データ切替信号Ｓ２Ｎがローレベルであれば、ＮＭＯＳトランジスタ９１をオフ状態とし、ドレイン端子及びこれに接続された共通線Ｏｄｄを、ソース端子（すなわち接地電位）から切り離す。また主駆動部８１は、データ切替信号Ｓ２Ｎがハイレベルであれば、ＮＭＯＳトランジスタ９１をオン状態とし、ドレイン端子及びこれに接続された共通線Ｏｄｄを、ソース端子に接続して接地させる。

電位規制部８３は、ＮＭＯＳトランジスタ９３を中心に構成されている。電位規制スイッチ素子としてのＮＭＯＳトランジスタ９３は、ドレイン端子及びゲート端子がＮＭＯＳトランジスタ９１のドレイン端子及び共通線Ｏｄｄに接続されると共に、ソース端子が接地されている。

この電位規制部８３は、共通線Ｏｄｄの電位が０［Ｖ］近傍である場合、ＮＭＯＳトランジスタ９３がオフ状態であるために、該共通線Ｏｄｄの電位に対して作用しない。その一方で電位規制部８３は、共通線Ｏｄｄの電位が０［Ｖ］近傍から上昇し、所定の閾値電圧Ｖｔ（例えば約０．６［Ｖ］、以下これを規制電位とも呼ぶ）を越えると、ＮＭＯＳトランジスタ９３がオン状態となり、共通線Ｏｄｄの電位をこの閾値電圧Ｖｔにクランプする。

事前印加部としてのプリチャージ部８５は、論理和素子９５及びＰＭＯＳトランジスタ９７を中心に構成されている。印加制御信号生成部としての論理和素子９５は、インバータ８０により反転された素子駆動制御信号ＤＲＶＯＮ−Ｎ（以下これを反転素子駆動制御信号ＤＲＶＯＮ−Ｐとも呼ぶ）、データ切替信号Ｓ２Ｎ及びスタンバイ信号ＳＴＢＹが供給される。論理和素子９５は、入力された各信号の論理和を演算し、得られた演算結果をプリチャージ制御信号Ｇ１（以下これを印加制御信号とも呼ぶ）として出力し、これをＰＭＯＳトランジスタ９７に供給する。

印加スイッチ素子としてのＰＭＯＳトランジスタ９７は、ＮＭＯＳトランジスタ９１及び９３に対し相補的な型であるＰ型のＭＯＳとなっている。このＰＭＯＳトランジスタ９７は、ゲート端子にプリチャージ制御信号Ｇ１が供給されると共に、ソース端子が電源ＶＤＤ電位に接続され、ドレイン端子が共通線Ｏｄｄに接続されている。

かかる構成によりプリチャージ部８５は、反転素子駆動制御信号ＤＲＶＯＮ−Ｐ、データ切替信号Ｓ２Ｎ及びスタンバイ信号ＳＴＢＹの少なくとも１つがハイレベルであれば、プリチャージ制御信号Ｇ１をハイレベルとし、ＰＭＯＳトランジスタ９７をオフ状態としてソース端子及びドレイン端子の間を切り離す。このときプリチャージ部８５は、共通線Ｏｄｄの電位に関して何ら作用しない。

一方、プリチャージ部８５は、反転素子駆動制御信号ＤＲＶＯＮ−Ｐ、データ切替信号Ｓ２Ｎ及びスタンバイ信号ＳＴＢＹが何れもローレベルであれば、プリチャージ制御信号Ｇ１をローレベルとし、ＰＭＯＳトランジスタ９７をオン状態としてソース端子及びドレイン端子の間を接続する。これによりプリチャージ部８５は、共通線Ｏｄｄを電源ＶＤＤ電位に接続し、該共通線Ｏｄｄの電位を０［Ｖ］よりも高い電位に引き上げようとする。

偶数駆動回路７８は、奇数駆動回路７７と同様に構成されており、主駆動部８１、電位規制部８３及びプリチャージ部８５とそれぞれ対応する主駆動部８２、電位規制部８４及びプリチャージ部８６を有している。また偶数駆動回路７８は、データ切替信号Ｓ２Ｎに代えてデータ切替信号Ｓ１Ｎが供給され、共通線Ｏｄｄに代えて共通線Ｅｖｅｎに接続されている。

主駆動部８２、電位規制部８４及びプリチャージ部８６は、ＮＭＯＳトランジスタ９１及び９３、論理和素子９５及びＰＭＯＳトランジスタ９７とそれぞれ対応するＮＭＯＳトランジスタ９２及び９４、論理和素子９６及びＰＭＯＳトランジスタ９８を有している。このうち論理和素子９６は、反転素子駆動制御信号ＤＲＶＯＮ−Ｐ、データ切替信号Ｓ１Ｎ及びスタンバイ信号ＳＴＢＹの論理和を演算し、得られた演算結果をプリチャージ制御信号Ｇ２としてＰＭＯＳトランジスタ９８に供給する。

このため偶数駆動回路７８の主駆動部８２、電位規制部８４及びプリチャージ部８６は、奇数駆動回路７７の主駆動部８１、電位規制部８３及びプリチャージ部８５とそれぞれ同様に作用することができる。

ところで共通線Ｏｄｄ及びＥｖｅｎは、例えばその一部が発光素子チップ５３（図４及び図５）上の回路パターンとして形成され、或いはプリント配線板５２（図４）上の回路パターンとして形成されている。この共通線Ｏｄｄ及びＥｖｅｎは、それぞれ多数の発光ダイオードＬＥ（例えば９６個）と接続されるため、十分な長さを有している。このため共通線Ｏｄｄ及びＥｖｅｎは、発光素子チップ５３やプリント配線板５２におけるグランドのパターン等との間に、ある程度の寄生容量（浮遊容量とも呼ぶ）を有している。

［５．補正データの転送及び発光］
次に、画像形成装置１（図１）において印刷処理を行う場合に、制御部３（図３）からプリントヘッド３３に対して行われる補正データの転送処理と、その後に行われる印刷処理、すなわち印刷データの転送処理及び発光ダイオードＬＥの発光処理について、それぞれの段階ごとに説明する。

［５−１．補正データの転送処理］
まず、補正データの転送処理について、図９のタイミングチャートを参照しながら説明する。制御部３は、補正データの転送開始に先立ち、ラッチ信号ＨＤ−ＬＯＡＤの信号レベルをＬＯＤ１部においてハイレベルに立ち上げる。これにより、引き続いて転送されるデータが印刷データではなく、補正データであることが示される。

続いて制御部３は、各発光ダイオードＬＥ（図５）と対応する４ビットの各補正データを、各ビットごとに分け、さらに奇数番目（Ｏｄｄ）及び偶数番目（Ｅｖｅｎ）に分けたグループ単位で、クロック信号ＨＤ−ＣＬＫ−Ｐに同期して印刷データ信号ＨＤ−ＤＡＴＡ（ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０）として順次供給する。すなわち印刷データ信号ＨＤ−ＤＡＴＡは、補正データｂｉｔ３の奇数番目、補正データｂｉｔ３の偶数番目、補正データｂｉｔ２の奇数番目、…、及び補正データｂｉｔ０の偶数番目の各グループ単位で、順次供給される。

この補正データは、フリップフロップ回路ＦＦによって構成されるシフトレジスタＳＲ（図６及び図７）により、上段側から下段側へ順次シフトされる。制御部３は、１つのグループについてのシフトを完了する度に、ＳＴＢ１部、ＳＴＢ２部、…、ＳＴＢ８部として示すように、ストローブ信号ＨＤ−ＳＴＢ−Ｎを３パルスずつ入力する。

ドライバＩＣ５４の第１制御回路６５（図６）は、ストローブ信号ＨＤ−ＳＴＢ−Ｎのパルスに応じて、書込指令信号Ｗ３においてＷ３１部及びＷ３２部のように２個のパルスを書込指令として発生させる。また第１制御回路６５は、書込指令信号Ｗ２、Ｗ１及びＷ０においても、同様に２個ずつのパルスを書込指令として順次発生させる。

このとき第１制御回路６５は、書込指令信号Ｗ３、Ｗ２、Ｗ１及びＷ０における１パルス目の書込指令を、ストローブ信号ＨＤ−ＳＴＢ−ＮにおけるＳＴＢ１部、ＳＴＢ３部、ＳＴＢ５部及びＳＴＢ７部の各パルスを基にそれぞれ発生させる。また第１制御回路６５は、書込指令信号Ｗ３、Ｗ２、Ｗ１及びＷ０における２パルス目の書込指令を、ストローブ信号ＨＤ−ＳＴＢ−ＮにおけるＳＴＢ２部、ＳＴＢ４部、ＳＴＢ６部及びＳＴＢ８部の各パルスを基にそれぞれ発生させる。

これに応じてドライバＩＣ５４の各第２記憶回路６７（図６及び図７）は、書込指令信号Ｗ３〜Ｗ０にパルスが発生する度に、補正データが書き込まれ、これを記憶する。具体的に第２記憶回路６７では、１個目のパルスに応じて奇数番目の発光ダイオードＬＥ用の補正データが書き込まれ、２個目のパルスに応じて偶数番目の発光ダイオードＬＥ用の補正データが書き込まれる。かくして各第２記憶回路６７には、奇数番目及び偶数番目それぞれの発光ダイオードＬＥについての３ビット分の補正データが書き込まれる。

その後、制御部３は、ラッチ信号ＨＤ−ＬＯＡＤをＬＯＤ２部においてローレベルに立ち下げる。次に制御部３は、主走査同期信号ＨＤ−ＨＳＹＮＣ−ＮにおいてＳＹ１部のパルスを発生させる。これにより制御部３は、補正データの転送処理を終了すると共に、印刷データの転送処理を開始する。

［５−２．印刷データの転送処理及び発光ダイオードの発光処理］
次に、印刷データの転送処理及び発光ダイオードの発光処理について、図１０のタイミングチャートを参照しながら説明する。この図１０は、図９における主走査同期信号ＨＤ−ＨＳＹＮＣ−ＮのＳＹ１部よりも後の部分を拡大したものであり、一部の信号を省略しており、さらに共通線Ｏｄｄ及びＥｖｅｎの電位を波形として表している。

まず制御部３は、ＳＹ１部に示すように、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎに１個のパルスを供給することにより、引き続いて転送される印刷データが奇数番目（Ｏｄｄ）のドットであることを第２制御回路６６（図６）に通知する。次に制御部３は、クロック信号ＨＤ−ＣＬＫのＣＫ１部に同期して、ＤＴ１部に示すように、印刷データのうち奇数番目（Ｏｄｄ）のドットを印刷データ信号ＨＤ−ＤＡＴＡ（ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０）として順次供給する。

因みに、プリントヘッド３３においては、上述したように２６個のドライバＩＣ５４がカスケード接続されており、それぞれのドライバＩＣ５４に９６個の出力端子ＤＯ（ＤＯ１〜ＤＯ９６）が設けられている。またプリントヘッド３３では、１パルスのクロック信号ＨＤ−ＣＬＫにより、４ドット（すなわち画素）分の印刷データ信号ＨＤ−ＤＡＴＡが一度に転送される。このためプリントヘッド３３では、一度のデータ転送、すなわち１ラインにおける奇数番目又は偶数番目の何れかの印刷データを転送する場合において、必要となるクロックパルス数が９６／４＊２６＝２４＊２６＝６２４個となる。

その後、制御部３は、１ラインデータのうち奇数番目のドットを表す印刷データの転送が完了すると、ＬＯＤ３部に示すように、ラッチ信号ＨＤ−ＬＯＡＤにパルスを発生させる。これによりドライバＩＣ５４（図６及び図７）では、シフトレジスタＳＲにより奇数番目の印刷データを順次シフトした後に、各ラッチ回路ＬＴにおいてこれらの印刷データをそれぞれラッチする。この印刷データは、各素子駆動回路７０（図６及び図７）に供給される。

またカソード駆動回路７１では、ラッチ信号ＨＤ−ＬＯＡＤにおけるＬＯＤ３部のパルスに応じて、共通線Ｏｄｄの電位をローレベルに立ち下げると共に、共通線Ｅｖｅｎの電位をハイレベルに立ち上げる（詳しくは後述する）。これによりプリントヘッド３３では、発光素子チップ５３における奇数番目の発光ダイオードＬＥのみが発光可能な状態となる。

さらに制御部３は、ＳＴＢ１１部において、ストローブ信号ＨＤ−ＳＴＢ−Ｎをローレベルに立ち下げることにより、各素子駆動回路７０の出力端子ＤＯ（ＤＯ１〜ＤＯ９６）から、補正データに基づく大きさの駆動電流でなる印刷データを発光ダイオードＬＥへ出力させる。これにより発光素子チップ５３では、奇数番目の発光ダイオードＬＥのみがそれぞれの印刷データに応じて点灯（発光）又は消灯する。

やがて制御部３は、ＳＴＢ１１部から所定時間が経過したＳＴＢ１２部において、ストローブ信号ＨＤ−ＳＴＢ−Ｎをハイレベルに戻すことにより、点灯していた各発光ダイオードＬＥを消灯させる。この結果、画像形成装置１の画像形成ユニット１６（図２）では、プリントヘッド３３において奇数番目の発光ダイオードＬＥが印刷データに応じて選択的に発光し、感光体ドラム３８上の周側面に静電潜像を形成することができる。説明の都合上、以下では、奇数番目の発光ダイオードＬＥを発光させていたＳＴＢ１１部からＳＴＢ１２部までの期間を発光期間とも呼ぶ。

また制御部３は、ＤＴ２部に示すように、奇数番目の発光ダイオードＬＥを選択的に発光させている間に、クロック信号ＨＤ−ＣＬＫのＣＫ２部に同期して、印刷データのうち偶数番目（Ｅｖｅｎ）のドットを印刷データ信号ＨＤ−ＤＡＴＡとして順次供給する。

その後、制御部３は、ＬＯＤ４部に示すように、ラッチ信号ＨＤ−ＬＯＡＤにパルスを発生させる。これによりドライバＩＣ５４（図６及び図７）では、シフトレジスタＳＲにより偶数番目の印刷データを順次シフトした後に、各ラッチ回路ＬＴにおいて各ドットの印刷データをそれぞれラッチすることができる。この印刷データは、奇数番目の場合と同様に、各素子駆動回路７０（図６及び図７）に供給される。

またカソード駆動回路７１では、ラッチ信号ＨＤ−ＬＯＡＤにおけるＬＯＤ４部のパルスに応じて、共通線Ｏｄｄの電位をハイレベルに立ち上げると共に、共通線Ｅｖｅｎの電位をローレベルに立ち下げる（詳しくは後述する）。これによりプリントヘッド３３では、発光素子チップ５３における偶数番目の発光ダイオードＬＥのみが発光可能な状態となる。

さらに制御部３は、奇数番目の場合と同様に、ＳＴＢ１３部において、ストローブ信号ＨＤ−ＳＴＢ−Ｎをローレベルに立ち下げることにより、各素子駆動回路７０の出力端子ＤＯから、補正データに基づく大きさの駆動電流でなる印刷データを発光ダイオードＬＥへ出力させる。これに応じて発光素子チップ５３では、偶数番目の発光ダイオードＬＥのみがそれぞれの印刷データに応じて点灯（発光）又は消灯する。

やがて制御部３は、ＳＴＢ１３部から所定時間が経過したＳＴＢ１４部において、ストローブ信号ＨＤ−ＳＴＢ−Ｎをハイレベルに戻すことにより、点灯していた各発光ダイオードＬＥを消灯させる。この結果、画像形成装置１の画像形成ユニット１６（図２）では、プリントヘッド３３において偶数番目の発光ダイオードＬＥが印刷データに応じて選択的に発光し、感光体ドラム３８上の周側面に静電潜像を形成することができる。

［５−３．共通線の電位］
次に、プリントヘッド３３において各発光ダイオードＬＥを発光させる場合における、各種信号波形の変化と共通線Ｏｄｄ及びＥｖｅｎにおける電位の変化について、図１１のタイミングチャートを参照しながら説明する。

因みに画像形成装置１は、印刷処理を行っている場合、待機状態にはならない。すなわちスタンバイ信号ＳＴＢＹ（図８）は、この印刷処理が行われている間、ローレベルとなる。またプリントヘッド３３では、補正データの転送処理が終了して印刷処理が開始されると、図９に示したように、ＬＯＤ２部においてラッチ信号ＨＤ−ＬＯＡＤがローレベルに立ち下がる。このため、ラッチ信号ＨＤ−ＬＯＡＤを反転させた信号と反転ストローブ信号ＳＴＢ−Ｐ信号とを基に、ＮＡＮＤ回路６４（図６）により生成される素子駆動制御信号ＤＲＶＯＮ−Ｎは、印刷処理が行われる間、ストローブ信号ＨＤ−ＳＴＢ−Ｎと同等の波形を描くことになる。

まず制御部３（図３）は、ＳＹ１部（図１１）において、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎに１個のパルスを発生させる。これに応じて第２制御回路６６（図６）は、データ切替信号Ｓ１Ｎをハイレベルとし、データ切替信号Ｓ２Ｎをローレベルとする。またこのとき、ストローブ信号ＨＤ−ＳＴＢ−Ｎ及び素子駆動制御信号ＤＲＶＯＮ−Ｎがハイレベルとなっており、これを反転させた反転素子駆動制御信号ＤＲＶＯＮ−Ｐがローレベルとなっている。

このため、カソード駆動回路７１（図８）のプリチャージ部８５は、反転素子駆動制御信号ＤＲＶＯＮ−Ｐ、スタンバイ信号ＳＴＢＹ及びデータ切替信号Ｓ２Ｎに基づき、論理和素子９５によりプリチャージ制御信号Ｇ１をローレベルとする。またプリチャージ部８６は、反転素子駆動制御信号ＤＲＶＯＮ−Ｐ、スタンバイ信号ＳＴＢＹ及びデータ切替信号Ｓ１Ｎに基づき、論理和素子９６によりプリチャージ制御信号Ｇ２をハイレベルとする。

奇数駆動回路７７では、プリチャージ部８５においてプリチャージ制御信号Ｇ１がローレベルであるために、ＰＭＯＳトランジスタ９７がオン状態となり、電源ＶＤＤ電圧（例えば５［Ｖ］）を共通線Ｏｄｄに接続する。一方、主駆動部８１は、データ切替信号Ｓ２Ｎがローレベルであるために、ＮＭＯＳトランジスタ９１がオフ状態となり、接地電位を共通線Ｏｄｄから切り離す。

これにより共通線Ｏｄｄの電位（図１１）は、ＯＤ１部において、図中に破線で示すように、０［Ｖ］近傍から電源ＶＤＤ電圧である５［Ｖ］まで徐々に上昇しようとする。因みに電位規制部８３のＮＭＯＳトランジスタ９３は、共通線Ｏｄｄの電位が閾値電圧Ｖｔ未満である場合、オフ状態となり、該共通線Ｏｄｄの電位に影響を及ぼさない。

しかしながら、カソード駆動回路７１（図８）の電位規制部８３では、上述したようにＮＭＯＳトランジスタ９３のゲート端子及びドレイン端子が共通線Ｏｄｄに接続され、ソース端子が接地されている。このため電位規制部８３は、共通線Ｏｄｄの電位がＮＭＯＳトランジスタ９３の閾値電圧Ｖｔを越えようとすると、ＮＭＯＳトランジスタ９３がオフ状態からオン状態に遷移し、ドレイン端子の電位を閾値電圧Ｖｔにクランプする。この結果、共通線Ｏｄｄの電位は、図中に実線で示したように、ほぼ閾値電圧Ｖｔに規制される。

一方、偶数駆動回路７８では、データ切替信号Ｓ１Ｎがハイレベルであるために、ＮＭＯＳトランジスタ９２がオン状態となり、接地電位を共通線Ｅｖｅｎに接続する。この結果、共通線Ｅｖｅｎの電位は、ＥＶ１部においてほぼ０［Ｖ］となる。

次に制御部３は、ＳＹ１部（図１１）から所定の時間が経過した後、ＬＯＤ３部において、ラッチ信号ＨＤ−ＬＯＡＤにパルスを発生させる。これに応じて第２制御回路６６（図６）は、ＳＮ１１部（図１１）においてデータ切替信号Ｓ１Ｎをローレベルに立ち下げると共に、ＳＮ２１部においてデータ切替信号Ｓ２Ｎをハイレベルに立ち上げる。

これに応じてカソード駆動回路７１（図８）のプリチャージ部８５は、論理和素子９５によりプリチャージ制御信号Ｇ１をＧ１１部においてハイレベルに立ち上げる。またプリチャージ部８６は、論理和素子９６によりプリチャージ制御信号Ｇ２をＧ２１部においてローレベルに立ち下げる。

奇数駆動回路７７では、プリチャージ部８５において、プリチャージ制御信号Ｇ１がハイレベルに立ち上がったことに応じてＰＭＯＳトランジスタ９７がオフ状態となり、電源ＶＤＤ電圧を共通線Ｏｄｄから切り離す。また主駆動部８１は、データ切替信号Ｓ２Ｎがハイレベルに立ち上がったことに伴い、ＮＭＯＳトランジスタ９１がオン状態となり、接地電位を共通線Ｏｄｄに接続する。

この結果、共通線Ｏｄｄの電位は、ＯＤ２部においてほぼ０［Ｖ］となる。これにより、この共通線Ｏｄｄに接続されている発光ダイオードＬＥ、すなわち発光素子チップ５３における奇数番目の各発光ダイオードＬＥは、素子駆動回路７０の出力端子ＤＯから供給される駆動電流に応じて発光し得る状態となる。

一方、偶数駆動回路７８では、プリチャージ部８６において、プリチャージ制御信号Ｇ２がローレベルに立ち下がったことに応じてＰＭＯＳトランジスタ９８がオン状態となり、電源ＶＤＤ電圧を共通線Ｅｖｅｎに接続する。また主駆動部８２は、データ切替信号Ｓ１Ｎがローレベルに立ち下がったことに伴い、ＮＭＯＳトランジスタ９２がオフ状態となり、接地電位を共通線Ｅｖｅｎから切り離す。この結果、共通線Ｅｖｅｎの電位は、ＥＶ２部において、図中に破線で示すように、ほぼ０［Ｖ］から電源ＶＤＤ電圧へ上昇していこうとする。

しかしながら偶数駆動回路７８では、電位規制部８３の場合と同様に、共通線Ｅｖｅｎの電位が電位規制部８４におけるＮＭＯＳトランジスタ９４の閾値電圧Ｖｔを越えようとした時点で、該ＮＭＯＳトランジスタ９４がオフ状態からオン状態に切り替わる。このため共通線Ｅｖｅｎの電位は、図中に実線で示したように、ほぼ閾値電圧Ｖｔに規制される。

その次に制御部３は、ＬＯＤ３部においてラッチ信号ＨＤ−ＬＯＡＤにパルスを発生させてから比較的短い時間が経過した時点で、ＳＴＢ１１部においてストローブ信号ＨＤ−ＳＴＢ−Ｎをローレベルに立ち下げる。これに応じて素子駆動制御信号ＤＲＶＯＮ−Ｎもローレベルに立ち下がり、これを反転させた反転素子駆動制御信号ＤＲＶＯＮ−Ｐがハイレベルに立ち上がる。

これに応じてプリチャージ部８６（図８）では、論理和素子９６により生成されるプリチャージ制御信号Ｇ２がＧ２２部（図１１）においてハイレベルに立ち上がり、ＰＭＯＳトランジスタ９８がオフ状態になる。説明の都合上、以下では、共通線Ｅｖｅｎに電源ＶＤＤ電圧を印加していたＧ２１部からＧ２２部までの期間を、プリチャージ期間又は事前期間と呼ぶ。

これにより共通線Ｅｖｅｎは、オフ状態であるＮＭＯＳトランジスタ９２により接地電位から切り離された状態のまま、電源ＶＤＤ電圧が印加されなくなる。このとき共通線Ｅｖｅｎは、上述した浮遊容量を有しているために、電荷が蓄積された状態となっており、閾値電圧Ｖｔを維持し続ける。

すなわち発光素子チップ５３では、奇数番目の発光ダイオードＬＥにおけるカソード端子の電位がほぼ０［Ｖ］である一方、偶数番目の発光ダイオードＬＥにおけるカソード端子の電位が高いままである。このためプリントヘッド３３では、素子駆動回路７０から出力端子ＤＯを介して駆動電流が供給されたときに、発光素子チップ５３における奇数番目の発光ダイオードＬＥのみ駆動電流が流れて発光し、偶数番目の発光ダイオードＬＥに駆動電流が流れず点灯しない。

その後、制御部３は、ＳＴＢ１１部から所定時間が経過したＳＴＢ１２部においてストローブ信号ＨＤ−ＳＴＢ−Ｎを立ち上げ、これに伴い素子駆動制御信号ＤＲＶＯＮ-Ｎを立ち上げ、反転素子駆動制御信号ＤＲＶＯＮ−Ｐを立ち下げる。これによりプリチャージ制御信号Ｇ２がＧ２３部においてローレベルに立ち下がる。カソード駆動回路７１は、ここまでの一連の動作により、ＳＴＢ１１部からＳＴＢ１２部までの時間（すなわち発光期間）に渡り、印刷データに応じて奇数番目の各発光ダイオードＬＥをそれぞれ発光させることができる。

次に制御部３は、ＬＯＤ３部から所定時間が経過したＬＯＤ４部において、ラッチ信号ＨＤ−ＬＯＡＤにパルスを発生させる。これに応じて第２制御回路６６（図６）は、ＳＮ１２部（図１１）においてデータ切替信号Ｓ１Ｎをハイレベルに立ち上げると共に、ＳＮ２２部においてデータ切替信号Ｓ２Ｎをローレベルに立ち下げる。これに応じてカソード駆動回路７１（図８）のプリチャージ部８５は、論理和素子９５によりプリチャージ制御信号Ｇ１をＧ１２部においてローレベルに立ち下げる。またプリチャージ部８６は、論理和素子９６によりプリチャージ制御信号Ｇ２をＧ２４部においてハイレベルに立ち上げる。

すなわちカソード駆動回路７１では、ＬＯＤ３部以降に奇数番目の各発光ダイオードＬＥを発光させたときと比較して、奇数駆動回路７７及び偶数駆動回路７８の状態を入れ替え、これに伴い共通線Ｏｄｄ及びＥｖｅｎの状態も入れ替えたような動作を行う。これによりカソード駆動回路７１は、ＥＶ３部において共通線Ｅｖｅｎの電位をほぼ０［Ｖ］とし、この共通線Ｅｖｅｎに接続されている発光ダイオードＬＥ、すなわち発光素子チップ５３における偶数番目の各発光ダイオードＬＥを、素子駆動回路７０の出力端子ＤＯから供給される駆動電流に応じて発光させ得る状態とする。

またカソード駆動回路７１は、プリチャージ制御信号Ｇ１がＧ１２部において立ち下がったことに応じて、ＯＤ３部において共通線Ｏｄｄの電位を０［Ｖ］から上昇させて閾値電圧Ｖｔとする。さらにカソード駆動回路７１は、Ｇ１３部においてプリチャージ制御信号Ｇ１が立ち上がった後も、共通線Ｏｄｄの浮遊容量により、この閾値電圧Ｖｔを維持する。

これによりカソード駆動回路７１は、共通線Ｏｄｄに接続されている発光ダイオードＬＥ、すなわち発光素子チップ５３における奇数番目の各発光ダイオードＬＥを、素子駆動回路７０の出力端子ＤＯから駆動電流が供給されようとしても発光しない状態とする。すなわちプリントヘッド３３では、素子駆動回路７０から出力端子ＤＯを介して駆動電流が供給されたときに、発光素子チップ５３における偶数番目の発光ダイオードＬＥのみ駆動電流が流れて発光し、奇数番目の発光ダイオードＬＥに駆動電流が流れず点灯しない。

その後、制御部３は、ＳＴＢ１３部から所定時間が経過したＳＴＢ１４部においてストローブ信号ＨＤ−ＳＴＢ−Ｎを立ち上げ、これに伴い素子駆動制御信号ＤＲＶＯＮ−Ｎを立ち上げ、反転素子駆動制御信号ＤＲＶＯＮ−Ｐを立ち下げる。これによりプリチャージ制御信号Ｇ１は、Ｇ１４部においてローレベルに立ち下がる。カソード駆動回路７１は、ここまでの一連の動作により、ＳＴＢ１３部からＳＴＢ１４部までの時間（すなわち発光期間）に渡り、印刷データに応じて偶数番目の各発光ダイオードＬＥをそれぞれ発光させることができる。

このようにカソード駆動回路７１は、ストローブ信号ＨＤ−ＳＴＢ−Ｎが立ち下がり奇数番目又は偶数番目の各発光ダイオードＬＥを発光させる直前に、非発光側の共通線Ｏｄｄ又はＥｖｅｎの電位を一時的に高めて電荷を蓄積させ、その浮遊容量を利用してその電位を維持させるようになっている。

［５−４．発光ダイオードに流れる電流の大きさ］
次に、プリントヘッド３３において発光素子チップ５３における発光側及び非発光側の各発光ダイオードＬＥに流れる電流の大きさについて、具体的な数値を用いて算出する。ここでは、ラッチ信号ＨＤ−ＬＯＡＤにおけるＬＯＤ３部からＬＯＤ４部までの間の状態、すなわち奇数番目の発光ダイオードＬＥ１を印刷データに応じて発光させる一方、偶数番目の発光ダイオードＬＥ２を点灯させない場合を想定する。

まず、図８に示したように、発光ダイオードＬＥ１及びＬＥ２それぞれにおける、アノード端子及びカソード端子の間に印加される順方向電圧をそれぞれＶ_Ｆ１及びＶ_Ｆ２と定義する。順方向電圧Ｖ_Ｆ１及びＶ_Ｆ２は、約１．６［Ｖ］となる。また発光ダイオードＬＥ１及びＬＥ２は、互いのアノード端子が接続されているため、両者のアノード電位が同等となる。

このときカソード駆動回路７１では、主駆動部８１のＮＭＯＳトランジスタ９１がオン状態であるため共通線Ｏｄｄの電位をほぼ０［Ｖ］とする一方、主駆動部８２のＮＭＯＳトランジスタ９２がオフ状態であり共通線Ｅｖｅｎの電位が閾値電圧Ｖｔとなっている。

ここで、発光ダイオードＬＥ１及びＬＥ２それぞれに流れる電流をＩ_Ｆ１及びＩ_Ｆ２と定義して、該電流Ｉ_Ｆ１及びＩ_Ｆ２の比率を試算するものとする。発光ダイオードＬＥ１の電流Ｉ_Ｆ１は、電子物性の理論において知られているように、順バイアス状態にあるダイオードに流れる電流であるため、次の（１）式により表すことができる。

ここで、Ｉ_Ｏは飽和電流であり、ダイオードにおけるＰＮ接合の面積等に依存して決まる値である。このため、以下ではこの飽和電流Ｉ_Ｏを定数と見なす。また、発光ダイオードＬＥ１及びＬＥ２では、それぞれにおけるＰＮ接合の面積を同等と見なすことができるので、互いの飽和電流Ｉ_Ｏも同等であると見なすことができる。

（１）式において、電子の電荷ｑは約１．６×１０^−１９［Ｃ］であり、エミッション係数ｎは１〜２の間の値となる。またボルツマン係数ｋは約１．３８×１０^−２３［Ｊ／Ｋ］であり、絶対温度Ｔは室温を約２７［℃］のときに約３００［Ｋ］となる。

一方、プリントヘッド３３では、発光ダイオードＬＥ２の順方向電圧Ｖ_Ｆ２とＮＭＯＳトランジスタ９２の閾値電圧Ｖｔとの和が、発光ダイオードＬＥ１の順方向電圧Ｖ_Ｆ１に等しいことになる。このことを利用すると、発光ダイオードＬＥ２の電流Ｉ_Ｆ２は、次の（２）式のように表すことができる。

ここで、閾値電圧Ｖｔを０．６［Ｖ］とし、エミッション係数を２とすると、発光ダイオードＬＥ１の電流Ｉ_Ｆ１に対する発光ダイオードＬＥ２の電流Ｉ_Ｆ２の比率を、次の（３）式のように算出することができる。

この（３）式から分かるように、プリントヘッド３３では、非点灯としたい発光ダイオードＬＥ２の電流経路に、閾値電圧Ｖｔとして約０．６［Ｖ］程度の僅かな電位差を与えることで、点灯状態にある発光ダイオードＬＥ１の電流Ｉ_Ｆ１に対し、発光ダイオードＬＥ２の電流Ｉ_Ｆ２を１０万分の１程度以下に抑えることができる。

すなわちプリントヘッド３３では、非点灯とすべき発光ダイオードＬＥ２に流れる電流Ｉ_Ｆ２の大きさを、発光ダイオードＬＥ１の電流Ｉ_Ｆ１の約１０万分の１以下に抑えることができるので、この微小な電流Ｉ_Ｆ２による該発光ダイオードＬＥ２の発光を、事実上無視することができる。

［６．効果等］
以上の構成において、本実施の形態による画像形成装置１のプリントヘッド３３では、カソード駆動回路７１（図８）の奇数駆動回路７７及び偶数駆動回路７８にプリチャージ部８５及び８６を設けた。

ここで、図５と対応する図１２に示すように、プリチャージ部８５及び８６を設けない構成のプリントヘッド１３３を想定する。このプリントヘッド１３３は、ドライバＩＣ５４（５４−１、５４−２、…）に代わるドライバＩＣ１５４（１５４−１、１５４−２、…）を有している。ドライバＩＣ１５４は、ドライバＩＣ５４（図６及び図７）からカソード駆動回路７１が省略されると共に、データ切替信号Ｓ１Ｎ及びＳ２Ｎを出力する構成となっている。またプリントヘッド１３３では、カソード駆動回路７１のＮＭＯＳトランジスタ９１及び９２に相当するＮＭＯＳトランジスタ１９１及び１９２が設けられている。

ＮＭＯＳトランジスタ１９１は、ゲート端子にデータ切替信号Ｓ２Ｎが供給されると共に、ソース端子が接地され、ドレイン端子が共通線Ｏｄｄに接続されている。またＮＭＯＳトランジスタ１９２は、ゲート端子にデータ切替信号Ｓ１Ｎが供給されると共に、ソース端子が接地され、ドレイン端子が共通線Ｅｖｅｎに接続されている。さらに共通線Ｏｄｄ及び共通線Ｅｖｅｎは、プルアップ抵抗１９３及び１９４を介して電源ＶＤＤ電圧にそれぞれ接続されている。

このような構成のプリントヘッド１３３は、例えば奇数番目の各発光ダイオードＬＥを発光させると共に偶数番目の各発光ダイオードＬＥを非点灯とする場合、ＮＭＯＳトランジスタ１９２をオフ状態として偶数番目の各発光ダイオードＬＥに逆方向電圧を印加した状態を維持する必要がある。

一般に、発光ダイオードＬＥにおける逆方向印加電圧の最大値は、約３［Ｖ］となっている。このため発光ダイオードＬＥでは、例えば約５［Ｖ］である電源ＶＤＤ電圧若しくはこれに近い電圧が長期的に印加された場合、その製造段階で内在していた結晶欠陥箇所が増大され、光量の低下を招く恐れがある。すなわちプリントヘッド１３３では、非点灯である偶数番目の各発光ダイオードＬＥにおいて、逆方向電圧に起因して、その特性を劣化させる恐れがあった。

これに対し、本実施の形態によるプリントヘッド３３では、カソード駆動回路７１（図８）に設けたプリチャージ部８５及び８６により、点灯側の発光ダイオードを点灯させる直前の比較的短いプリチャージ期間のみ、非点灯の発光ダイオードＬＥに対して、比較的小さい電圧である閾値電圧Ｖｔを印加する（図１２）。これを換言すれば、カソード駆動回路７１は、点灯側の発光ダイオードＬＥが発光する発光期間において、非点灯の発光ダイオードＬＥに対して逆方向電圧を印加しないようにした。

これによりプリントヘッド３３では、点灯すべきでない非点灯の発光ダイオードＬＥにおける誤点灯を防止しながら、これらの発光ダイオードＬＥに生じる充放電電流を抑制できるので、逆方向電圧の印加に起因した劣化を防止できる。

他の観点から見れば、プリチャージ部８６では、点灯側（すなわち奇数番目）の発光ダイオードＬＥを点灯（発光）させるためにストローブ信号ＨＤ−ＳＴＢ−ＮがＳＴＢ１１部（図１１）においてローレベルに立ち下がることに起因して、プリチャージ制御信号Ｇ２をＧ２２部においてハイレベルに立ち上げるようにした。このためプリントヘッド３３では、点灯側の発光ダイオードＬＥが点灯する直前に、共通線Ｅｖｅｎに対するプリチャージを確実に終了できる。

またプリチャージ部８６では、ＬＯＤ３部においてラッチ信号ＨＤ−ＬＯＡＤにパルスが発生したことに伴いデータ切替信号Ｓ１Ｎがローレベルに立ち下がることに起因して、プリチャージ制御信号Ｇ２をＧ２１部においてローレベルに立ち下げるようにした。このためプリントヘッド３３では、各発光ダイオードＬＥを適切に点灯させる目的で、制御部３によりＬＯＤ３部の後にＳＴＢ１１部が生成されることを利用して、点灯側の発光ダイオードＬＥが点灯するよりもしばらく前の時点で、プリチャージを確実に開始することができる。

さらにプリントヘッド３３では、カソード駆動回路７１（図８）に電位規制部８３及び８４を設けた。このためプリントヘッド３３は、電源ＶＤＤ電圧と接続されている非点灯側の共通線Ｏｄｄ又はＥｖｅｎの電位を、該電源ＶＤＤ電圧（例えば約５［Ｖ］）よりも十分に低い閾値電圧Ｖｔ（例えば約０．６［Ｖ］）に抑えることができる（図１２）。これによりプリントヘッド３３は、プリチャージ期間に各発光ダイオードＬＥに印加される逆方向電圧を十分に小さい値に抑え、該発光ダイオードＬＥにおける劣化の度合を格段に抑制することができる。

そのうえプリントヘッド３３では、カソード駆動回路７１（図８）を形成する主駆動部８１及び８２、電位規制部８３及び８４、並びにプリチャージ部８５及び８６を、ＭＯＳによるスイッチ素子や論理演算子により構成した。これによりプリントヘッド３３では、このカソード駆動回路７１をドライバＩＣ５４内において他の回路と同様に形成することができるので、プリント配線板５２に対する部品の追加等を行う必要が無く、製造時の工数を増加させる必要がない。

ところでプリントヘッド３３では、製造過程においてプリント配線板５２に各発光素子チップ５３及び各ドライバＩＣ５４が実装された後に、不良箇所の有無やその位置を検出する目的で、ＩＤＤｑ試験と呼ばれる試験が行われる。このＩＤＤｑ試験では、プリント配線板５２に所定の治具を適宜接続し、共通線Ｏｄｄ又はＥｖｅｎに電源ＶＤＤ電圧を接続する等してドライバＩＣ５４に流れる電流を検出し、この電流の大きさを基に故障箇所の有無やその位置が判断される。

この点を踏まえて、カソード駆動回路７１（図８）では、プリチャージ部８５及び８６の論理和素子９５及び９６に、スタンバイ信号ＳＴＢＹを入力させるようにした。これによりプリントヘッド３３では、このスタンバイ信号ＳＴＢＹを適宜ローレベルからハイレベルに切り替えることにより、共通線Ｏｄｄ又はＥｖｅｎに電源ＶＤＤ電圧を接続できるので、上述したＩＤＤｑ試験を容易に行うことができる。

以上の構成によれば、画像形成装置１のプリントヘッド３３は、カソード駆動回路７１（図８）の奇数駆動回路７７及び偶数駆動回路７８にプリチャージ部８５及び８６を設けると共に、電位規制部８３及び８４を設けた。プリントヘッド３３は、点灯側の発光ダイオードを点灯させる直前の比較的短い期間のみ、非点灯の発光ダイオードＬＥに対して、共通線Ｏｄｄ又はＥｖｅｎを介して電源ＶＤＤ電圧よりも十分に低い閾値電圧Ｖｔを印加する。これによりプリントヘッド３３は、点灯すべきでない非点灯の発光ダイオードＬＥにおける誤点灯を防止しながら、これらの発光ダイオードＬＥに逆方向に流れる電流を微少に抑え、劣化を効果的に抑制できる。

［７．他の実施の形態］
なお上述した実施の形態においては、カソード駆動回路７１のプリチャージ部８５及び８６にスイッチ素子としてＰＭＯＳトランジスタ９７及び９８を設けることにより、プリチャージ制御信号Ｇ１又はＧ２に応じて共通線Ｏｄｄ又はＥｖｅｎに電源ＶＤＤ電圧を接続するか否かを切り替える場合について述べた（図８）。しかしながら本発明はこれに限らず、プリチャージ部８５及び８６に他の種々のスイッチ素子やスイッチ回路等を設けても良い。要は、プリチャージ制御信号Ｇ１又はＧ２に応じて共通線Ｏｄｄ又はＥｖｅｎに電源ＶＤＤ電圧を接続するか否かを切り替えることができれば良い。

また上述した実施の形態においては、データ切替信号Ｓ１Ｎをプリチャージ部８６の論理和素子９６に供給し（図８）、ＳＮ１１部（図１１）における該データ切替信号Ｓ１Ｎの立ち下がりに応じてＧ２１部においてプリチャージ制御信号Ｇ２を立ち下げ、共通線Ｅｖｅｎに対するプリチャージを開始する場合について述べた。しかしながら本発明はこれに限らず、他の種々の信号を論理和素子９６に供給し、この信号の立ち下がりに応じてプリチャージを開始しても良い。要は、ＳＴＢ１１部（図１１）においてストローブ信号ＨＤ−ＳＴＢ−Ｎがローレベルとなり発光ダイオードＬＥを点灯させるよりも前に、プリチャージを開始できれば良い。プリチャージ部８５についても同様である。

さらに上述した実施の形態においては、反転素子駆動制御信号ＤＲＶＯＮ−Ｐをプリチャージ部８６の論理和素子９６に供給する場合について述べた（図８）。そのうえでプリントヘッド３３では、ＳＴＢ１１部（図１１）における素子駆動制御信号ＤＲＶＯＮ−Ｎの立ち下がりに伴う反転素子駆動制御信号ＤＲＶＯＮ−Ｐの立ち上がりに応じて、Ｇ２２部においてプリチャージ制御信号Ｇ２を立ち上げ、共通線Ｅｖｅｎへのプリチャージを終了するようにした。しかしながら本発明はこれに限らず、例えば他の種々の信号を論理和素子９６に供給し、この信号の立ち上がりに応じてプリチャージを終了しても良く、或いはプリチャージの開始後に所定の時間が経過した時点で該プリチャージを終了しても良い。要は、プリチャージの開始後であって、ＳＴＢ１１部（図１１）においてストローブ信号ＨＤ−ＳＴＢ−Ｎがローレベルとなり発光ダイオードＬＥを点灯させるよりも前に、プリチャージを終了できれば良い。プリチャージ部８５についても同様である。

さらに上述した実施の形態においては、カソード駆動回路７１のプリチャージ部８６において、反転素子駆動制御信号ＤＲＶＯＮ−Ｐ、スタンバイ信号ＳＴＢＹ、及びデータ切替信号Ｓ１Ｎを基に論理和素子９６によりプリチャージ制御信号Ｇ２を生成し、これをＰＭＯＳトランジスタ９８に供給する場合について述べた（図８）。しかしながら本発明はこれに限らず、例えば制御部３において所定の信号処理によってプリチャージ制御信号Ｇ２を直接生成する等、種々の手法によりプリチャージ制御信号Ｇ２を生成し、これをＰＭＯＳトランジスタ９８に供給しても良い。プリチャージ部８５についても同様である。

さらに上述した実施の形態においては、プリント配線板５２に発光素子チップ５３及びドライバＩＣ５４が実装された段階で行われるＩＤＤｑ試験を行うために、プリチャージ部８５及び８６の論理和素子９５及び９６にスタンバイ信号ＳＴＢＹを供給する場合について述べた。しかしながら本発明はこれに限らず、例えば他の手法により共通線Ｏｄｄ及びＥｖｅｎの電位を変化させることができる場合や、ＩＤＤｑ試験を行わずに他の試験を行う場合等に、プリチャージ部８５及び８６の論理和素子９５及び９６にスタンバイ信号ＳＴＢＹを供給しないようにしても良い。

さらに上述した実施の形態においては、電位規制部８４にＮＭＯＳトランジスタ９４を設けることにより（図８）、共通線Ｅｖｅｎに電源ＶＤＤ電圧を接続した場合の電位を該ＮＭＯＳトランジスタ９４の閾値電圧Ｖｔに抑える場合について述べた。しかしながら本発明はこれに限らず、例えばＮＭＯＳトランジスタ９４に代えてダイオード等の半導体素子を設けることにより、共通線Ｅｖｅｎに電源ＶＤＤ電圧を接続した場合の電位を所定の電圧に抑えるようにしても良い。電位規制部８３についても同様である。

さらに上述した実施の形態においては、カソード駆動回路７１に電位規制部８４を設けることにより、共通線Ｅｖｅｎに電源ＶＤＤ電圧を接続した場合の電位を該ＮＭＯＳトランジスタ９４の閾値電圧Ｖｔに抑える場合について述べた。しかしながら本発明はこれに限らず、例えばＰＭＯＳトランジスタ９８のソース端子に電源ＶＤＤ電圧よりも低い電圧を供給する場合等に、電位規制部８４を省略しても良い。電位規制部８３についても同様である。

さらに上述した実施の形態においては、カソード駆動回路７１の主駆動部８１（図８）にＮＭＯＳトランジスタ９１を設けることにより、データ切替信号Ｓ２Ｎに従って共通線Ｏｄｄを接地電位と接続するか否かを切り替える場合について述べた。しかしながら本発明はこれに限らず、主駆動部８１に他の種々のスイッチ素子やスイッチ回路等を設けることにより、データ切替信号Ｓ２Ｎに従って共通線Ｏｄｄを接地電位と接続するか否かを切り替えるようにしても良い。主駆動部８２についても同様である。

さらに上述した実施の形態においては、発光素子チップ５３の各発光ダイオードＬＥを奇数番目及び偶数番目の２群に分け、各群の発光ダイオードＬＥにおけるカソード端子を共通線Ｏｄｄ又はＥｖｅｎに接続し、該共通線Ｏｄｄ及びＥｖｅｎの電位を変化させることにより、各群の発光ダイオードＬＥを順次発光させる場合について述べた（図１１）。しかしながら本発明はこれに限らず、例えば発光素子チップ５３の各発光ダイオードＬＥを４群や８群等、任意数の群に分け、各群の発光ダイオードＬＥを順次発光させるようにしても良い。この場合、カソード駆動回路７１内に奇数駆動回路７７と同様の構成でなる回路を、発光ダイオードＬＥの群と同数だけ設ければ良い。そのうえで、このカソード駆動回路７１により、発光しない各群の発光ダイオードＬＥに接続された各共通線の電位をプリチャージによってそれぞれ高めると共に、発光する群の発光ダイオードＬＥに接続された共通線の電位をほぼ０［Ｖ］とするように制御すれば良い。

さらに上述した実施の形態においては、カソード駆動回路７１をドライバＩＣ５４（図６及び図７）の内部に形成する場合について述べた。しかしながら本発明はこれに限らず、例えばカソード駆動回路７１をドライバＩＣ５４から独立させ、単独の半導体チップや複数の電子部品の組合せにより構成しても良い。

さらに上述した実施の形態においては、ドライバＩＣ５４により、発光素子としての発光ダイオードＬＥを駆動して発光させる場合について述べた。しかしながら本発明はこれに限らず、例えば有機ＥＬ（Electro-Luminescence）素子や有機ＬＥＤ素子等、他の種々の発光素子をドライバＩＣ５４により駆動して発光させても良い。

さらに上述した実施の形態においては、ＭＦＰでなる画像形成装置１に本発明を適用する場合について述べた。しかしながら本発明はこれに限らず、例えば複写機やファクシミリ装置等、電子写真方式によりトナー画像を形成して用紙に定着させる機能を有する種々の電子機器に適用しても良い。

さらに本発明は、上述した実施の形態及び他の実施の形態に限定されるものではない。すなわち本発明は、上述した実施の形態と上述した他の実施の形態の一部又は全部を任意に組み合わせた実施の形態や、一部を抽出した実施の形態にもその適用範囲が及ぶものである。

さらに上述した実施の形態においては、共通線としての共通線Ｏｄｄ及びＥｖｅｎと、群切替部としての主駆動部８１及び８２と、事前印加部としてのプリチャージ部８５及び８６とによって発光素子駆動回路としてのカソード駆動回路７１を構成する場合について述べた。しかしながら本発明はこれに限らず、その他種々の構成でなる共通線と、群切替部と、事前印加部とによって発光素子駆動回路を構成しても良い。

本発明は、例えば電子写真方式によりトナー画像を形成して用紙に定着させて印刷するＭＦＰにおいて利用できる。

１……画像形成装置、３……制御部、１６……画像形成ユニット、３１……画像形成部、３３……プリントヘッド、３８……感光体ドラム、５２……プリント配線板、５３……発光素子チップ、５４……ドライバＩＣ、６５……第１制御回路、６６……第２制御回路、７０……素子駆動回路、７１……カソード駆動回路、７７……奇数駆動回路、７８……偶数駆動回路、８０……インバータ、８１、８２……主駆動部、８３、８４……電位規制部、８５、８６……プリチャージ部、９１、９２、９３、９４……ＮＭＯＳトランジスタ、９５、９６……論理和素子、９７、９８……ＰＭＯＳトランジスタ、ＬＥ……発光ダイオード、ＤＯ……出力端子、Ｏｄｄ、Ｅｖｅｎ……共通線、ＤＲＶＯＮ−Ｎ……素子駆動制御信号、ＤＲＶＯＮ−Ｐ……反転素子駆動制御信号、Ｇ１、Ｇ２……プリチャージ制御信号、ＨＤ−ＬＯＡＤ……ラッチ信号、ＨＤ−ＳＴＢ−Ｎ……ストローブ信号、Ｓ１Ｎ、Ｓ２Ｎ……データ切替信号、ＳＴＢＹ……スタンバイ信号、Ｖ_Ｆ１、Ｖ_Ｆ２……順方向電圧、Ｉ_Ｆ１、Ｉ_Ｆ２……電流。

Claims (9)

1. それぞれに複数の発光素子を有する複数の発光素子群ごとに設けられ、各発光素子群を構成する複数の前記発光素子それぞれに接続された複数の共通線と、
   複数の前記発光素子群とそれぞれ対応して設けられ、所定の群切替期間ごとに切り替えながら、前記共通線を介して前記発光素子群をそれぞれ駆動する複数の群切替部と、
   複数の前記発光素子群とそれぞれ対応して設けられ、前記群切替部により他の前記発光素子群に切り替えられた前記群切替期間のうち、所定の発光信号に従い他の前記発光素子群の前記発光素子が発光する発光期間よりも前の事前期間に、当該発光素子群の前記発光素子に接続された前記共通線に所定の電圧を印加させる事前印加部と
   を具えることを特徴とする発光素子駆動回路。
2. 前記事前印加部は、所定電圧を前記共通線に印加するオン状態又は印加しないオフ状態に切り替える印加スイッチ素子を有し、該印加スイッチ素子に供給される印加制御信号に従い、当該印加スイッチ素子を前記事前期間にオン状態に切り替えた後、前記発光期間にオフ状態に切り替える
   ことを特徴とする請求項１に記載の発光素子駆動回路。
3. 前記事前印加部は、前記発光信号における信号レベルの変化に伴い、前記印加制御信号をオフ状態に切り替える
   ことを特徴とする請求項２に記載の発光素子駆動回路。
4. 前記群切替部は、所定電圧を前記共通線に印加するオン状態又は印加しないオフ状態に切り替える群切替スイッチ素子を有し、前記発光素子群を切り替えるための群切替信号に従い、当該発光素子群を駆動すべき前記群切替期間に該群切替スイッチ素子をオン状態に切り替え、
   前記事前印加部は、前記群切替信号における信号レベルの変化に伴い、前記印加制御信号をオン状態に切り替える
   ことを特徴とする請求項２に記載の発光素子駆動回路。
5. 前記事前印加部は、前記発光信号又はこれを反転させた信号と、前記発光素子群を切り替えるための群切替信号又はこれを反転させた信号との論理和により、前記印加制御信号を生成する印加制御信号生成部をさらに具える
   ことを特徴とする請求項２に記載の発光素子駆動回路。
6. 前記共通線に接続され、前記事前印加部により前記事前期間に所定の電圧が前記共通線に印加されたときに、該共通線の電位を所定の規制電位に規制する電位規制部
   をさらに具えることを特徴とする請求項１に記載の発光素子駆動回路。
7. 前記事前印加部は、所定電圧を前記共通線に印加するオン状態又は印加しないオフ状態に切り替える印加スイッチ素子を有し、該印加スイッチ素子に供給される印加制御信号に従い、当該印加スイッチ素子を前記事前期間にオン状態に切り替えた後、前記発光期間にオフ状態に切り替え、
   前記電位規制部は、前記群切替部及び前記共通線に接続された電位規制スイッチ素子であり、
   前記印加スイッチ素子及び前記電位規制スイッチ素子は、互いに相補的な型の半導体素子である
   ことを特徴とする請求項６に記載の発光素子駆動回路。
8. 請求項１〜７の何れかに記載された複数の発光素子駆動回路と、
   複数の前記発光素子駆動回路とそれぞれ接続された複数の前記発光素子と
   を具えることを特徴とするプリントヘッド。
9. 請求項８に記載されたプリントヘッドにより感光体を露光して静電潜像を生成し、現像剤により該静電潜像に基づいた画像を形成する画像形成部と、
   前記画像を所定の媒体に定着させる定着部と
   を具えることを特徴とする画像形成装置。

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