JP2019054568A - インバータシステムの同期制御方法及びインバータシステム - Google Patents
インバータシステムの同期制御方法及びインバータシステム Download PDFInfo
- Publication number
- JP2019054568A JP2019054568A JP2017175326A JP2017175326A JP2019054568A JP 2019054568 A JP2019054568 A JP 2019054568A JP 2017175326 A JP2017175326 A JP 2017175326A JP 2017175326 A JP2017175326 A JP 2017175326A JP 2019054568 A JP2019054568 A JP 2019054568A
- Authority
- JP
- Japan
- Prior art keywords
- time
- synchronization
- circuit
- carrier
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Inverter Devices (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
マスタである一方のインバータユニットのマスタ回路は、第一キャリア同期信号に同期して、同期タイミングを示す同期コードとスレーブである他方のインバータユニットのスレーブ回路が当該同期コードを受信して検出するまでの予測遅れ時間とキャリア周期指令とを含むシリアルデータを当該他方のインバータユニットのスレーブ回路に送信し、
前記他方のインバータユニットのスレーブ回路は、前記シリアルデータの同期コードを正常に受信完了した時刻若しくはこれを含むブロックデータ全体が受信完了した時刻に、当該同期コードの第一受信タイミング信号を生成し、次いで、この第一受信タイミング信号と前記キャリア周期指令と前記予測遅れ時間に基づき第二キャリア同期信号を生成し、前記第一受信タイミング信号と前記第二キャリア同期信号のタイミングの時間差に基づく第二差分時間を計測し、次いで、前記第二キャリア同期信号に同期して、前記同期コードと前記第二差分時間を含むシリアルデータを返信データとして前記一方のインバータユニットのマスタ回路に送信し、
前記一方のインバータユニットのマスタ回路は、前記返信データの同期コードを正常に受信完了した時刻若しくはこれを含むブロックデータ全体が受信完了した時刻に、当該同期コードの第二受信タイミング信号を生成し、次いで、この第二受信タイミング信号と前記第一キャリア同期信号との時間差に基づく第一差分時間を計測し、この第一差分時間と前記第二差分時間とに基づき前記予測遅れ時間を補正し、
前記一方のインバータユニットのキャリア発生用比較器は、前記第一キャリア同期信号に同期した第一キャリア信号に基づきパルス幅変調を行い、
前記他方のインバータユニットのキャリア発生用比較器は、前記第二キャリア同期信号に同期した第二キャリア信号に基づきパルス幅変調を行う。
実施形態1のインバータシステムは、図1,2に例示した2台のインバータユニットを備えたインバータシステムであって、2台のインバータユニットの出力を並列接続して、出力電流を約2倍に拡大できる構成となっている。
ディジタル回路の基準クロック信号であり、これらは水晶振動子が適用されており、周波数の誤差は微小であるものとする。また、この基準クロックをカウントしたものを各時刻(t1,t2)とする。
伝送回路は、各ユニット間でデータを送受信する。相互の送信データはデータバッファTxBuf12,TxBuf21に設定され、このバッファデータを順に選択して伝送回路TX12または伝送回路TX21より送信する。この送信部の構成例を図6に示す。
シリアル伝送路は、ユニット1,2の送信部から出力されるTx12_data,Tx21_dataの信号をもう一方のユニットに伝送する伝送路であって、光伝送用の送受信モジュールや光ファイバなどに相当する。
受信回路は、ユニット1,2のデータを受信する回路であり、図7にRX12の詳細例を示す。ユニット1の受信回路RX12,RX21は、その詳細は後述するが、シリアルデータを10bitの並列データに変換するシフタ(Deserializer)や8B10B符号の逆変換であるデコーダ(Decoder)及び受信データからクロック成分やデータ成分を復元するCDR回路(CDR)を備える。この受信データはセレクタ(Sel)によりバッファRxBuf12に格納する。このバッファRxBuf12は外部の制御部から読み出される。また、Scry2やScry1のトリガにより同期タイミング用のデータが送信されているので、受信側ではその同期コードを正常に受信完了した時刻、またはそれを含むブロックデータ全体が受信完了した時刻にSrx21やSrx12の信号を出力する。後段では、この受信完了信号を利用して時刻tをラッチして同期制御に必要な受信時刻T_rxを計測する。
T_cry1用のラッチ回路は、マスタ側の送信開始信号Scry1により、時刻t1をラッチして送信開始時刻T_cry1を出力する。
マスタ側のTdly1の差分器では、送信開始時刻T_cry1から受信完了時刻T_rx21までの差分時間をTdly1とする。
キャリア発生用比較器PWMcompは、図4に示したように、第一キャリア信号Cry1や第二キャリア信号Cry2と電圧指令(Vref,マスタ/スレーブ共通)とを比較してパルス幅変調PWMの出力信号を生成する。ここで、共通な電圧指令でなくても、各ユニットの電流制御からの出力電圧指令などでもよいが、それらの代表例として共通な電圧指令を送信する例としている。
キャリア発生用比較器PWMcompからパルス幅変調PWMの出力電圧に相当する信号を出力するので、電力用半導体スイッチなどを用いて構成された主回路INV1,INV2にて、実際に負荷を駆動するパルス幅変調PWM1,PWM2のPWM電圧を生成する。
マスタ(ユニット1)のキャリア発生部CryGen1は、外部から設定されるキャリア周期指令Tc_refにて設定された定周期の第一キャリア信号Cry1を発生し、それに同期したタイミング信号Scry1を出力する。
同期制御部PLL2は、マスタ(ユニット1)から伝送される伝送遅延時間の予測時間Td_refと、前述のスレーブのキャリア同期タイミング(Ack_line送信開始タイミング)Tcry2と受信タイミングTrx_12の時間差Tdly2とが入力される。遅延時間が予測より長い場合(Tdly2>Td_ref)には出力信号Tcomp2から第二キャリア信号Cry2の位相が進むような補正値を出力し、逆に短い場合(Tdly2<Td_ref)には出力信号Tcomp2から第二キャリア信号Cry2の位相が遅れるような補正値を出力する。このPLL2の補正指令とキャリア発生部CryGen2の周期の補正とのフィードバックループによって、最終的には信号Tdly2=信号Td_refとなるように収束する。
マスタ側の同期制御部PLL1は、スレーブ(ユニット2)のようにキャリア周期を補正するのではなく、予測伝送遅延時間Td_refを修正することにより、伝送遅延時間のずれ成分を検出して補正を行う。前述のように、スレーブ側は、受信時刻Srx12に対して予測伝送遅延時間Td_refだけ過去に遡った時刻を基準にキャリアを同期させているが、予測遅延量Td_refが実際の伝送路の遅延時間に対して誤差があると、正確な同期状態にはなっていない。それは、予測遅延量Td_refとマスタ側の遅延時間Tdly1の誤差として表れ、スレーブの同期ずれ時間と、スレーブからの送信遅延の予測ずれの成分が含まれている。実際の双方向の伝送遅延が等しいと仮定すれば、スレーブに送信した予測遅延量Td_refとマスタ側の遅延時間Tdly1とを一致させれば、信号Scry1と信号Scry2つまり相互の伝送開始タイミングが同期する。そこで、PLL1では、スレーブに送信するTd_refの値をゆっくりと計測値Tdly1の値に近づくように修正する。これが収束して最終的にTdly1=Tdly2=Td_refが成立すれば、信号Scry1と信号Scry2のキャリア同期が完了した状態になる。
これは,時刻T_rx12の情報を利用して次の受信時刻( T_rx12 + Tc_ref )を予測し、さらに、伝送や検出の予想遅延時間Td_ref分だけ遡った時刻が同期タイミングであると想定している。信号Scry2が起動したら、信号Scry2と信号Srx12との時間差Tdly2の計測も開始する。
CryGen1が発振を開始すると、信号Scry(1)のタイミングでマスタからスレーブに送信が開始される。このデータの中に、キャリア周期設定Tc_ref、予測受信遅延Td_ref(Td_ref_ini)を含ませている。スレーブ側では、同期信号の受信タイミングSrx12(1)のタイミングを、キャリア発振開始の基準とする。
マスタ側では、信号Scry1(1)から信号Tc_refの時間経過後に信号Scry1(2)を発生して、次の送信を開始する。スレーブ側でも、信号Srx12(1)の時刻から前述の式(1)によりマスタ側の信号Scry1(2)に対応するタイミングを予測して、その予測時刻からキャリア発振を開始する。それと同時に信号Scry2(2)を出力してスレーブ側からマスタヘの伝送を開始する。この返信データにより遅延時間Tdly2を送信するのだが、まだ計測が始まっていないうちは適当なダミーデータを送っておく。
スレーブ側の同期制御部PLL2の動作により信号Tdly2が信号Td_refに徐々に収束している状態である。このとき、信号Td_refと信号Tdly1(3)の差異には、同期制御部PLL2の追従誤差成分と信号Td_refが予測している伝送遅れ時間の誤差成分の両方が含まれている。
スレーブ側の同期制御部PLL2の動作が収束して、信号Tdly2が信号Td_refに一致すれば、マスタとは微小な時間ずれは存在するかもしれないが、スレーブ側のキャリア周期が安定して同期状態となる。そうすると、マスタ側の遅延時間計測値が信号Td_refと信号Tdly1(p)の差分は、実際の伝送路の遅延時間と予測しているTd_refの誤差成分だけになる。そこで、今度はマスタ側の方にて信号Td_ref=信号Tdly1(p)が成立するように補正を行う。ここで、マスタ側ではキャリア周波数を修正するのではなく、具体的には信号Td_refの値が信号Tdly1(p)の値に近づくように修正するだけである。そして、スレーブ側の同期制御部PLL2の収束を待つ。
マスタの同期制御部PLL1とスレーブの同期制御部PLL2の両方が動作を継続し続けると、信号Tdly2(q)≒信号Td_ref(q)の状態を維持しながら、信号Tdly1(q)が信号Td_ref(q)に収束する。
最終的には、Td_ref(r)=Tdly1(q)=Tdly2(r)に収束し、マスタとスレーブ間の同期が確立してキャリア周波数が安定になり、同時に伝送路の遅延時間の補正も完了する。以降は、遅延時間が変動しても、同期制御部PLL1が動作して信号Td_refの値を変化させて補正を継続するので、正確なキャリア同期を維持することができる。尚、マスタの同期制御部PLL1とスレーブの同期制御部PLL2が同時に動作すると、干渉して不安定になる可能性があるで、同期制御部PLL2の収束特性を高く(応答設定を高く)して、同期制御部PLL1側は信号Tdly1が多少変化しても直ぐには変化しないように応答設定を低く設定しておく。
図9に示された実施形態2のインバータシステムは、スレーブ側の同期制御部PLL2の機能をマスタ側に移動し、さらにマスタ側の同期制御部PLL1の機能と統合すること以外は、実施形態1のインバータと同じ態様となる。
実施形態1,2はマスタとスレーブとの間のシリアル伝送及びキャリアの同期方式を採用している。ここでのキャリア発生部CryGen1,CryGen2は、基準クロックClk1,Clk2をアップダウンカウントする構成としたので、パルス幅変調PWMのパターンの分解能は通信の基準クロックと同じ高い分解能に設定されている。
実施形態4のインバータシステムは、実施形態1〜3のいずれかのユニットを組み合わせたものである。前記組み合わせの態様としては、同一の信号を二つのマスタ回路から送信し、個別に接続された二つのスレーブと同期させる並列的な接続の態様(実施形態4)やデータや同期信号を縦続して伝送する直列的な接続の態様(後述の実施形態5)が挙げられる。
本実施形態の直列的な接続は、図3のインバータシステムのうち、ユニット1からユニット3に対して同期を確立し、その後、ユニット3とユニット4の同期を確立する構成に相当する。本態様の2段で構成した同期制御により、最終的にはユニット1の第一キャリア信号に対して、ユニット3とユニット4の両方の第二キャリア信号が同期する。
11…第一のユニット
12、13…第二のユニット
14…第三のユニット
MST,MST1a,MST1b,MST3…マスタ回路
SLB,SLB2,SLB3,SLB4…スレーブ回路
TX12,TX21…伝送回路
RX12,RX21…受信回路
PWMcomp…キャリア発生用比較器
CryGen1,CryGen2…キャリア発生部
CDR…クロックデータリカバリ回路
CryGen1,CryGen2…キャリア発生部
PLL1…マスタ(ユニット1)側の同期制御部
PLL2…スレーブ(ユニット2)側の同期制御部
Claims (8)
- 少なくとも二つ以上のインバータユニットを有するインバータシステムの同期制御方法であって、
マスタである一方のインバータユニットのマスタ回路は、
第一キャリア同期信号に同期して、同期タイミングを示す同期コードとスレーブである他方のインバータユニットのスレーブ回路が当該同期コードを受信して検出するまでの予測遅れ時間とキャリア周期指令とを含むシリアルデータを当該他方のインバータユニットのスレーブ回路に送信し、
前記他方のインバータユニットのスレーブ回路は、
前記シリアルデータの同期コードを正常に受信完了した時刻若しくはこれを含むブロックデータ全体が受信完了した時刻に、当該同期コードの第一受信タイミング信号を生成し、
次いで、この第一受信タイミング信号と前記キャリア周期指令と前記予測遅れ時間に基づき第二キャリア同期信号を生成し、
前記第一受信タイミング信号と前記第二キャリア同期信号のタイミングの時間差に基づく第二差分時間を計測し、
次いで、前記第二キャリア同期信号に同期して、前記同期コードと前記第二差分時間を含むシリアルデータを返信データとして前記一方のインバータユニットのマスタ回路に送信し、
前記一方のインバータユニットのマスタ回路は、
前記返信データの同期コードを正常に受信完了した時刻若しくはこれを含むブロックデータ全体が受信完了した時刻に、当該同期コードの第二受信タイミング信号を生成し、
次いで、この第二受信タイミング信号と前記第一キャリア同期信号との時間差に基づく第一差分時間を計測し、この第一差分時間と前記第二差分時間とに基づき前記予測遅れ時間を補正し、
前記一方のインバータユニットのキャリア発生用比較器は、
前記第一キャリア同期信号に同期した第一キャリア信号に基づきパルス幅変調を行い、
前記他方のインバータユニットのキャリア発生用比較器は、
前記第二キャリア同期信号に同期した第二キャリア信号に基づきパルス幅変調を行うこと
を特徴とするインバータシステムの同期制御方法。 - 前記他方のインバータユニットのスレーブ回路は、前記第二差分時間と前記予測遅れ時間とを一致させる同期制御を行い、
前記一方のインバータユニットのマスタ回路は、前記第一差分時間と前記第二差分時間とを一致させる同期制御を行うこと
を特徴とする請求項1に記載のインバータシステムの同期制御方法。 - 前記一方のインバータユニットのマスタ回路は、前記第一差分時間と前記第二差分時間を一致させる同期制御と、前記第二差分時間と前記予測遅れ時間を一致させる同期制御とを行い、第一差分時間と前記第二差分時間とに基づき前記予測遅れ時間を補正することと前記返信データ内に格納することの代わりに、前記第二差分時間と前記予測遅れ時間を一致させる同期制御の出力信号の値を、前記返信データ内に格納し、
前記他方のインバータユニットのスレーブ回路は、前記第一受信タイミング信号と前記キャリア周期指令と前記第二差分時間と前記予測遅れ時間を一致させる同期制御の出力信号の値とに基づいて前記第二キャリア同期信号を生成すること
を特徴とする請求項1に記載のインバータシステムの同期制御方法。 - 前記一方のインバータユニットのマスタ回路は、基準クロックを分周する第一分周回路を有し、この第一分周回路の出力信号に基づき、前記第一キャリア同期信号と前記第一キャリア信号を生成し、
前記他方のインバータユニットのスレーブ回路は、基準クロックを分周する第二分周回路を有し、この第二分周回路の出力信号に基づき、前記第二キャリア同期信号と前記第二キャリア信号とを生成すること
を特徴とする請求項1から3のいずれか1項に記載のインバータシステムの同期制御方法。 - 請求項1から4のいずれか1項に記載の一方のインバータユニットと他方のインバータユニットとを並列接続したインバータシステム。
- マスタまたはスレーブとして機能するインバータユニットを複数有するインバータシステムであって、
前記マスタとして機能する請求項1から4のいずれか1項に記載のインバータユニットのマスタ回路を有する第一のユニットと、
前記スレーブとして機能する請求項1から4のいずれか1項に記載のインバータユニットのスレーブ回路を有する第二のユニットと
を備え、
前記第二のユニットの数は二つ以上であり、
前記第一のユニットは前記第二のユニットの数に対応して前記マスタ回路を並列に備えたこと
を特徴とするインバータシステム。 - マスタまたはスレーブとして機能するインバータユニットを複数有するインバータシステムであって、
前記マスタとして機能する請求項1から4のいずれか1項に記載のインバータユニットのマスタ回路を有する第一のユニットと、
この第一のユニットのマスタ回路と直列に接続されてスレーブとして機能する請求項1から4のいずれか1項に記載のスレーブ回路とこのスレーブ回路と直列に接続されてマスタとして機能する請求項1から4のいずれか1項に記載のマスタ回路とを有する第二のユニットと、
この第二のユニットのマスタ回路と直列に接続されてスレーブとして機能する請求項1から4のいずれか1項に記載のスレーブ回路を有する第三のユニットと
を少なくとも有すること
を特徴とするインバータシステム。 - 前記第二のユニットは複数直列に接続されたことを特徴とする請求項7に記載のインバータシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017175326A JP6922576B2 (ja) | 2017-09-13 | 2017-09-13 | インバータシステムの同期制御方法及びインバータシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017175326A JP6922576B2 (ja) | 2017-09-13 | 2017-09-13 | インバータシステムの同期制御方法及びインバータシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019054568A true JP2019054568A (ja) | 2019-04-04 |
JP6922576B2 JP6922576B2 (ja) | 2021-08-18 |
Family
ID=66013762
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017175326A Active JP6922576B2 (ja) | 2017-09-13 | 2017-09-13 | インバータシステムの同期制御方法及びインバータシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6922576B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113676069A (zh) * | 2021-09-08 | 2021-11-19 | 新风光电子科技股份有限公司 | 一种级联式高压变频器并联环流抑制方法 |
CN114301330A (zh) * | 2021-12-28 | 2022-04-08 | 苏州汇川控制技术有限公司 | 制动单元控制方法、***、设备与计算机可读存储介质 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030137856A1 (en) * | 2001-12-31 | 2003-07-24 | Emerson Network Power Co., Ltd. | Method of switching synchronization of parallel-connected converter system |
JP2011010117A (ja) * | 2009-06-26 | 2011-01-13 | Mitsubishi Electric Corp | Pwm半導体電力変換装置システムおよびpwm半導体電力変換装置 |
WO2013190609A1 (ja) * | 2012-06-18 | 2013-12-27 | 三菱電機株式会社 | インバータシステム、及び通信方法 |
JP2015231264A (ja) * | 2014-06-04 | 2015-12-21 | 東芝機械株式会社 | インバータ発電システム及びインバータ発電装置 |
JP2016005380A (ja) * | 2014-06-18 | 2016-01-12 | 富士電機株式会社 | 電力変換装置の多重化システム |
WO2016035217A1 (ja) * | 2014-09-05 | 2016-03-10 | 三菱電機株式会社 | 電力変換システム |
JP2017139938A (ja) * | 2016-02-05 | 2017-08-10 | 富士電機株式会社 | 並列多重インバータシステム |
-
2017
- 2017-09-13 JP JP2017175326A patent/JP6922576B2/ja active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030137856A1 (en) * | 2001-12-31 | 2003-07-24 | Emerson Network Power Co., Ltd. | Method of switching synchronization of parallel-connected converter system |
JP2011010117A (ja) * | 2009-06-26 | 2011-01-13 | Mitsubishi Electric Corp | Pwm半導体電力変換装置システムおよびpwm半導体電力変換装置 |
WO2013190609A1 (ja) * | 2012-06-18 | 2013-12-27 | 三菱電機株式会社 | インバータシステム、及び通信方法 |
JP2015231264A (ja) * | 2014-06-04 | 2015-12-21 | 東芝機械株式会社 | インバータ発電システム及びインバータ発電装置 |
JP2016005380A (ja) * | 2014-06-18 | 2016-01-12 | 富士電機株式会社 | 電力変換装置の多重化システム |
WO2016035217A1 (ja) * | 2014-09-05 | 2016-03-10 | 三菱電機株式会社 | 電力変換システム |
JP2017139938A (ja) * | 2016-02-05 | 2017-08-10 | 富士電機株式会社 | 並列多重インバータシステム |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113676069A (zh) * | 2021-09-08 | 2021-11-19 | 新风光电子科技股份有限公司 | 一种级联式高压变频器并联环流抑制方法 |
CN114301330A (zh) * | 2021-12-28 | 2022-04-08 | 苏州汇川控制技术有限公司 | 制动单元控制方法、***、设备与计算机可读存储介质 |
Also Published As
Publication number | Publication date |
---|---|
JP6922576B2 (ja) | 2021-08-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10727842B2 (en) | Bi-directional interface for device feedback | |
US7158587B2 (en) | Multi-channel serdes receiver for chip-to-chip and backplane interconnects and method of operation thereof | |
WO2011004580A1 (ja) | クロックデータリカバリ回路 | |
EP3327461B1 (en) | Digital synthesizer, radar device and method therefor | |
US20090245449A1 (en) | Semiconductor integrated circuit device and method for clock data recovery | |
US6314151B1 (en) | Phase comparator operable at half frequency of input signal | |
JP6922576B2 (ja) | インバータシステムの同期制御方法及びインバータシステム | |
US7965800B2 (en) | Clock recovery apparatus | |
CN111756370A (zh) | 半导体装置 | |
EP3005605B1 (en) | A network receiver for a network using distributed clock synchronization and a method of adjusting a frequency of an internal clock of the network receiver | |
US11411710B2 (en) | Subscriber of a data network | |
JPWO2009069244A1 (ja) | 送信方法および送信装置 | |
JP4156529B2 (ja) | 選択可能なクロッキング・アーキテクチャ | |
KR100328757B1 (ko) | 전송시스템의 클럭신호 전환에 의한 오류방지 장치 | |
JP2020068458A (ja) | 受信装置および送受信システム | |
JP5492951B2 (ja) | 半導体集積回路装置、及び、クロックデータ復元方法 | |
US11374732B2 (en) | Apparatus and related method to synchronize operation of serial repeater | |
JP2798918B2 (ja) | パルス幅変調回路 | |
KR20020090243A (ko) | 데이터 및 클럭 복원회로 | |
US20180254932A1 (en) | Serial communications unit and communication method for serial communications unit | |
JP5037026B2 (ja) | クロック抽出回路および光受信器 | |
KR101408919B1 (ko) | 통신시스템에서의 프레임 싱크 트래킹 장치 및 방법 | |
JP2001036511A (ja) | ビット同期回路 | |
JPH08237235A (ja) | ディジタル通信システム | |
JP2001007794A (ja) | ビット同期回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200820 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210617 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210629 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210712 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6922576 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |