JP2019050300A - パワー半導体モジュール - Google Patents
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Abstract
【課題】大電流容量化および制御信号の均等供給を可能にするパワー半導体モジュールを提供すること。【解決手段】複数の半導体素子は、複数のサブモジュール10が配置された領域70の中心Cの周囲に沿って配置され、制御入力部13を有する複数のスイッチング素子Sを有する。制御配線50は、領域70の中心Cを囲み、スイッチング素子Sの制御入力部13と接続された外側配線51と、中心Cまたはその近傍から外側配線51の外側へと延びる取り出し配線55と、外側配線51の内側に配置され、外側配線51と取り出し配線55とを接続する内側配線52とを有する。【選択図】図4
Description
本発明の実施形態は、パワー半導体素子を搭載したパワー半導体モジュールに関する。
高耐圧大容量の電力変換器を構築するためには、半導体装置の電流容量を大きくすることが求められる。そのため、装置内に複数の半導体素子を並列実装することが提案されている。
さらに、一般的な電力変換器を構成する半導体素子は、スイッチング素子と、このスイッチング素子に対して逆並列接続されたダイオードとの混載構成を有し、装置の小型化および簡素化のために、スイッチング素子とダイオードとを1つのパッケージ内に収めることが求められる。
複数のスイッチング素子の並列実装により電流容量を最大化するためには、並列接続した複数のスイッチング素子に均等に制御信号が供給されることが望ましい。
本発明の実施形態は、大電流容量化および制御信号の均等供給を可能にするパワー半導体モジュールを提供する。
実施形態によれば、パワー半導体モジュールは、第1金属部材と、前記第1金属部材上に配置された複数のサブモジュールと、制御配線と、を備えている。前記複数のサブモジュールのそれぞれは、前記第1金属部材に接合された第2金属部材と、前記第2金属部材の上方に配置された第3金属部材と、前記第2金属部材と前記第3金属部材との間に配置され、前記第2金属部材および前記第3金属部材に接合された半導体素子と、を有する。前記制御配線は、前記第1金属部材上に配置されている。前記複数の半導体素子は、前記複数のサブモジュールが配置された領域の中心の周囲に沿って配置され、制御入力部を有する複数のスイッチング素子を有する。前記制御配線は、前記領域の前記中心を囲み、前記スイッチング素子の前記制御入力部と接続された外側配線と、前記中心またはその近傍から前記外側配線の外側へと延びる取り出し配線と、前記外側配線の内側に配置され、前記外側配線と前記取り出し配線とを接続する内側配線と、を有する。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図1(a)は、実施形態のパワー半導体モジュール(またはパワー半導体装置)の模式断面図である。
実施形態のパワー半導体モジュールは、金属部材21と、金属部材22と、金属部材21と金属部材22との間に配置された複数のサブモジュール10とを有する。
互いに板状の金属部材21と金属部材22とが対向配置され、それら金属部材21と金属部材22との間の領域70に、複数のサブモジュール10が配置されている。領域70は、金属部材21上で複数のサブモジュール10が配置された領域である。
金属部材21の側面、金属部材22の側面、および領域70の側方には、ケース23が装着されている。
図2は、サブモジュール10の模式断面図である。
サブモジュール10は、金属部材2と、金属部材3と、金属部材2と金属部材3との間に配置された1つまたは複数の半導体素子(半導体チップ)1と、電気絶縁性の樹脂6とを有する。
半導体素子1は、例えば電力変換に用いられるパワー半導体素子であり、例えばIGBT(Insulated Gate Bipolar Transistor)、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)等の制御入力部を有するスイッチング素子である。
図3は、サブモジュール10のチップ上面の模式平面図である。図3に示す例では、1つのサブモジュール10に2つの半導体素子1が搭載されている。
半導体素子1の一方の面(表面)には、例えば、エミッタ電極またはソース電極として機能する第1主電極12が形成されている。第1主電極12は、図2に示す接合材5によって金属部材3に接合されている。
金属部材3は、板状部3aと、複数の凸部(または柱状部)3bとを有する。複数の凸部3bは、板状部3aの一方の面に板状部3aと一体に設けられている。半導体素子1の第1主電極12(エミッタ電極またはソース電極)は、接合材5によって金属部材3の凸部3bに接合されている。
半導体素子1の他方の面(裏面)には、例えば、コレクタ電極またはドレイン電極として機能する第2主電極(図示せず)が形成されている。第2主電極は、図2に示す接合材4によって金属部材2に接合されている。
図3に示す半導体素子1はスイッチング素子であり、そのスイッチング素子における第1主電極12が形成された面に、制御入力部としてゲートパッド13が形成されている。
半導体素子1が、例えばFRD(Fast Recovery Diode)等のダイオード素子である場合、そのダイオード素子の表面にカソード電極が形成され、裏面にアノード電極が形成されている。カソード電極は金属部材3に接合され、アノード電極は金属部材2に接合されている。
図2に示すように、樹脂6は、半導体素子1を覆っている。また、樹脂6は、半導体素子1と金属部材2との接合部、および半導体素子1と金属部材3との接合部との接合部を覆っている。
金属部材2のうち、半導体素子1と接合している面の反対側の面の少なくとも一部は樹脂6で封止されずに露出している。金属部材3の板状部3aのうち、半導体素子1と接合している面の反対側の面の少なくとも一部は樹脂6で封止されずに露出している。
金属部材2の露出部は、図1(a)に示すように、接合材31によって金属部材21に接合している。金属部材3の露出部は、接合材32によって金属部材22に接合している。
金属部材2、3、21、22は、電気伝導性と熱伝導性に優れた材料からなる。例えば、金属部材2、3、21、22は、銅またはアルミニウムを主成分に含み、銅、銅合金、アルミニウム、またはアルミニウム合金からなる。
接合材4、5、31、32は、例えば、はんだ、導電性接着剤、銀ペースト等である。
パワー半導体モジュールの大電流化方法としては、多数の半導体素子を並列に配置し、一括して圧接する方法があるが、各半導体素子を均等に圧接することが難しいという問題がある。一方、半導体素子の両面をはんだ付けして接合の信頼性を上げる方法があるが、多数の半導体素子を一括ではんだ付けする場合、金属部材の加工精度や、はんだ昇温時の温度ばらつきを原因とする接合不良が生じる可能性がある。1つでも半導体素子に接合不良があれば、半導体装置の不良となり、歩留まりを悪化させる。
これに対して実施形態によれば、1つまたは複数の小単位の半導体素子1をはんだ付けして樹脂封止による絶縁を施したサブモジュール10を構成し、そのサブモジュール10を多数平面実装してパワー半導体モジュール(半導体装置)を構成している。そのため、サブモジュール10の状態で半導体素子1の電気試験を行い、良品のみを用いてパワー半導体モジュールを製造し、歩留まりを向上することができる。また、サブモジュール10の数を増やすことでパワー半導体モジュールを容易に大電流容量化できる。
図4は、第1実施形態のパワー半導体モジュールの内部要素のレイアウトを示す模式平面図である。
複数の半導体素子1は、複数のスイッチング素子Sと複数のダイオード素子Dを有する。図1(a)に示す金属部材21と金属部材22との間の領域70に、図4に例示するレイアウトで複数のサブモジュール10が配置されている。
図4に示す例では、1つのサブモジュール10に同種の2つの半導体素子1が搭載されている。すなわち、複数のサブモジュール10は、2つのスイッチング素子Sが搭載されたサブモジュール10と、2つのダイオード素子Dが搭載されたサブモジュール10とを有する。
スイッチング素子Sが搭載された複数のサブモジュール10、すなわち複数のスイッチング素子Sは、上記領域70の面方向の中心Cの周囲に沿って配置されている。図4において、領域70の中心Cの周回線を破線で仮想的に表す。複数のスイッチング素子Sは、その周回線上に配置されている。それぞれのスイッチング素子Sは、中心Cから略等距離の位置に配置されている。
上記金属部材21と金属部材22との間の領域70には、制御配線50が配置されている。制御配線50は、外側配線51と、内側配線52と、取り出し配線55とを有する。
外側配線51は、領域70の中心Cを連続して囲み、スイッチング素子Sの制御入力部と接続されている。スイッチング素子Sにおける図3に示す制御入力部(ゲートパッド)13は、例えばワイヤ14によって外側配線51と接続されている。または、ゲートパッド13は、例えばコネクタによって外側配線51と接続されてもよい。
内側配線52は、外側配線51の内側に例えば格子状パターンで配置され、外側配線51と取り出し配線55とを接続している。
取り出し配線55は、領域70の中心Cまたはその近傍から外側配線51の外側へと延び、さらに領域70の外部に導出されている。
図1(a)に示すように、領域70内には基板(例えばプリント配線基板)41が配置されている。基板41は、例えば絶縁性の支持柱42によって金属部材21上に支持されている。領域70内における複数のサブモジュール10の間、およびサブモジュール10が配置されていない領域に、基板41が配置されている。
外側配線51、内側配線52、および取り出し配線55は、基板41に、同材料で一体形成された導体パターン(例えば銅パターン)である。基板41は例えば多層配線基板であり、図1(b)に示すように、内側配線52と取り出し配線55は、それぞれ、異なる層に形成されている。外側配線51は、例えば内側配線52と同じ層に形成されている。
図4に示すように、ダイオード素子Dが搭載された複数のサブモジュール10、すなわち複数のダイオード素子Dは、外側配線51の内側、および複数のスイッチング素子Sの配置周回(破線)の内側に配置されている。
複数のスイッチング素子Sのそれぞれは、外側配線51および内側配線52を通じて、領域70の中心Cまたはその近傍で取り出し配線55と電気的に接続されている。各スイッチング素子Sと取り出し配線55との間の配線長は略等しい。
このような構成は、各スイッチング素子Sに制御信号(電流)を均等に供給することを可能にする。これは、各スイッチング素子Sのスイッチングばらつきを抑制し、パワー半導体モジュールに安定した特性および高い信頼性を与える。
外側配線51、内側配線52、および取り出し配線55を含む制御配線50を、プリント基板41に導体パターンとして形成することで、制御配線50の固定性の向上および省配線化が可能となる。そして、制御入力部をもたないダイオード素子Dは、領域70の空いているスペースに配置することで、モジュール内スペースを有効活用することができる。
以下、他の実施形態について説明する。第1実施形態と異なる箇所を中心に説明し、第1実施形態と共通の要素は同じ符号を付し、その説明を省略する場合もある。
図5は、第2実施形態のパワー半導体モジュールの内部要素のレイアウトを示す模式平面図である。
複数のスイッチング素子Sは、上記領域70の中心Cの周囲に沿って配置されている。図5において、領域70の中心Cの周回線を破線で仮想的に表す。図5に示す例では、二重の周回線が形成されている。複数のスイッチング素子Sは、それぞれの周回線上に配置されている。
外側配線51は、二重の周回線(スイッチング素子Sの配列線)の間に形成されている。内側配線52は、外側配線51の内側に例えば格子状パターンで配置され、外側配線51と取り出し配線55とを接続している。
取り出し配線55は、領域70の中心Cまたはその近傍から外側配線51の外側へと延び、さらに領域70の外部に導出されている。
複数のダイオード素子Dは、外側配線51の内側、および複数のスイッチング素子Sの配置周回(破線)の内側に配置されている。さらに、図5に示す例では、領域70の四隅の領域にもダイオード素子Dが配置されている。
第2実施形態においても、複数のスイッチング素子Sのそれぞれは、外側配線51および内側配線52を通じて、領域70の中心Cまたはその近傍で取り出し配線55と電気的に接続されている。各スイッチング素子Sと取り出し配線55との間の配線長は略等しい。
したがって、第2実施形態においても、各スイッチング素子Sに制御信号(電流)を均等に供給することを可能にする。これは、各スイッチング素子Sのスイッチングばらつきを抑制し、パワー半導体モジュールに安定した特性および高い信頼性を与える。
また、制御入力部をもたないダイオード素子Dは、領域70の空いているスペースに配置することで、モジュール内スペースを有効活用することができる。
図6は、第3実施形態のパワー半導体モジュールの内部要素のレイアウトを示す模式平面図である。
第3実施形態のパワー半導体モジュールは、スイッチング素子Sとダイオード素子Dとを混載したサブモジュール10を有する。図6に示す例では、1つのスイッチング素子Sと1つのダイオード素子Dとが、共通の同じサブモジュール10に搭載されている。
そして、ダイオード素子Dは、スイッチング素子Sよりも領域70の中心Cに近い側に配置されている。スイッチング素子Sは、ダイオード素子Dよりも、中心Cから見て領域70の外側に配置されている。
複数のスイッチング素子Sは、領域70の中心Cの周囲に沿って配置されている。図6において、領域70の中心Cの周回線を破線で仮想的に表す。複数のスイッチング素子Sは、その周回線上に配置されている。
外側配線51は、領域70の中心Cを連続して囲んでいる。内側配線52は、外側配線51の内側に例えば格子状パターンで配置され、外側配線51と取り出し配線55とを接続している。
取り出し配線55は、領域70の中心Cまたはその近傍から外側配線51の外側へと延び、さらに領域70の外部に導出されている。
第3実施形態においても、複数のスイッチング素子Sのそれぞれは、外側配線51および内側配線52を通じて、領域70の中心Cまたはその近傍で取り出し配線55と電気的に接続されている。各スイッチング素子Sと取り出し配線55との間の配線長は略等しい。
したがって、第3実施形態においても、各スイッチング素子Sに制御信号(電流)を均等に供給することを可能にする。これは、各スイッチング素子Sのスイッチングばらつきを抑制し、パワー半導体モジュールに安定した特性および高い信頼性を与える。
図7は、第4実施形態のパワー半導体モジュールの内部要素のレイアウトを示す模式平面図である。
第4実施形態のパワー半導体モジュールも、第3実施形態と同様、スイッチング素子Sとダイオード素子Dとを混載したサブモジュール10を有する。図7に示す例では、1つのスイッチング素子Sと1つのダイオード素子Dとが、共通の同じサブモジュール10に搭載されている。
そして、第3実施形態においては、図6に示す配置とは逆に、スイッチング素子Sは、ダイオード素子Dよりも領域70の中心Cに近い側に配置されている。ダイオード素子Dは、スイッチング素子Sよりも、中心Cから見て領域70の外側に配置されている。
制御配線56は、パッド部58と、接続配線57と、取り出し配線55とを有する。
パッド部58は、複数のスイッチング素子Sの内側の領域(領域70の中心Cを含む領域)に配置されている。
取り出し配線55は、領域70の中心Cまたはその近傍でパッド部58に接続され、その接続部から外側配線51の外側へと延び、さらに領域70の外部に導出されている。
パッド部58および取り出し配線55は、上記実施形態と同様、基板41に、同材料で一体形成された導体パターン(例えば銅パターン)である。
接続配線57は、各スイッチング素子Sの制御入力部(ゲートパッド)13と、パッド部58とを接続するワイヤまたはコネクタである。
複数のスイッチング素子Sは、領域70の中心Cの周囲およびパッド部58の周囲に沿って配置されている。図7において、領域70の中心Cの周回線を破線で仮想的に表す。複数のスイッチング素子Sは、その周回線上に配置されている。
複数のスイッチング素子Sのそれぞれは、接続配線57およびパッド部58を通じて、領域70の中心Cまたはその近傍で取り出し配線55と電気的に接続されている。各スイッチング素子Sと取り出し配線55との間の配線長は略等しい。
したがって、第4実施形態においても、各スイッチング素子Sに制御信号(電流)を均等に供給することを可能にする。これは、各スイッチング素子Sのスイッチングばらつきを抑制し、パワー半導体モジュールに安定した特性および高い信頼性を与える。
図8は、第5実施形態のパワー半導体モジュールの内部要素のレイアウトを示す模式平面図である。
第5実施形態におけるサブモジュール10の構成および複数の半導体素子1の配置レイアウトは、図6に示す実施形態と同じである。すなわち、ダイオード素子Dは、スイッチング素子Sよりも領域70の中心Cに近い側に配置されている。スイッチング素子Sは、ダイオード素子Dよりも、中心Cから見て領域70の外側に配置されている。制御配線50のレイアウトも図6と同じである。
図8に示す実施形態では、半導体素子1を冷却するための水冷機構を備えている。例えば、水冷流路61が、半導体素子1に直接または間接的に接するように、上記領域70内に配置されている。
図8において、矢印Aは水冷流路61内への水の流入方向を表し、矢印Bは水冷流路61からの水の流出方向を表す。
電力変換器の動作において、スイッチング素子Sの発熱密度と、ダイオード素子Dの発熱密度は異なることがある。例えば、スイッチング素子Sの方がダイオード素子Dよりも発熱密度が高い場合、図8に示すように、スイッチング素子Sの方がダイオード素子Dよりも水冷流路61の上流になるように配置することで、発熱密度の高いスイッチング素子Sの冷却性能を向上させることができ、パッケージ(モジュール)としての均熱化が可能となる。これにより、各半導体素子1の利用率を上げることができ、大電流化が可能となる。
図9は、他の実施形態のパワー半導体モジュールの模式断面図である。
図10(a)は図9のパワー半導体モジュールに搭載されたサブモジュールの上面図であり、図10(b)は同サブモジュールの側面図である。
図10(a)は図9のパワー半導体モジュールに搭載されたサブモジュールの上面図であり、図10(b)は同サブモジュールの側面図である。
図9に示すパワー半導体モジュールは、金属部材21と、金属部材21上に搭載された複数のサブモジュール10と、主回路配線80と、複数のサブモジュール10のそれぞれと主回路配線80とを接続する複数のバスバー20と、絶縁樹脂製のケース100とを有する。
金属部材21は、板状部21aと、複数の凸部(または柱状部)21bとを有する。複数の凸部21bは、板状部21aの一方の面上に、板状部21aと一体に設けられている。凸部21bの上にサブモジュール10が搭載されている。
ケース100の下端部は金属部材21の板状部21aに接着され、それら金属部材21とケース100の内側に密閉空間として領域70が形成されている。その領域70に、複数のサブモジュール10、複数のバスバー20、および主回路配線80が配置されている。
サブモジュール10は、前述した実施形態と同様、金属部材4と、金属部材4の上方に配置された金属部材3と、金属部材4と金属部材3との間に配置された半導体素子1と、電気絶縁性の樹脂6とを有する。
複数のサブモジュール10の間に主回路配線80が配置されている。主回路配線80は、板状の金属配線であり、例えば銅配線である。主回路配線80は、金属部材21上に形成された樹脂90中に設けられ、その樹脂90によって金属部材21上に保持されている。主回路配線80の一部は、主電極端子としてケース100の外部に突出している。
サブモジュール10の金属部材3の板状部3bに、バスバー20が接合されている。バスバー20の両端部に金属足部20a、20bが設けられている。金属足部20a、20bは、例えばバスバー20にろう付けされた銅である。
バスバー20の一端の金属足部20aは、金属部材3の側面に接合またはネジ締結されている。または、金属足部20aは、金属部材3の上面に接合またはネジ締結されてもよい。
バスバー20の他端の金属足部20bは、主回路配線80に接合またはネジ締結されている。樹脂90は、主回路配線80と金属足部20bとの接合部を覆って保護している。
バスバー20は、例えば、銅、42アロイ(ニッケルと鉄の合金)、ニッケルとクロムの合金などの導電性材料からなる。バスバー20は、例えば、板状、または板状部材をジグザグに折り曲げた形状に形成されている。
バスバー20の電気抵抗は、主回路配線80の電気抵抗よりも高い。バスバー20において、電流が流れる方向に垂直な断面の断面積S[cm2]と、長さ(電流経路長)L[cm]は、バスバー20に求められる電気抵抗R[Ω]に対して、次の式で決定される。
R=ρ0×L/S[Ω](ρ0:体積抵抗率[Ωcm])
R=ρ0×L/S[Ω](ρ0:体積抵抗率[Ωcm])
例えば、バスバー20の材料として、主回路配線80よりも体積抵抗率が高い材料を用いることで、バスバー20の電気抵抗を主回路配線80の電気抵抗よりも高くしている。主回路配線80の材料は、電気抵抗を低く、且つ発熱を小さくするために、バスバー20よりも体積抵抗率が小さい材料が望ましい。例えば、主回路配線80の材料は銅であり、バスバー20の材料は42アロイ(ニッケルと鉄の合金)、またはニッケルとクロムの合金である。
1つのサブモジュール10は、少なくとも1つのバスバー20によって、主回路配線80と電気的に接続されている。複数のサブモジュール10は、複数のバスバー20を介して、金属部材21と主回路配線80との間に、電気的に並列接続されている。電流は、サブモジュール10の縦方向(積層方向)を流れる。電流は、そのサブモジュール10およびバスバー20を通じて、金属部材21と主回路配線80との間を流れる。
半導体素子1に短絡電流が流れ、そのときに発生するジュール熱によって、半導体素子1が破壊され、サブモジュール10内の圧力が上がるとサブモジュール10の破裂をまねく可能性がある。
そこで、図9に示す実施形態によれば、ある程度電気抵抗値の高いバスバー20をサブモジュール10に直列に接続することで、バスバー20と半導体素子1とでエネルギー消費を分担し、半導体素子1に発生するジュール熱を抑制できる。
通常動作(正常動作)時は各バスバー20に電流が分流するため、複数のサブモジュール10に流れる電流の合計をItotalとすると、1つのバスバー20あたりに発生するジュール熱Qは、Q=R×(Itotal/並列数)2[J]となる(Rはバスバー20の電気抵抗[Ω])。
故障した半導体素子1を含むサブモジュール10には電流が流れ、正常なサブモジュール10には電流が流れない。故障したサブモジュール10に接続されたバスバー20に発生するジュール熱Q’は、Q’=R×(Itotal)2[J]となる。
故障時と比較して、通常動作時におけるサブモジュール10に流れる電流値に対するロス発生効果は、Q/Q’=(1/並列数)2となり、通常動作時は故障時よりもロス発生を低減することができる。
複数のバスバー20の並列接続効果によって、通常動作時はサブモジュール10の効率を悪化させることなく、故障時には故障したサブモジュール10に接続されたバスバー20がエネルギーを消費することで、半導体素子1に発生するジュール熱を抑制し、サブモジュール10の破裂を抑制することができる。
すなわち、故障時には、故障したサブモジュール10と、そのサブモジュール10に直列に接続されたバスバー20のみに短絡電流が流れ、バスバー20に大きなジュール熱を発生させることができる。これにより、短絡電流が流れる半導体素子1に発生するジュール熱が低減され、破壊を抑制できる。
金属部材21と主回路配線80との間には複数のバスバー20が並列接続されているため、通常運転時に各バスバー20に流れる電流値は、パワー半導体モジュールの出力電流を並列数で割った値となり、通常運転時のジュール熱は抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…半導体素子、2…金属部材、3…金属部材、10…サブモジュール、21…金属部材、22…金属部材、50…制御配線、51…外側配線、52…内側配線、55…取り出し配線、56…制御配線、57…接続配線、58…パッド部、61…水冷流路、S…スイッチング素子、D…ダイオード素子
Claims (9)
- 第1金属部材と、
前記第1金属部材上に配置された複数のサブモジュールであって、前記第1金属部材に接合された第2金属部材と、前記第2金属部材の上方に配置された第3金属部材と、前記第2金属部材と前記第3金属部材との間に配置され、前記第2金属部材および前記第3金属部材に接合された半導体素子と、をそれぞれが有する複数のサブモジュールと、
前記第1金属部材上に配置された制御配線と、
を備え、
前記複数の半導体素子は、前記複数のサブモジュールが配置された領域の中心の周囲に沿って配置され、制御入力部を有する複数のスイッチング素子を有し、
前記制御配線は、
前記領域の前記中心を囲み、前記スイッチング素子の前記制御入力部と接続された外側配線と、
前記中心またはその近傍から前記外側配線の外側へと延びる取り出し配線と、
前記外側配線の内側に配置され、前記外側配線と前記取り出し配線とを接続する内側配線と、
を有するパワー半導体モジュール。 - 前記複数の半導体素子は、前記外側配線の内側に配置されたダイオード素子をさらに有する請求項1記載のパワー半導体モジュール。
- 前記複数の半導体素子として、前記スイッチング素子とダイオード素子とが、同じ前記サブモジュールに搭載され、
前記ダイオード素子は、前記スイッチング素子よりも前記領域の前記中心に近い側に配置されている請求項1記載のパワー半導体モジュール。 - 前記スイッチング素子の方が前記ダイオード素子よりも水冷流路の上流になるように配置された水冷機構をさらに備えた請求項2または3に記載のパワー半導体モジュール。
- 前記制御配線は、基板に形成された導体パターンである請求項1〜4のいずれか1つに記載のパワー半導体モジュール。
- 第1金属部材と、
前記第1金属部材上に配置された複数のサブモジュールであって、前記第1金属部材に接合された第2金属部材と、前記第2金属部材の上方に配置された第3金属部材と、前記第2金属部材と前記第3金属部材との間に配置され、前記第2金属部材および前記第3金属部材に接合された半導体素子と、をそれぞれが有する複数のサブモジュールと、
前記第1金属部材上に配置された制御配線と、
を備え、
前記複数の半導体素子は、前記複数のサブモジュールが配置された領域の中心の周囲に沿って配置され、制御入力部を有する複数のスイッチング素子を有し、
前記制御配線は、
前記複数のスイッチング素子の内側に配置されたパッド部と、
前記スイッチング素子の前記制御入力部と、前記パッド部とを接続する接続配線と、
前記中心またはその近傍で前記パッド部に接続された取り出し配線と、
を有するパワー半導体モジュール。 - 前記複数の半導体素子は、前記スイッチング素子よりも外側に配置されたダイオード素子をさらに有する請求項6記載のパワー半導体モジュール。
- 前記スイッチング素子と前記ダイオード素子は、同じ前記サブモジュールに搭載されている請求項7記載のパワー半導体モジュール。
- 前記領域に配置された主回路配線と、
前記複数の第3金属部材と、前記主回路配線とに接続され、前記主回路配線よりも電気抵抗が高い複数のバスバーと、
をさらに備えた請求項1〜8のいずれか1つに記載のパワー半導体モジュール。
Priority Applications (1)
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---|---|---|---|
JP2017174052A JP2019050300A (ja) | 2017-09-11 | 2017-09-11 | パワー半導体モジュール |
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Application Number | Priority Date | Filing Date | Title |
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JP2017174052A JP2019050300A (ja) | 2017-09-11 | 2017-09-11 | パワー半導体モジュール |
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Publication Number | Publication Date |
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JP2019050300A true JP2019050300A (ja) | 2019-03-28 |
Family
ID=65905143
Family Applications (1)
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JP2017174052A Pending JP2019050300A (ja) | 2017-09-11 | 2017-09-11 | パワー半導体モジュール |
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Country | Link |
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JP (1) | JP2019050300A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11251163B2 (en) | 2019-12-18 | 2022-02-15 | Fuji Electric Co., Ltd. | Semiconductor device having circuit board interposed between two conductor layers |
US11658231B2 (en) | 2019-12-17 | 2023-05-23 | Fuji Electric Co., Ltd. | Semiconductor device |
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2017
- 2017-09-11 JP JP2017174052A patent/JP2019050300A/ja active Pending
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