JP2019049693A - 補助負荷構造を有するディスプレイ - Google Patents

Abstract

【課題】画素行の異なるディスプレイの表示不良を改善する。【解決手段】ディスプレイ１４は、ディスプレイ１４を部分的にのみ横切ってわたる短い画素行、およびディスプレイの幅にわたる全幅の画素行を含み得る。短い画素行に接続されたゲート線Ｇは、ディスプレイの非アクティブ領域６６の中に延在することができる。補助ゲート線負荷構造は、ディスプレイの非アクティブ領域６６内に位置して、短い画素行に接続されたゲート線Ｇ上の負荷を増加させることができる。補助ゲート線負荷構造は、データ線、および非アクティブ領域６６内においてゲート線Ｇとオーバーラップするドープポリシリコンを含むことができる。表示機能性とタッチ機能性を薄膜トランジスタ層の中で組み合わせたディスプレイにおいて、補助負荷構造を非アクティブ領域６６内で使用して、共通電圧パッドの短い行に接続された共通電圧線上の負荷を増加させることができる。【選択図】図７

Description

本出願は、２０１８年５月１５日付出願の米国特許出願第１５／９８０，４３７号、および２０１７年９月７日付出願の仮特許出願第６２／５５５，４５７号に対する優先権を主張し、その全体が参照により本明細書に組み込まれる。

本出願は、概して電子デバイスに関し、特にはディスプレイを有する電子デバイスに関する。

携帯電話、コンピュータ、および他の電子デバイスなどの電子デバイスは、多くの場合、ディスプレイを含む。ディスプレイは、ユーザーに画像を表示するための画素アレイを含む。データ線駆動回路などのディスプレイ駆動回路は、画素アレイにデータ信号を供給することができる。ディスプレイ駆動回路内のゲート線駆動回路を使用して、ディスプレイ内の各画素行上のゲート線信号を順番にアサートして、画素にデータをロードすることができる。

輝度のばらつきは、矩形状でないディスプレイにおける制御問題からも生じ得る。注意が払われない場合、これらの影響はディスプレイ性能に悪影響を及ぼし得る。

ディスプレイは、ディスプレイ駆動回路によって制御される液晶ディスプレイの画素などの画素アレイを有することができる。ディスプレイ駆動回路は、画素列内のデータ線を通して画素にデータ信号を供給してもよく、画素行内のゲート線を通して画素にゲート線信号を供給してもよい。ディスプレイ駆動回路内のゲート駆動回路は、ゲート線信号を供給する際に使用することができる。

ゲート駆動回路はゲート駆動回路を有してもよく、ゲート駆動回路の各々は、ゲート線信号の対応する１つを、画素アレイの対応する行内の画素に供給する。

ディスプレイ内の行が異なれば、画素数が異なる場合があり、従って異なる量の容量性負荷(capacitive loading)によって特徴づけられる場合がある。ディスプレイに対して輝度均一性を確保するために、ディスプレイには、行依存の補助ゲート線負荷構造を設けることができる。

短い画素行に接続されたゲート線は、ディスプレイの非アクティブ領域の中に延在することができる。補助ゲート線負荷構造は、ディスプレイの非アクティブ領域内に配置することができ、短い画素行に接続されたゲート線上の負荷(loading)を増加させる。補助ゲート線負荷構造は、データ線、および非アクティブ領域内においてゲート線とオーバーラップするドープポリシリコンを含むことができる。

ドープポリシリコンは、接地線又は他の信号線などのバイアス電圧供給線に接続することができる。ディスプレイの非アクティブ領域において、共通電極電圧層の延長部などの透明導電層を使用して、ポリシリコンをバイアス電圧供給線に接続することができる。他の配置構成においては、金属層を使用してポリシリコンをバイアス電圧供給線に接続することができる。金属層は、ディスプレイのアクティブ領域内のデータ線を形成するものと同じ材料から形成することができる。

表示機能とタッチ機能を薄膜トランジスタ層の中で組み合わせたディスプレイでは、補助負荷構造を非アクティブ領域内で使用して、共通電圧パッドの短い行に接続された共通電圧線上の負荷を増加させることができる。補助負荷構造は、非アクティブ領域内において、共通電圧パッドにそれぞれがオーバーラップする透明導電性電極を含むことができる。透明導電性電極は、ディスプレイのアクティブ領域内の画素電極と同じ材料から形成することができる。透明導電性電極および共通電圧パッドは、共通電圧パッドの短い行に接続された共通電圧線上で容量性負荷を増加させるコンデンサを形成する。

一実施形態による、ディスプレイを有する例示的な電子デバイスの概略図である。 一実施形態による、電子デバイス内の例示的なディスプレイの上面図である。 一実施形態による、ディスプレイ内の例示的な画素回路の回路図である。 一実施形態による、例示的な薄膜層の位置を示す例示的なディスプレイの側断面図である。 一実施形態による、上部エッジに沿って画素の無いノッチを有し、短い画素行および全幅の画素行を有し得る、例示的なディスプレイの図である。 一実施形態に従って、ディスプレイ輝度のばらつきを最小限に抑えるのを助けるために、ゲート線負荷がどのようにディスプレイ内の行位置に応じて調整され得るかを示すグラフである。 一実施形態に従って、輝度のばらつきを一様にするために、ダミー画素構造などの補助データ線負荷構造がどのようにディスプレイ内の行に追加され得るかを示す、例示的ディスプレイの一部の上面図である。 一実施形態に従って、ゲート線負荷を増加させるためにデータ線延長部およびポリシリコン負荷構造がどのように使用され得るかを示す、例示的ディスプレイの一部の上面図である。 一実施形態に従って、ポリシリコン負荷構造がどのように共通電圧電極層を用いてバイアスされ得るかを示す、図８のディスプレイの側断面図である。 一実施形態に従って、ゲート線の隣接する対がどのように別個のポリシリコン負荷構造を有し得るかを示す、例示的ディスプレイの一部の上面図である。 一実施形態に従って、一対のゲート線がどのように接続されたポリシリコン負荷構造を有し得るかを示す、例示的ディスプレイの一部の上面図である。 一実施形態に従って、接地ループがどのように異なる金属層のセグメントから形成され得るかを示す、例示的ディスプレイの上面図である。 一実施形態に従って、ポリシリコン負荷構造が電圧ゲート低線 を用いてどのようにバイアスされるかを示す、例示的ディスプレイの上面図である。 一実施形態に従って、電圧ゲート低線 がポリシリコン負荷構造にどのように電気的に接続され得るかを示す、図１３のディスプレイの側断面図である。 一実施形態に従って、共通電極パッドの短い行に接続された信号線上の負荷を増加させるために、補助負荷構造がどのように使用され得るかを示す、例示的ディスプレイの上面図である。 一実施形態に従って、短い画素行内のゲート線上の負荷を増加させるために、ポリシリコン負荷構造がどのように使用され得るか、および、共通電極パッドの短い行上の負荷を増加させるために、透明電極負荷構造がどのように使用され得るかを示す、図１５のディスプレイの平面図である。

ディスプレイが設けられ得るタイプの例示的電子デバイスが、図１に示される。図１の電子デバイス１０は、タブレット型コンピュータ、ラップトップコンピュータ、デスクトップコンピュータ、組込み型コンピュータを含むモニタ、組込み型コンピュータを含まないモニタ、ディスプレイの外部にあるコンピュータ又は他の機器と共に使用するためのディスプレイ、セル式電話、メディアプレーヤ、腕時計型デバイス又は他の着用可能な電子機器、若しくは他の好適な電子デバイスであってよい。

図１に示すように、電子デバイス１０は制御回路１６を有することができる。制御回路１６は、デバイス１０の動作をサポートする記憶および処理回路を含むことができる。記憶および処理回路としては、ハードディスクドライブ記憶装置、不揮発性メモリ（例えば、フラッシュメモリ、又はソリッドステートドライブを形成するように構成された他の電気的にプログラム可能な読み出し専用メモリ）、揮発性メモリ（例えば、静的又は動的なランダムアクセスメモリ）などの記憶装置が挙げられる。制御回路１６内の処理回路を使用してデバイス１０の動作を制御することができる。処理回路は、１つ以上のマイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、ベースバンドプロセッサ、電力管理ユニット、オーディオチップ、特定用途向け集積回路などに基づくことができる。

データをデバイス１０に供給することを可能にし、およびデータをデバイス１０から外部デバイスに提供することを可能するために、入出力デバイス１２などの、デバイス１０内の入出力回路を使用することができる。入出力デバイス１２としては、ボタン、ジョイスティック、スクロールホイール、タッチパッド、キーパッド、キーボード、マイクロフォン、スピーカ、トーン発生器、バイブレータ、カメラ、センサ、発光ダイオードおよび他の状態表示器、データポートなどが挙げられる。ユーザーは、入出力デバイス１２を通じてコマンドを供給することによってデバイス１０の動作を制御することができ、入出力デバイス１２の出力リソースを使用してデバイス１０から状態情報および他の出力を受信することができる。

入出力デバイス１２は、ディスプレイ１４などの１つ以上のディスプレイを含むことができる。ディスプレイ１４は、ユーザーからのタッチ入力を収集するためのタッチセンサを含むタッチスクリーンディスプレイであってもよく、又はディスプレイ１４はタッチに反応しなくてもよい。ディスプレイ１４用のタッチセンサは、容量性タッチセンサ電極のアレイ、音響式タッチセンサ構造体、抵抗性タッチ構成要素、力覚タッチセンサ構造体、光学式タッチセンサ、又は他の好適なタッチセンサ構成に基づくことができる。

制御回路１６を用いて、オペレーティングシステムコードおよびアプリケーションなどのソフトウェアをデバイス１０上で実行することができる。デバイス１０の動作中、制御回路１６上で実行中のソフトウェアは、ディスプレイ１４内の画素アレイを使用してディスプレイ１４上に画像を表示することができる。

ディスプレイ１４は、有機発光ダイオードディスプレイ、液晶ディスプレイ、電気泳動ディスプレイ、エレクトロウェッティングディスプレイ、個別の結晶性発光ダイオードのダイのアレイに基づくディスプレイ、又は他のタイプのディスプレイ技術に基づくディスプレイであってよい。本明細書では、ディスプレイ１４が液晶ディスプレイである構成が、しばしば例として説明されることがある。

ディスプレイ１４は、矩形形状を有してもよく（すなわち、ディスプレイ１４は矩形の専有面積、および矩形の専有面積の周りに延びる矩形の周辺エッジを有してもよく）、又は他の好適な形状を有してもよい。ディスプレイ１４は平らであってもよく、曲線状の輪郭を有してもよい。

ディスプレイ１４の一部の上面図を図２に示す。図２に示すように、ディスプレイ１４は、基板３６などの基板構造から形成された画素２２のアレイを有することができる。基板３６などの基板は、ガラス、金属、プラスチック、セラミック、又は他の基板材料から形成することができる。画素２２は、データ線Ｄなどの信号経路を通してデータ信号を受信することができ、水平制御線Ｇ（ゲート線、スキャン線、エミッション制御線、ゲート信号経路などと呼ばれることもある）などの制御信号経路を通して１つ以上の制御信号を受信することができ。ディスプレイ１４内には、任意の好適な数の行および列の画素２２が存在することができる（例えば、数十以上、数百以上、若しくは数千以上）。有機発光ダイオードディスプレイでは、画素２２は、発光ダイオードへの電流の印加を制御する、対応の有機発光ダイオードおよび画素回路を含む。液晶ディスプレイでは、画素２２は、画素電極への信号の印加を制御する画素回路を含み、これらの信号は、制御された大きさの電界を液晶層の画素サイズ部分に印加するために使用される。画素２２内の画素回路は、ゲート線Ｇ上のゲート線信号によって制御されるゲートを有するトランジスタを含むことができる。

画素２２の動作を制御するためにディスプレイ駆動回路２０を使用することができる。ディスプレイ駆動回路２０は、集積回路、薄膜トランジスタ回路、又は他の好適な回路から形成することができる。薄膜トランジスタ回路は、ポリシリコン薄膜トランジスタ、インジウムガリウム亜鉛酸化物トランジスタなどの半導体酸化物薄膜トランジスタ、又は他の半導体から形成された薄膜トランジスタから形成することができる。画素２２は、異なる色（例えば、赤色、緑色、および青色）のカラーフィルタ素子又は他の着色した構造体を有して、カラー画像を表示する能力をディスプレイ１４に提供することができる。

ディスプレイ駆動回路２０は、ディスプレイ駆動回路２０Ａおよびゲート駆動回路２０Ｂなどのディスプレイ駆動回路を含むことができる。ディスプレイ駆動回路２０Ａは、１つ以上のディスプレイ駆動集積回路および／又は薄膜トランジスタ回路（例えば、タイミングコントローラ集積回路）から形成することができる。ゲート駆動回路２０Ｂは、ゲート駆動集積回路から形成してもよく、又は薄膜「ゲートオンアレイ」回路であってよい。図２のディスプレイ駆動回路２０Ａは、図１の制御回路１６などのシステム制御回路と経路３２を通して通信するための通信回路を含むことができる。経路３２は、フレキシブルプリント回路又は他の導電線ライン上のトレースから形成することができる。動作中、制御回路（例えば、図１の制御回路１６）は、ディスプレイ１４に表示される画像に関する情報を回路２０Ａに提供することができる。

ディスプレイ画素２２上に画像を表示するため、ディスプレイ駆動回路２０Ａは制御信号を、経路３８を通してゲート駆動回路２０Ｂなどのサポート用ディスプレイ駆動回路に出力しながら、データ線Ｄに画像データを供給することができる。経路３８は、例えば、ゲート高電圧信号Ｖｇｈ（ゲート駆動回路から各ゲート線への最大のゲート線信号値として機能し得る）およびゲート低電圧信号Ｖｇｌ（接地として機能し得る）などの電源信号、ゲート出力イネーブル信号などの制御信号、クロック信号等、を搬送するラインを含むことができる。回路２０Ａはこれらの信号を、ディスプレイ１４の１つ又は両方のエッジにあるゲート駆動回路２０Ｂに供給することができる（例えば、図２の例において、ディスプレイ１４の右側の経路３８’およびゲート駆動回路２０Ｂ’を参照のこと）。

ゲート駆動回路２０Ｂ（水平制御線制御回路と呼ばれることもある）は、経路３８から受信した信号（例えば、ゲート高電圧、ゲート低電圧、ゲート出力イネーブル信号、クロック信号など）を使用して、水平制御線（ゲート線）Ｇを制御することができる。ディスプレイ１４のゲート線Ｇはそれぞれ、対応する行の画素２２を制御するためのゲート線信号を搬送することができる（例えばデータ線から、それら画素内にある蓄積コンデンサに、データ線Ｄからデータをロードする時に、画素２２内のトランジスタをターンオンするために）。動作中、画像データのフレームは、ディスプレイ内の各ゲート線Ｇ上のゲート信号を順にアサートすることによって表示することができる。ゲート駆動回路２０Ｂ内のシフトレジスタ回路（例えば、レジスタおよび関連する出力バッファから形成されたゲート駆動回路のチェーン）は、ゲート線信号を制御する際に使用することができる。

ディスプレイ１４の画素２２のための例示的な画素回路を図３に示す。図３に示すように、各画素２２は液晶層ＬＣの画素サイズ部分を含んでもよく、対応する画素電極を用いてそこに電界を印加することができる。印加される電界の大きさは、画素電圧Ｖｐから共通電極電圧Ｖｃｏｍを減じたものに比例する。データローディング動作時には、所望のデータ線信号（すなわち、画素２２にロードされるデータ電圧Ｖｐ）がデータ線Ｄ上にドライブされる。データ線Ｄ上のデータ線信号が有効である間は、ゲート線Ｇ上のゲート線信号はアサートされる。ゲート線信号がアサートされると、トランジスタＴのゲートがハイとなり、トランジスタＴがターンオンする。トランジスタＴがオンすると、ラインＤからのデータが蓄積コンデンサＣｓｔにドライブされ、画素電圧Ｖｐを確立する。蓄積コンデンサＣｓｔは、連続する画像フレームの間でＶｐの値を維持する。

ディスプレイ１４のアクティブ領域の一部の側断面図を図４に示す。領域３０において、ディスプレイ１４は、バックライト照明を形成するバックライトユニットを有してもよい。バックライト照明は、画素アレイ２２を形成する薄膜トランジスタ回路３４（薄膜トランジスタ層と呼ばれることもある）を通過する。領域５４において、ディスプレイ１４は、カラーフィルタ層、およびカラーフィルタ層と薄膜回路３４との間に挟入された液晶層とを含むことができる。層５４と薄膜トランジスタ回路３４は、上側および下側の偏光子の間に挟むことができる。

薄膜トランジスタ回路３４は、基板３６などの基板層を含むことができる。基板３６は、透明ガラス、プラスチック、又は他の材料から形成することができる。遮光構造２０２を、例示的なトランジスタ５６などの薄膜トランジスタの下に形成することができ。遮光構造２０２は金属から形成することができる（一例として）。誘電体バッファ層６６を基板３６上に形成することができる。薄膜トランジスタ回路３４はまた、ゲート絶縁体６４および層間誘電体層２０６および２１８などの誘電体層を含むことができる。層６６、６４、２０６、および２１８などの誘電体層は、シリコン酸化物、窒化ケイ素、他の無機材料、又は他の絶縁体から形成することができる。層２０８、２１４などの誘電体平坦化層は、有機層（例えばポリマー）又は他の絶縁体から形成することができる。

層２１６および２２０などの導電層は、インジウムスズ酸化物又は他の透明導電性材料から形成することができる。層２２０は、薄膜トランジスタ５６によって駆動される画素電極用の電極フィンガを形成するためにパターン化することができる。層２２０は、層２１６から形成された共通電圧（Ｖｃｏｍ）層から、層間誘電体層２１８によって分離することができる。トランジスタ５６は、ポリシリコン層２０４から形成されたチャネルと、金属層６０から形成されたゲートおよびソース端子と、（ゲート絶縁体６４によりチャネルから分離された）金属層２２２から形成されたゲートとを有することができる。中間金属層２１０が、層間誘電体層２０６と平坦化層２０８との間に挟入されてもよく、信号配線を形成するために用いられてもよい。図４の層を用いて他のディスプレイ構造が形成されてもよく、および／又は異なる薄膜層がディスプレイ１４に含まれてもよい 。図４の例示的な薄膜構造は例示に過ぎない。

ディスプレイ１４がディスプレイ１４の各行内に同数の画素２２を有するデバイス１０の構成では、ディスプレイ１４のゲート線上の容量性負荷は、ディスプレイ１４の行のすべてにわたって比較的一様になる。図５の例示的な構成などのディスプレイ１４の他の構成では、ディスプレイ１４の異なる行は異なる数の画素２２を含み得る。これがゲート線（例えば、ゲート高電圧信号Ｖｇｈおよびゲート低電圧信号Ｖｈｌなどの信号を搬送するゲート線）上の行依存の容量性負荷を生じさせる場合があり、このことは、各行の画素２２内の光に生じる輝度に影響を及ぼすことがある。

図５の例示的な配置構成では、ディスプレイ１４は、４つの湾曲したコーナーとリセス（すなわち、画素の無いノッチ領域６６）とを備える矩形形状を有する。ノッチは画素２２の行に割り込み、ディスプレイ１４の基板の幅にわたる通常の長さの行よりも少ない画素を有する短い行を作り出す。ディスプレイ１４の湾曲したコーナーにより、ディスプレイ１４の上部エッジおよび下部エッジの各行は、わずかに異なる量の容量性負荷を有することになる。ディスプレイ１４の上部エッジおよび下部エッジにおけるディスプレイ１４の周辺エッジの漸進的に湾曲した形状により、ゲート線に負荷を与える画素２２の数の行ごとの変化は、これらの領域において漸進的になる。その結果、隣接する行の間の行長さ（従って画素数）の変化に起因する輝度ばらつきは最小になり、ディスプレイ１４の閲覧者には目立たない。

ノッチ６６によるディスプレイ１４の変形などの、より急激な形状変化により、ゲート線上の画素負荷に、より著しい変化がもたらされる。図５のディスプレイ１４内の行ＲＭ＋１〜ＲＮなどの行（全幅の画素行と呼ばれることもある）は、互いに等しい（又は、ディスプレイ１４の下部エッジの近くにある行の場合、ほぼ等しい）画素数を有する。行Ｒ０〜ＲＭ（短い画素行と呼ばれることもある）などの行は、行ＲＭ＋１〜ＲＮの画素数よりも少ない画素数を有することになる。これは、行Ｒ０〜ＲＭ内の画素が、領域６６の左右の境界まで延びるだけだからである。

ディスプレイ１４の領域Ａ内のゲート線（すなわち、領域６６に隣接するディスプレイ１４の上部エッジの行Ｒ０〜ＲＭのゲート線）、およびディスプレイ１４の領域Ｂ内のゲート線（すなわち、行ＲＭ＋１〜ＲＮのゲート線）は、図５の例では異なる量の負荷を受けるので、それらのデータ線上に同一のＶｐ値が存在する場合であっても、領域Ａおよび領域Ｂ内の画素２２は、それらの蓄積コンデンサＣｓｔに異なる電圧がロードされるリスクがある。ゲート線負荷は、ゲート線上のゲート線パルスの形状に影響を及ぼし、従って、画素の輝度に影響を及ぼし得る。より大きい量のゲート線負荷をもつゲート線は、より小さい量のゲート線負荷をもつゲート線よりも薄暗い傾向がある。ディスプレイ１４内の行は、輝度のばらつきを低減するのを助けるために、異なる量のゲート線負荷を設けることができる。一例として、より少ない画素を有するより短い行には、（ダミー負荷、ダミー画素、又は補助ゲート線負荷構造と呼ばれることもある）補助負荷を設けることができ、それらの行がディスプレイ内でより長い行と同様に又はそれと同等に振る舞うことを支援する。

等しくない長さの画素行（異なる画素数）を有するディスプレイ内の輝度のばらつきを平滑化することを助けるために使用され得る、様々な負荷方式の影響を示すグラフが図６に示される。図６の例では、ゲート線負荷（負荷）は、（例えば、ディスプレイ１４の上側部分に対して図５の行Ｒ０から開始して）行の数の関数としてプロットされている。実線１９０は図５に示す形状のディスプレイに対応するが、補助負荷構造を全く備えない。行Ｒ０〜行ＲＭ（すなわち、図５の領域Ａ内の行）は、漸進的に増加する量の負荷を受ける。行ＲＭ＋１〜行ＲＮ（すなわち、領域Ｂ内で）で、負荷は負荷値ＬＭに達する。補償されていないディスプレイ構成（実線１９０）では、行ＲＭおよび行ＲＭ＋１のそれぞれのゲート線が受ける負荷量に比較的鋭い不連続性（負荷差ＤＬＭ）が存在し得る。この不連続性は、行ＲＭ内の画素の輝度と行ＲＭ＋１内の画素の輝度との間の顕著なばらつきにつながり得る。

このような輝度のばらつきは、補助ゲート線負荷構造をディスプレイ１４の適当な行に追加することにより平滑化することができる。ライン１９２によって示される１つの例示的な配置構成では、ゲート線負荷は、行１９８のゲート線に補助負荷を追加することによって平滑化される。所望であれば、（例えば、ライン１９４によって示されるように、行Ｒ０〜ＲＭのゲート線の各々に異なる量の負荷を追加することによって）更なる平滑化が達成され得る。所望であれば、行Ｒ０〜ＲＭ内のゲート線は、ディスプレイ１４内の行のすべてのゲート線上の負荷を均等化するのに十分な補助ゲート線負荷を追加することによって補償され得る（例えば、図６の例示的な負荷ライン１９６を参照されたい）。概して、任意の好適な量の補助負荷が、ディスプレイ１４の適切な行に追加され得る。補助負荷は、（例えば、全ての行について負荷を完全に均等化するため、ライン１９６で示されるように）極めて大きくてもよく、（例えば、負荷を平滑化するため、ライン１９４で示されるように）中程度であってもよく、又は、（例えば、ライン１９２で示されるように、比較的控え目な数の行（例えば、１９８で示される行）に負荷を追加することによって行ＲＭ／ＲＭ＋１における負荷不連続性の平滑化を助けるために ）、比較的小さくてもよい。輝度の不連続性を平滑化にすることを助けるために、これらスキームのいずれかを、行依存のゲート信号整形スキームと組み合わせることもできる。

ディスプレイ１４のより短い画素行に、補助負荷を追加するための例示的な配置構成が図７〜図１６に示される。

図７の例示的な構成に示すように、ディスプレイ１４は、画素２２が配置されたアクティブ領域４０（すなわち、境界線４０内部のアクティブ領域ＡＡ）などのアクティブ領域を有してもよい。ディスプレイ１４はまた、発光画素２２が存在しないアクティブ領域４０の外側の領域６６などの、画素の無いノッチ領域を有してもよい。ディスプレイ１４は、基板３６などの１つ以上の基板層を有し得る。基板３６は、エッジ４８などのエッジを有し得る。エッジ４８は、（図７の例におけるように）直線状であるか又は湾曲していてもよい。

画素行Ｒ０−ＲＭのゲート線は、アクティブ領域４０を横切って、ノッチ領域６６（ディスプレイ１４の非アクティブ領域又は非アクティブノッチ領域と呼ばれることもある）を横切って延在してもよい。非アクティブ領域６６内のゲート線Ｇのピッチは、アクティブ領域４０内部のゲート線Ｇのピッチよりも小さくてもよい。非アクティブ領域６６内におけるゲート線Ｇの縮小されたピッチにより、ディスプレイ１４の上部に空間４２などの空間が提供される。空間４２は、１つ以上の電子部品（例えば、カメラ、スピーカ、周囲光センサ、近接センサ、および／又は他の入出力部品などの入出力部品）を収容するために使用することができる。

選択されたゲート線Ｇ（例えば、画素行Ｒ０−ＲＭ又は他の適切なゲート線）は、ノッチ領域６６内のダミー画素２２Ｄなどの補助負荷構造（補助ゲート線負荷構造）に接続され得る。任意の好適な数の画素行には、補助負荷（例えば、２〜２０行、２〜１００行、５０〜１０００行、２５より多い行、２０００行未満など）が提供されてもよい。任意の好適な数のダミー画素２２Ｄ（例えば、１〜１０００個、１０個超、５００個未満など）が、行依存の輝度のばらつきを低減するために、ディスプレイ１４の各行内のゲート線Ｇに接続されてもよく、および／又はディスプレイ１４内の他の好適な水平制御ラインに接続されてもよい。

ダミー画素２２Ｄは、通常画素２２の画素回路の全て又は一部を含むことができ、これらの画素が光を放射することを防止するように修正されている。アクティブ画素２２をダミー画素２２Ｄに変換するために行われる修正の例としては、画素２２の液晶材料を画素２２Ｄから削除すること、画素２２Ｄのアノードを削除すること、金属トレースのごく一部を削除し開回路を形成すること、などが挙げられる。図７の各画素２２Ｄの専有面積（上から見たときの輪郭）は、各画素２２の専有面積と同じでもよく、画素２２とダミー画素２２Ｄは異なる専有面積を有していてもよい。

所望であれば、１つ以上のコンデンサから形成された補助負荷構造を領域６６に設けてもよい。 このタイプの配置を図８に示す。図８は、図６のノッチ領域６６ で使用することができる、例示的な補助負荷構造の上面図である。この例では、補助負荷構造２２Ｄは、データ線延長部ＤＥ（例えば、ノッチ領域６６の中に延在する図７のデータ線Ｄの一部）、および導電層５０を含む。第１の組のコンデンサが、データ線延長部ＤＥとゲート線Ｇとの間のオーバーラップ領域に形成されてもよい（例えば、データ線延長部ＤＥが各コンデンサ内の第１の電極を形成してもよく、ゲート線Ｇが各コンデンサ内の第２の電極を形成してもよい）。第２の組のコンデンサが、導電層５０とゲート線Ｇとの間のオーバーラップ領域に形成されてもよい（例えば、導電層５０が各コンデンサ内の第１の電極を形成してもよく、ゲート線Ｇが各コンデンサ内の第２の電極を形成してもよい）。１つ以上の誘電体層が、ゲート線Ｇをデータ線延長部ＤＥおよび導電層５０から分離することができる。

データ線延長部ＤＥとゲート線Ｇとの間、および導電層５０とゲート線Ｇとの間の誘電体材料は、ディスプレイ１４内の無機および／又は有機の誘電体材料の１つ以上の層から形成することができる。導電層５０は、金属層、導電性半導体層（例えば、ドープポリシリコンなど）、又は他の導電層から形成することができる。例えば、導電層５０は、ディスプレイ１４の薄膜トランジスタ回路における第１のゲート金属層、第２のゲート金属層、ソースドレイン金属層、シリコン層、又は他の好適な導電層などの導電層から形成することができる。本明細書でしばしば一例として記載される１つの例示的な配置構成では、導電層５０は、図４のドープポリシリコン層２０４などのドープポリシリコン層から形成することができる。

所望であれば、各ダミー画素２２Ｄ内でのデータ線延長部ＤＥとゲート線Ｇとの間のオーバーラップ量は、発光画素２２内でのデータ線Ｄとゲート線Ｇとの間のオーバーラップ量と一致してもよい。これにより、データ線延長部ＤＥが、データ線Ｄがディスプレイ１４のアクティブ領域４０内のゲート線Ｇに提供するのと同一又は類似の容量負荷を、非アクティブ領域６６内のゲート線Ｇに提供することが保証される。同様に、ダミー画素２２Ｄ内の導電層５０（例えば、ドープポリシリコンの層）とゲート線Ｇとの間のオーバーラップ量は、画素２２内のポリシリコン層２０４とゲート線Ｇとの間のオーバーラップ量と一致してもよい。これにより、ポリシリコン層５０が、画素２２内のポリシリコン層２０４がディスプレイ１４のアクティブ領域４０内のゲート線Ｇに提供するのと同一又は類似の容量負荷を、非アクティブ領域６６内のゲート線Ｇに提供することが保証される。

非アクティブ領域６６内のポリシリコン層５０は、アクティブ領域４０内のポリシリコン層２０４を形成するものと同じ材料層から形成されていてもよいが、ポリシリコン層５０はポリシリコン層２０４から電気的に分離されていてもよい。従って、ポリシリコン層５０に適切な電圧を供給するために、ポリシリコン層５０を接地線（例えば、接地線３８−２）又は他の信号線（例えば、ゲート低電圧Ｖｇｌ信号線３８−１）などのバイアス電圧供給線に接続することができる。

１つの例示的な配置では、ビア５２などのビアを使用して、ポリシリコン層５０を共通電圧（Ｖｃｏｍ）層に接続することができる。次に、Ｖｃｏｍ層は接地線３８−２に接続され、ポリシリコン層５０に適切なバイアス電圧を供給することができる。

図８の例では、各補助負荷構造２２ＤはＨ形状を有し、２つの隣接するゲート線Ｇ上の負荷を増加するために使用される。Ｈ形状の負荷構造２２Ｄの各々の上半分（図８のｙ軸に平行に延びる２つの垂直部分）は、第１のゲート線Ｇと２箇所で交差し、Ｈ形状の負荷構造２２Ｄの各々の下半分（同様に、図８のｙ軸に平行に延びる）は第２のゲート線Ｇと２箇所で交差する。Ｈ形状の負荷構造の各々の水平部分（例えば図８のｘ軸に平行に延びるセグメント）はビア５２に接続され、各負荷構造２２Ｄ内のポリシリコン５０をバイアスする。

図９は、図８の補助負荷構造２２Ｄの断面図を示し、線６８に沿った断面を方向７０から見たものである。図９に示すように、ポリシリコン層５０は基板３６上のバッファ層６６上に配置することができる。ゲート絶縁体６４は、バッファ層６６上に形成してもよい。ゲート線Ｇ（例えば、図４の金属層２２２から形成された）はゲート絶縁体６４の上に形成することができる。層間誘電体層２０６、並びに平坦化層２０８および２１４をゲート線Ｇ上に形成することができる。導電層５８などの導電層を誘電体層２０６、２０８および２１４上に形成することができる。導電層５８は、画素２２内の共通電極層を形成する透明導電性材料と同じ層から形成することができる（例えば、層５８は図４のＩＴＯ２１６から形成することができる）。導電層５８はアクティブ領域４０の共通電極２１６と同じ層から形成されるので、層５８は共通電圧（Ｖｃｏｍ）層と呼ばれることがある。しかし、層５８は、画素２２のＶｃｏｍ層に電気的に接続されている必要はない。むしろ、層５８は画素２２のＶｃｏｍ層から電気的に分離されていてもよく、代わりに接地線（例えば、図８の接地線３８−２）に接続されていてもよい。

ゲート絶縁体６４および誘電体層２０６、２０８、および２１４は、ビア５２用の開口部を含んでもよい。例えば、図９に示すように、層６４、２０６、２０８、および２１４はポリシリコン層５０と位置が整合する開口部を含み、ビア５２が共通電極層５８をポリシリコン層５０に電気的に接続することを可能にしている。これにより、共通電極層５８がポリシリコン層５０へバイアス電圧を供給することが可能になる。所望であれば、金属層６０などの任意選択の金属層を、ポリシリコン層５０と共通電圧層５８との間に電気的に接続することができる。

補助負荷構造２２Ｄが同一列の隣接する負荷構造２２Ｄに接続される図８の例は例示に過ぎない（例えば、ポリシリコン５０の垂直部分が複数の負荷構造２２Ｄを横切ってｘ軸に平行に連続して延びる例）。所望であれば、各負荷構造２２Ｄ内のポリシリコン５０は、隣接する負荷構造２２Ｄ内のポリシリコン５０から分離されてもよい。このタイプの配置構成を図１０に示す。図１０に示すように、ポリシリコン５０は、各負荷構造２２Ｄ内でＨ形状を有するが、負荷構造２２Ｄの次の行又は列における隣接するポリシリコン５０には接続されていない。

図１１は、ポリシリコン５０の水平部分が、同一行内の複数の負荷構造２２Ｄを横切って連続的に延在する例を示す。同一列内の負荷構造２２Ｄは、互いに分離されてもよく（図１０の例に示すように）、又は一緒に接続されてもよい（図８の例に示すように）。

ダミーポリシリコン層５０が、接地ループ３８−２などの接地ループを使用してバイアスされる配置構成においては、ダミー負荷構造２２Ｄへの損傷を製造中に回避するために、接地ループを複数の金属層から形成することが好ましい場合がある。もし接地ループ３８−２が金属層２２２などの１つの金属から全面的に形成された場合、これによりディスプレイ１４の他の層が形成される際に、ポリシリコン５０が電荷を吸収することになり、これがさらに負荷構造２２Ｄの損傷を引き起こすことがある。ポリシリコン５０によって余剰電荷が吸収されることを回避するために、接地ループ３８−２は異なる金属層の交互のセグメントから形成することができる。このタイプを図１２に示す。

図１２に示すように、接地ループ３８−２は、Ｍ１（例えば、図４の層２２２）およびＭ２（例えば、図４の層６０）などの異なる金属層の交互のセグメントから形成することができる。製作中に、Ｍ１を堆積およびパターニングして個々のセグメントを形成することができる。セグメントは、完全なループを形成しないように互いに分離されてもよい。金属層Ｍ１は、２つ、３つ、４つ、又は５つ以上の別個のセグメントに分割されてもよい。金属層Ｍ２などの第２の金属層を使用してループを完成してもよい。第２の金属層Ｍ２および第１の金属層Ｍ１を、箇所７２で互いに接続して、連続した導電性ループを形成してもよい。接地ループ３８−２の一部は、共通電圧層５８（例えば、非アクティブ領域６６に形成されたＶｃｏｍ層２１６の一部）に接続してもよく、共通電圧層５８はさらにポリシリコン５０に接続されて、ポリシリコン５０を所望の電圧にバイアスする。接地ループ３８−２が金属層Ｍ１およびＭ２から形成される図１２の例は例示に過ぎない。所望であれば、金属層Ｍ３などの他の金属層を用いて接地ループ３８−２を形成してもよい（例えば、接地ループ３８−２を形成するために、金属層Ｍ３を、金属層Ｍ１の代わりに使用してもよく、金属層Ｍ２の代わりに使用してもよく、又はＭ１およびＭ２に加えて使用してもよい）。

共通電圧層５８（例えば、図４のＶｃｏｍ層２１６と同じ層から形成され、しかしディスプレイ１４のアクティブ領域４０内のＶｃｏｍ層からは電気的に分離された、非アクティブ領域６６内の導電層）が、領域６６内でポリシリコン５０をバイアスするために使用される、図８および図９の例は例示に過ぎない。所望であれば、ディスプレイ１４の他の導電層を用いて、ポリシリコン５０をバイアスしてもよい。図１３は、信号線３８−１（例えば、ゲート低電圧線）の延長部分を利用してポリシリコン５０がバイアスされる例を示す。

図１３に示すように、ゲート低電圧線３８−１は、垂直セグメント３８−１’などの垂直セグメント（例えば、図１３のｙ軸に平行に延びるセグメント）を有してもよい。垂直セグメント３８−１’は、ダミー負荷構造２２Ｄの複数行を横切って延在してもよい。ビア７４などのビアを使用して、各負荷構造２２Ｄ内の水平セグメントを信号線３８−１に電気的に接続してもよい。所望であれば、ゲート低電圧線３８−１は、図４の第２の金属層６０から形成してもよく、ディスプレイ１４内の駆動回路（例えば、図２のディスプレイ駆動回路２０Ａおよび／又はゲート駆動回路２０Ｂ）から信号を受信してもよい。

図１４は、図１３の補助負荷構造２２Ｄの側断面図であり、線７６に沿った断面を方向７８から見たものである。 図１４に示すように、ポリシリコン層５０を基板３６上のバッファ層６６上に配置してもよい。ゲート絶縁体６４は、バッファ層６６上に形成してもよい。ゲート線Ｇ（例えば、図４の金属層２２２から形成された）はゲート絶縁体６４の上に形成する。層間誘電体層２０６、並びに平坦化層２０８および２１４をゲート線Ｇ上に形成することができる。導電層５８などの導電層を平坦化層２１４上に形成することができる。導電層５８は、画素２２内の共通電極層を形成する透明導電性材料と同じ層から形成することができる（例えば、層５８は図４の共通電極層２１６から形成することができる）。しかし、層５８は、画素２２のＶｃｏｍ層に電気的に接続されている必要はない。むしろ、層５８は層５８から電気的に絶縁されていてもよく 、代わりに接地線（例えば、図１３の接地線３８−２）に接続してもよい。金属層６０などの金属層が、層間誘電体層２０６と平坦化層２０８との間に配置されていてもよく、ゲート低電圧線３８−１を形成するために用いてもよい。

ゲート絶縁体６４および誘電体層２０６は、ビア７４用の開口部を含むことができる。例えば、図１４に示すように、層６４および２０６はポリシリコン層５０と整列された開口部を含み、ビア７４がゲート低電圧線３８−１（すなわち、金属層６０）をポリシリコン層５０に電気的に接続することを可能にしている。これにより、ゲート低電圧線３８−１がポリシリコン層５０にバイアス電圧を供給することが可能になる。

いくつかの配置構成において、ディスプレイ１４は一体型タッチセンサを含むことができる。タッチセンサ構造は、例えば、図４に示すタイプの薄膜トランジスタ回路の中に一体化してもよい。このタイプの配置構成によって、ディスプレイ１４内の共通電圧層はセグメント化することができ、表示機能性とタッチ機能性の両方をサポートすることができる。表示機能性とタッチ機能性をサポートするために、セグメント化されたＶｃｏｍ層を実装する際に使用することができる、例示的なレイアウトが図１５に示されている。図１５に示すとおり、 ディスプレイ１４は矩形のＶｃｏｍパッド８０ＸなどのＶｃｏｍ導電体構造８０を含んでもよく、Ｖｃｏｍ導電体構造８０は導電性Ｖｃｏｍジャンパ８２を用いて相互接続され、Ｖｃｏｍ行（Ｖｃｏｍｒと呼ばれる）を形成する。Ｖｃｏｍジャンパ８２（ＸＶｃｏｍ線と呼ばれることもある）は、例えば図４の金属層２１０から形成してもよく、又はディスプレイ１４内の他の導電性材料から形成してもよい。ビア８４などのビアを使用して、線８２をＶｃｏｍｒパッド８０Ｘに電気的に接続してもよい。

Ｖｃｏｍ列８０Ｙ（Ｖｃｏｍｃと呼ばれる）などの垂直Ｖｃｏｍ導電体には、パッド８０Ｘが間に入り込んでいてもよい。図１５のＶｃｏｍｒおよびＶｃｏｍｃ導電体は、インジウムスズ酸化物（例えば、図４の層２１６）又は他の透明導電性材料から形成することができ、ディスプレイ１４内で表示機能とタッチ機能の両方をサポートするために使用することができる。例えば、時分割多重方式を使用して、Ｖｃｏｍ導電性構造体を、画素２２用の接地面構造体（表示モード動作中に）並びにタッチセンサ電極（タッチセンサモード動作中に）として両方に使用することができるようにしてもよい。

ディスプレイ１４の画素２２が、ディスプレイ１４上で画像を表示するために使用されている場合、ディスプレイ駆動回路２０Ａ（図２）は、例えば、Ｖｃｏｍｒ８０ＸおよびＶｃｏｍｃ８０Ｙの両方を、０ボルトなどの接地電圧又は他の適切な電圧（例えば固定基準電圧）に短絡することができる。この構成において、Ｖｃｏｍｒ８０Ｘ導電体およびＶｃｏｍｃ８０Ｙ導電体は協働して、ディスプレイ１４の画素２２用の共通接地面（導電面）の一部として機能することができる。Ｖｃｏｍｒ８０ＸおよびＶｃｏｍｃ８０Ｙは、このように画像を表示するときに、共に短絡されるので、位置依存のタッチデータは収集されない。

タッチデータを収集できるように、反復的な時間間隔で、ディスプレイ１４の画像表示機能を一時的に停止することができる。これらの時間間隔（ディスプレイブランキングインターバル）と呼ばれることもある）の間に、ディスプレイはタッチセンサモードで動作することができる。タッチセンサモードでの動作時には、Ｖｃｏｍｒ８０Ｘ導電体およびＶｃｏｍｃ８０Ｙ導電体が独立して動作することができるため、タッチイベントの位置をＸおよびＹ次元で検出することができる。Ｖｃｏｍ行（Ｖｃｏｍｒパッド８０Ｘから形成される）が複数存在するため、Ｙ次元に関してタッチ位置を区別することが可能になる。Ｖｃｏｍ列（Ｖｃｏｍｃ８０Ｙから形成される）も複数存在するため、タッチ位置をＸ次元で判定することが可能になる。

ディスプレイ１４が、ノッチ領域６６などの非アクティブノッチ領域を有する配置構成においては、ディスプレイ１４の他の行よりも画素数が少ないゲート線の行（図示せず）が存在することができる（図７に関連して議論したように）。異なるゲート線負荷効果から生じ得る輝度のばらつきを回避するために、図５〜図１４に関連して議論したゲート線負荷構造のうちの任意の１つ以上を、図１５のディスプレイ１４において使用することができる。

図１５の例におけるように、タッチセンサ電極が、ディスプレイ１４の薄膜トランジスタ回路の中に組み込まれる配置構成において、ノッチ領域６６もまた、タッチセンサ電極の行（すなわち、Ｖｃｏｍｒパッド８０Ｘの行）に割り込んでもよい。これにより、ディスプレイ１４の基板の幅にわたる通常の長さの行よりも少ないＶｃｏｍｒパッド８０Ｘを有する、Ｖｃｏｍｒパッド８０Ｘの短い行が形成される。措置を講じなければ、Ｖｃｏｍｒパッド８０Ｘの短い行内のＸＶｃｏｍ線８２（例えば、ノッチ６６のいずれかの側のＶｃｏｍｒパッド８０Ｘの行）が、Ｖｃｏｍｒパッド８０Ｘの全幅の行内のＸＶｃｏｍ線８２（例えば、ノッチ６６の下のＶｃｏｍｒパッド８０Ｘの行）とは異なる量の負荷を受ける場合があり、その結果、画素データサンプリング時に、異なるＶｃｏｍｒカップリング電圧および回復時間を引き起こす場合がある。このタイプの画素データのサンプリング誤差は、短い行内の画素と全幅の行内の画素に対して異なる輝度値につながる場合があり、目に見えるムラ（mura）を引き起こす。

ディスプレイ１４のＸＶｃｏｍ線８２内の負荷不一致を低減するために、Ｖｃｏｍｒパッド８０Ｘの短い行には（ダミー負荷、ダミー画素、又は補助ゲート線負荷構造と呼ばれることもある）補助負荷を設けることができ、それらのＶｃｏｍｒ行がディスプレイ内で、より長いＶｃｏｍｒ行と同様に又はそれと同等に挙動することを支援する。

図１６は、図１５のノッチ領域６６内で使用することのできる例示的ダミー負荷構造の上面図である。図１６に示すように、ディスプレイ１４は、ノッチ領域６６内のゲート線Ｇ上の負荷を増加させるためのダミー画素２２Ｄ（例えば、図５〜図１４で説明したタイプの補助負荷構造）を含むことができる。ダミー画素２２Ｄは、データ線延長部ＤＥおよび導電層５０を含むことができる。データ線延長部ＤＥは、データ線ＤＥがディスプレイ１４のアクティブ領域４０内のゲート線Ｇに提供するのと同一又は類似の容量負荷を、非アクティブ領域６６内のゲート線Ｇに提供する。同様に、導電層５０（例えば、ポリシリコンの層）は、画素２２内のポリシリコン層２０４（図４）がディスプレイ１４のアクティブ領域４０内のゲート線Ｇに提供するのと同一又は類似の容量負荷を、非アクティブ領域６６内のゲート線Ｇに提供する。

非アクティブ領域６６内のポリシリコン層５０は、アクティブ領域４０内のポリシリコン層２０４を形成するものと同じ材料層から形成することができるが、ポリシリコン層５０はポリシリコン層２０４から電気的に絶縁されていてもよい。従って、ポリシリコン層５０に適切な電圧を供給するために、ポリシリコン層は、ゲート低電圧（Ｖｇｌ）信号線３８−１などの、バイアス電圧供給線に接続することができる。ゲート低電圧線３８−１は、垂直セグメント３８−１’などの垂直セグメント（例えば、図１６のｙ軸に平行に延びるセグメント）を有してもよい。垂直セグメント３８−１’は、ダミー負荷構造２２Ｄの複数行を横切って延在してもよい。ビア９２などのビアを使用して、各負荷構造２２Ｄ内の水平セグメントを信号線３８−１に電気的に接続してもよい。所望であれば、ゲート低電圧線３８−１は、図４の第２の金属層６０から形成してもよく、所望であれば、ディスプレイ１４内の駆動回路（例えば、図２のディスプレイ駆動回路２０Ａおよび／又はゲート駆動回路２０Ｂ）から信号を受信してもよい。

Ｖｃｏｍ行負荷構造と呼ばれることもある追加のダミー負荷構造が、Ｖｃｏｍｒパッド８０Ｘの短い行内のＸＶｃｏｍ線８２上の負荷を増加させるために使用することができる。Ｖｃｏｍ行負荷構造は、例えば、導電性電極９０を含むことができる。各導電性電極９０は、Ｖｃｏｍｒパッド８０Ｘの対応する１つとオーバーラップしてもよい。対応するＶｃｏｍｒパッド８０Ｘ上で電極９０を使用することにより、ノッチ６６付近のＸＶｃｏｍ線８２上の容量性負荷を増加させるコンデンサが形成され、ノッチ６６の下方のＸＶｃｏｍ線８２上の容量性負荷と一致、又はより厳密に一致させる。各コンデンサは、導電層９０から形成された第１の電極、およびＶｃｏｍｒパッド８０Ｘから形成された第２の電極を含む。１つ以上の誘電体層がパッド８０Ｘを導電層９０から分離してもよい。パッド８０Ｘと導電層９０との間の誘電体材料は、ディスプレイ１４内の無機および／又は有機の誘電体材料の１つ以上の層から形成することができる。導電層９０は、金属層、導電性半導体層（例えば、ドープポリシリコンなど）、又は他の導電層から形成することができる。例えば、導電層９０は、ディスプレイ１４の薄膜トランジスタ回路内の第１のゲート金属層、第２のゲート金属層、ソースドレイン金属層、シリコン層、又は他の好適な導電層などの導電層から形成することができる。

本明細書でしばしば一例として記載される１つの例示的な配置構成では、導電性電極９０は、アクティブ領域４０内の画素電極を形成する透明導電性材料と同じ層から形成することができる（例えば、導電性電極９０は図４の画素電極層２２０から形成することができる）。電極９０はアクティブ領域４０の画素電極層２２０と同じ層から形成されるので、層９０は画素ＩＴＯ層と呼ばれることもある。しかし、電極９０は画素２２の画素電極に電気的に接続されている必要はない。むしろ、電極９０は画素２２の画素ＩＴＯから電気的に絶縁していてもよい。従って、導電層９０に適切な電圧を供給するために、電極９０は、ゲート低電圧（Ｖｇｌ）信号線３８−１又は接地線３８−２などの、バイアス電圧供給線に接続することができる。ビアは、それぞれの電極９０を、適切なバイアス電圧供給線（例えば、ライン３８−１又はライン３８−２）に接続させるために使用することができる。

Ｖｃｏｍｒパッド８０Ｘおよび導電性電極９０から形成されるコンデンサは、Ｖｃｏｍｒパッド８０Ｘの短い行内のＸＶｃｏｍライン８２上で容量性負荷を増大させ、Ｖｃｏｍｒパッド８０Ｘの全幅の行内のＸＶｃｏｍ線８２上の容量性負荷に一致、又はより厳密に一致させることができる。図１６に示すように、Ｖｃｏｍ行負荷構造９０をゲート線負荷構造（例えば、ポリシリコン５０およびデータ線延長部ＤＥ）と組み合わせて使用することができ、これにより短い画素行（例えば、図７の行Ｒ０〜ＲＭ）と全幅の画素行（例えば、行ＲＭ＋１とそれ以降）との間の輝度差を低減することができる。

所望であれば、非アクティブノッチ領域６６の中に延在する列Ｖｃｏｍｃ電極８０Ｙの一部を覆うように電極９０を形成することができる。ＸＶｃｏｍ線８２も非アクティブ領域６６内のＶｃｏｍｃ電極８０Ｙの一部とオーバーラップしているので（図１５参照）、非アクティブ領域６６内で、電極９０とＶｃｏｍｃ電極８０Ｙから形成されるコンデンサを用いて、短いＶｃｏｍｒ行内のＸＶｃｏｍ線８２上の容量性負荷をさらに増加させてもよい。

実施形態によれば、光が放射されるアクティブ領域および光が放射されない非アクティブ領域を有するディスプレイが提供され、ディスプレイは、
画素アレイと、
ディスプレイ駆動回路と、
ディスプレイ駆動回路に接続されたデータ線と、
ディスプレイ駆動回路に接続されたゲート線であって、このゲート線は第１のゲート線および第２のゲート線を含み、第１のゲート線は第２のゲート線よりも少ない画素に接続されている、ゲート線と、
ディスプレイの非アクティブ領域内の補助ゲート線負荷構造であって、この補助ゲート線負荷構造は第１のゲート線上の負荷を増加させる補助ゲート線負荷構造と、
補助ゲート線負荷構造をバイアスするバイアス電圧供給線と、を含む。

別の実施形態によれば、補助負荷構造はドープポリシリコンを含む。

別の実施形態によれば、ディスプレイは、ドープポリシリコンとオーバーラップする透明導電層を含む。

別の実施形態によれば、ディスプレイは、透明導電層をドープポリシリコンに電気的に接続させるビアを含む。

別の実施形態によれば、透明導電層はバイアス電圧供給線に接続されている。

別の実施形態によれば、バイアス電圧供給線は複数の金属層を含む。

別の実施形態によれば、ドープポリシリコンは、２つの垂直セグメントが水平セグメントによって接続されたＨ形状を有する。

別の実施形態によれば、ビアは水平セグメントに接続されている。

別の実施形態によれば、２つの垂直セグメントは、第１のゲート線とオーバーラップしている。

別の実施形態によれば、画素は共通電圧層を含み、透明導電層は共通電圧層と同じ材料から形成されている。

別の実施形態によれば、画素はポリシリコンチャネルを有するトランジスタを含み、ドープポリシリコンはポリシリコンチャネルと同じ材料から形成されている。

別の実施形態によれば、ゲート線は、第２のゲート線よりも少ない画素数に接続された第３のゲート線を含み、補助ゲート線負荷構造が第３のゲート線上の負荷を増加させる。

別の実施形態によれば、いくつかのデータ線は、ディスプレイの非アクティブ領域内において第１のゲート線とオーバーラップする。

別の実施形態によれば、ディスプレイは、補助ゲート線負荷構造をバイアス電圧供給線に電気的に接続させる金属層を含む。

別の実施形態によれば、金属層はデータ線と同じ材料から形成されている。

一実施形態によれば、アクティブ領域と非アクティブ領域とを有するディスプレイが提供され、ディスプレイは、
アクティブ領域内の画素アレイであって、この画素アレイは第１の行および第２の行を含み、第１の行は第２の行よりも少ない画素を有する、画素アレイと、
画素アレイに接続されたゲート線であって、このゲート線は、第１の画素行に接続された第１のゲート線および第２の画素行に接続された第２のゲート線を含み、第１のゲート線は非アクティブ領域内にセグメントを有する、ゲート線と、
光を放射しない非アクティブ領域内のダミー画素であって、このダミー画素は非アクティブ領域内において第１のゲート線のセグメントとオーバーラップするドープポリシリコンを含む、ダミー画素と、
ダミー画素をバイアス電圧供給線に電気的に接続させる金属層と、を含む。

別の実施形態によれば、ディスプレイは画素アレイに接続されたデータ線を含み、金属層はデータ線と同じ材料から形成される。

別の実施形態によれば、ダミー画素はデータ線の延長部分を含む。

一実施形態によれば、アクティブ領域と非アクティブ領域とを有するディスプレイが提供され、ディスプレイは、
アクティブ領域内の画素アレイと、
行電極および列電極を含む 共通電圧層であって、この共通電圧層は第１のモードにおいて画素アレイ用の接地面として機能し、第２のモードにおいてタッチデータを収集するように構成された、共通電圧層と、
行電極にそれぞれが接続された信号線の行であって、この信号線の行は第１の信号線および第２の信号線を含み、第１の信号線は第２の信号線よりも少ない行に接続されている、信号線の行と、
非アクティブ領域内の導電層であって、第１の信号線とオーバーラップして第１の信号線上の負荷を増加させる導電層と、を含む。

別の実施形態によれば、導電層はインジウムスズ酸化物を含む。

別の実施形態によれば、ディスプレイは、画素アレイに接続されたゲート線であって、第１のゲート線および第２のゲート線を含み、第１のゲート線は第２のゲート線よりも少ない画素に接続され、第１のゲート線は非アクティブ領域内の導電層とオーバーラップしている、ゲート線と、
ディスプレイの非アクティブ領域内のゲート線負荷構造であって、第１のゲート線上の負荷を増加させるゲート線負荷構造と、を含む。

別の実施形態によれば、ゲート線負荷構造は、非アクティブ領域内において第１のゲート線とオーバーラップするデータ線およびドープポリシリコンを含む。

前述の内容は例示に過ぎず、説明した実施形態の範囲および趣旨から逸脱することなく、当業者によって様々な修正を行うことができる。前述の実施形態は、個々に、又は任意の組み合わせで実施することができる。

Claims (20)

1. 光が放射されるアクティブ領域と光が放射されない非アクティブ領域とを有するディスプレイであって、前記ディスプレイは、
   画素アレイと、
   ディスプレイ駆動回路と、
   前記ディスプレイ駆動回路に接続されたデータ線と、
   前記ディスプレイ駆動回路に接続されたゲート線であって、前記ゲート線は第１のゲート線および第２のゲート線を含み、前記第１のゲート線は、前記第２のゲート線よりも少ない画素に接続されている、ゲート線と、
   前記ディスプレイの前記非アクティブ領域内の補助ゲート線負荷構造であって、前記第１のゲート線上の負荷を増加させる補助ゲート線負荷構造と、
   前記補助ゲート線負荷構造をバイアスするバイアス電圧供給線と、を含むディスプレイ。
2. 前記補助ゲート線負荷構造はドープポリシリコンを含む、請求項１に記載のディスプレイ。
3. 前記ドープポリシリコンとオーバーラップする透明導電層をさらに含む、請求項２に記載のディスプレイ。
4. 前記透明導電層を前記ドープポリシリコンに電気的に接続するビアをさらに含む、請求項３に記載のディスプレイ。
5. 前記透明導電層は前記バイアス電圧供給線に接続されている、請求項４に記載のディスプレイ。
6. 前記バイアス電圧供給線は複数の金属層を含む、請求項５に記載のディスプレイ。
7. 前記ドープポリシリコンは、２つの垂直セグメントが水平セグメントによって接続されたＨ形状を有する、請求項５に記載のディスプレイ。
8. 前記ビアは前記水平セグメントに接続されている、請求項７に記載のディスプレイ。
9. 前記２つの垂直セグメントは、前記第１のゲート線とオーバーラップしている、請求項８に記載のディスプレイ。
10. 前記画素は共通電圧層を含み、前記透明導電層は前記共通電圧層と同じ材料から形成されている、請求項３に記載のディスプレイ。
11. 前記画素はポリシリコンチャネルを有するトランジスタを含み、前記ドープポリシリコンは、前記ポリシリコンチャネルと同じ材料から形成されている、請求項１０に記載のディスプレイ。
12. 前記ゲート線は、前記第２のゲート線よりも少ない画素に接続された第３のゲート線を含み、前記補助ゲート線負荷構造が前記第３のゲート線上の負荷を増加させる、請求項１に記載のディスプレイ。
13. 前記データ線のいくつかが、前記ディスプレイの前記非アクティブ領域内において前記第１のゲート線とオーバーラップする、請求項１に記載のディスプレイ。
14. 前記補助ゲート線負荷構造を前記バイアス電圧供給線に電気的に接続する金属層をさらに含む、請求項１に記載のディスプレイ。
15. 前記金属層は前記データ線と同じ材料から形成されている、請求項１４に記載のディスプレイ。
16. アクティブ領域と非アクティブ領域とを有するディスプレイであって、前記ディスプレイは、
    前記アクティブ領域内の画素アレイであって、第１の行および第２の行を含み、前記第１の行は前記第２の行よりも少ない画素を有する、画素アレイと、
    前記画素アレイに接続されたゲート線であって、前記第１の行に接続された第１のゲート線および前記第２の行に接続された第２のゲート線を含み、前記第１のゲート線は前記非アクティブ領域内にセグメントを有する、ゲート線と、
    光を放射しない、前記非アクティブ領域内のダミー画素であって、前記非アクティブ領域内の前記第１のゲート線の前記セグメントとオーバーラップするドープポリシリコンを含む、ダミー画素と、
    前記ダミー画素をバイアス電圧供給線に電気的に接続する金属層と、を含むディスプレイ。
17. 前記画素アレイに接続されたデータ線をさらに含み、前記金属層は前記データ線と同じ材料から形成されている、請求項１６に記載のディスプレイ。
18. 前記ダミー画素は前記データ線の延長部分を含む、請求項１７に記載のディスプレイ。
19. アクティブ領域と非アクティブ領域とを有するディスプレイであって、前記ディスプレイは、
    前記アクティブ領域内の画素アレイと、
    行電極および列電極を含む共通電圧層であって、第１のモードにおいて前記画素アレイ用の接地面として機能し、第２のモードにおいてタッチデータを収集するように構成された、共通電圧層と、
    前記行電極にそれぞれ接続された信号線の行であって、第１の信号線および第２の信号線を含み、前記第１の信号線は前記第２の信号線よりも少ない行に接続されている、信号線の行と、
    前記非アクティブ領域内の導電層であって、前記第１の信号線とオーバーラップして前記第１の信号線上の負荷を増加させる導電層と、を含むディスプレイ。
20. 前記導電層はインジウムスズ酸化物を含み、
    前記ディスプレイはさらに、
    前記画素アレイに接続されたゲート線であって、前記ゲート線は第１のゲート線および第２のゲート線を含み、前記第１のゲート線は前記第２のゲート線よりも少ない画素に接続され、前記第１のゲート線は前記非アクティブ領域内において前記導電層とオーバーラップしている、ゲート線と、
    前記第１のゲート線上の負荷を増加させる、前記ディスプレイの前記非アクティブ領域内のゲート線負荷構造であって、前記非アクティブ領域内の前記第１のゲート線とオーバーラップするデータ線およびドープポリシリコンを含むゲート線負荷構造と、
    を含む、請求項１９に記載のディスプレイ。

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