JP6446204B2 - 表示装置 - Google Patents
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Description
本発明の実施形態は、表示装置に関する。
液晶表示装置、有機ＥＬ表示装置などの平面表示装置は、軽量、薄型、低消費電力などの特長を生かして、ＯＡ（office automation）機器、情報端末、時計、テレビ受像機などの各種分野で利用されている。中でも薄膜トランジスタ（Thin-film Transistor：ＴＦＴ）を用いたアクティブマトリクス方式の表示装置は、その応答性の高さから携帯端末やコンピュータなど多くの情報を表示するモニタとして多用されている。
アクティブマトリクス方式の表示装置において、薄膜トランジスタは、画素のスイッチング素子に用いられている。その他、薄膜トランジスタは、アクティブエリア（表示領域）の外側の額縁領域（非表示領域）に形成されるドライバのスイッチング素子にも用いられている。薄膜トランジスタの半導体層は、アモルファスシリコン、ポリシリコン又は酸化物半導体を利用して形成されている。
本発明の実施形態は、信頼性に優れた表示装置を提供する。
一実施形態に係る表示装置は、
ゲート電極と、前記ゲート電極に重畳して設けられた絶縁層と、前記絶縁層上に設けられた酸化物半導体からなる半導体層と、を有する薄膜トランジスタであって、前記ゲート電極は前記半導体層の少なくとも一部と対向した、前記薄膜トランジスタを備え、
前記ゲート電極は、シリコンを主成分とする第１層とチタンを主成分とし前記第１層に接した第２層とを含み前記絶縁層に接した積層体を有し、
前記第１層及び第２層は、少なくともこれらの境界近傍にシリサイド化されたシリサイド領域を形成し、
前記シリサイド領域は水素を蓄積している。
ゲート電極と、前記ゲート電極に重畳して設けられた絶縁層と、前記絶縁層上に設けられた酸化物半導体からなる半導体層と、を有する薄膜トランジスタであって、前記ゲート電極は前記半導体層の少なくとも一部と対向した、前記薄膜トランジスタを備え、
前記ゲート電極は、シリコンを主成分とする第１層とチタンを主成分とし前記第１層に接した第２層とを含み前記絶縁層に接した積層体を有し、
前記第１層及び第２層は、少なくともこれらの境界近傍にシリサイド化されたシリサイド領域を形成し、
前記シリサイド領域は水素を蓄積している。
また、一実施形態に係る表示装置は、
酸化物半導体からなる半導体層と、前記半導体層に重畳して設けられた絶縁層と、前記絶縁層上に設けられ前記半導体層の少なくとも一部と対向したゲート電極と、を有する薄膜トランジスタを備え、
前記ゲート電極は、シリコンを主成分とする第１層とチタンを主成分とし前記第１層に接した第２層とを含み前記絶縁層に接した積層体を有し、
前記第１層及び第２層は、少なくともこれらの境界近傍にシリサイド化されたシリサイド領域を形成し、
前記シリサイド領域は水素を蓄積している。
酸化物半導体からなる半導体層と、前記半導体層に重畳して設けられた絶縁層と、前記絶縁層上に設けられ前記半導体層の少なくとも一部と対向したゲート電極と、を有する薄膜トランジスタを備え、
前記ゲート電極は、シリコンを主成分とする第１層とチタンを主成分とし前記第１層に接した第２層とを含み前記絶縁層に接した積層体を有し、
前記第１層及び第２層は、少なくともこれらの境界近傍にシリサイド化されたシリサイド領域を形成し、
前記シリサイド領域は水素を蓄積している。
また、一実施形態に係る表示装置は、
酸化物半導体からなる半導体層と、前記半導体層に重畳して設けられた絶縁層と、前記絶縁層上に設けられ前記半導体層の少なくとも一部と対向したゲート電極と、を有する薄膜トランジスタと、
シリコンを主成分とする第１層と、チタンを主成分とし前記第１層に接した第２層と、を有し、前記半導体層に対して前記ゲート電極の反対側に位置し、前記半導体層のチャネル領域と対向した遮光層と、
前記半導体層と前記遮光層との間に介在した他の絶縁層と、を備え、
前記第１層及び第２層は、少なくともこれらの境界近傍にシリサイド化されたシリサイド領域を形成し、
前記シリサイド領域は水素を蓄積している。
酸化物半導体からなる半導体層と、前記半導体層に重畳して設けられた絶縁層と、前記絶縁層上に設けられ前記半導体層の少なくとも一部と対向したゲート電極と、を有する薄膜トランジスタと、
シリコンを主成分とする第１層と、チタンを主成分とし前記第１層に接した第２層と、を有し、前記半導体層に対して前記ゲート電極の反対側に位置し、前記半導体層のチャネル領域と対向した遮光層と、
前記半導体層と前記遮光層との間に介在した他の絶縁層と、を備え、
前記第１層及び第２層は、少なくともこれらの境界近傍にシリサイド化されたシリサイド領域を形成し、
前記シリサイド領域は水素を蓄積している。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
始めに、本発明の実施形態の基本構想について説明する。
表示装置は、薄膜トランジスタ（Thin-film Transistor：ＴＦＴ）を用いている。薄膜トランジスタの半導体層は、非晶質シリコン、多結晶シリコン又は酸化物半導体で形成されている。酸化物半導体層は、非晶質シリコン層及び多結晶シリコン層と比べてリーク電流が低い、非晶質シリコン層と比べて移動度が高い、多結晶シリコン層と比べて製造コストが低い、等の特長を有している。
表示装置は、薄膜トランジスタ（Thin-film Transistor：ＴＦＴ）を用いている。薄膜トランジスタの半導体層は、非晶質シリコン、多結晶シリコン又は酸化物半導体で形成されている。酸化物半導体層は、非晶質シリコン層及び多結晶シリコン層と比べてリーク電流が低い、非晶質シリコン層と比べて移動度が高い、多結晶シリコン層と比べて製造コストが低い、等の特長を有している。
ところで、酸化物半導体層を利用した薄膜トランジスタは、しばしば熱に対して不安定である。なぜなら、酸化物半導体層が形成された基板を高温でアニールすると、薄膜トランジスタの特性が変化し、表示装置の駆動が困難となるためである。
詳述すると、薄膜トランジスタを形成している絶縁層及びパッシベーション膜は、僅かではあるが水素透過性を有している。水素や水分などが存在する環境下で上記基板をアニールすると、水素が拡散して酸化物半導体層に侵入する。一般に、酸化物半導体層に水素が侵入すると、水素が酸化物半導体層の内部の酸素と結合し、酸化物半導体層の内部に酸素欠損が生じる。酸素欠損はドナー準位をつくる。このため、上述したように、薄膜トランジスタの特性が変化し、表示装置の駆動が困難となり、信頼性に優れた表示装置を得ることが困難となる。
そこで、本発明の実施形態においては、上記問題を解決することにより、信頼性に優れた表示装置が得られるものである。次に、上記問題を解決するための手段及び手法について説明する。
まず、第１の実施形態に係る表示装置について詳細に説明する。図１は、本実施形態に係る表示装置の構成及び等価回路を示す概略平面図である。ここでは、薄膜トランジスタを有する表示装置として、液晶表示装置を例に説明する。
図１に示すように、表示装置１は、画像を表示するアクティブエリア（表示領域）ＡＣＴと、アクティブエリアＡＣＴの外側の額縁領域（非表示領域）と、を備えている。表示装置１は、液晶表示パネルＰＬＮを備えている。液晶表示パネルＰＬＮは、アレイ基板ＡＲや、対向基板及び液晶層を備えている。対向基板は、アレイ基板ＡＲに所定の隙間を置いて対向配置されている。液晶層は、アレイ基板ＡＲと対向基板との間に挟持されている。
図１に示すように、表示装置１は、画像を表示するアクティブエリア（表示領域）ＡＣＴと、アクティブエリアＡＣＴの外側の額縁領域（非表示領域）と、を備えている。表示装置１は、液晶表示パネルＰＬＮを備えている。液晶表示パネルＰＬＮは、アレイ基板ＡＲや、対向基板及び液晶層を備えている。対向基板は、アレイ基板ＡＲに所定の隙間を置いて対向配置されている。液晶層は、アレイ基板ＡＲと対向基板との間に挟持されている。
アクティブエリアＡＣＴにおいて、アレイ基板ＡＲは、ｎ本の走査線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本の信号線Ｓ（Ｓ１〜Ｓｍ）、及びｍ×ｎ個のマトリクス状の画素ＰＸを備えている。各画素ＰＸは、隣合う２本の走査線Ｇと隣合う２本の信号線Ｓとによって区画されている。又は、各画素ＰＸは、隣合う２本の補助容量線Ｃと隣合う２本の信号線Ｓとによって区画されている。
走査線Ｇ及び補助容量線Ｃは、第１方向Ｘに実質平行に延出している。なお、走査線Ｇ及び補助容量線Ｃは、必ずしも直線的に延出していなくてもよい。これらの走査線Ｇ及び補助容量線Ｃは、第２方向Ｙに交互に並べられている。信号線Ｓは、第２方向Ｙに実質平行に延出している。信号線Ｓは、走査線Ｇ及び補助容量線Ｃと実質直交している。なお、信号線Ｓは、必ずしも直線的に延出していなくてもよい。なお、走査線Ｇ、補助容量線Ｃ及び信号線Ｓは、それらの一部が屈曲していてもよい。走査線Ｇ、信号線Ｓ及び補助容量線Ｃは、例えば、モリブデン、クロム、タングステン、アルミニウム、銅、チタン、ニッケル、タンタル、銀あるいはこれらの合金によって形成されているが、特に限定されるものではなく、その他の金属や合金、またはこれらの積層膜で形成されていてもよい。
各走査線Ｇは、アクティブエリアＡＣＴの外部まで延出し、走査線ドライバＧＤに接続されている。各信号線Ｓは、アクティブエリアＡＣＴの外部まで延出し、信号線ドライバＳＤに接続されている。各補助容量線Ｃは、アクティブエリアＡＣＴの外部まで延出し、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
各画素ＰＸは、第１薄膜トランジスタＴＲ１、画素電極ＰＥ、共通電極ＣＥ、保持容量ＣＳを備えている。画素電極ＰＥは、第１薄膜トランジスタＴＲ１を介して信号線Ｓと電気的に接続されている。共通電極ＣＥは、アレイ基板ＡＲ又は上記対向基板に設けられている。共通電極ＣＥは、画素電極ＰＥとともに上記液晶層に電界を与えるために設けられている。共通電極ＣＥは、アクティブエリアＡＣＴの外部に備えられた給電部ＶＣＯＭと、電気的に接続されている。保持容量ＣＳは、画素電極ＰＥに電気的に接続されている。
第１薄膜トランジスタＴＲ１は、走査線ドライバＧＤから走査線Ｇを経由して与えられる制御信号により、導通状態（オン）又は非導通状態（オフ）に切替えられる。信号線ドライバＳＤから出力される映像信号は、信号線Ｓ及び導通状態の第１薄膜トランジスタＴＲ１を経由して対応する画素電極ＰＥに与えられる。コモン電位に設定される共通電極ＣＥと画素電極ＰＥとの間の電位差により、液晶層に印加される電圧が制御される。
保持容量ＣＳは、液晶層に印加される電圧を一定期間保持するものであり、絶縁層を介して対向する一対の電極で構成されている。例えば、保持容量ＣＳにおいて、一方の電極は補助容量線Ｃの一部あるいは補助容量線Ｃと電気的に接続された補助電極であり、他方の電極は画素電極ＰＥに接続された補助対向電極である。
走査線ドライバＧＤ及び信号線ドライバＳＤは、額縁領域に形成されている。走査線ドライバＧＤ及び信号線ドライバＳＤは、それぞれスイッチング素子として機能する複数の第２薄膜トランジスタＴＲ２を備えている。
図２は、本実施形態に係る表示装置１（アレイ基板ＡＲ）の一部を概略的に示す断面図であり、薄膜トランジスタＴＲを示す図である。なお、図２では、アレイ基板ＡＲのうち、説明に必要な主要部のみを図示している。図３は、図２の薄膜トランジスタＴＲを示す平面図であり、ゲート電極ＧＥ、半導体層ＳＭＣ、第１電極Ｅ１及び第２電極Ｅ２を示す図である。
図１に示した第１薄膜トランジスタＴＲ１及び第２薄膜トランジスタＴＲ２の少なくとも一方の薄膜トランジスタは、図２及び図３に示す薄膜トランジスタＴＲで形成されている。本実施形態において、上述した第１薄膜トランジスタＴＲ１及び第２薄膜トランジスタＴＲ２の両方とも薄膜トランジスタＴＲで形成されている。
図２及び図３に示すように、薄膜トランジスタＴＲは、アレイ基板ＡＲの絶縁基板１０の主面の上方に形成され、スイッチング素子として機能する。薄膜トランジスタＴＲは、半導体層ＳＭＣと、ゲート電極ＧＥと、絶縁層としてのゲート絶縁層ＧＩと、第１電極Ｅ１と、第２電極Ｅ２とを備えている。大まかに、ゲート電極ＧＥは半導体層ＳＭＣに間隔を置いて位置し半導体層ＳＭＣの少なくとも一部と対向し、ゲート絶縁層ＧＩは半導体層ＳＭＣとゲート電極ＧＥとの間に介在し半導体層ＳＭＣに接している。
絶縁基板１０は、ガラス、樹脂等の光透過性及び絶縁性を有する材料で形成されている。絶縁基板１０の主面の平坦化、絶縁基板からの不純物拡散防止等を目的に、絶縁基板１０上に、下地絶縁膜が形成されていてもよい。ここで、絶縁基板１０の主面は、上記第１方向Ｘ及び第２方向Ｙとで規定されるＸ−Ｙ平面と平行な面である。第３方向Ｚは、絶縁基板１０の主面の法線方向であり、第１方向Ｘ及び第２方向Ｙにそれぞれ垂直な方向である。
ゲート電極ＧＥは、絶縁基板１０の主面の上方に形成されている。このため、ゲート電極ＧＥは、絶縁基板１０の主面に接していてもよく、又は上記主面から離れて位置していてもよい。後者の場合、上記主面とゲート電極ＧＥとの間には、下地絶縁膜が介在している。
ゲート電極ＧＥは、少なくとも、シリコンを主成分とする材料で形成された第１層Ｌ１と、チタンを主成分とする材料で形成され第１層Ｌ１に接した第２層Ｌ２と、を含んだ積層体Ｌを有している。ここで、シリコンを主成分とする材料で形成するとは、原子数比が９０％以上であることを言う。また、チタンを主成分とする材料で形成するとは、原子数比が５０％以上であることを言う。
この実施形態において、ゲート電極ＧＥは、さらにコア層ＬＣを含んでいる。コア層ＬＣは、第２層Ｌ２に対して第１層Ｌ１の反対側に位置している。ここでは、コア層ＬＣは、ゲート電極ＧＥのコア層であり、ゲート電極ＧＥの電気的な機能のコアとなる。コア層ＬＣは、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属材料あるいはこれらの金属材料を含む合金などによって形成されている。本実施形態において、コア層ＬＣはアルミニウム合金で形成されている。
この実施形態において、ゲート電極ＧＥは、さらにコア層ＬＣを含んでいる。コア層ＬＣは、第２層Ｌ２に対して第１層Ｌ１の反対側に位置している。ここでは、コア層ＬＣは、ゲート電極ＧＥのコア層であり、ゲート電極ＧＥの電気的な機能のコアとなる。コア層ＬＣは、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属材料あるいはこれらの金属材料を含む合金などによって形成されている。本実施形態において、コア層ＬＣはアルミニウム合金で形成されている。
なお、ゲート電極ＧＥは、必要に応じてコア層ＬＣを含んでいればよい。例えば、コア層ＬＣ無しにゲート電極ＧＥを形成する場合、第２層Ｌ２がゲート電極ＧＥのコア層となるように形成される。
第１層Ｌ１及び第２層Ｌ２は、少なくともこれらの境界近傍にシリサイド化されたシリサイド領域（チタンシリサイド領域）を形成している。このシリサイド領域は、ゲート電極ＧＥの製造工程の熱処理工程にて形成される。すなわち、シリサイド領域は、積層された第２層Ｌ２及び第１層Ｌ１を加熱し、相互拡散させ合金化することにより形成される。また、第１層Ｌ１、第２層Ｌ２の厚みが小さい場合、第１層Ｌ１、第２層Ｌ２、あるいはその両方の全域が上記シリサイド領域を形成することがあり得る。
上記コア層ＬＣ、第２層Ｌ２及び第１層Ｌ１は、絶縁基板１０の主面の上方に順に積層されている。第１層Ｌ１は、第２層Ｌ２より半導体層ＳＭＣ側に位置している。ここでは、第１層Ｌ１及び第２層Ｌ２のそれぞれのサイズはコア層ＬＣのサイズと同一であり、第１層Ｌ１及び第２層Ｌ２はコア層ＬＣに完全に重なって形成されている。この場合、１回のフォトリソグラフィ工程で、積層されたアルミニウム合金膜、チタン膜及びシリコン膜にパターニングを施すことにより、コア層ＬＣ、第２層Ｌ２及び第１層Ｌ１を同時に形成することができる。２回又は３回のフォトリソグラフィ工程を必要としないため、製造工程の削減を図ることができる。
上記コア層ＬＣ、第２層Ｌ２及び第１層Ｌ１は、絶縁基板１０の主面の上方に順に積層されている。第１層Ｌ１は、第２層Ｌ２より半導体層ＳＭＣ側に位置している。ここでは、第１層Ｌ１及び第２層Ｌ２のそれぞれのサイズはコア層ＬＣのサイズと同一であり、第１層Ｌ１及び第２層Ｌ２はコア層ＬＣに完全に重なって形成されている。この場合、１回のフォトリソグラフィ工程で、積層されたアルミニウム合金膜、チタン膜及びシリコン膜にパターニングを施すことにより、コア層ＬＣ、第２層Ｌ２及び第１層Ｌ１を同時に形成することができる。２回又は３回のフォトリソグラフィ工程を必要としないため、製造工程の削減を図ることができる。
また、ゲート電極ＧＥは、走査線Ｇと同一レベルの層にて同一材料で一体的に形成されてもよい。この場合、走査線Ｇは、３層の積層構造を有している。なお、走査線Ｇは、コア層ＬＣと同一レベルの層にて同一材料で一体的に形成されていてもよい。この場合、走査線Ｇは、単一層構造を有し、コア層ＬＣと同一レベルの層にて同一材料で一体的に形成される。
すなわち、シリコン層（第１層Ｌ１）及びチタン層（第２層Ｌ２）の積層体は、少なくともゲート電極ＧＥを形成すればよく、必要に応じて走査線Ｇを形成すればよい。
すなわち、シリコン層（第１層Ｌ１）及びチタン層（第２層Ｌ２）の積層体は、少なくともゲート電極ＧＥを形成すればよく、必要に応じて走査線Ｇを形成すればよい。
ゲート絶縁層ＧＩは、ゲート電極ＧＥに重畳して設けられている。このため、積層体Ｌは、ゲート絶縁層ＧＩに接している。この実施形態において、ゲート絶縁層ＧＩは、ゲート電極ＧＥ上だけでなく、ゲート電極ＧＥから外れた絶縁基板１０の主面の上方にも形成されている。
ゲート絶縁層ＧＩは、薄膜でも短絡などの欠陥が生じにくい無機材料で形成されることが望ましい。ゲート絶縁層ＧＩは、例えば酸化シリコン（ＳｉＯＸ）を主成分とする酸化シリコン層を含んでいる。本実施形態において、ゲート絶縁層ＧＩは、その全体が、酸化シリコン層により形成されている。酸化シリコン層は、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法を利用して形成されている。
なお、上記無機材料は、シリコン酸化物やシリコン窒化物などが挙げられるが、特に限定されるものではなく、アルミニウムやハフニウムやイットリウムなどの酸化物材料であってもよい。また、ゲート絶縁層ＧＩは、積層体であってもよい。例えば、ゲート絶縁層ＧＩは、酸化シリコンを主成分とする酸化シリコン層と、他の絶縁層、例えば窒化シリコン（ＳｉＮＸ）層との積層膜で構成することができる。積層膜で形成する場合、ゲート絶縁層ＧＩは、酸化シリコン層が半導体層ＳＭＣと接するように形成することが望ましい。
半導体層ＳＭＣは、ゲート絶縁層ＧＩ上に設けられている。半導体層ＳＭＣは、第１領域Ｒ１、第２領域Ｒ２及びチャネル領域Ｒ３を備えている。チャネル領域Ｒ３は、絶縁基板１０の主面に沿った方向で第１領域Ｒ１と第２領域Ｒ２との間に位置している。なお、ゲート電極ＧＥは、第３方向Ｚにて、半導体層ＳＭＣの少なくともチャネル領域Ｒ３と対向している。この実施形態において、ゲート電極ＧＥは、チャネル領域Ｒ３の全体、第１領域Ｒ１の一部及び第２領域Ｒ２の一部と対向している。
第１及び第２領域Ｒ１，Ｒ２の一方がソース領域として機能し、第１及び第２領域Ｒ１，Ｒ２の他方がドレイン領域として機能している。第１及び第２領域Ｒ１，Ｒ２は、チャネル領域Ｒ３と同一の抵抗値を有していてもよく、チャネル領域Ｒ３に比べて低抵抗化されていてもよい。
本実施形態において、半導体層ＳＭＣは、酸化物半導体で形成された酸化物半導体層である。このような酸化物半導体としては、インジウム、ガリウム及び亜鉛の少なくとも１つを含む酸化物が好適に用いられる。酸化物半導体の体表的な例としては、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化インジウムガリウム（ＩＧＯ）、インジウム亜鉛酸化物（ＩＺＯ）、亜鉛スズ酸化物（ＺｎＳｎＯ）、亜鉛酸化物（ＺｎＯ）、及び透明アモルファス酸化物半導体（ＴＡＯＳ）などが挙げられる。
このような酸化物半導体から成る半導体層ＳＭＣは、アモルファスシリコンからなる半導体層と比較して高移動度を実現できる。また、このような酸化物半導体から成る半導体層ＳＭＣは、ポリシリコンからなる半導体層と比較して、低温で大面積に亘って均一に成膜することができ、製造コストの低減を図ることができる。
第１電極Ｅ１は、半導体層ＳＭＣの上方に位置し、第１領域Ｒ１に接している。この実施形態において、第１電極Ｅ１は、ゲート絶縁層ＧＩ及び半導体層ＳＭＣの上に形成されている。第１電極Ｅ１の一端は、第１領域Ｒ１とチャネル領域Ｒ３との境界に対向している。
第２電極Ｅ２は、半導体層ＳＭＣの上方に位置し、第２領域Ｒ２に接している。この実施形態において、第２電極Ｅ２は、ゲート絶縁層ＧＩ及び半導体層ＳＭＣの上に形成されている。第２電極Ｅ２の一端は、第２領域Ｒ２とチャネル領域Ｒ３との境界に対向している。すなわち、本実施形態において、チャネル領域Ｒ３のチャネル長は、対向する第１電極Ｅ１の一端から第２電極Ｅ２の一端までの距離に相当する。
第２電極Ｅ２は、半導体層ＳＭＣの上方に位置し、第２領域Ｒ２に接している。この実施形態において、第２電極Ｅ２は、ゲート絶縁層ＧＩ及び半導体層ＳＭＣの上に形成されている。第２電極Ｅ２の一端は、第２領域Ｒ２とチャネル領域Ｒ３との境界に対向している。すなわち、本実施形態において、チャネル領域Ｒ３のチャネル長は、対向する第１電極Ｅ１の一端から第２電極Ｅ２の一端までの距離に相当する。
第１及び第２電極Ｅ１，Ｅ２の一方はソース電極として機能し、第１及び第２電極Ｅ１，Ｅ２の他方はドレイン電極として機能する。例えば、第１電極Ｅ１がソース電極として機能する際、第１電極Ｅ１と電気的に接続された第１領域Ｒ１はソース領域として機能する。この際、第２電極Ｅ２はドレイン電極として機能し、第２電極Ｅ２と電気的に接続された第２領域Ｒ２はドレイン領域として機能する。
第１及び第２電極Ｅ１，Ｅ２は、例えば、金属としてのモリブデン、タングステン、アルミニウム、チタン、若しくは銅、これらの合金、又はこれらの積層膜によって形成されている。本実施形態において、第１及び第２電極Ｅ１，Ｅ２は、それぞれ金属多層膜で構成され、Ａｌ、ＡｌＳｉ、ＡｌＮｄ，ＡｌＣｕ等のＡｌを主成分とする金属材料からなる下層（コア層）と、Ｔｉ、ＴｉＮ等のＴｉを主成分とする金属材料からなる上層（トップバリヤメタル層）と、の積層構造（Ｔｉ系／Ａｌ系）を有している。上記下層は上記上層（トップバリヤメタル層）と比較して、充分に厚く形成されている。第１及び第２電極Ｅ１，Ｅ２は、下層側が半導体層ＳＭＣに接している。
上記のように、本実施形態に係る薄膜トランジスタＴＲは、ボトムゲート型薄膜トランジスタの構造をとっている。
上記のように、本実施形態に係る薄膜トランジスタＴＲは、ボトムゲート型薄膜トランジスタの構造をとっている。
上記のように第１及び第２電極Ｅ１，Ｅ２が形成され、薄膜トランジスタＴＲが形成された後、絶縁基板１０の主面の上方には、絶縁膜としてのパッシベーション膜ＰＩが形成されている。パッシベーション膜ＰＩは、ゲート絶縁層ＧＩ、半導体層ＳＭＣ、第１電極Ｅ１及び第２電極Ｅ２を覆っている。
この実施形態において、パッシベーション膜ＰＩは、酸化シリコンを主成分とする酸化シリコン層と、他の絶縁層、例えば窒化シリコン層との積層膜で構成されている。また、パッシベーション膜ＰＩは、プラズマＣＶＤ（Chemical Vapor Deposition）法を利用して形成されている。なお、パッシベーション膜ＰＩは、各種の積層膜で構成することもできるが、単一の絶縁層で形成することもできる。パッシベーション膜ＰＩの形成に利用する材料としては、酸化シリコン、窒化シリコン、又はアルミニウム、ハフニウム、イットリウム等の酸化物材料を挙げることができる。
上記のように構成された第１の実施形態に係る表示装置１によれば、表示装置１は、半導体層ＳＭＣと、ゲート電極ＧＥと、ゲート絶縁層ＧＩと、を有する薄膜トランジスタＴＲを備えている。ゲート電極ＧＥは、半導体層ＳＭＣに間隔を置いて位置し、半導体層ＳＭＣの少なくとも一部と対向している。ゲート絶縁層ＧＩは、半導体層ＳＭＣとゲート電極ＧＥとの間に介在し、半導体層ＳＭＣに接している。ゲート電極ＧＥは、積層体Ｌを有している。積層体Ｌは、シリコンを主成分とする第１層Ｌ１とチタンを主成分とし第１層Ｌ１に接した第２層Ｌ２とを含み、ゲート絶縁層ＧＩに接している。
第１層Ｌ１と第２層Ｌ２との界面近傍において大量の水素を蓄積することができる。これは、チタンとシリコンがシリサイドを形成すると、シリサイドは大量に水素を吸蔵するという性質を有しているためである。
ここで、酸化シリコン膜上に多結晶シリコンからなる多結晶シリコン層と、チタンからなるチタン層との積層膜を形成し、３５０℃でアニールした場合での、多結晶シリコン層とチタン層との界面近傍にて水素を蓄積する量を第１水素蓄積量とする。また、酸化シリコン膜上に多結晶シリコンからなる多結晶シリコン層と、モリブデンからなるモリブデン層との積層膜を形成し、３５０℃でアニールした場合での、多結晶シリコン層とモリブデン層との界面近傍にて水素を蓄積する量を第２水素蓄積量とする。なお、各サンプルの多結晶シリコン層は５０ｎｍ程度の厚みを有し、上記チタン層及びモリブデン層は同一の厚みを有している。
本願発明者が第１水素蓄積量と第２水素蓄積量とを調査したところ、第１水素蓄積量は、第２水素蓄積量と比べて多い結果となった。詳しくは、第１水素蓄積量は、第２水素蓄積量の１０倍程度であった。
本願発明者が第１水素蓄積量と第２水素蓄積量とを調査したところ、第１水素蓄積量は、第２水素蓄積量と比べて多い結果となった。詳しくは、第１水素蓄積量は、第２水素蓄積量の１０倍程度であった。
従って、第１層Ｌ１と第２層Ｌ２との積層体Ｌを形成すると、高温でアニールをして外部から水素が侵入し、水素がパッシベーション膜ＰＩやゲート絶縁層ＧＩを透過しても、半導体層ＳＭＣまで到達する水素の量を低減することができる。すなわち、薄膜トランジスタＴＲが積層体Ｌを有することにより、薄膜トランジスタＴＲの特性の変化を低減することができ、薄膜トランジスタＴＲの熱安定性の向上を図ることができる。
なお、上述したように、パッシベーション膜ＰＩやゲート絶縁層ＧＩは、微量ではあるが水素を透過する性質を有している。このため、積層体Ｌ無しに薄膜トランジスタＴＲを形成した場合、水素や水分等が存在する環境下でアニールすると、水素が、拡散し、半導体層ＳＭＣに大量に侵入することになる。一般に、半導体層ＳＭＣに水素が侵入すると、水素は半導体層ＳＭＣ中の酸素と結合し、半導体層ＳＭＣ中に酸素欠損を発生させる。酸素欠損は、ドナー順位をつくるため、薄膜トランジスタＴＲの特性が大きく変化する結果となる。
上記のことから、第１の実施形態によれば、信頼性に優れた表示装置１を得ることができる。
上記のことから、第１の実施形態によれば、信頼性に優れた表示装置１を得ることができる。
次に、第２の実施形態に係る表示装置について詳細に説明する。本実施形態に係る表示装置１は、薄膜トランジスタＴＲが、ボトムゲート型薄膜トランジスタの構造ではなく、トップゲート型薄膜トランジスタの構造をとっている点以外、上記第１の実施形態係る表示装置と同様に形成されている。
図４は、本実施形態に係る表示装置１（アレイ基板ＡＲ）の一部を概略的に示す断面図であり、薄膜トランジスタＴＲを示す図である。なお、図４では、アレイ基板ＡＲのうち、説明に必要な主要部のみを図示している。図５は、図４の薄膜トランジスタＴＲを示す平面図であり、ゲート電極ＧＥ、半導体層ＳＭＣ、第１電極Ｅ１及び第２電極Ｅ２を示す図である。
図４及び図５に示すように、薄膜トランジスタＴＲは、アレイ基板ＡＲの絶縁基板１０の主面の上方に形成され、半導体層ＳＭＣと、ゲート電極ＧＥと、絶縁層としてのゲート絶縁層ＧＩと、第１電極Ｅ１と、第２電極Ｅ２とを備えている。
絶縁基板１０の主面の上方に、遮光層ＬＳが形成されている。このため、遮光層ＬＳは、絶縁基板１０の主面に接していてもよく、又は上記主面から離れて位置していてもよい。後者の場合、上記主面と遮光層ＬＳとの間には、上述したような下地絶縁膜が介在している。
遮光層ＬＳは、半導体層ＳＭＣに対してゲート電極ＧＥの反対側に位置し、半導体層ＳＭＣのチャネル領域Ｒ３と対向している。このため、遮光層ＬＳは、絶縁基板１０の主面とは反対の外面側からチャネル領域Ｒ３に向けて放出される光を遮蔽することができる。
遮光層ＬＳは、半導体層ＳＭＣに対してゲート電極ＧＥの反対側に位置し、半導体層ＳＭＣのチャネル領域Ｒ３と対向している。このため、遮光層ＬＳは、絶縁基板１０の主面とは反対の外面側からチャネル領域Ｒ３に向けて放出される光を遮蔽することができる。
遮光層ＬＳは、シリコンを主成分とする第３層Ｌ３と、チタンを主成分とし第３層Ｌ３に接した第４層Ｌ４と、を有している。第３層Ｌ３及び第４層Ｌ４は、少なくともこれらの境界近傍にシリサイド化されたシリサイド領域（チタンシリサイド領域）を形成している。このシリサイド領域は、遮光層ＬＳの製造工程の熱処理工程にて形成される。すなわち、シリサイド領域は、積層された第４層Ｌ４及び第３層Ｌ３を加熱し、相互拡散させ合金化することにより形成される。また、第３層Ｌ３、第４層Ｌ４の厚みが小さい場合、第３層Ｌ３、第４層Ｌ４、あるいはその両方の全域が上記シリサイド領域を形成することがあり得る。
上記第４層Ｌ４及び第３層Ｌ３は、絶縁基板１０の主面の上方に順に積層されている。第３層Ｌ３は、第４層Ｌ４より半導体層ＳＭＣ側に位置している。ここでは、第３層Ｌ３のサイズは第４層Ｌ４のサイズと同一であり、第３層Ｌ３は第４層Ｌ４に完全に重なって形成されている。この場合、１回のフォトリソグラフィ工程で、積層されたチタン膜及びシリコン膜にパターニングを施すことにより、第４層Ｌ４及び第３層Ｌ３を同時に形成することができる。２回のフォトリソグラフィ工程を必要としないため、製造工程の削減を図ることができる。
半導体層ＳＭＣと遮光層ＬＳとの間には、絶縁層としてのアンダーコート絶縁層ＵＩが介在している。アンダーコート絶縁層ＵＩは、絶縁基板１０及び遮光層ＬＳ上に形成され、遮光層ＬＳを覆っている。
この実施形態において、アンダーコート絶縁層ＵＩは、酸化シリコンを主成分とする酸化シリコン層と、他の絶縁層、例えば窒化シリコン層との積層膜で構成されている。また、アンダーコート絶縁層ＵＩは、プラズマＣＶＤ法を利用して形成されている。なお、アンダーコート絶縁層ＵＩは、各種の積層膜で構成することもできるが、単一の絶縁層で形成することもできる。アンダーコート絶縁層ＵＩの形成に利用する材料としては、酸化シリコン、窒化シリコン、又はアルミニウム、ハフニウム、イットリウム等の酸化物材料を挙げることができる。
半導体層ＳＭＣは、アンダーコート絶縁層ＵＩ上に設けられている。半導体層ＳＭＣは、第１領域Ｒ１、第２領域Ｒ２及びチャネル領域Ｒ３を備えている。本実施形態において、第１及び第２領域Ｒ１，Ｒ２は、チャネル領域Ｒ３に比べて低抵抗化されている。第１及び第２領域Ｒ１，Ｒ２の還元性元素濃度は、チャネル領域Ｒ３の還元性元素濃度より高い。第１領域Ｒ１、第２領域Ｒ２及びチャネル領域Ｒ３の抵抗値に関しては上記の例に限定されるものではなく、第１及び第２領域Ｒ１，Ｒ２は、チャネル領域Ｒ３と同一の抵抗値を有していてもよい。
本実施形態において、半導体層ＳＭＣは、酸化物半導体で形成された酸化物半導体層である。
なお、遮光層ＬＳは、第３方向Ｚにて、半導体層ＳＭＣの少なくともチャネル領域Ｒ３と対向している。この実施形態において、ゲート電極ＧＥは、チャネル領域Ｒ３の全体、第１領域Ｒ１の一部及び第２領域Ｒ２の一部と対向している。但し、遮光層ＬＳと第１領域Ｒ１とが対向する領域や、遮光層ＬＳと第２領域Ｒ２とが対向する領域が大きくなるほど、寄生容量が大きくなり、薄膜トランジスタＴＲの動作に及ぼす悪影響が大きくなるため、遮光層ＬＳのサイズに関しては留意する必要がある。
なお、遮光層ＬＳは、第３方向Ｚにて、半導体層ＳＭＣの少なくともチャネル領域Ｒ３と対向している。この実施形態において、ゲート電極ＧＥは、チャネル領域Ｒ３の全体、第１領域Ｒ１の一部及び第２領域Ｒ２の一部と対向している。但し、遮光層ＬＳと第１領域Ｒ１とが対向する領域や、遮光層ＬＳと第２領域Ｒ２とが対向する領域が大きくなるほど、寄生容量が大きくなり、薄膜トランジスタＴＲの動作に及ぼす悪影響が大きくなるため、遮光層ＬＳのサイズに関しては留意する必要がある。
ゲート絶縁層ＧＩは、半導体層ＳＭＣに重畳して設けられている。ゲート絶縁層ＧＩは、少なくともチャネル領域Ｒ３の上に形成されている。本実施形態において、ゲート絶縁層ＧＩは、チャネル領域Ｒ３の上のみに形成されている。
ゲート絶縁層ＧＩは、薄膜でも短絡などの欠陥が生じにくい無機材料で形成されることが望ましい。ゲート絶縁層ＧＩは、例えば酸化シリコンを主成分とする酸化シリコン層を含んでいる。本実施形態において、ゲート絶縁層ＧＩは、その全体が、酸化シリコン層により形成されている。酸化シリコン層は、例えば、プラズマＣＶＤ法を利用して形成されている。
なお、上記無機材料は、シリコン酸化物やシリコン窒化物などが挙げられるが、特に限定されるものではなく、アルミニウムやハフニウムやイットリウムなどの酸化物材料であってもよい。また、ゲート絶縁層ＧＩは、積層膜であってもよい。
ゲート電極ＧＥは、ゲート絶縁層ＧＩ上に設けられ半導体層ＳＭＣの少なくとも一部と対向している。本実施形態において、ゲート電極ＧＥは、ゲート絶縁層ＧＩ上のみに設けられている。また、ゲート電極ＧＥは、第３方向Ｚにおいて、半導体層ＳＭＣのチャネル領域Ｒ３のみと対向している。
ゲート電極ＧＥは、少なくとも、シリコンを主成分とする材料で形成された第１層Ｌ１と、チタンを主成分とする材料で形成され第１層Ｌ１に接した第２層Ｌ２と、を含んだ積層体Ｌを有している。
この実施形態において、ゲート電極ＧＥは、さらにコア層ＬＣを含んでいる。コア層ＬＣは、第２層Ｌ２に対して第１層Ｌ１の反対側に位置している。本実施形態において、コア層ＬＣはアルミニウム合金で形成されている。
なお、ゲート電極ＧＥは、必要に応じてコア層ＬＣを含んでいればよい。例えば、コア層ＬＣ無しにゲート電極ＧＥを形成する場合、第２層Ｌ２がゲート電極ＧＥのコア層となるように形成される。
なお、ゲート電極ＧＥは、必要に応じてコア層ＬＣを含んでいればよい。例えば、コア層ＬＣ無しにゲート電極ＧＥを形成する場合、第２層Ｌ２がゲート電極ＧＥのコア層となるように形成される。
第１層Ｌ１及び第２層Ｌ２は、少なくともこれらの境界近傍にシリサイド化されたシリサイド領域（チタンシリサイド領域）を形成している。また、本実施形態においても、第１層Ｌ１、第２層Ｌ２の厚みが小さい場合、第１層Ｌ１、第２層Ｌ２、あるいはその両方の全域が上記シリサイド領域を形成することがあり得る。
上記第１層Ｌ１、第２層Ｌ２及びコア層ＬＣは、絶縁基板１０の主面の上方に順に積層されている。第１層Ｌ１は、第２層Ｌ２より半導体層ＳＭＣ側に位置している。第１層Ｌ１（積層体Ｌ）は、ゲート絶縁層ＧＩに接している。ここでは、第１層Ｌ１、第２層Ｌ２及びコア層ＬＣのそれぞれのサイズはゲート絶縁層ＧＩのサイズと同一であり、第１層Ｌ１、第２層Ｌ２及びコア層ＬＣは、ゲート絶縁層ＧＩに完全に重なって形成されている。この場合、１回のフォトリソグラフィ工程で、積層された酸化シリコン膜、シリコン膜、チタン膜及びアルミニウム合金膜にパターニングを施すことにより、ゲート絶縁層ＧＩ、第１層Ｌ１、第２層Ｌ２及びコア層ＬＣを同時に形成することができる。２回、３回、又は４回のフォトリソグラフィ工程を必要としないため、製造工程の削減を図ることができる。
また、本実施形態においても、ゲート電極ＧＥは、走査線Ｇと同一レベルの層にて同一材料で一体的に形成されてもよい。なお、走査線Ｇは、コア層ＬＣと同一レベルの層にて同一材料で一体的に形成されていてもよい。すなわち、シリコン層（第１層Ｌ１）及びチタン層（第２層Ｌ２）の積層体は、少なくともゲート電極ＧＥを形成すればよく、必要に応じて走査線Ｇを形成すればよい。
アンダーコート絶縁層ＵＩ、半導体層ＳＭＣ及びゲート電極ＧＥの上に層間絶縁膜ＩＩが形成されている。層間絶縁膜ＩＩは、ゲート絶縁層ＧＩの側面やゲート電極ＧＥの側面を覆っている。
この実施形態において、層間絶縁膜ＩＩは、酸化シリコンを主成分とする酸化シリコン層と、他の絶縁層、例えば窒化シリコン層との積層膜で構成されている。また、層間絶縁膜ＩＩは、プラズマＣＶＤ法を利用して形成されている。なお、層間絶縁膜ＩＩは、各種の積層膜で構成することもできるが、単一の絶縁層で形成することもできる。層間絶縁膜ＩＩの形成に利用する材料としては、酸化シリコン、窒化シリコン、又はアルミニウム、ハフニウム、イットリウム等の酸化物材料を挙げることができる。
層間絶縁膜ＩＩには、第１領域Ｒ１と対向した領域に第１コンタクトホールＣＨ１が形成されている。また、層間絶縁膜ＩＩには、第２領域Ｒ２と対向した領域に第２コンタクトホールＣＨ２が形成されている。第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２は、第３方向Ｚに沿った方向に延在し、層間絶縁膜ＩＩを貫通している。第１コンタクトホールＣＨ１は、第１領域Ｒ１の一部を層間絶縁膜ＩＩの外側に露出させ、第２コンタクトホールＣＨ２は、第２領域Ｒ２の一部を層間絶縁膜ＩＩの外側に露出させている。
第１電極Ｅ１及び第２電極Ｅ２は、層間絶縁膜ＩＩの上に形成されている。第１電極Ｅ１は、第１コンタクトホールＣＨ１を通って第１領域Ｒ１に接している。第２電極Ｅ２は、第２コンタクトホールＣＨ２を通って第２領域Ｒ２に接している。第１及び第２電極Ｅ１，Ｅ２の一方はソース電極として機能し、第１及び第２電極Ｅ１，Ｅ２の他方はドレイン電極として機能する。
第１及び第２電極Ｅ１，Ｅ２は、例えば、金属としてのモリブデン、タングステン、アルミニウム、チタン、若しくは銅、これらの合金、又はこれらの積層膜によって形成されている。本実施形態において、第１及び第２電極Ｅ１，Ｅ２は、それぞれ金属多層膜で構成され、Ａｌ、ＡｌＳｉ、ＡｌＮｄ，ＡｌＣｕ等のＡｌを主成分とする金属材料からなる下層（コア層）と、Ｔｉ、ＴｉＮ等のＴｉを主成分とする金属材料からなる上層（トップバリヤメタル層）と、の積層構造（Ｔｉ系／Ａｌ系）を有している。第１及び第２電極Ｅ１，Ｅ２は、下層側が半導体層ＳＭＣに接している。
上記のように、本実施形態に係る薄膜トランジスタＴＲは、トップゲート型薄膜トランジスタの構造をとっている。
上記のように、本実施形態に係る薄膜トランジスタＴＲは、トップゲート型薄膜トランジスタの構造をとっている。
上記のように構成された第２の実施形態に係る表示装置１によれば、表示装置１は、半導体層ＳＭＣと、ゲート電極ＧＥと、ゲート絶縁層ＧＩと、を有する薄膜トランジスタＴＲを備えている。ゲート電極ＧＥは、積層体Ｌを有している。積層体Ｌは、第１層Ｌ１と第２層Ｌ２とを含み、ゲート絶縁層ＧＩに接している。このため、本実施形態においても、上述した実施形態と同様の効果を得ることができる。
表示装置１は、バックライトユニットを備えている場合がある。バックライトユニットは、絶縁基板１０の主面とは反対の外面に対向している。この場合、半導体層ＳＭＣは、バックライトユニットからの光の照射を受けると、リーク電流が大きくなる。そこで、本実施形態において、表示装置１は遮光層ＬＳを備えている。このため、表示装置１がバックライトユニットを利用する場合、表示装置１が遮光層ＬＳを備えることにより、半導体層ＳＭＣのリーク電流の低減に寄与することができる。
さらに、本実施形態において、ゲート電極ＧＥだけでなく遮光層ＬＳも、シリコン層（第３層Ｌ３）とチタン層（第４層Ｌ４）との積層体を有している。遮光層ＬＳは、シリサイド領域（チタンシリサイド領域）を形成している。ゲート絶縁層ＧＩだけでなく、層間絶縁膜ＩＩやアンダーコート絶縁層ＵＩも、微量ではあるが水素を透過する性質を有している。しかしながら、本実施形態において、第３層Ｌ３と第４層Ｌ４との界面近傍においても大量の水素を蓄積することができる。このため、半導体層ＳＭＣまで到達する水素の量を一層低減することができる。
上記のことから、第２の実施形態によれば、信頼性に優れた表示装置１を得ることができる。
上記のことから、第２の実施形態によれば、信頼性に優れた表示装置１を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、第２層Ｌ２は、第１層Ｌ１より半導体層ＳＭＣ側に位置していてもよい。この場合も、上述した実施形態と同様の効果を得ることができる。また、第４層Ｌ４は、第３層より半導体層ＳＭＣ側に位置していてもよい。この場合も、上述した実施形態と同様の効果を得ることができる。
上述した第２実施形態において、ゲート電極ＧＥ及び遮光層ＬＳの少なくとも一方が
シリコン層（第１層Ｌ１又は第３層Ｌ３）とチタン層（第２層Ｌ２又は第４層Ｌ４）との積層体を有していればよい。この場合においても、ゲート電極ＧＥ及び遮光層ＬＳの少なくとも一方は大量の水素を蓄積することができるため、半導体層ＳＭＣまで到達する水素の量を一層低減することができる。例えば、半導体層ＳＭＣに光が照射されることの無い表示装置１の場合、表示装置１は遮光層ＬＳ無しに形成されていてもよい。
シリコン層（第１層Ｌ１又は第３層Ｌ３）とチタン層（第２層Ｌ２又は第４層Ｌ４）との積層体を有していればよい。この場合においても、ゲート電極ＧＥ及び遮光層ＬＳの少なくとも一方は大量の水素を蓄積することができるため、半導体層ＳＭＣまで到達する水素の量を一層低減することができる。例えば、半導体層ＳＭＣに光が照射されることの無い表示装置１の場合、表示装置１は遮光層ＬＳ無しに形成されていてもよい。
上述した実施形態では、表示装置として、液晶表示装置を例に開示した。上述した実施形態は、透過型の液晶表示装置や反射型の液晶表示装置に適用可能である。上述した実施形態は、有機ＥＬ（electroluminescent）表示装置、その他の自発光型表示装置、あるいは電気泳動素子等を有する電子ペーパ型表示装置等、あらゆるフラットパネル型又はフレキシブル型の表示装置に適用可能である。また、上述した実施形態は、中小型の表示装置から大型の表示装置まで、特に限定することなく適用が可能であることは言うまでもない。
上述した薄膜トランジスタＴＲは、表示装置以外の半導体装置に適用可能であり、例えば、各種メモリ、又は各種センサに適用可能である。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］ゲート電極と、前記ゲート電極に重畳して設けられた絶縁層と、前記絶縁層上に設けられた半導体層と、を有する薄膜トランジスタであって、前記ゲート電極は前記半導体層の少なくとも一部と対向した、前記薄膜トランジスタを備え、
前記ゲート電極は、シリコンを主成分とする第１層とチタンを主成分とし前記第１層に接した第２層とを含み前記絶縁層に接した積層体を有する、表示装置。
［２］半導体層と、前記半導体層に重畳して設けられた絶縁層と、前記絶縁層上に設けられ前記半導体層の少なくとも一部と対向したゲート電極と、を有する薄膜トランジスタを備え、
前記ゲート電極は、シリコンを主成分とする第１層とチタンを主成分とし前記第１層に接した第２層とを含み前記絶縁層に接した積層体を有する、表示装置。
［３］半導体層と、前記半導体層に重畳して設けられた絶縁層と、前記絶縁層上に設けられ前記半導体層の少なくとも一部と対向したゲート電極と、を有する薄膜トランジスタと、
シリコンを主成分とする第１層と、チタンを主成分とし前記第１層に接した第２層と、を有し、前記半導体層に対して前記ゲート電極の反対側に位置し、前記半導体層のチャネル領域と対向した遮光層と、
前記半導体層と前記遮光層との間に介在した他の絶縁層と、を備える、表示装置。
［４］前記半導体層は、インジウム、ガリウム及び亜鉛の少なくとも一を含む酸化物半導体層である［１］乃至［３］の何れか１に記載の表示装置。
［５］前記第１層は、前記第２層より前記半導体層側に位置している［１］乃至［３］の何れか１に記載の表示装置。
［６］前記第２層は、前記第１層より前記半導体層側に位置している［１］乃至［３］の何れか１に記載の表示装置。
［７］前記第１層及び第２層は、少なくともこれらの境界近傍にシリサイド化されたシリサイド領域を形成している［１］乃至［３］の何れか１に記載の表示装置。
［８］シリコンを主成分とする第３層と、チタンを主成分とし前記第３層に接した第４層と、を有し、前記半導体層に対して前記ゲート電極の反対側に位置し、前記半導体層のチャネル領域と対向した遮光層と、
前記半導体層と前記遮光層との間に介在した他の絶縁層と、をさらに備える［２］に記載の表示装置。
［９］前記第３層は、前記第４層より前記半導体層側に位置している［８］に記載の表示装置。
［１０］前記第３層及び第４層は、少なくともこれらの境界近傍にシリサイド化されたシリサイド領域を形成している［８］に記載の表示装置。
上述した薄膜トランジスタＴＲは、表示装置以外の半導体装置に適用可能であり、例えば、各種メモリ、又は各種センサに適用可能である。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］ゲート電極と、前記ゲート電極に重畳して設けられた絶縁層と、前記絶縁層上に設けられた半導体層と、を有する薄膜トランジスタであって、前記ゲート電極は前記半導体層の少なくとも一部と対向した、前記薄膜トランジスタを備え、
前記ゲート電極は、シリコンを主成分とする第１層とチタンを主成分とし前記第１層に接した第２層とを含み前記絶縁層に接した積層体を有する、表示装置。
［２］半導体層と、前記半導体層に重畳して設けられた絶縁層と、前記絶縁層上に設けられ前記半導体層の少なくとも一部と対向したゲート電極と、を有する薄膜トランジスタを備え、
前記ゲート電極は、シリコンを主成分とする第１層とチタンを主成分とし前記第１層に接した第２層とを含み前記絶縁層に接した積層体を有する、表示装置。
［３］半導体層と、前記半導体層に重畳して設けられた絶縁層と、前記絶縁層上に設けられ前記半導体層の少なくとも一部と対向したゲート電極と、を有する薄膜トランジスタと、
シリコンを主成分とする第１層と、チタンを主成分とし前記第１層に接した第２層と、を有し、前記半導体層に対して前記ゲート電極の反対側に位置し、前記半導体層のチャネル領域と対向した遮光層と、
前記半導体層と前記遮光層との間に介在した他の絶縁層と、を備える、表示装置。
［４］前記半導体層は、インジウム、ガリウム及び亜鉛の少なくとも一を含む酸化物半導体層である［１］乃至［３］の何れか１に記載の表示装置。
［５］前記第１層は、前記第２層より前記半導体層側に位置している［１］乃至［３］の何れか１に記載の表示装置。
［６］前記第２層は、前記第１層より前記半導体層側に位置している［１］乃至［３］の何れか１に記載の表示装置。
［７］前記第１層及び第２層は、少なくともこれらの境界近傍にシリサイド化されたシリサイド領域を形成している［１］乃至［３］の何れか１に記載の表示装置。
［８］シリコンを主成分とする第３層と、チタンを主成分とし前記第３層に接した第４層と、を有し、前記半導体層に対して前記ゲート電極の反対側に位置し、前記半導体層のチャネル領域と対向した遮光層と、
前記半導体層と前記遮光層との間に介在した他の絶縁層と、をさらに備える［２］に記載の表示装置。
［９］前記第３層は、前記第４層より前記半導体層側に位置している［８］に記載の表示装置。
［１０］前記第３層及び第４層は、少なくともこれらの境界近傍にシリサイド化されたシリサイド領域を形成している［８］に記載の表示装置。
１…表示装置、ＰＬＮ…液晶表示パネル、ＡＲ…アレイ基板、１０…絶縁基板、Ｇ…走査線、Ｓ…信号線、ＰＸ…画素、ＴＲ，ＴＲ１，ＴＲ２…薄膜トランジスタ、ＧＥ…ゲート電極、Ｌ…積層体、Ｌ１…第１層、Ｌ２…第２層、ＬＣ…コア層、ＳＭＣ…半導体層、Ｒ１…第１領域、Ｒ２…第２領域、Ｒ３…チャネル領域、Ｅ１…第１電極、Ｅ２…第２電極、ＬＳ…遮光層、Ｌ３…第３層、Ｌ４…第４層、ＵＩ…アンダーコート絶縁層、ＧＩ…ゲート絶縁層、ＰＩ…パッシベーション膜、ＩＩ…層間絶縁膜
Claims (8)
- ゲート電極と、前記ゲート電極に重畳して設けられた絶縁層と、前記絶縁層上に設けられた酸化物半導体からなる半導体層と、を有する薄膜トランジスタであって、前記ゲート電極は前記半導体層の少なくとも一部と対向した、前記薄膜トランジスタを備え、
前記ゲート電極は、シリコンを主成分とする第１層とチタンを主成分とし前記第１層に接した第２層とを含み前記絶縁層に接した積層体を有し、
前記第１層及び第２層は、少なくともこれらの境界近傍にシリサイド化されたシリサイド領域を形成し、
前記シリサイド領域は水素を蓄積している、表示装置。 - 酸化物半導体からなる半導体層と、前記半導体層に重畳して設けられた絶縁層と、前記絶縁層上に設けられ前記半導体層の少なくとも一部と対向したゲート電極と、を有する薄膜トランジスタを備え、
前記ゲート電極は、シリコンを主成分とする第１層とチタンを主成分とし前記第１層に接した第２層とを含み前記絶縁層に接した積層体を有し、
前記第１層及び第２層は、少なくともこれらの境界近傍にシリサイド化されたシリサイド領域を形成し、
前記シリサイド領域は水素を蓄積している、表示装置。 - 酸化物半導体からなる半導体層と、前記半導体層に重畳して設けられた絶縁層と、前記絶縁層上に設けられ前記半導体層の少なくとも一部と対向したゲート電極と、を有する薄膜トランジスタと、
シリコンを主成分とする第１層と、チタンを主成分とし前記第１層に接した第２層と、を有し、前記半導体層に対して前記ゲート電極の反対側に位置し、前記半導体層のチャネル領域と対向した遮光層と、
前記半導体層と前記遮光層との間に介在した他の絶縁層と、を備え、
前記第１層及び第２層は、少なくともこれらの境界近傍にシリサイド化されたシリサイド領域を形成し、
前記シリサイド領域は水素を蓄積している、表示装置。 - 前記半導体層は、インジウム、ガリウム及び亜鉛の少なくとも一を含んでいる請求項１乃至３の何れか１項に記載の表示装置。
- 前記第１層は、前記第２層より前記半導体層側に位置している請求項１乃至３の何れか１項に記載の表示装置。
- 前記第２層は、前記第１層より前記半導体層側に位置している請求項１乃至３の何れか１項に記載の表示装置。
- シリコンを主成分とする第３層と、チタンを主成分とし前記第３層に接した第４層と、を有し、前記半導体層に対して前記ゲート電極の反対側に位置し、前記半導体層のチャネル領域と対向した遮光層と、
前記半導体層と前記遮光層との間に介在した他の絶縁層と、をさらに備える請求項２に記載の表示装置。 - 前記第３層は、前記第４層より前記半導体層側に位置している請求項７に記載の表示装置。
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