JP2019033654A - Power supply circuit and method of controlling the same - Google Patents
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Abstract
Description
本発明は、電源回路及び電源回路の制御方法に関する。 The present invention relates to a power supply circuit and a control method for the power supply circuit.
従来、十分な入力力率改善効果を維持しつつ、小形低価格化を図り得るスイッチング電源装置がある（例えば、特許文献１参照）。このスイッチング電源装置では、パルス状の入力電流が、平滑コンデンサに流れ込む。 2. Description of the Related Art Conventionally, there is a switching power supply device that can achieve a small size and low price while maintaining a sufficient input power factor improvement effect (see, for example, Patent Document 1). In this switching power supply device, a pulsed input current flows into the smoothing capacitor.
電源回路では、消費電力、発熱、部品寿命等の観点から、平滑コンデンサの電流リップルが小さいことが望ましい。 In the power supply circuit, it is desirable that the current ripple of the smoothing capacitor is small from the viewpoint of power consumption, heat generation, component life, and the like.
本発明は、平滑コンデンサの電流リップルを低減することが可能な電源回路及び電源回路の制御方法を提供することを目的とする。 An object of this invention is to provide the power supply circuit which can reduce the current ripple of a smoothing capacitor, and the control method of a power supply circuit.
本発明の一態様の電源回路は、
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、
第１のライン及び前記第１のラインよりも低電位の第２のラインと、
前記第１のラインと前記第２のラインとの間に接続された平滑コンデンサと、
前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１のラインとの間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２のラインとの間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、
前記第２の入力端子と前記第１のラインとの間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２のラインとの間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、
前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１のラインとの間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２のラインとの間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、
一次巻線が前記第１のノードと前記第２のノードとの間に接続されたトランスと、
直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、
前記トランスの二次巻線と、前記第１の出力端子及び前記第２の出力端子と、の間に接続された整流回路と、
前記交流電圧の極性に応じて、前記第１のスイッチ素子から第６のスイッチ素子までのスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記第１、第２、第５及び第６のスイッチ素子のスイッチング周波数及びオン時間を制御することにより、前記平滑コンデンサの電圧を第１の目標電圧に制御し、
前記第１のアーム回路と前記第２のアーム回路との間の位相差時間を制御することにより、前記直流電圧を第２の目標電圧に制御する、
ことを特徴とする。
A power supply circuit of one embodiment of the present invention includes:
A pair of first and second input terminals to which an alternating voltage is input;
A first line and a second line having a lower potential than the first line;
A smoothing capacitor connected between the first line and the second line;
A first inductor connected between the first input terminal and a first node; a first switch element connected between the first node and the first line; and One or more first arm circuits having at least a second switch element connected between a first node and the second line;
A third switch element connected between the second input terminal and the first line; and a fourth switch connected between the second input terminal and the second line. A polarity switching arm having at least an element;
A second inductor connected between the first input terminal and a second node; a fifth switch element connected between the second node and the first line; and One or more second arm circuits having at least a sixth switch element connected between a second node and the second line;
A transformer having a primary winding connected between the first node and the second node;
A pair of first and second output terminals that output a DC voltage;
A rectifier circuit connected between the secondary winding of the transformer and the first output terminal and the second output terminal;
A control unit that controls a switching operation from the first switch element to the sixth switch element according to the polarity of the AC voltage;
With
The controller is
By controlling the switching frequency and on-time of the first, second, fifth and sixth switch elements, the voltage of the smoothing capacitor is controlled to the first target voltage,
Controlling the DC voltage to a second target voltage by controlling a phase difference time between the first arm circuit and the second arm circuit;
It is characterized by that.
前記電源回路において、
前記制御部は、
前記スイッチング周波数を固定して、前記第１のインダクタ及び前記第２のインダクタの電流が常時流れる電流連続モードに制御する、
ことを特徴とする。
In the power supply circuit,
The controller is
The switching frequency is fixed, and the first inductor and the second inductor are controlled in a continuous current mode in which the current flows constantly.
It is characterized by that.
前記電源回路において、
前記制御部は、
前記スイッチング周波数を可変して、前記第１のインダクタ及び前記第２のインダクタの電流が、常時流れる電流連続モードと断続する電流断続モードとの臨界である、電流臨界モードに制御する、
ことを特徴とする。
In the power supply circuit,
The controller is
The switching frequency is varied, and the current of the first inductor and the second inductor is controlled to a current critical mode, which is critical between a continuous current mode and a intermittent current mode.
It is characterized by that.
前記電源回路において、
前記制御部は、
前記直流電圧を前記第２の目標電圧にするために必要な前記位相差時間が、前記オン時間より大きい場合には、前記オン時間を大きく制御することにより、前記平滑コンデンサの電圧を前記第１の目標電圧よりも高い電圧に制御する、
ことを特徴とする。
In the power supply circuit,
The controller is
When the phase difference time required for making the DC voltage the second target voltage is larger than the on-time, the voltage of the smoothing capacitor is controlled by largely controlling the on-time. Control to a voltage higher than the target voltage of
It is characterized by that.
本発明の一態様の電源回路の制御方法は、
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、第１のライン及び前記第１のラインよりも低電位の第２のラインと、前記第１のラインと前記第２のラインとの間に接続された平滑コンデンサと、前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１のラインとの間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２のラインとの間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、前記第２の入力端子と前記第１のラインとの間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２のラインとの間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１のラインとの間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２のラインとの間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、一次巻線が前記第１のノードと前記第２のノードとの間に接続されたトランスと、直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、前記トランスの二次巻線と、前記第１の出力端子及び前記第２の出力端子と、の間に接続された整流回路と、前記交流電圧の極性に応じて、前記第１のスイッチ素子から第６のスイッチ素子までのスイッチング動作を制御する制御部と、を備える電源回路の制御方法であって、
前記制御部により、前記第１、第２、第５及び第６のスイッチ素子のスイッチング周波数及びオン時間を制御することにより、前記平滑コンデンサの電圧を第１の目標電圧に制御し、
前記制御部により、前記第１のアーム回路と前記第２のアーム回路との間の位相差時間を制御することにより、前記直流電圧を第２の目標電圧に制御する、
ことを特徴とする。
A method for controlling a power supply circuit of one embodiment of the present invention includes:
A pair of first and second input terminals to which an AC voltage is input, a first line, a second line having a lower potential than the first line, the first line, and the first line A smoothing capacitor connected between two lines, a first inductor connected between the first input terminal and a first node, and the first node and the first line. One or more first arm circuits having at least a first switch element connected between, and at least a second switch element connected between the first node and the second line; A third switch element connected between a second input terminal and the first line; and a fourth switch element connected between the second input terminal and the second line. A polarity switching arm having at least the first input terminal A second inductor connected between the second node, a fifth switch element connected between the second node and the first line, and the second node and the second node. One or more second arm circuits having at least a sixth switch element connected between the two lines and a primary winding connected between the first node and the second node. Between the transformer, a pair of first output terminal and second output terminal for outputting DC voltage, the secondary winding of the transformer, and the first output terminal and the second output terminal A control method of a power supply circuit comprising: a connected rectifier circuit; and a control unit that controls a switching operation from the first switch element to the sixth switch element according to the polarity of the AC voltage,
By controlling the switching frequency and on-time of the first, second, fifth and sixth switch elements by the controller, the voltage of the smoothing capacitor is controlled to the first target voltage,
The controller controls the DC voltage to a second target voltage by controlling a phase difference time between the first arm circuit and the second arm circuit.
It is characterized by that.
本発明の一態様の電源回路は、平滑コンデンサの電流リップルを低減することができるという効果を奏する。 The power supply circuit of one embodiment of the present invention has an effect of reducing the current ripple of the smoothing capacitor.
以下に、本発明の電源回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。 Embodiments of a power supply circuit according to the present invention will be described below in detail with reference to the drawings. In addition, this invention is not limited by this embodiment.
（第１の実施の形態）
図１は、第１の実施の形態の電源回路の回路構成を示す図である。電源回路１は、交流（例えば、５０Ｈｚ又は６０Ｈｚ）の入力電圧Ｖｉｎの供給を電源２から受けて、直流の出力電圧Ｖｏｕｔを負荷４に出力する。
(First embodiment)
FIG. 1 is a diagram illustrating a circuit configuration of a power supply circuit according to the first embodiment.
電源２と電源回路１との間には、ノイズフィルタ３が設けられている。ノイズフィルタ３は、主にコモンモードノイズを抑制するフィルタである。ノイズフィルタ３は、第１のアクロスザラインコンデンサ３１と、コモンモードフィルタ３２と、第２のアクロスザラインコンデンサ３３と、を含む。コモンモードフィルタ３２は、第１の巻線３２ａ及び第２の巻線３２ｂを、コア３２ｃ（例えば、フェライトコア又はアモルファスコア）に、同じ方向に巻いたものである。
A noise filter 3 is provided between the
第１のアクロスザラインコンデンサ３１の両端は、電源２の両端に夫々接続されている。コモンモードフィルタ３２の第１の巻線３２ａの一端は、第１のアクロスザラインコンデンサ３１の一端に接続されている。コモンモードフィルタ３２の第２の巻線３２ｂの一端は、第１のアクロスザラインコンデンサ３１の他端に接続されている。第２のアクロスザラインコンデンサ３３の一端は、コモンモードフィルタ３２の第１の巻線３２ａの他端に接続されている。第２のアクロスザラインコンデンサ３３の他端は、コモンモードフィルタ３２の第２の巻線３２ｂの他端に接続されている。
Both ends of the first across-the-
コモンモードノイズは、第１の巻線３２ａ及び第２の巻線３２ｂを、同方向に流れる。従って、コア３２ｃ内部に発生する磁束も、同方向になり、互いに強め合う。その結果、コモンモードフィルタ３２のインピーダンスが、大きくなる。これにより、ノイズフィルタ３は、コモンモードノイズを抑制できる。
The common mode noise flows in the same direction through the first winding 32a and the second winding 32b. Therefore, the magnetic fluxes generated in the
電源回路１は、入力電圧Ｖｉｎが供給される第１の入力端子１１及び第２の入力端子１２を含む。電源回路１は、入力電圧Ｖｉｎを検出する第１の電圧検出器１３を含む。第１の電圧検出器１３は、第１の入力端子１１と第２の入力端子１２との間に接続されている。
電源回路１は、第１のインダクタＬ１を含む。第１のインダクタＬ１の一端は、第１の入力端子１１に接続されている。第１のインダクタＬ１の他端は、第１のノードＮ１に接続されている。また、電源回路１は、第２のインダクタＬ２を含む。第２のインダクタＬ２の一端は、第１の入力端子１１に接続されている。第２のインダクタＬ２の他端は、第２のノードＮ２に接続されている。
電源回路１は、第１及び第２のスイッチ素子（例えば、Ｎチャネル型電界効果トランジスタ（ＭＯＳＦＥＴ））Ｑ１及びＱ２を含む。第１のノードＮ１は、第１のスイッチ素子Ｑ１のソース−ドレイン経路を介して、高電位側の第１のライン１４に接続されている。また、第１のノードＮ１は、第２のスイッチ素子Ｑ２のドレイン−ソース経路を介して、低電位側の第２のライン１５に接続されている。
第１のインダクタＬ１、並びに、第１及び第２のスイッチ素子Ｑ１及びＱ２が、第１のアーム回路２１を構成する。
The first inductor L 1 and the first and second switch elements Q 1 and Q 2 constitute the
第１のアーム回路２１は、マスターアームと称しても良いし、スレーブアームと称しても良い。また、本実施の形態では、電源回路１が１個の第１のアーム回路２１を含むこととしたが、これに限定されない。電源回路１は、並列接続され、第１及び第２のゲートパルス信号Ｐ１及びＰ２で制御される、２個以上の第１のアーム回路２１を含んでいても良い。
The
また、第１のアーム回路２１は、ハイサイドの１個の第１のスイッチ素子Ｑ１を含んでいるが、これに限定されない。第１のアーム回路２１は、ソース−ドレイン経路が並列接続され、第１のゲートパルス信号Ｐ１で制御される、ハイサイドの２個以上のスイッチ素子を含んでいても良い。また、第１のアーム回路２１は、ローサイドの１個の第２のスイッチ素子Ｑ２を含んでいるが、これに限定されない。第１のアーム回路２１は、ソース−ドレイン経路が並列接続され、第２のゲートパルス信号Ｐ２で制御される、ローサイドの２個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。
The
電源回路１は、第３及び第４のスイッチ素子Ｑ３及びＱ４を含む。第２の入力端子１２は、第３のスイッチ素子Ｑ３のソース−ドレイン経路を介して、第１のライン１４に接続されている。また、第２の入力端子１２は、第４のスイッチ素子Ｑ４のドレイン−ソース経路を介して、第２のライン１５に接続されている。
第３及び第４のスイッチ素子Ｑ３及びＱ４が、極性切り替えアーム回路２２を構成する。
The third and fourth switch elements Q 3 and Q 4 constitute a polarity
極性切り替えアーム回路２２は、ハイサイドの１個の第３のスイッチ素子Ｑ３を含んでいるが、これに限定されない。極性切り替えアーム回路２２は、ソース−ドレイン経路が並列接続され、第３のゲートパルス信号Ｐ３で制御される、ハイサイドの２個以上のスイッチ素子を含んでいても良い。また、極性切り替えアーム回路２２は、ローサイドの１個の第４のスイッチ素子Ｑ４を含んでいるが、これに限定されない。極性切り替えアーム回路２２は、ソース−ドレイン経路が並列接続され、第４のゲートパルス信号Ｐ４で制御される、ローサイドの２個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。
Polarity switching
電源回路１は、第５及び第６のスイッチ素子Ｑ５及びＱ６を含む。第２のノードＮ２は、第５のスイッチ素子Ｑ５のソース−ドレイン経路を介して、第１のライン１４に接続されている。また、第２のノードＮ２は、第６のスイッチ素子Ｑ６のドレイン−ソース経路を介して、第２のライン１５に接続されている。
第２のインダクタＬ２、並びに、第５及び第６のスイッチ素子Ｑ５及びＱ６が、第２のアーム回路２３を構成する。
The second inductor L 2 and the fifth and sixth switch elements Q 5 and Q 6 constitute the
第２のアーム回路２３は、スレーブアームと称しても良いし、マスターアームと称しても良い。また、本実施の形態では、電源回路１が１個の第２のアーム回路２３を含むこととしたが、これに限定されない。電源回路１は、並列接続され、第５及び第６のゲートパルス信号Ｐ５及びＰ６で制御される、２個以上の第２のアーム回路２３を含んでいても良い。第２のアーム回路２３の個数と、第１のアーム回路２１の個数は、同数が好適である。
The
また、第２のアーム回路２３は、ハイサイドの１個の第５のスイッチ素子Ｑ５を含んでいるが、これに限定されない。第２のアーム回路２３は、ソース−ドレイン経路が並列接続され、第５のゲートパルス信号Ｐ５で制御される、ハイサイドの２個以上のスイッチ素子を含んでいても良い。また、第２のアーム回路２３は、ローサイドの１個の第６のスイッチ素子Ｑ６を含んでいるが、これに限定されない。第２のアーム回路２３は、ソース−ドレイン経路が並列接続され、第６のゲートパルス信号Ｐ６で制御される、ローサイドの２個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。
The
第１の入力端子１１に入力される入力電流Ｉｉｎは、第１のインダクタＬ１に流れる電流ＩＬ１と、第２のインダクタＬ２に流れる電流ＩＬ２と、の和である。
Input current I in is input to the
なお、本実施の形態では、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までがＮチャネル型ＭＯＳＦＥＴであることとしたが、これに限定されない。第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までは、シリコンパワーデバイス、ＧａＮパワーデバイス、ＳｉＣパワーデバイス、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などでも良い。 In this embodiment, although the first switching element Q 1 until the switch element Q 6 of the sixth was to be a N-channel MOSFET, but is not limited thereto. From the first switching element Q 1 until the switch element Q 6 of the sixth, silicon power devices, GaN power devices, SiC power devices, IGBT (Insulated Gate Bipolar Transistor) or the like.
第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までは、第１の寄生ダイオード（ボディダイオード）Ｄ１から第６の寄生ダイオードＤ６までを、夫々有する。寄生ダイオードとは、ＭＯＳＦＥＴのバックゲートとソース及びドレインとの間のｐｎ接合である。第１の寄生ダイオードＤ１から第６の寄生ダイオードＤ６までは、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までのオフ時の過渡的な逆起電力を逃すためのフリーホイールダイオードとして利用可能である。 From the first switching element Q 1 until the switch element Q 6 of the sixth, from the first parasitic diode (body diode) D 1 to the parasitic diode D 6 of the sixth, respectively Yes. The parasitic diode is a pn junction between the back gate and the source and drain of the MOSFET. From the first parasitic diode D 1 to the parasitic diode D 6 of the sixth, freewheel for missing a transient counter electromotive force at the time of off from the first switching element Q 1 until the switch element Q 6 of the sixth It can be used as a diode.
電源回路１は、第１のライン１４と第２のライン１５との間の電圧を平滑するための平滑コンデンサＣ１を含む。平滑コンデンサＣ１は、第１のライン１４と第２のライン１５との間に接続されている。電源回路１は、平滑コンデンサＣ１の電圧ＶＣ１を検出する第２の電圧検出器１６を含む。第２の電圧検出器１６は、第１のライン１４と第２のライン１５との間に接続されている。
The
電源回路１は、トランスＴを含む。トランスＴの一次巻線Ｔ１の一端は、コンデンサＣ２を介して、第１のノードＮ１に接続されている。トランスＴの一次巻線Ｔ１の他端は、第２のノードＮ２に接続されている。
The
コンデンサＣ２は、一次巻線Ｔ１の偏磁を抑制する。後述するように、一次巻線Ｔ１に流れる電流ＩＴ１は、交番する。もし、第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６のオン時間ｔｏｎ及びオン抵抗が完全に一致していれば、一次巻線Ｔ１の偏磁は発生しない。しかしながら、現実には、第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６のオン時間ｔｏｎ及びオン抵抗にはばらつきがあるので、一次巻線Ｔ１の偏磁が発生する。そこで、電源回路１は、一次巻線Ｔ１に直列に接続されたコンデンサＣ２を備えることにより、励磁電流の直流成分を抑制することができる。これにより、電源回路１は、一次巻線Ｔ１の偏磁を抑制できる。
Capacitor C 2 suppresses magnetic deviation of the primary winding T 1. As will be described later, the current IT 1 flowing through the primary winding T 1 alternates. If the on-time t on and the on-resistance of the first, second, fifth and sixth switching elements Q 1 , Q 2 , Q 5 and Q 6 are completely matched, the primary winding T 1 There is no bias. However, in reality, since the on-time t on and the on-resistance of the first, second, fifth, and sixth switch elements Q 1 , Q 2 , Q 5, and Q 6 vary, the primary winding T 1 is generated. Therefore, the
電源回路１は、整流回路４０を含む。整流回路４０は、ダイオード４１及び４２と、インダクタ４３と、コンデンサ４４と、を含む。ダイオード４１のアノードは、トランスＴの二次巻線Ｔ２の一端に接続されている。ダイオード４２のアノードは、二次巻線Ｔ２の他端に接続されている。インダクタ４３の一端は、ダイオード４１及び４２のカソードに接続されている。コンデンサ４４は、インダクタ４３の他端と、二次巻線Ｔ２の中間点と、の間に接続されている。
The
電源回路１は、出力電圧Ｖｏｕｔを出力する第１の出力端子１７及び第２の出力端子１８を含む。第１の出力端子１７は、インダクタ４３の他端に接続されている。第２の出力端子１８は、二次巻線Ｔ２の中間点に接続されている。
The
電源回路１は、出力電圧Ｖｏｕｔを検出する第３の電圧検出器１９を含む。第３の電圧検出器１９は、第１の出力端子１７と第２の出力端子１８との間に接続されている。第１の出力端子１７と第２の出力端子１８との間には、負荷４が、接続されている。
The
第１のアーム回路２１、極性切り替えアーム回路２２、第２のアーム回路２３、及び、平滑コンデンサＣ１が、力率改善部５０を構成する。第１のスイッチ素子Ｑ１、第２のスイッチ素子Ｑ２、第５のスイッチ素子Ｑ５、第６のスイッチ素子Ｑ６、平滑コンデンサＣ１、トランスＴ、及び、整流回路４０が、コンバータ部６０を構成する。
The
図２は、第１の実施の形態の電源回路の力率改善部の回路構成を示す図である。力率改善部５０は、単相ブリッジレスインターリーブＰＦＣ（Power Factor Correction）回路と同様の構成を有する。つまり、力率改善部５０は、単相ブリッジレスインターリーブＰＦＣ回路と称しても良い。本実施の形態では、入力電圧Ｖｉｎの実効値が２００Ｖであるとし、電圧ＶＣ１の第１の目標電圧が４００Ｖであるとする。つまり、力率改善部５０は、実効値２００Ｖの入力電圧Ｖｉｎの供給を受けて、４００Ｖの電圧ＶＣ１を生成するものとする。
FIG. 2 is a diagram illustrating a circuit configuration of the power factor correction unit of the power supply circuit according to the first embodiment. The power
図３は、第１の実施の形態の電源回路のコンバータ部の回路構成を示す図である。コンバータ部６０は、位相シフトフォワードコンバータ回路と同様の構成を有する。つまり、コンバータ部６０は、位相シフトフォワードコンバータ回路と称しても良い。コンバータ部６０は、電圧ＶＣ１の供給を受けて、第２の目標電圧の出力電圧Ｖｏｕｔを出力する。
FIG. 3 is a diagram illustrating a circuit configuration of the converter unit of the power supply circuit according to the first embodiment.
再び図１を参照すると、力率改善部５０及びコンバータ部６０は、第１のスイッチ素子Ｑ１、第２のスイッチ素子Ｑ２、第５のスイッチ素子Ｑ５、第６のスイッチ素子Ｑ６、及び、平滑コンデンサＣ１を共用する。即ち、電源回路１は、力率改善部５０と、コンバータ部６０と、を結合した回路構成を有する。従って、電源回路１は、単相ブリッジレスインターリーブＰＦＣ位相シフトフォワードコンバータと称しても良い。
Referring to FIG. 1 again, the power
電源回路１は、制御部７０を含む。制御部７０は、ＣＰＵ（Central Processing Unit）とプログラムを利用して、実現可能である。
The
制御部７０は、入力電圧Ｖｉｎの極性に応じて、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までのゲート−ソース間の電圧を制御することにより、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までのスイッチング動作を制御する。制御部７０は、ＰＷＭ（Pulse Width Modulation）信号である、第１のゲートパルス信号Ｐ１から第６のゲートパルス信号Ｐ６までを、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までのゲートに、夫々出力する。なお、第１のゲートパルス信号Ｐ１から第６のゲートパルス信号Ｐ６までには、デッドタイムｔｄが設定されている。デッドタイムｔｄは、１ｎｓから１０ｎｓ程度が例示されるが、これに限定されない。
制御部７０は、スイッチング周波数計算部７１と、オン時間計算部７２と、位相差計算部７３と、駆動部７４と、を含む。
スイッチング周波数計算部７１は、第１の電圧検出器１３で検出された入力電圧Ｖｉｎと、第２の電圧検出器１６で検出された電圧ＶＣ１と、に基づいて、第１、第２、第５及び第６のゲートパルス信号Ｐ１、Ｐ２、Ｐ５及びＰ６のスイッチング周波数ｆを計算する。本実施の形態では、スイッチング周波数計算部７１は、力率改善部５０が電流臨界モードで動作するスイッチング周波数ｆを計算する。電流臨界モードは、電流ＩＬ１及びＩＬ２が途切れずに連続する電流連続モードと、電流ＩＬ１及びＩＬ２が途切れる電流断続モードと、の境界のモードである。
Based on the input voltage V in detected by the
オン時間計算部７２は、第１の電圧検出器１３で検出された入力電圧Ｖｉｎと、第２の電圧検出器１６で検出された電圧ＶＣ１と、に基づいて、第１、第２、第５及び第６のゲートパルス信号Ｐ１、Ｐ２、Ｐ５及びＰ６のオン時間ｔｏｎを計算する。オン時間ｔｏｎは、第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６が１スイッチング周期の中でオンになる時間である。
The on-
位相差計算部７３は、第２の電圧検出器１６で検出された電圧ＶＣ１と、第３の電圧検出器１９で検出された出力電圧Ｖｏｕｔと、に基づいて、第１のアーム回路２１と、第２のアーム回路２３と、の間の位相差時間ｔｄｉｆｆを計算する。
The phase
駆動部７４は、スイッチング周波数ｆと、オン時間ｔｏｎと、位相差時間ｔｄｉｆｆと、に基づいて、第１、第２、第５及び第６のゲートパルス信号Ｐ１、Ｐ２、Ｐ５及びＰ６を、第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６のゲートに、夫々出力する。
The
制御部７０の動作について、説明する。
The operation of the
制御部７０は、入力電圧Ｖｉｎの極性が正相である場合には、極性切り替えアーム回路２２内の第３のスイッチ素子Ｑ３をオフし且つ第４のスイッチ素子Ｑ４をオンする。
そして、制御部７０は、第３のスイッチ素子Ｑ３をオフし且つ第４のスイッチ素子Ｑ４をオンした状態で、第１及び第２のスイッチ素子Ｑ１及びＱ２を相補的にオン／オフを切り替えるように制御しつつ、第５及び第６のスイッチ素子Ｑ５及びＱ６を相補的にオン／オフを切り替えるように制御する。
Then, the
例えば、制御部７０は、入力電圧Ｖｉｎが正相である場合において、第２、第４及び第６のスイッチ素子Ｑ２、Ｑ４及びＱ６をオンし且つ第１、第３及び第５のスイッチ素子Ｑ１、Ｑ３及びＱ５をオフした第１の状態から、第２のスイッチ素子Ｑ２をオフし且つ第１のスイッチ素子Ｑ１をオンした第２の状態に制御する。さらに、制御部７０は、第２の状態に制御した後、第２の状態から、第６のスイッチ素子Ｑ６をオフした第３の状態に制御する。
For example, the
そして、制御部７０は、第３の状態に制御した後、第３の状態から、第５のスイッチ素子Ｑ５をオンした第４の状態に制御する。また、制御部７０は、第４の状態に制御した後、第４の状態から、第１のスイッチ素子Ｑ１をオフした第５の状態に制御する。そして、制御部７０は、第５の状態に制御した後、第５の状態から、第２のスイッチ素子Ｑ２をオンした第６の状態に制御する。
And after controlling to the 3rd state, control
また、制御部７０は、第６の状態に制御した後、第６の状態から、第５のスイッチ素子Ｑ５をオフした第７の状態に制御する。そして、制御部７０は、第７の状態に制御した後、第７の状態から、第６のスイッチ素子Ｑ６をオンした第８の状態に制御する。また、制御部７０は、第８の状態に制御した後、第８の状態から、第２のスイッチ素子Ｑ２をオフした第９の状態に制御する。そして、制御部７０は、第９の状態に制御した後、第９の状態から、第１のスイッチ素子Ｑ１をオンした第１０の状態に制御する。
Further, after controlling to the sixth state, the
以上の制御により、入力電圧Ｖｉｎの極性が正相である場合には、電流ＩＬ１及びＩＬ２が、第４のスイッチ素子Ｑ４を介して、第２の入力端子１２に流れることとなる。
By the control described above, when the polarity of the input voltage V in is positive phase, the current IL 1 and IL 2, via a fourth switch element Q 4, it will flow to the
一方、制御部７０は、入力電圧Ｖｉｎの極性が逆相である場合には、極性切り替えアーム回路２２内の第３のスイッチ素子Ｑ３をオンし且つ第４のスイッチ素子Ｑ４をオフする。
On the other hand, the
そして、制御部７０は、第３のスイッチ素子Ｑ３をオンし且つ第４のスイッチ素子Ｑ４をオフした状態で、第１及び第２のスイッチ素子Ｑ１及びＱ２を相補的にオン／オフを切り替えるように制御しつつ、第５及び第６のスイッチ素子Ｑ５及びＱ６を相補的にオン／オフを切り替えるように制御する。
Then, the
この制御により、入力電圧Ｖｉｎの極性が逆相である場合には、電流ＩＬ１及びＩＬ２が、第３のスイッチ素子Ｑ３を介して第１の入力端子１１に流れることとなる。
This control, when the polarity of the input voltage V in the reverse phase, the current IL 1 and IL 2 is allowed to flow to the
なお、入力電圧Ｖｉｎの極性が逆相である場合の、第１及び第２のスイッチ素子Ｑ１及びＱ２を相補的にオン／オフを切り替えるように制御しつつ、第５及び第６のスイッチ素子Ｑ５及びＱ６を相補的にオン／オフを切り替えるように制御する具体的な動作は、上述の入力電圧Ｖｉｎが正相である場合の第１の状態から第１０の状態までの制御と同様である。 The polarity of the input voltage V in when it is reversed phase, while controlling to switch complementarily turned on / off first and second switching elements Q 1 and Q 2, the fifth and sixth specific operations for controlling to switch complementarily turned on / off the switch element Q 5 and Q 6 from a first state when the input voltage V in the above are positive-phase up to the 10 state It is the same as the control.
図４は、第１の実施の形態の電源回路の波形の一例を示す図である。図４は、入力電圧Ｖｉｎの極性が正相である場合の、電源回路１の波形の一例を示す図である。
FIG. 4 is a diagram illustrating an example of a waveform of the power supply circuit according to the first embodiment. 4, when the polarity of the input voltage V in is positive phase is a diagram showing an example of a
まず、図４（ａ）から図４（ｄ）までに示す波形について、説明する。 First, the waveforms shown in FIGS. 4A to 4D will be described.
図４（ａ）は、第１のスイッチ素子Ｑ１のゲート−ソース間の電圧ＶｇｓＱ１の波形である。電圧ＶｇｓＱ１は、第１のゲートパルス信号Ｐ１で制御される。図４（ｂ）は、第２のスイッチ素子Ｑ２のゲート−ソース間の電圧ＶｇｓＱ２の波形である。電圧ＶｇｓＱ２は、第２のゲートパルス信号Ｐ２で制御される。図４（ｃ）は、第５のスイッチ素子Ｑ５のゲート−ソース間の電圧ＶｇｓＱ５の波形である。電圧ＶｇｓＱ５は、第５のゲートパルス信号Ｐ５で制御される。図４（ｄ）は、第６のスイッチ素子Ｑ６のゲート−ソース間の電圧ＶｇｓＱ６の波形である。電圧ＶｇｓＱ６は、第６のゲートパルス信号Ｐ６で制御される。 4 (a) is the gate of the first switching element Q 1 - is a waveform of the voltage VgsQ 1 between the source. The voltage VgsQ 1 is controlled by the first gate pulse signal P 1 . FIG. 4 (b), the second gate of the switching element Q 2 - is a waveform of the voltage VgsQ 2 between source. Voltage VgsQ 2 is controlled by the second gate pulse signal P 2. FIG. 4 (c), the fifth switch element Q 5 of the gate - is a waveform of the voltage VgsQ 5 between source. The voltage VgsQ 5 is controlled by the fifth gate pulse signal P 5 . FIG. 4 (d), the gate of the switching element Q 6 of the sixth - is a waveform of the voltage VgsQ 6 between source. The voltage VgsQ 6 is controlled by the sixth gate pulse signal P 6 .
制御部７０は、入力電圧Ｖｉｎが正相である場合において、第２、第４及び第６のスイッチ素子Ｑ２、Ｑ４及びＱ６をオンし且つ第１、第３及び第５のスイッチ素子Ｑ１、Ｑ３及びＱ５をオフした第１の状態に制御する。次に、制御部７０は、タイミングｔ１において、第２のスイッチ素子Ｑ２をオフする。次に、制御部７０は、タイミングｔ１からデッドタイムｔｄ経過後のタイミングｔ２において、第１のスイッチ素子Ｑ１をオンした第２の状態に制御する。
次に、制御部７０は、タイミングｔ３において、第２の状態から、第６のスイッチ素子Ｑ６をオフした第３の状態に制御する。タイミングｔ１からタイミングｔ３までの期間が、位相差時間ｔｄｉｆｆである。
Next, the
次に、制御部７０は、タイミングｔ３からデッドタイムｔｄ経過後のタイミングｔ４において、第５のスイッチ素子Ｑ５をオンした第４の状態に制御する。タイミングｔ２からタイミングｔ４までの期間が、位相差時間ｔｄｉｆｆである。
Next, the
次に、制御部７０は、タイミングｔ５において、第４の状態から、第１のスイッチ素子Ｑ１をオフした第５の状態に制御する。タイミングｔ２からタイミングｔ５までの期間が、オン時間ｔｏｎである。
Next, the
次に、制御部７０は、タイミングｔ５からデッドタイムｔｄ経過後のタイミングｔ６において、第２のスイッチ素子Ｑ２をオンした第６の状態に制御する。次に、制御部７０は、タイミングｔ７において、第６の状態から、第５のスイッチ素子Ｑ５をオフした第７の状態に制御する。タイミングｔ４からタイミングｔ７までの期間が、オン時間ｔｏｎである。タイミングｔ５からタイミングｔ７までの期間が、位相差時間ｔｄｉｆｆである。
Next, the
次に、制御部７０は、タイミングｔ７からデッドタイムｔｄ経過後のタイミングｔ８において、第７の状態から、第６のスイッチ素子Ｑ６をオンした第８の状態に制御する。タイミングｔ６からタイミングｔ８までの期間が、位相差時間ｔｄｉｆｆである。
Next, the
次に、制御部７０は、タイミングｔ９において、第８の状態から、第２のスイッチ素子Ｑ２をオフした第９の状態に制御する。タイミングｔ６からタイミングｔ９までの期間が、オン時間ｔｏｎである。
Next, the
次に、制御部７０は、タイミングｔ９からデッドタイムｔｄ経過後のタイミングｔ１０において、第９の状態から、第１のスイッチ素子Ｑ１をオンした第１０の状態に制御する。
Next, the
制御部７０は、以降同様の制御を実行する。
The
なお、第２のスイッチ素子Ｑ２を制御するための第２のゲートパルス信号Ｐ２の位相と、第６のスイッチ素子Ｑ６を制御するための第６のゲートパルス信号Ｐ６の位相とは、位相差時間ｔｄｉｆｆだけずれている。同様に、第１のスイッチ素子Ｑ１を制御するための第１のゲートパルス信号Ｐ１の位相と、第５のスイッチ素子Ｑ５を制御するための第５のゲートパルス信号Ｐ５の位相とは、位相差時間ｔｄｉｆｆだけずれている。 Note that the second gate pulse signals P 2 phases for controlling the second switching element Q 2, the phase and the sixth switch element Q 6 gate pulse signal P 6 of the sixth to control the And the phase difference time t diff . Similarly, the phase of the first gate pulse signal P 1 for controlling the first switch element Q 1 and the phase of the fifth gate pulse signal P 5 for controlling the fifth switch element Q 5 Is shifted by the phase difference time t diff .
次に、図４（ｅ）から図４（ｊ）までに示す波形について、説明する。 Next, the waveforms shown in FIGS. 4E to 4J will be described.
図４（ｅ）は、第２のスイッチ素子Ｑ２のドレイン−ソース間の電圧ＶｄｓＱ２の波形である。図４（ｆ）は、第６のスイッチ素子Ｑ６のドレイン−ソース間の電圧ＶｄｓＱ６の波形である。図４（ｇ）は、トランスＴの一次巻線Ｔ１の電圧ＶＴ１の波形である。図４（ｈ）は、電流ＩＬ１の波形である。図４（ｉ）は、電流ＩＬ２の波形である。図４（ｊ）は、トランスＴの一次巻線Ｔ１の電流ＩＴ１の波形である。 FIG. 4 (e) is the drain of the second switching element Q 2 - is a waveform of the voltage Vdsq 2 between source. FIG. 4 (f) a drain of the switching element Q 6 of the sixth - is a waveform of the voltage Vdsq 6 between source. FIG. 4G shows a waveform of the voltage VT 1 of the primary winding T 1 of the transformer T. Figure 4 (h) is a waveform of a current IL 1. Figure 4 (i) is a waveform of the current IL 2. FIG. 4J shows a waveform of the current IT 1 of the primary winding T 1 of the transformer T.
なお、図４（ａ）から図４（ｄ）までにおいては、デッドタイムｔｄをデフォルメして、長い時間として示した。しかしながら、実際には、デッドタイムｔｄは、１ｎｓから１０ｎｓ程度で例示される、非常に短い時間である。そこで、図４（ｅ）から図４（ｊ）までにおいては、デッドタイムｔｄが非常に短いものとして、各動作波形を示す。即ち、タイミングｔ１とタイミングｔ２との間、タイミングｔ３とタイミングｔ４との間、タイミングｔ５とタイミングｔ６との間、タイミングｔ７とタイミングｔ８との間、及び、タイミングｔ９とタイミングｔ１０との間が非常に短いものとして、各動作波形を示す。 In the From FIGS. 4 (a) to FIG. 4 (d), and deformation of the dead time t d, shown as a long time. However, in practice, the dead time t d is exemplified by about 10ns from 1 ns, a very short time. Accordingly, in the FIG. 4 (e) to FIG. 4 (j), as the dead time t d is very short, indicating the respective operation waveforms. That is, between timing t 1 and timing t 2 , between timing t 3 and timing t 4 , between timing t 5 and timing t 6 , between timing t 7 and timing t 8 , and timing t as between 9 and the timing t 10 is very short, indicating the respective operation waveforms.
タイミングｔ１において、第２のスイッチ素子Ｑ２がオフになり、続いて、第１のスイッチ素子Ｑ１がオンになる。これにより、電圧ＶｄｓＱ２は、電圧ＶＣ１になる。このとき、第６のスイッチ素子Ｑ６は、オンである。即ち、電圧ＶｄｓＱ６は、０Ｖになる。従って、電圧ＶＴ１は、電圧ＶＣ１になる。 At timing t 1, the second switching element Q 2 is turned off, followed by the first switching element Q 1 is turned on. As a result, the voltage VdsQ 2 becomes the voltage VC 1 . At this time, switching element Q 6 of the sixth is on. That is, the voltage VdsQ 6 becomes 0V. Therefore, the voltage VT 1 becomes the voltage VC 1 .
タイミングｔ３において、第６のスイッチ素子Ｑ６がオフになり、続いて、第５のスイッチ素子Ｑ５がオンになる。これにより、電圧ＶｄｓＱ６は、電圧ＶＣ１になる。このとき、電圧ＶｄｓＱ２は、電圧ＶＣ１である。従って、電圧ＶＴ１は、０Ｖになる。 At timing t 3, the switch element Q 6 of the sixth is turned off, followed by the switch element Q 5 of the fifth is turned on. As a result, the voltage VdsQ 6 becomes the voltage VC 1 . At this time, the voltage VdsQ 2 is the voltage VC 1 . Therefore, the voltage VT 1 becomes 0V.
タイミングｔ５において、第１のスイッチ素子Ｑ１がオフになり、続いて、第２のスイッチ素子Ｑ２がオンになる。これにより、電圧ＶｄｓＱ２は、０Ｖになる。このとき、第６のスイッチ素子Ｑ６は、オンである。即ち、電圧ＶｄｓＱ６は、電圧ＶＣ１である。従って、電圧ＶＴ１は、電圧−ＶＣ１になる。 At timing t 5, the first switching element Q 1 is turned off, followed by the second switching element Q 2 is turned on. Thus, the voltage Vdsq 2 will 0V. At this time, switching element Q 6 of the sixth is on. That is, the voltage VdsQ 6 is the voltage VC 1 . Therefore, the voltage VT 1 becomes the voltage −VC 1 .
タイミングｔ７において、第５のスイッチ素子Ｑ５がオフになり、続いて、第６のスイッチ素子Ｑ６がオンになる。これにより、電圧ＶｄｓＱ６は、０Ｖになる。このとき、電圧ＶｄｓＱ２は、０Ｖである。従って、電圧ＶＴ１は、０Ｖになる。 At timing t 7, the switch element Q 5 of the fifth is turned off, followed by the switch element Q 6 of the sixth is turned on. As a result, the voltage VdsQ 6 becomes 0V. At this time, the voltage Vdsq 2 is 0V. Therefore, the voltage VT 1 becomes 0V.
タイミングｔ１からタイミングｔ３までの間において、一次巻線Ｔ１に一定の電圧ＶＴ１が印加される。このとき、一次巻線Ｔ１には、一定の負荷電流と、時間に正比例してランプ状に増加する励磁電流と、の和である、電流ＩＴ１が流れる。即ち、タイミングｔ１からタイミングｔ３までにおいて、電流ＩＴ１の波形は、図４（ｊ）に示すような台形形状である。 During a period from the timing t 1 to timing t 3, constant voltage VT 1 is applied to the primary winding T 1. In this case, the primary winding T 1 includes a constant load current, an exciting current which increases in a ramp form in direct proportion to the time, the sum of the current IT 1 flows. That is, from timing t 1 to timing t 3 , the waveform of the current IT 1 has a trapezoidal shape as shown in FIG.
タイミングｔ３からタイミングｔ５までの間において、一次巻線Ｔ１の電圧は、０Ｖである。従って、タイミングｔ３からタイミングｔ５までにおいて、電流ＩＴ１は、図４（ｊ）に示すように０Ａである。 During a period from the timing t 3 to time t 5, the voltage of the primary winding T 1 is 0V. Accordingly, in the timing t 3 to time t 5, the current IT 1 is 0A as shown in FIG. 4 (j).
タイミングｔ５からタイミングｔ７までの間において、一次巻線Ｔ１に一定の電圧−ＶＴ１が印加される。このとき、一次巻線Ｔ１には、マイナス方向に一定の負荷電流と、時間に正比例してランプ状に減少する、マイナス方向の励磁電流と、の和である、マイナス方向の電流ＩＴ１が流れる。即ち、タイミングｔ５からタイミングｔ７までにおいて、電流ＩＴ１の波形は、図４（ｊ）に示すような台形形状である。 During a period from the timing t 5 to time t 7, a constant voltage -VT 1 is applied to the primary winding T 1. At this time, the primary winding T 1 has a negative current IT 1 that is the sum of a constant load current in the negative direction and a negative excitation current that decreases in a ramp shape in direct proportion to time. Flowing. That is, in the timing t 5 to time t 7, the waveform of the current IT 1, a trapezoidal shape as shown in FIG. 4 (j).
タイミングｔ７からタイミングｔ９までの間において、一次巻線Ｔ１の電圧は、０Ｖである。従って、タイミングｔ７からタイミングｔ９までにおいて、電流ＩＴ１は、図４（ｊ）に示すように０Ａである。 During a period from the timing t 7 to the time t 9, the voltage of the primary winding T 1 is 0V. Accordingly, in the timing t 7 to the time t 9, the current IT 1 is 0A as shown in FIG. 4 (j).
電流ＩＬ１及びＩＬ２の波形は、図４（ｈ）及び（ｉ）に示すような三角波形状である。先に説明したように、スイッチング周波数ｆは、力率改善部５０が電流臨界モードで動作する周波数である。従って、電流ＩＬ１及びＩＬ２の最低値は、０Ａである。
The waveforms of the currents IL 1 and IL 2 have a triangular wave shape as shown in FIGS. 4 (h) and (i). As described above, the switching frequency f is a frequency at which the power
電流ＩＬ１は、第２のスイッチ素子Ｑ２がオフになり、第１のスイッチ素子Ｑ１がオンになるタイミングｔ１及びｔ９において、ピーク値になる。また、電流ＩＬ１は、第１のスイッチ素子Ｑ１がオフになり、第２のスイッチ素子Ｑ２がオンになるタイミングｔ５において、最低値０Ａになる。 Current IL 1, the second switching element Q 2 is turned off, the first switching element Q 1 is at timing t 1 and t 9 to turn on, a peak value. The current IL 1, the first switching element Q 1 is turned off, the second switching element Q 2 is at the timing t 5 to turn on, the lowest value 0A.
電流ＩＬ２は、第６のスイッチ素子Ｑ６がオフになり、第５のスイッチ素子Ｑ５がオンになるタイミングｔ３において、ピーク値になる。また、電流ＩＬ２は、第５のスイッチ素子Ｑ５がオフになり、第６のスイッチ素子Ｑ６がオンになるタイミングｔ７において、最低値０Ａになる。 Current IL 2, the switch element Q 6 of the sixth is turned off, the switch element Q 5 of the fifth at time t 3 when turned on, a peak value. The current IL 2, the switch element Q 5 of the fifth is turned off, the switch element Q 6 of the sixth at the timing t 7 which is turned, the lowest value 0A.
次に、図４（ｋ）から図４（ｎ）までに示す波形について、説明する。 Next, the waveforms shown in FIGS. 4 (k) to 4 (n) will be described.
図４（ｋ）は、第２のスイッチ素子Ｑ２の電流（駆動電流）ＩＱ２の波形である。図４（ｌ）は、第１のスイッチ素子Ｑ１の電流（整流電流）ＩＱ１の波形である。図４（ｍ）は、第６のスイッチ素子Ｑ６の電流（駆動電流）ＩＱ６の波形である。図４（ｎ）は、第５のスイッチ素子Ｑ５の電流（整流電流）ＩＱ５の波形である。 Figure 4 (k) is a second switching element Q 2 of current (driving current) of the IQ 2 waveforms. FIG. 4L shows the waveform of the current (rectified current) IQ 1 of the first switch element Q 1 . Figure 4 (m) is the waveform of the sixth current of the switch element Q 6 (driving current) IQ 6. Figure 4 (n) is the fifth switch element Q 5 of the current (rectified current) IQ 5 waveform.
第１のスイッチ素子Ｑ１がオフ且つ第２のスイッチ素子Ｑ２がオンの場合に、第１のノードＮ１に流入及び流出する電流に着目すると、ＩＬ１−ＩＱ２−ＩＴ１＝０である。即ち、ＩＱ２＝ＩＬ１−ＩＴ１である。
When the first switching element Q 1 is off and the second switching element Q 2 is turned on, when attention is focused on a current flowing into and out to the first node N 1, in IL 1 -
タイミングｔ１からタイミングｔ５までの間において、第１のスイッチ素子Ｑ１がオン且つ第２のスイッチ素子Ｑ２がオフである。従って、タイミングｔ１からタイミングｔ５までの間において、電流ＩＱ２は、図４（ｋ）に示すように、０Ａである。 During a period from the timing t 1 to timing t 5, the first switching element Q 1 is turned on and the second switching element Q 2 is turned off. Accordingly, during a period from the timing t 1 to timing t 5, the current IQ 2, as shown in FIG. 4 (k), it is 0A.
タイミングｔ５からタイミングｔ９までの間において、第１のスイッチ素子Ｑ１がオフ且つ第２のスイッチ素子Ｑ２がオンである。従って、タイミングｔ５からタイミングｔ９までの間において、電流ＩＱ２は、図４（ｋ）に示すように、ＩＬ１−ＩＴ１である。 During a period from the timing t 5 to time t 9, the first switching element Q 1 is off and the second switching element Q 2 is ON. Accordingly, during a period from the timing t 5 to time t 9, the current IQ 2, as shown in FIG. 4 (k), a IL 1 -IT 1.
第１のスイッチ素子Ｑ１がオン且つ第２のスイッチ素子Ｑ２がオフの場合に、第１のノードＮ１に流入及び流出する電流に着目すると、ＩＬ１＋ＩＱ１−ＩＴ１＝０である。即ち、ＩＱ１＝ＩＴ１−ＩＬ１である。 When the first switch element Q 1 is on and the second switch element Q 2 is off, when attention is paid to the current flowing into and out of the first node N 1 , IL 1 + IQ 1 −IT 1 = 0. . That is, IQ 1 = IT 1 −IL 1 .
タイミングｔ１からタイミングｔ５までの間において、第１のスイッチ素子Ｑ１がオン且つ第２のスイッチ素子Ｑ２がオフである。従って、タイミングｔ１からタイミングｔ５までの間において、電流ＩＱ１は、図４（ｌ）に示すように、ＩＴ１−ＩＬ１である。 During a period from the timing t 1 to timing t 5, the first switching element Q 1 is turned on and the second switching element Q 2 is turned off. Accordingly, during a period from the timing t 1 to timing t 5, the current IQ 1, as shown in FIG. 4 (l), an IT 1 -IL 1.
タイミングｔ５からタイミングｔ９までの間において、第１のスイッチ素子Ｑ１がオフ且つ第２のスイッチ素子Ｑ２がオンである。従って、タイミングｔ５からタイミングｔ９までの間において、電流ＩＱ１は、図４（ｌ）に示すように、０Ａである。 During a period from the timing t 5 to time t 9, the first switching element Q 1 is off and the second switching element Q 2 is ON. Accordingly, during a period from the timing t 5 to time t 9, the current IQ 1, as shown in FIG. 4 (l), it is 0A.
第５のスイッチ素子Ｑ５がオフ且つ第６のスイッチ素子Ｑ６がオンの場合に、第２のノードＮ２に流入及び流出する電流に着目すると、ＩＬ２＋ＩＴ１−ＩＱ６＝０である。即ち、ＩＱ６＝ＩＬ２＋ＩＴ１である。 When the switch element Q 5 of the fifth off and the switch element Q 6 of the sixth is on, when attention is focused on a current flowing into and flowing out to the second node N 2, is the IL 2 + IT 1 -IQ 6 = 0 . That is, IQ 6 = IL 2 + IT 1 .
タイミングｔ１からタイミングｔ３までの間において、第５のスイッチ素子Ｑ５がオフ且つ第６のスイッチ素子Ｑ６がオンである。従って、タイミングｔ１からタイミングｔ３までの間において、電流ＩＱ６は、図４（ｍ）に示すように、ＩＬ２＋ＩＴ１である。 During a period from the timing t 1 to timing t 3, the switch element Q 5 of the fifth off and the switch element Q 6 of the sixth is on. Therefore, the current IQ 6 is IL 2 + IT 1 between the timing t 1 and the timing t 3 as shown in FIG.
タイミングｔ３からタイミングｔ７までの間において、第５のスイッチ素子Ｑ５がオン且つ第６のスイッチ素子Ｑ６がオフである。従って、タイミングｔ３からタイミングｔ７までの間において、電流ＩＱ６は、図４（ｍ）に示すように、０Ａである。 During a period from the timing t 3 to time t 7, the switch element Q 6 of the switch element Q 5 of the fifth on-and sixth is off. Accordingly, during a period from the timing t 3 to time t 7, the current IQ 6, as shown in FIG. 4 (m), it is 0A.
タイミングｔ７からタイミングｔ９までの間において、第５のスイッチ素子Ｑ５がオフ且つ第６のスイッチ素子Ｑ６がオンである。従って、タイミングｔ７からタイミングｔ９までの間において、電流ＩＱ６は、ＩＬ２＋ＩＴ１である。ここで、タイミングｔ７からタイミングｔ９までの間において、ＩＴ１＝０である。従って、タイミングｔ７からタイミングｔ９までの間において、電流ＩＱ６は、図４（ｍ）に示すように、ＩＬ２である。 During a period from the timing t 7 to the time t 9, the switch element Q 5 of the fifth off and the switch element Q 6 of the sixth is on. Accordingly, the current IQ 6 is IL 2 + IT 1 from the timing t 7 to the timing t 9 . Here, IT 1 = 0 between timing t 7 and timing t 9 . Accordingly, during a period from the timing t 7 to the time t 9, the current IQ 6, as shown in FIG. 4 (m), a IL 2.
第５のスイッチ素子Ｑ５がオン且つ第６のスイッチ素子Ｑ６がオフの場合に、第２のノードＮ２に流入及び流出する電流に着目すると、ＩＬ２＋ＩＱ５＋ＩＴ１＝０である。即ち、ＩＱ５＝−ＩＴ１−ＩＬ２である。 Switching element Q 5 of the fifth on-and switching element Q 6 of the sixth in the case of off, paying attention to the current flowing into and flowing out to the second node N 2, a IL 2 + IQ 5 + IT 1 = 0. That is, IQ 5 = −IT 1 −IL 2 .
タイミングｔ１からタイミングｔ３までの間において、第５のスイッチ素子Ｑ５がオフ且つ第６のスイッチ素子Ｑ６がオンである。従って、タイミングｔ１からタイミングｔ３までの間において、電流ＩＱ５は、図４（ｎ）に示すように、０Ａである。 During a period from the timing t 1 to timing t 3, the switch element Q 5 of the fifth off and the switch element Q 6 of the sixth is on. Accordingly, during a period from the timing t 1 to timing t 3, the current IQ 5, as shown in FIG. 4 (n), it is 0A.
タイミングｔ３からタイミングｔ７までの間において、第５のスイッチ素子Ｑ５がオン且つ第６のスイッチ素子Ｑ６がオフである。従って、タイミングｔ３からタイミングｔ７までの間において、電流ＩＱ６は、図４（ｍ）に示すように、−ＩＴ１−ＩＬ２である。ここで、タイミングｔ３からタイミングｔ５までの間において、ＩＴ１＝０である。従って、タイミングｔ３からタイミングｔ５までの間において、電流ＩＱ５は、−ＩＬ２である。 During a period from the timing t 3 to time t 7, the switch element Q 6 of the switch element Q 5 of the fifth on-and sixth is off. Accordingly, during a period from the timing t 3 to time t 7, the current IQ 6, as shown in FIG. 4 (m), a -IT 1 -IL 2. Here, IT 1 = 0 between timing t 3 and timing t 5 . Accordingly, the current IQ 5 is −IL 2 between the timing t 3 and the timing t 5 .
タイミングｔ７からタイミングｔ９までの間において、第５のスイッチ素子Ｑ５がオフ且つ第６のスイッチ素子Ｑ６がオンである。従って、タイミングｔ７からタイミングｔ９までの間において、電流ＩＱ５は、図４（ｍ）に示すように、０Ａである。 During a period from the timing t 7 to the time t 9, the switch element Q 5 of the fifth off and the switch element Q 6 of the sixth is on. Accordingly, during a period from the timing t 7 to the time t 9, the current IQ 5, as shown in FIG. 4 (m), it is 0A.
再び図１を参照すると、第１のアーム回路２１及び第２のアーム回路２３の各々は、昇圧チョッパ回路と同様の回路構成を有する。従って、電圧ＶＣ１は、第１のアーム回路２１及び第２のアーム回路２３の各々が入力電圧Ｖｉｎを昇圧することによって、生成される。
Referring to FIG. 1 again, each of the
ここで、位相差時間ｔｄｉｆｆは、力率改善部５０の力率には影響するが、電圧ＶＣ１には影響しない。即ち、電圧ＶＣ１は、スイッチング周波数ｆ及びオン時間ｔｏｎに依存し、位相差時間ｔｄｉｆｆに依存しない。従って、制御部７０は、スイッチング周波数ｆ及びオン時間ｔｏｎを制御することにより、電圧ＶＣ１を制御できる。
Here, the phase difference time t diff is to affect the power factor of the power
そこで、スイッチング周波数計算部７１が、入力電圧Ｖｉｎ及び電圧ＶＣ１に基づいて、スイッチング周波数ｆを計算する。また、オン時間計算部７２が、入力電圧Ｖｉｎ及び電圧ＶＣ１に基づいて、オン時間ｔｏｎを計算する。そして、駆動部７４が、スイッチング周波数計算部７１によって計算されたスイッチング周波数ｆ及びオン時間計算部７２によって計算されたオン時間ｔｏｎに基づいて、第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６を制御する。これにより、電源回路１は、電圧ＶＣ１を第１の目標電圧に制御できる。
Therefore, the
また、図１及び図４（ｇ）を参照すると、電圧ＶＣ１が一定に制御されるので、出力電圧Ｖｏｕｔは、電圧ＶＴ１のオン幅、即ち位相差時間ｔｄｉｆｆに依存し、スイッチング周波数ｆ及びオン時間ｔｏｎに依存しない。従って、制御部７０は、位相差時間ｔｄｉｆｆを制御することにより、出力電圧Ｖｏｕｔを制御できる。
1 and 4G, since the voltage VC 1 is controlled to be constant, the output voltage V out depends on the ON width of the voltage VT 1 , that is, the phase difference time t diff , and the switching frequency. It does not depend on f and on-time t on . Therefore, the
そこで、位相差計算部７３が、電圧ＶＣ１及び出力電圧Ｖｏｕｔに基づいて、位相差時間ｔｄｉｆｆを計算する。そして、駆動部７４が、位相差計算部７３によって計算された位相差時間ｔｄｉｆｆに基づいて、第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６を制御する。これにより、電源回路１は、出力電圧Ｖｏｕｔを第２の目標電圧に制御できる。
Therefore, the
上記の通り、電圧ＶＣ１は、スイッチング周波数ｆ及びオン時間ｔｏｎに依存し、出力電圧Ｖｏｕｔは、位相差時間ｔｄｉｆｆに依存する。従って、制御部７０は、スイッチング周波数ｆ及びオン時間ｔｏｎと、位相差時間ｔｄｉｆｆと、を別個独立に制御することにより、電圧ＶＣ１と、出力電圧Ｖｏｕｔと、を別個独立に制御可能である。
As described above, the voltage VC 1 depends on the switching frequency f and the on time t on , and the output voltage V out depends on the phase difference time t diff . Therefore, the
また、第１のスイッチ素子Ｑ１及び第６のスイッチ素子Ｑ６がオンの場合、第１のスイッチ素子Ｑ１に流れる電流ＩＱ１、即ち、平滑コンデンサＣ１に流れる電流は、第１のインダクタＬ１に流れる電流ＩＬ１とトランスＴの一次巻線Ｔ１に流れる電流ＩＴ１との差になる。従って、電源回路１は、単相ブリッジレスインターリーブＰＦＣ回路と、位相シフトフォワードコンバータと、を別体にして接続した場合と比較して、第１のスイッチ素子Ｑ１に流れる電流ＩＱ１、即ち、平滑コンデンサＣ１に流れる電流を抑制できる。これにより、電源回路１は、平滑コンデンサＣ１の電流リップルを抑制できる。また、電源回路１は、第１のスイッチ素子Ｑ１に流れる電流ＩＱ１を抑制できるので、第１のスイッチ素子Ｑ１の導通損を抑制できる。
When the first switch element Q 1 and the sixth switch element Q 6 are on, the current IQ 1 flowing through the first switch element Q 1, that is, the current flowing through the smoothing capacitor C 1 is the first inductor. It becomes the difference between the current IT 1 through the primary winding T 1 of the current IL 1 and transformer T flows in the L 1. Therefore, the
また、第２のスイッチ素子Ｑ２及び第５のスイッチ素子Ｑ５がオンの場合、第５のスイッチ素子Ｑ５に流れる電流ＩＱ５、即ち、平滑コンデンサＣ１に流れる電流は、第２のインダクタＬ２に流れる電流ＩＬ２とトランスＴの一次巻線Ｔ１に流れる電流ＩＴ１との差になる。従って、電源回路１は、単相ブリッジレスインターリーブＰＦＣ回路と、位相シフトフォワードコンバータと、を別体にして接続した場合と比較して、第５のスイッチ素子Ｑ５に流れる電流ＩＱ５、即ち、平滑コンデンサＣ１に流れる電流を抑制できる。これにより、電源回路１は、平滑コンデンサＣ１の電流リップルを抑制できる。また、電源回路１は、第５のスイッチ素子Ｑ５に流れる電流ＩＱ５を抑制できるので、第５のスイッチ素子Ｑ５の導通損を抑制できる。
Further, when the second switching element Q 2 and the fifth switch element Q 5 is turned on, the current IQ 5 flowing through the switching element Q 5 of the fifth, i.e., the current flowing through the smoothing capacitor C 1, the second inductor This is the difference between the current IL 2 flowing through L 2 and the current IT 1 flowing through the primary winding T 1 of the transformer T. Therefore, the
また、制御部７０は、第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６のスイッチング周波数ｆを可変することで、第１のインダクタＬ１及び第２のインダクタＬ２を電流臨界モードに制御できる。これにより、電源回路１は、第１のインダクタＬ１及び第２のインダクタＬ２に流れる電流、即ち、入力電流Ｉｉｎを抑制できるので、低消費電力化、低発熱、長部品寿命化を図ることができる。
In addition, the
また、力率改善部５０及びコンバータ部６０は、第１のスイッチ素子Ｑ１、第２のスイッチ素子Ｑ２、第５のスイッチ素子Ｑ５、第６のスイッチ素子Ｑ６、及び、平滑コンデンサＣ１を共用する。従って、電源回路１は、単相ブリッジレスインターリーブＰＦＣ回路と、位相シフトフォワードコンバータと、を別体にして接続した場合と比較して、第１のスイッチ素子Ｑ１、第２のスイッチ素子Ｑ２、第５のスイッチ素子Ｑ５、第６のスイッチ素子Ｑ６、及び、平滑コンデンサＣ１の分だけ、部品点数を抑制できる。
The power
（第１の実施の形態の変形例）
トランスＴの一次巻線Ｔ１には、第１のアーム回路２１と第２のアーム回路２３との間の位相差時間ｔｄｉｆｆだけ、電圧ＶＣ１が印加される。位相差時間ｔｄｉｆｆが取り得る範囲は、０からオン時間ｔｏｎまでの範囲である。従って、出力電圧Ｖｏｕｔを第２の目標電圧にするために必要な、トランスＴの一次巻線Ｔ１への電圧印加時間が上記範囲より大きい場合は、出力電圧Ｖｏｕｔが第２の目標電圧より低い電圧になってしまう。
(Modification of the first embodiment)
The voltage VC 1 is applied to the primary winding T 1 of the transformer T for the phase difference time t diff between the
ところで、出力電圧Ｖｏｕｔは、次の式（１）で表される。 By the way, the output voltage Vout is expressed by the following equation (1).
式（１）において、ｎ１は、トランスＴの一次巻線Ｔ１の巻数、ｎ２は、トランスＴの二次巻線Ｔ２の巻数、ｔｐは、１スイッチング周期である。 In the formula (1), n 1 is the primary winding T 1 of the turns of the transformer T, n 2, the secondary winding T 2 of the turns of the transformer T, t p is the one switching cycle.
従って、位相差時間ｔｄｉｆｆの最大値がオン時間ｔｏｎで制限される場合には、トランスＴの巻数比ｎ２／ｎ１を大きくすると良い。これにより、電源回路１は、目標の出力電圧Ｖｏｕｔを出力することができる。
Therefore, when the maximum value of the phase difference time t diff is limited by the on-time t on , the turn ratio n 2 / n 1 of the transformer T may be increased. Thereby, the
（第２の実施の形態）
図５は、第２の実施の形態の電源回路の回路構成を示す図である。なお、第１の実施の形態と同じ構成要素には、同じ参照符号を付して、説明を省略する。
(Second Embodiment)
FIG. 5 is a diagram illustrating a circuit configuration of a power supply circuit according to the second embodiment. The same constituent elements as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
電源回路１Ａは、第１の実施の形態の制御部７０に代えて、制御部７０Ａを含む。制御部７０Ａは、第１の実施の形態のスイッチング周波数計算部７１に変えて、スイッチング周波数記憶部７５を含む。
The
スイッチング周波数記憶部７５は、スイッチング周波数ｆを記憶する。スイッチング周波数ｆは、有線通信又は無線通信経由で書き換え可能であっても良い。スイッチング周波数ｆは、第１の実施の形態のスイッチング周波数計算部７１で計算される最大周波数よりも高い周波数に設定される。
The switching
第１の実施の形態の力率改善部５０は、電流臨界モードで動作する。一方、第２の実施の形態では、スイッチング周波数記憶部７５に記憶されるスイッチング周波数ｆが、第１の実施の形態のスイッチング周波数計算部７１で計算される最大周波数よりも高い周波数に設定される。従って、第２の実施の形態の力率改善部５０は、電流ＩＬ１及びＩＬ２が途切れずに連続する電流連続モードで動作する。
The power
上記の通り、制御部７０Ａは、スイッチング周波数ｆを固定することで、力率改善部５０を電流連続モードに制御できる。これにより、電源回路１Ａは、スイッチング周波数計算処理の分だけ、制御負荷を抑制できる。
As described above, the
（第３の実施の形態）
図６は、第３の実施の形態の電源回路の回路構成を示す図である。なお、第１の実施の形態と同じ構成要素には、同じ参照符号を付して、説明を省略する。
(Third embodiment)
FIG. 6 is a diagram illustrating a circuit configuration of the power supply circuit according to the third embodiment. The same constituent elements as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
電源回路１Ｂは、第１の実施の形態の制御部７０に代えて、制御部７０Ｂを含む。制御部７０Ｂは、第１の実施の形態のオン時間計算部７２に変えて、オン時間計算部７２Ｂを含む。
The
第１の実施の形態の変形例において説明した通り、トランスＴの一次巻線Ｔ１には、第１のアーム回路２１と第２のアーム回路２３との間の位相差時間ｔｄｉｆｆだけ、電圧ＶＣ１が印加される。位相差時間ｔｄｉｆｆが取り得る範囲は、０からオン時間ｔｏｎまでの範囲である。従って、出力電圧Ｖｏｕｔを第２の目標電圧にするために必要な、トランスＴの一次巻線Ｔ１への電圧印加時間が上記範囲より大きい場合は、出力電圧Ｖｏｕｔが第２の目標電圧より低い電圧になってしまう。
As described in the modification of the first embodiment, the primary winding T 1 of the transformer T has a voltage corresponding to the phase difference time t diff between the
そこで、制御部７０Ｂは、出力電圧Ｖｏｕｔを第２の目標電圧にするための位相差時間ｔｄｉｆｆが上記範囲より大きい場合は、オン時間ｔｏｎを大きく制御する。
Therefore, when the phase difference time t diff for setting the output voltage V out to the second target voltage is larger than the above range, the
具体的には、オン時間計算部７２Ｂは、位相差計算部７３によって計算された位相差時間ｔｄｉｆｆが、入力電圧Ｖｉｎ及び電圧ＶＣ１に基づいて計算されたオン時間ｔｏｎより大きい場合には、オン時間ｔｏｎを、入力電圧Ｖｉｎ及び電圧ＶＣ１に基づいて計算された値よりも、大きい値にする。即ち、制御部７０Ｂは、オン時間ｔｏｎを入力電圧Ｖｉｎ及び電圧ＶＣ１に基づいて計算された値よりも大きい値にすることにより、電圧ＶＣ１を第１の目標電圧よりも高い電圧に制御する。第１の目標電圧よりも高い電圧は、４１０Ｖが例示されるが、これに限定されない。
Specifically, the ON
オン時間ｔｏｎが入力電圧Ｖｉｎ及び電圧ＶＣ１に基づいて計算された値よりも大きい値になるので、位相差時間ｔｄｉｆｆが取り得る範囲が広くなる。 Since the on-time t on is a value greater than the calculated value based on the input voltage V in and the voltage VC 1, the possible range of phase difference time t diff becomes wider.
また、式（１）に示したように、出力電圧Ｖｏｕｔは、電圧ＶＣ１に正比例する。従って、電圧ＶＣ１が第１の目標電圧よりも高い電圧に制御されれば、位相差時間ｔｄｉｆｆが抑制されたとしても、出力電圧Ｖｏｕｔが高くなる。 Further, as shown in Equation (1), the output voltage V out is directly proportional to the voltage VC 1. Therefore, if the voltage VC 1 is controlled to a voltage higher than the first target voltage, even if the phase difference time t diff is inhibited, the output voltage V out increases.
これにより、電源回路１Ｂは、第２の目標電圧の出力電圧Ｖｏｕｔを出力することができる。
Thereby, the
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。 Although several embodiments of the present invention have been described, these embodiments are presented as examples and are not intended to limit the scope of the invention. These embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. These embodiments and modifications thereof are included in the invention described in the claims and equivalents thereof as well as included in the scope and gist of the invention.
１、１Ａ、１Ｂ 電源回路
２ 電源
３ ノイズフィルタ
４ 負荷
１１ 第１の入力端子
１２ 第２の入力端子
１３ 第１の電圧検出器
１４ 第１のライン
１５ 第２のライン
１６ 第２の電圧検出器
１７ 第１の出力端子
１８ 第２の出力端子
１９ 第３の電圧検出器
２１ 第１のアーム回路
２２ 極性切り替えアーム回路
２３ 第２のアーム回路
４０ 整流回路
５０ 力率改善部
６０ コンバータ部
７０、７０Ａ、７０Ｂ 制御部
７１ スイッチング周波数計算部
７２、７２Ｂ オン時間計算部
７３ 位相差計算部
７４ 駆動部
７５ スイッチング周波数記憶部
Ｌ１ 第１のインダクタ
Ｌ２ 第２のインダクタ
Ｑ１ 第１のスイッチ素子
Ｑ２ 第２のスイッチ素子
Ｑ３ 第３のスイッチ素子
Ｑ４ 第４のスイッチ素子
Ｑ５ 第５のスイッチ素子
Ｑ６ 第６のスイッチ素子
Ｃ１ 平滑コンデンサ
Ｎ１ 第１のノード
Ｎ２ 第２のノード
Ｔ トランス
DESCRIPTION OF
Claims (5)
第１のライン及び前記第１のラインよりも低電位の第２のラインと、
前記第１のラインと前記第２のラインとの間に接続された平滑コンデンサと、
前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１のラインとの間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２のラインとの間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、
前記第２の入力端子と前記第１のラインとの間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２のラインとの間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、
前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１のラインとの間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２のラインとの間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、
一次巻線が前記第１のノードと前記第２のノードとの間に接続されたトランスと、
直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、
前記トランスの二次巻線と、前記第１の出力端子及び前記第２の出力端子と、の間に接続された整流回路と、
前記交流電圧の極性に応じて、前記第１のスイッチ素子から第６のスイッチ素子までのスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記第１、第２、第５及び第６のスイッチ素子のスイッチング周波数及びオン時間を制御することにより、前記平滑コンデンサの電圧を第１の目標電圧に制御し、
前記第１のアーム回路と前記第２のアーム回路との間の位相差時間を制御することにより、前記直流電圧を第２の目標電圧に制御する、
ことを特徴とする電源回路。 A pair of first and second input terminals to which an alternating voltage is input;
A first line and a second line having a lower potential than the first line;
A smoothing capacitor connected between the first line and the second line;
A first inductor connected between the first input terminal and a first node; a first switch element connected between the first node and the first line; and One or more first arm circuits having at least a second switch element connected between a first node and the second line;
A third switch element connected between the second input terminal and the first line; and a fourth switch connected between the second input terminal and the second line. A polarity switching arm having at least an element;
A second inductor connected between the first input terminal and a second node; a fifth switch element connected between the second node and the first line; and One or more second arm circuits having at least a sixth switch element connected between a second node and the second line;
A transformer having a primary winding connected between the first node and the second node;
A pair of first and second output terminals that output a DC voltage;
A rectifier circuit connected between the secondary winding of the transformer and the first output terminal and the second output terminal;
A control unit that controls a switching operation from the first switch element to the sixth switch element according to the polarity of the AC voltage;
With
The controller is
By controlling the switching frequency and on-time of the first, second, fifth and sixth switch elements, the voltage of the smoothing capacitor is controlled to the first target voltage,
Controlling the DC voltage to a second target voltage by controlling a phase difference time between the first arm circuit and the second arm circuit;
A power supply circuit characterized by that.
前記スイッチング周波数を固定して、前記第１のインダクタ及び前記第２のインダクタの電流が常時流れる電流連続モードに制御する、
ことを特徴とする請求項１に記載の電源回路。 The controller is
The switching frequency is fixed, and the first inductor and the second inductor are controlled in a continuous current mode in which the current flows constantly.
The power supply circuit according to claim 1.
前記スイッチング周波数を可変して、前記第１のインダクタ及び前記第２のインダクタの電流が、常時流れる電流連続モードと断続する電流断続モードとの臨界である、電流臨界モードに制御する、
ことを特徴とする請求項１に記載の電源回路。 The controller is
The switching frequency is varied, and the current of the first inductor and the second inductor is controlled to a current critical mode, which is critical between a continuous current mode and a intermittent current mode.
The power supply circuit according to claim 1.
前記直流電圧を前記第２の目標電圧にするために必要な前記位相差時間が、前記オン時間より大きい場合には、前記オン時間を大きく制御することにより、前記平滑コンデンサの電圧を前記第１の目標電圧よりも高い電圧に制御する、
ことを特徴とする請求項１から３のいずれか１項に記載の電源回路。 The controller is
When the phase difference time required for making the DC voltage the second target voltage is larger than the on-time, the voltage of the smoothing capacitor is controlled by largely controlling the on-time. Control to a voltage higher than the target voltage of
The power supply circuit according to any one of claims 1 to 3, wherein the power supply circuit is provided.
前記制御部により、前記第１、第２、第５及び第６のスイッチ素子のスイッチング周波数及びオン時間を制御することにより、前記平滑コンデンサの電圧を第１の目標電圧に制御し、
前記制御部により、前記第１のアーム回路と前記第２のアーム回路との間の位相差時間を制御することにより、前記直流電圧を第２の目標電圧に制御する、
ことを特徴とする、電源回路の制御方法。 A pair of first and second input terminals to which an AC voltage is input, a first line, a second line having a lower potential than the first line, the first line, and the first line A smoothing capacitor connected between two lines, a first inductor connected between the first input terminal and a first node, and the first node and the first line. One or more first arm circuits having at least a first switch element connected between, and at least a second switch element connected between the first node and the second line; A third switch element connected between a second input terminal and the first line; and a fourth switch element connected between the second input terminal and the second line. A polarity switching arm having at least the first input terminal A second inductor connected between the second node, a fifth switch element connected between the second node and the first line, and the second node and the second node. One or more second arm circuits having at least a sixth switch element connected between the two lines and a primary winding connected between the first node and the second node. Between the transformer, a pair of first output terminal and second output terminal for outputting DC voltage, the secondary winding of the transformer, and the first output terminal and the second output terminal A control method of a power supply circuit comprising: a connected rectifier circuit; and a control unit that controls a switching operation from the first switch element to the sixth switch element according to the polarity of the AC voltage,
By controlling the switching frequency and on-time of the first, second, fifth and sixth switch elements by the controller, the voltage of the smoothing capacitor is controlled to the first target voltage,
The controller controls the DC voltage to a second target voltage by controlling a phase difference time between the first arm circuit and the second arm circuit.
A method for controlling a power supply circuit.
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