JP6873855B2 - Power factor improvement circuit and control method of power factor improvement circuit - Google Patents
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Description
本発明は、力率改善回路及び力率改善回路の制御方法に関する。 The present invention relates to a power factor improving circuit and a method for controlling the power factor improving circuit.
従来、インターリーブ方式の力率改善(Power Factor Correction)回路がある(例えば、特許文献1参照)。この従来の力率改善回路は、マスターアーム回路(第1のアーム回路と称されても良い)と、スレーブアーム回路(第2のアーム回路と称されても良い)と、極性切換アーム回路と、を備える。この従来の力率改善回路では、2つのインダクタの電流の位相がずれているので、一方のインダクタの電流が、他方のインダクタの電流を打ち消す方向に流れる。従って、入力コンデンサ及び出力コンデンサのリップル電流を低減できる。しかし、この従来の力率改善回路では、ZVS(Zero Volt Switching)動作が困難である。 Conventionally, there is an interleaved power factor correction circuit (see, for example, Patent Document 1). This conventional power factor improving circuit includes a master arm circuit (which may be referred to as a first arm circuit), a slave arm circuit (which may be referred to as a second arm circuit), and a polarity switching arm circuit. , Equipped with. In this conventional power factor improving circuit, since the currents of the two inductors are out of phase, the current of one inductor flows in the direction of canceling the current of the other inductor. Therefore, the ripple current of the input capacitor and the output capacitor can be reduced. However, in this conventional power factor improving circuit, ZVS (Zero Volt Switching) operation is difficult.
本発明は、ZVS動作が可能な力率改善回路及び力率改善回路の制御方法を提供することを目的とする。 An object of the present invention is to provide a power factor improving circuit capable of ZVS operation and a method for controlling the power factor improving circuit.
本発明の一態様の力率改善回路は、
交流電圧が入力される一対の第1の入力端子及び第2の入力端子と、
直流電圧を出力する一対の第1の出力端子及び第2の出力端子と、
前記第1の出力端子と前記第2の出力端子との間に接続された出力コンデンサと、
前記第1の入力端子と第1のノードとの間に接続された第1のインダクタ、前記第1のノードと前記第1の出力端子との間に接続された第1のスイッチ素子、及び、前記第1のノードと前記第2の出力端子との間に接続された第2のスイッチ素子を少なくとも有する1以上の第1のアーム回路と、
前記第2の入力端子と前記第1の出力端子との間に接続された第3のスイッチ素子、及び、前記第2の入力端子と前記第2の出力端子との間に接続された第4のスイッチ素子を少なくとも有する極性切り替えアームと、
前記第1の入力端子と第2のノードとの間に接続された第2のインダクタ、前記第2のノードと前記第1の出力端子との間に接続された第5のスイッチ素子、及び、前記第2のノードと前記第2の出力端子との間に接続された第6のスイッチ素子を少なくとも有する1以上の第2のアーム回路と、
前記第1のノードと前記第2のノードとの間に接続された電流蓄積用インダクタと、
前記交流電圧の極性に応じて、前記第1のスイッチ素子から第6のスイッチ素子までのスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記第1の入力端子に入力される入力電圧と閾値とを比較し、前記入力電圧が前記閾値よりも大きい場合には、前記第1のアーム回路と前記第2のアーム回路との間に位相差を設ける位相差制御を行い、前記入力電圧が前記閾値以下の場合には、前記第1のアーム回路と前記第2のアーム回路との間に位相差を設けない非位相差制御を行う、
ことを特徴とする。
The power factor improving circuit of one aspect of the present invention is
A pair of first input terminals and second input terminals to which AC voltage is input,
A pair of first output terminals and second output terminals that output DC voltage,
An output capacitor connected between the first output terminal and the second output terminal,
A first inductor connected between the first input terminal and the first node, a first switch element connected between the first node and the first output terminal, and One or more first arm circuits having at least a second switch element connected between the first node and the second output terminal.
A third switch element connected between the second input terminal and the first output terminal, and a fourth connected between the second input terminal and the second output terminal. Polarity switching arm having at least the switch element of
A second inductor connected between the first input terminal and the second node, a fifth switch element connected between the second node and the first output terminal, and a fifth switch element. One or more second arm circuits having at least a sixth switch element connected between the second node and the second output terminal.
A current storage inductor connected between the first node and the second node,
A control unit that controls the switching operation from the first switch element to the sixth switch element according to the polarity of the AC voltage.
With
The control unit
The input voltage input to the first input terminal is compared with the threshold value, and when the input voltage is larger than the threshold value, a position is placed between the first arm circuit and the second arm circuit. Phase difference control for providing a phase difference is performed, and when the input voltage is equal to or lower than the threshold value, non-phase difference control is performed without providing a phase difference between the first arm circuit and the second arm circuit.
It is characterized by that.
前記力率改善回路において、
前記閾値は、前記第1の出力端子と前記第2の出力端子との間の出力電圧の2分の1である、
ことを特徴とする。
In the power factor improvement circuit
The threshold is one half of the output voltage between the first output terminal and the second output terminal.
It is characterized by that.
前記力率改善回路において、
前記制御部は、
前記位相差制御を行う場合には、前記位相差を予め定められた時間とする、
ことを特徴とする。
In the power factor improvement circuit
The control unit
When the phase difference control is performed, the phase difference is set to a predetermined time.
It is characterized by that.
前記力率改善回路において、
前記制御部は、
前記位相差制御を行う場合には、前記入力電圧が大きくなるほど、前記位相差を大きくする、
ことを特徴とする。
In the power factor improvement circuit
The control unit
When performing the phase difference control, the larger the input voltage is, the larger the phase difference is.
It is characterized by that.
前記力率改善回路において、
前記制御部は、
前記位相差制御を行う場合には、前記位相差を、前記入力電圧に正比例する時間とする、
ことを特徴とする。
In the power factor improvement circuit
The control unit
When the phase difference control is performed, the phase difference is set to a time directly proportional to the input voltage.
It is characterized by that.
前記力率改善回路において、
前記制御部は、
前記位相差制御を行う場合には、前記位相差を、
ことを特徴とする。
tdiffは位相差時間、Vinは入力電圧、Voutは出力電圧、Cは第1から第6までのスイッチ素子の寄生容量、LRは第1及び第2インダクタのインダクタンスである。
In the power factor improvement circuit
The control unit
When performing the phase difference control, the phase difference is
It is characterized by that.
t diff phase difference time, the V in the input voltage, V out is the output voltage, C is the parasitic capacitance, L R of the switch element from the first to the sixth is the inductance of the first and second inductors.
本発明の一態様の力率改善回路の制御方法は、
交流電圧が入力される一対の第1の入力端子及び第2の入力端子と、直流電圧を出力する一対の第1の出力端子及び第2の出力端子と、前記第1の出力端子と前記第2の出力端子との間に接続された出力コンデンサと、前記第1の入力端子と第1のノードとの間に接続された第1のインダクタ、前記第1のノードと前記第1の出力端子との間に接続された第1のスイッチ素子、及び、前記第1のノードと前記第2の出力端子との間に接続された第2のスイッチ素子を少なくとも有する1以上の第1のアーム回路と、前記第2の入力端子と前記第1の出力端子との間に接続された第3のスイッチ素子、及び、前記第2の入力端子と前記第2の出力端子との間に接続された第4のスイッチ素子を少なくとも有する極性切り替えアームと、前記第1の入力端子と第2のノードとの間に接続された第2のインダクタ、前記第2のノードと前記第1の出力端子との間に接続された第5のスイッチ素子、及び、前記第2のノードと前記第2の出力端子との間に接続された第6のスイッチ素子を少なくとも有する1以上の第2のアーム回路と、前記第1のノードと前記第2のノードとの間に接続された電流蓄積用インダクタと、前記交流電圧の極性に応じて、前記第1のスイッチ素子から第6のスイッチ素子までのスイッチング動作を制御する制御部と、を備える力率改善回路の制御方法であって、
前記制御部により、前記第1の入力端子に入力される入力電圧と閾値とを比較し、前記入力電圧が前記閾値よりも大きい場合には、前記第1のアーム回路と前記第2のアーム回路との間に位相差を設ける位相差制御を行い、前記入力電圧が前記閾値以下の場合には、前記第1のアーム回路と前記第2のアーム回路との間に位相差を設けない非位相差制御を行う、
ことを特徴とする。
The method for controlling the power factor improving circuit according to one aspect of the present invention is as follows.
A pair of first and second input terminals to which an AC voltage is input, a pair of first and second output terminals to output a DC voltage, the first output terminal, and the first output terminal. An output capacitor connected between the two output terminals, a first inductor connected between the first input terminal and the first node, the first node and the first output terminal. One or more first arm circuits having at least a first switch element connected to and a second switch element connected between the first node and the second output terminal. And a third switch element connected between the second input terminal and the first output terminal, and connected between the second input terminal and the second output terminal. A polarity switching arm having at least a fourth switch element, a second inductor connected between the first input terminal and the second node, the second node and the first output terminal. A fifth switch element connected between them, and one or more second arm circuits having at least a sixth switch element connected between the second node and the second output terminal. The current storage inductor connected between the first node and the second node, and the switching operation from the first switch element to the sixth switch element according to the polarity of the AC voltage. It is a control method of a force factor improving circuit including a control unit for controlling.
The control unit compares the input voltage input to the first input terminal with the threshold value, and when the input voltage is larger than the threshold value, the first arm circuit and the second arm circuit are used. When the input voltage is equal to or less than the threshold value, the phase difference is controlled so as to provide a phase difference between the first arm circuit and the second arm circuit. Perform phase difference control,
It is characterized by that.
本発明の一態様の力率改善回路及び力率改善回路の制御方法は、ZVS動作を可能にすることができるという効果を奏する。 The power factor improving circuit of one aspect of the present invention and the control method of the power factor improving circuit have an effect that ZVS operation can be enabled.
以下に、本発明の力率改善回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。 Hereinafter, embodiments of the power factor improving circuit of the present invention will be described in detail with reference to the drawings. The present invention is not limited to this embodiment.
(第1の実施の形態)
以下、第1の実施の形態について説明するが、第1の実施の形態の理解の容易のため、先に比較例について説明する。
[比較例]
図1は、比較例の力率改善回路の回路構成を示す図である。力率改善回路1は、インターリーブ方式により、力率を改善する。力率改善回路1は、交流(例えば、50Hz又は60Hz)の入力電圧Vinの供給を電源2から受けて、入力電圧Vinより高い直流の出力電圧Voutを負荷4に出力する、昇圧回路である。比較例では、入力電圧Vinの実効値が200Vであるとし、出力電圧Voutの目標電圧が400Vであるとする。つまり、力率改善回路1は、実効値200Vの入力電圧Vinの供給を受けて、400Vの出力電圧Voutを出力するものとする。
(First Embodiment)
Hereinafter, the first embodiment will be described, but for the sake of easy understanding of the first embodiment, a comparative example will be described first.
[Comparison example]
FIG. 1 is a diagram showing a circuit configuration of a power factor improving circuit of a comparative example. The power factor improving circuit 1 improves the power factor by an interleave method. Power factor correction circuit 1, AC (e.g., 50 Hz or 60Hz) supplied with the input voltage V in from the
力率改善回路1は、入力電圧Vinが供給される第1の入力端子11及び第2の入力端子12を含む。力率改善回路1は、入力電圧Vinを検出する第1の電圧検出器13を含む。第1の電圧検出器13は、第1の入力端子11と第2の入力端子12との間に接続されている。
Power factor correction circuit 1 includes a first input terminal 11 and the
力率改善回路1は、出力電圧Voutを出力する第1の出力端子14及び第2の出力端子15を含む。力率改善回路1は、出力電圧Voutを平滑するための出力コンデンサC1を含む。出力コンデンサC1は、第1の出力端子14と第2の出力端子15との間に接続されている。また、力率改善回路1は、出力電圧Voutを検出する第2の電圧検出器16を含む。第2の電圧検出器16は、第1の出力端子14と第2の出力端子15との間に接続されている。
The power factor improving circuit 1 includes a
第1の出力端子14と第2の出力端子15との間には、負荷4が、接続されている。負荷4は、出力電圧Voutを異なる直流電圧に変換するDC−DCコンバータが例示されるが、これに限定されない。
A load 4 is connected between the
力率改善回路1は、第1のインダクタL1を含む。第1のインダクタL1の一端は、第1の入力端子11に接続されている。第1のインダクタL1の他端は、第1のノードN1に接続されている。また、力率改善回路1は、第2のインダクタL2を含む。第2のインダクタL2の一端は、第1の入力端子11に接続されている。第2のインダクタL2の他端は、第2のノードN2に接続されている。 Power factor correction circuit 1 includes a first inductor L 1. The first end of the inductor L 1 is connected to a first input terminal 11. The first end of the inductor L 1 is connected to the first node N 1. Further, the power factor improving circuit 1 includes a second inductor L 2 . One end of the second inductor L 2 is connected to the first input terminal 11. The other end of the second inductor L 2 is connected to the second node N 2.
力率改善回路1は、第1及び第2のスイッチ素子(例えば、Nチャネル型電界効果トランジスタ(MOSFET))Q1及びQ2を含む。第1のノードN1は、第1のスイッチ素子Q1のソース−ドレイン経路を介して、第1の出力端子14に接続されている。また、第1のノードN1は、第2のスイッチ素子Q2のドレイン−ソース経路を介して、第2の出力端子15に接続されている。
Power factor correction circuit 1 includes first and second switching elements (for example, N-channel field effect transistor (MOSFET)) the Q 1 and Q 2. The first node N 1, the first source of the switch element Q 1 - through the drain path, and is connected to the
第1のインダクタL1、並びに、第1及び第2のスイッチ素子Q1及びQ2が、第1のアーム回路17を構成する。
The first inductor L 1 and the first and second switch elements Q 1 and Q 2 constitute the
第1のアーム回路17は、マスターアームと称されても良いし、スレーブアームと称されても良い。また、本実施の形態では、力率改善回路1が1個の第1のアーム回路17を含むこととしたが、これに限定されない。力率改善回路1は、並列接続され、第1及び第2のゲートパルス信号P1及びP2で制御される、2個以上の第1のアーム回路17を含んでいても良い。
The
また、第1のアーム回路17は、ハイサイドの1個の第1のスイッチ素子Q1を含んでいるが、これに限定されない。第1のアーム回路17は、ソース−ドレイン経路が並列接続され、第1のゲートパルス信号P1で制御される、ハイサイドの2個以上のスイッチ素子を含んでいても良い。また、第1のアーム回路17は、ローサイドの1個の第2のスイッチ素子Q2を含んでいるが、これに限定されない。第1のアーム回路17は、ソース−ドレイン経路が並列接続され、第2のゲートパルス信号P2で制御される、ローサイドの2個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。
Further, the
力率改善回路1は、第3及び第4のスイッチ素子Q3及びQ4を含む。第2の入力端子12は、第3のスイッチ素子Q3のソース−ドレイン経路を介して、第1の出力端子14に接続されている。また、第2の入力端子12は、第4のスイッチ素子Q4のドレイン−ソース経路を介して、第2の出力端子15に接続されている。
Power factor correction circuit 1 includes a third and fourth switching elements Q 3 and Q 4. The
第3及び第4のスイッチ素子Q3及びQ4が、極性切り替えアーム回路18を構成する。
Third and fourth switching elements Q 3 and Q 4 constitute a polarity
極性切り替えアーム回路18は、ハイサイドの1個の第3のスイッチ素子Q3を含んでいるが、これに限定されない。極性切り替えアーム回路18は、ソース−ドレイン経路が並列接続され、第3のゲートパルス信号P3で制御される、ハイサイドの2個以上のスイッチ素子を含んでいても良い。また、極性切り替えアーム回路18は、ローサイドの1個の第4のスイッチ素子Q4を含んでいるが、これに限定されない。極性切り替えアーム回路18は、ソース−ドレイン経路が並列接続され、第4のゲートパルス信号P4で制御される、ローサイドの2個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。
Polarity switching
力率改善回路1は、第5及び第6のスイッチ素子Q5及びQ6を含む。第2のノードN2は、第5のスイッチ素子Q5のソース−ドレイン経路を介して、第1の出力端子14に接続されている。また、第2のノードN2は、第6のスイッチ素子Q6のドレイン−ソース経路を介して、第2の出力端子15に接続されている。
Power factor correction circuit 1 includes a switching element Q 5 and Q 6 of the fifth and sixth. The second node N 2 is connected to the
第2のインダクタL2、並びに、第5及び第6のスイッチ素子Q5及びQ6が、第2のアーム回路19を構成する。
The second inductor L 2, and the switching elements Q 5 and Q 6 of the fifth and sixth constitute the
第2のアーム回路19は、スレーブアームと称されても良いし、マスターアームと称されても良い。また、本実施の形態では、力率改善回路1が1個の第2のアーム回路19を含むこととしたが、これに限定されない。力率改善回路1は、並列接続され、第5及び第6のゲートパルス信号P5及びP6で制御される、2個以上の第2のアーム回路19を含んでいても良い。第2のアーム回路19の個数と、第1のアーム回路17の個数は、同数が好適である。
The
また、第2のアーム回路19は、ハイサイドの1個の第5のスイッチ素子Q5を含んでいるが、これに限定されない。第2のアーム回路19は、ソース−ドレイン経路が並列接続され、第5のゲートパルス信号P5で制御される、ハイサイドの2個以上のスイッチ素子を含んでいても良い。また、第2のアーム回路19は、ローサイドの1個の第6のスイッチ素子Q6を含んでいるが、これに限定されない。第2のアーム回路19は、ソース−ドレイン経路が並列接続され、第6のゲートパルス信号P6で制御される、ローサイドの2個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。
The
第1の入力端子11に入力される入力電流Iinは、第1のアーム回路17に流れる電流IL1と、第2のアーム回路19に流れる電流IL2と、の和である。
Input current I in is input to the first input terminal 11, a current IL 1 flowing through the
なお、本実施の形態では、第1のスイッチ素子Q1から第6のスイッチ素子Q6までがNチャネル型MOSFETであることとしたが、これに限定されない。第1のスイッチ素子Q1から第6のスイッチ素子Q6までは、シリコンパワーデバイス、GaNパワーデバイス、SiCパワーデバイス、IGBT(Insulated Gate Bipolar Transistor)などでも良い。 In this embodiment, although the first switching element Q 1 until the switch element Q 6 of the sixth was to be a N-channel MOSFET, but it is not limited thereto. From the first switching element Q 1 until the switch element Q 6 of the sixth, silicon power devices, GaN power devices, SiC power devices, IGBT (Insulated Gate Bipolar Transistor) or the like.
第1のスイッチ素子Q1から第6のスイッチ素子Q6までは、第1の寄生ダイオード(ボディダイオード)D1から第6の寄生ダイオードD6までを、夫々有する。寄生ダイオードとは、MOSFETのバックゲートとソース及びドレインとの間のpn接合である。第1の寄生ダイオードD1から第6の寄生ダイオードD6までは、第1のスイッチ素子Q1から第6のスイッチ素子Q6までのオフ時の過渡的な逆起電力を逃すためのフリーホイールダイオードとして利用可能である。 From the first switching element Q 1 until the switch element Q 6 of the sixth, from the first parasitic diode (body diode) D 1 to the parasitic diode D 6 of the sixth, respectively Yes. The parasitic diode is a pn junction between the back gate of the MOSFET and the source and drain. The first parasitic diode D 1 to the sixth parasitic diode D 6 are freewheels for escaping the transient counter electromotive force when the first switch element Q 1 to the sixth switch element Q 6 are off. It can be used as a diode.
力率改善回路1は、電流蓄積用インダクタL3を有する。電流蓄積用インダクタL3の一端は、第1のノードN1に接続されている。電流蓄積用インダクタL3の他端は、第2のノードN2に接続されている。 Power factor correction circuit 1 has a current storage inductor L 3. One end of the current storage inductor L 3 is connected to the first node N 1. The other end of the current storage inductor L 3 is connected to the second node N 2.
電流蓄積用インダクタL3の断面積は、第1のインダクタL1の断面積及び第2のインダクタL2の断面積よりも小さく設定されていると好ましい。 It is preferable that the cross-sectional area of the current storage inductor L 3 is set smaller than the cross- sectional area of the first inductor L 1 and the cross-sectional area of the second inductor L 2.
電流蓄積用インダクタL3に流れる電流IL3の平均値は、第1のインダクタL1に流れる電流IL1の平均値及び第2のインダクタL2に流れる電流IL2の平均値よりも小さくなるように設定されていると好ましい。 The average value of the current IL 3 flowing through the current storage inductor L 3 is smaller than the average value of the current IL 1 flowing through the first inductor L 1 and the average value of the current IL 2 flowing through the second inductor L 2. It is preferable that it is set to.
電流蓄積用インダクタL3のインダクタンスは、第1のインダクタL1のインダクタンス及び第2のインダクタL2のインダクタンスよりも大きく設定されていると好ましい。 It is preferable that the inductance of the current storage inductor L 3 is set to be larger than the inductance of the first inductor L 1 and the inductance of the second inductor L 2.
力率改善回路1は、制御部50を含む。制御部50は、CPU(Central Processing Unit)とプログラムを利用して、実現可能である。
The power factor improving circuit 1 includes a
制御部50は、入力電圧Vinの極性に応じて、第1のスイッチ素子Q1から第6のスイッチ素子Q6までのゲート−ソース間の電圧を制御することにより、第1のスイッチ素子Q1から第6のスイッチ素子Q6までのスイッチング動作を制御する。制御部50は、PWM(Pulse Width Modulation)信号である、第1のゲートパルス信号P1から第6のゲートパルス信号P6までを、第1のスイッチ素子Q1から第6のスイッチ素子Q6までのゲートに、夫々出力する。なお、第1のゲートパルス信号P1から第6のゲートパルス信号P6までには、デッドタイムtdが設定されている。デッドタイムtdは、1nsから10ns程度が例示されるが、これに限定されない。
制御部50は、出力電圧Voutが目標電圧(400V)になるように、第1のスイッチ素子Q1から第6のスイッチ素子Q6までを制御する。
制御部50は、第1の電圧検出器13で検出された入力電圧Vinと、第2の電圧検出器16で検出された出力電圧Voutと、に基づいて、第1、第2、第5及び第6のゲートパルス信号P1、P2、P5及びP6の周波数(スイッチング周波数)と、オン時間Tonと、第1のアーム回路17と第2のアーム回路19との位相差時間tdiffと、を計算する。制御部50は、計算した周波数と、オン時間Tonと、位相差時間tdiffと、に基づいて、第1、第2、第5及び第6のゲートパルス信号P1、P2、P5及びP6を、第1、第2、第5及び第6のスイッチ素子Q1、Q2、Q5及びQ6のゲートに、夫々出力する。
制御部50の動作について、説明する。
The operation of the
制御部50は、入力電圧Vinの極性が正相である場合には、極性切り替えアーム回路18内の第3のスイッチ素子Q3をオフし且つ第4のスイッチ素子Q4をオンする。
そして、制御部50は、第3のスイッチ素子Q3をオフし且つ第4のスイッチ素子Q4をオンした状態で、第1及び第2のスイッチ素子Q1及びQ2を相補的にオン/オフを切り替えるように制御しつつ、第5及び第6のスイッチ素子Q5及びQ6を相補的にオン/オフを切り替えるように制御する。
Then, the
例えば、制御部50は、入力電圧Vinが正相である場合において、第2、第4及び第6のスイッチ素子Q2、Q4及びQ6をオンし且つ第1、第3及び第5のスイッチ素子Q1、Q3及びQ5をオフした第1の状態から、第2のスイッチ素子Q2をオフし且つ第1のスイッチ素子Q1をオンした第2の状態に制御する。
For example, the
さらに、制御部50は、第2の状態に制御した後、第2の状態から、第6のスイッチ素子Q6をオフした第3の状態に制御する。そして、制御部50は、第3の状態に制御した後、第3の状態から、第5のスイッチ素子Q5をオンした第4の状態に制御する。
Further, the
また、制御部50は、第4の状態に制御した後、第4の状態から、第1のスイッチ素子Q1をオフした第5の状態に制御する。そして、制御部50は、第5の状態に制御した後、第5の状態から、第2のスイッチ素子Q2をオンした第6の状態に制御する。
The
また、制御部50は、第6の状態に制御した後、第6の状態から、第5のスイッチ素子Q5をオフした第7の状態に制御する。そして、制御部50は、第7の状態に制御した後、第7の状態から、第6のスイッチ素子Q6をオンした第8の状態に制御する。
Further, after controlling to the sixth state, the
また、制御部50は、第8の状態に制御した後、第8の状態から、第2のスイッチ素子Q2をオフした第9の状態に制御する。そして、制御部50は、第9の状態に制御した後、第9の状態から、第1のスイッチ素子Q1をオンした第10の状態に制御する。
Further, after controlling to the eighth state, the
以上の制御により、入力電圧Vinの極性が正相である場合には、電流IL1及びIL2が、第4のスイッチ素子Q4を介して、第2の入力端子12に流れることとなる。
By the above control, when the polarity of the input voltage Vin is in the positive phase, the currents IL 1 and IL 2 flow to the
一方、制御部50は、入力電圧Vinの極性が逆相である場合には、極性切り替えアーム回路18内の第3のスイッチ素子Q3をオンし且つ第4のスイッチ素子Q4をオフする。
On the other hand, the
そして、制御部50は、第3のスイッチ素子Q3をオンし且つ第4のスイッチ素子Q4をオフした状態で、第1及び第2のスイッチ素子Q1及びQ2を相補的にオン/オフを切り替えるように制御しつつ、第5及び第6のスイッチ素子Q5及びQ6を相補的にオン/オフを切り替えるように制御する。
Then, the
この制御により、入力電圧Vinの極性が逆相である場合には、電流IL1及びIL2が、第3のスイッチ素子Q3を介して第1の入力端子11に流れることとなる。 This control, when the polarity of the input voltage V in the reverse phase, the current IL 1 and IL 2 is allowed to flow to the first input terminal 11 via a third switching element Q 3.
なお、入力電圧Vinの極性が逆相である場合の、第1及び第2のスイッチ素子Q1及びQ2を相補的にオン/オフを切り替えるように制御しつつ、第5及び第6のスイッチ素子Q5及びQ6を相補的にオン/オフを切り替えるように制御する具体的な動作は、上述の入力電圧Vinが正相である場合の第1の状態から第10の状態までの制御と同様である。 The polarity of the input voltage V in when it is reversed phase, while controlling to switch complementarily turned on / off first and second switching elements Q 1 and Q 2, the fifth and sixth specific operations for controlling to switch complementarily turned on / off the switch element Q 5 and Q 6 from a first state when the input voltage V in the above are positive-phase up to the 10 state Similar to control.
図2は、比較例の力率改善回路の動作波形の一例を示す図である。図2は、入力電圧Vinの極性が正相である場合の、力率改善回路1の動作波形の一例を示す図である。 FIG. 2 is a diagram showing an example of an operation waveform of the power factor improving circuit of the comparative example. FIG. 2 is a diagram showing an example of an operation waveform of the power factor improving circuit 1 when the polarity of the input voltage Vin is in the positive phase.
制御部50は、入力電圧Vinが正相である場合において、第2、第4及び第6のスイッチ素子Q2、Q4及びQ6をオンし且つ第1、第3及び第5のスイッチ素子Q1、Q3及びQ5をオフした第1の状態に制御する。
次に、制御部50は、タイミングt1において、第2のスイッチ素子Q2をオフする。次に、制御部50は、タイミングt1からデッドタイムtd経過後のタイミングt2において、第1のスイッチ素子Q1をオンした第2の状態に制御する。このとき、第2のスイッチ素子Q2のドレイン−ソース間電圧VdsQ2が出力電圧Vout相当になる。
Next, the
次に、制御部50は、タイミングt3において、第2の状態から、第6のスイッチ素子Q6をオフした第3の状態に制御する。このとき、第6のスイッチ素子Q6のドレイン−ソース間電圧VdsQ6が出力電圧Vout相当になる。
Next, the
これにより、電流蓄積用インダクタL3には、タイミングt2からタイミングt3までの期間に、出力電圧Vout相当の電圧VL3が印加され、電流蓄積用インダクタL3に電流IL3が蓄積される。このとき、電流蓄積用インダクタL3が寄生ダイオードD5の寄生容量を放電し、第5のスイッチ素子Q5のドレイン−ソース間電圧が0Vになる。 Thus, the current storage inductor L 3, a period from the timing t 2 to time t 3, the output voltage V out corresponding voltage VL 3 is applied, the current IL 3 stored in the current storage inductor L 3 To. At this time, the current storage inductor L 3 discharges the parasitic capacitance of the parasitic diode D 5 , and the drain-source voltage of the fifth switch element Q 5 becomes 0 V.
これにより、第5のスイッチ素子Q5のZVS動作が可能になる。 This allows ZVS operation of the fifth switching element Q 5 is.
次に、制御部50は、タイミングt3からデッドタイムtd経過後のタイミングt4において、第5のスイッチ素子Q5をオンした第4の状態に制御する。このとき、電流蓄積用インダクタL3が第1のスイッチ素子Q1及び第5のスイッチ素子Q5を介して短絡されるので、電流蓄積用インダクタL3の電流IL3が保持される。
Next, the
タイミングt2からタイミングt4までの期間が、第1のアーム回路17と第2のアーム回路19との間の位相差時間tdiffである。
The period from timing t 2 to timing t 4 is the phase difference time t diff between the
次に、制御部50は、タイミングt5において、第4の状態から、第1のスイッチ素子Q1をオフした第5の状態に制御する。このとき、電流蓄積用インダクタL3が寄生ダイオードD2の寄生容量を放電し、第2のスイッチ素子Q2のドレイン−ソース間電圧VdsQ2が0Vになる。
Next, the
これにより、第2のスイッチ素子Q2のZVS動作が可能になる。 This allows the second ZVS operation of the switching element Q 2 is.
タイミングt2からタイミングt5までの期間が、オン時間Tonである。 Period from the timing t 2 to time t 5 is the on-time T on.
次に、制御部50は、タイミングt5からデッドタイムtd経過後のタイミングt6において、第2のスイッチ素子Q2をオンした第6の状態に制御する。
Next, the
次に、制御部50は、タイミングt7において、第6の状態から、第5のスイッチ素子Q5をオフした第7の状態に制御する。これにより、電流蓄積用インダクタL3には、タイミングt6からタイミングt7までの期間に、第3の状態と逆方向の出力電圧Vout相当の電圧が印加され、電流蓄積用インダクタL3に電流IL3が蓄積される。このとき、電流蓄積用インダクタL3が寄生ダイオードD6の寄生容量を放電し、第6のスイッチ素子Q6のドレイン−ソース間電圧VdsQ6が0Vになる。
Next, the
これにより、第6のスイッチ素子Q6のZVS動作が可能になる。 This allows ZVS operation of the switching element Q 6 of the sixth.
次に、制御部50は、タイミングt7からデッドタイムtd経過後のタイミングt8において、第7の状態から、第6のスイッチ素子Q6をオンした第8の状態に制御する。このとき、電流蓄積用インダクタL3が第2のスイッチ素子Q2及び第6のスイッチ素子Q6を介して短絡され、電流蓄積用インダクタL3の電流が保持される。
Next, the
次に、制御部50は、タイミングt9において、第8の状態から、第2のスイッチ素子Q2をオフした第9の状態に制御する。このとき、電流蓄積用インダクタL3が寄生ダイオードD1の寄生容量を放電し、第1のスイッチ素子Q1のドレイン−ソース間電圧VdsQ1が0Vになる。
Next, the
これにより、第1のスイッチ素子Q1のZVS動作が可能になる。 This allows the first ZVS operation of the switch element Q 1 is.
次に、制御部50は、タイミングt9からデッドタイムtd経過後のタイミングt10において、第9の状態から、第1のスイッチ素子Q1をオンした第10の状態に制御する。
Next, the
制御部50は、以降同様の制御を実行する。
The
なお、第2のスイッチ素子Q2を制御するための第2のゲートパルス信号P2の位相と、第6のスイッチ素子Q6を制御するための第6のゲートパルス信号P6の位相とは、位相差時間tdiffだけずれている。同様に、第1のスイッチ素子Q1を制御するための第1のゲートパルス信号P1の位相と、第5のスイッチ素子Q5を制御するための第5のゲートパルス信号P5の位相とは、位相差時間tdiffだけずれている。 Note that the second gate pulse signals P 2 phases for controlling the second switching element Q 2, the phase and the sixth switch element Q 6 gate pulse signal P 6 of the sixth to control the , The phase difference time is shifted by t diff. As well as, the first gate pulse signal P 1 of the phase to control the first switching element Q 1, the fifth gate pulse signal P 5 for controlling the switching element Q 5 of the fifth phase Is deviated by the phase difference time t diff.
力率改善回路1は、第1のノードN1と第2のノードN2との間に接続された、電流蓄積用インダクタL3を備える。電流蓄積用インダクタL3が、第1のスイッチ素子Q1、第2のスイッチ素子Q2、第5のスイッチ素子Q5、又は、第6のスイッチ素子Q6がオフの時に、これらのスイッチ素子Qの寄生ダイオードDの寄生容量を放電する。従って、第1のスイッチ素子Q1、第2のスイッチ素子Q2、第5のスイッチ素子Q5、及び、第6のスイッチ素子Q6のZVS動作が可能になる。 Power factor correction circuit 1 includes a first node N 1 and is connected between the second node N 2, the current storage inductor L 3. When the current storage diode L 3 is off, the first switch element Q 1 , the second switch element Q 2 , the fifth switch element Q 5 , or the sixth switch element Q 6 is off. Discharge the parasitic capacitance of the parasitic diode D of Q. Therefore, the ZVS operation of the first switch element Q 1 , the second switch element Q 2 , the fifth switch element Q 5 , and the sixth switch element Q 6 becomes possible.
しかし、力率改善回路1では、電流蓄積用インダクタL3に電流IL3が流れる。この電流IL3により、電流蓄積用インダクタL3及び各スイッチ素子Qの導通損、並びに、電流蓄積用インダクタL3の鉄損が発生する。これらの損失を抑制することが望ましい。 However, in the power factor improving circuit 1, the current IL 3 flows through the current storage inductor L 3. The current IL 3 causes conduction loss of the current storage inductor L 3 and each switch element Q, and iron loss of the current storage inductor L 3. It is desirable to suppress these losses.
[第1の実施の形態]
第1の実施の形態の力率改善回路は、電流蓄積用インダクタL3及び各スイッチ素子Qの導通損、並びに、電流蓄積用インダクタL3の鉄損を抑制するために、位相差制御と、非位相差制御と、を切り替えて実行する。位相差制御は、第1のアーム回路17と第2のアーム回路19との間に位相差を設ける制御である。非位相差制御は、第1のアーム回路17と第2のアーム回路19との間に位相差を設けない制御である。
[First Embodiment]
The power factor improving circuit of the first embodiment includes phase difference control and phase difference control in order to suppress conduction loss of the current storage inductor L 3 and each switch element Q and iron loss of the current storage inductor L 3. The non-phase difference control and the non-phase difference control are switched and executed. The phase difference control is a control for providing a phase difference between the
図3は、第1の実施の形態の力率改善回路の回路構成を示す図である。なお、比較例と同じ構成要素には、同じ参照符号を付して、説明を省略する。 FIG. 3 is a diagram showing a circuit configuration of the power factor improving circuit according to the first embodiment. The same components as those in the comparative example are designated by the same reference numerals, and the description thereof will be omitted.
第1の実施の形態の力率改善回路1Aは、比較例の制御部50に代えて、制御部50Aを備える。制御部50Aは、閾値記憶部51と、判定部52と、位相差計算部53と、駆動部54と、を含む。
The power factor improving circuit 1A of the first embodiment includes a control unit 50A instead of the
閾値記憶部51は、位相差制御と非位相差制御のどちらを行うか、を判定するための、電圧の閾値Vthを記憶する。閾値Vthは、有線通信又は無線通信経由で書き換え可能であっても良い。本実施の形態では、Vth=1/2・Voutとするが、これに限定されない。Vth≦1/2・Voutであれば良い。 The threshold storage unit 51 stores the voltage threshold Vth for determining whether to perform phase difference control or non-phase difference control. The threshold value Vth may be rewritable via wired communication or wireless communication. In the present embodiment, V th = 1/2 · V out , but the present invention is not limited to this. V th ≤ 1/2 · V out may be used.
再び図3を参照すると、判定部52は、入力電圧Vinと、閾値Vthと、を比較する。判定部52は、入力電圧Vinが閾値Vthより大きい場合は、位相差制御を駆動部54に行わせるための、ローレベルの判定信号S1を駆動部54に出力する。一方、判定部52は、入力電流Iinが選択した閾値以下の場合には、非位相差制御を駆動部54に行わせるための、ハイレベルの判定信号S1を駆動部54に出力する。
Referring again to FIG. 3, the
位相差計算部53は、判定信号S1がローレベルである場合、即ち位相差制御を行う場合に、入力電圧Vin及び出力電圧Voutに基づいて、位相差時間tdiffを計算して、駆動部54に出力する。
Phase
位相差計算部53は、入力電圧Vinが大きくなるほど、力率改善のために、位相差時間tdiffを大きくすることが好ましい。また、位相差計算部53は、力率改善のために、位相差時間tdiffを、入力電圧Vinに正比例する時間とすることが好ましい。
Phase
例えば、位相差計算部53は、次の式(1)で位相差時間tdiffを計算すると好ましい。但し、これに限定されない。
For example, it is preferable that the phase
式(1)において、Cは、第1の寄生ダイオードD1から第6の寄生ダイオードD6までの寄生容量である。LRは、第1のインダクタL1及び第2のインダクタL2のインダクタンスである。 In the formula (1), C is a parasitic capacitance from the first parasitic diode D 1 to the sixth parasitic diode D 6. L R is the first inductor L 1 and the second inductance of the inductor L 2.
駆動部54は、位相差制御及び非位相差制御のいずれの場合にも、出力電圧Voutが目標電圧(400V)になるように、第1のスイッチ素子Q1から第6のスイッチ素子Q6までを制御する。
駆動部54は、位相差制御及び非位相差制御のいずれの場合にも、入力電圧Vinと、出力電圧Voutと、に基づいて、第1、第2、第5及び第6のゲートパルス信号P1、P2、P5及びP6の周波数(スイッチング周波数)と、オン時間Tonと、を計算する。駆動部54は、計算した周波数と、オン時間Tonと、位相差計算部53で計算された位相差時間tdiffと、に基づいて、第1、第2、第5及び第6のゲートパルス信号P1、P2、P5及びP6を、第1、第2、第5及び第6のスイッチ素子Q1、Q2、Q5及びQ6のゲートに、夫々出力する。
Driving
制御部50Aの位相差制御の制御動作は、比較例の制御部50と同様であるので、説明を省略する。
Since the control operation of the phase difference control of the control unit 50A is the same as that of the
制御部50Aの非位相差制御の制御動作について、説明する。 The control operation of the non-phase difference control of the control unit 50A will be described.
第1のアーム回路17及び第2のアーム回路19は、昇圧チョッパ回路と同様の回路構成を有する。従って、力率改善回路1は、非位相差制御の場合には、昇圧チョッパ回路と同様の動作を行う。
The
具体的には、制御部50Aは、入力電圧Vinの極性が正相である場合には、極性切り替えアーム回路18内の第3のスイッチ素子Q3をオフし且つ第4のスイッチ素子Q4をオンする。 Specifically, the control unit 50A, when the polarity of the input voltage V in is positive phase, the third switching element Q 3 off and and the fourth the switch element polarity switching arm circuit 18 Q 4 Turn on.
そして、制御部50Aは、第3のスイッチ素子Q3をオフし且つ第4のスイッチ素子Q4をオンした状態で、第1及び第5のスイッチ素子Q1及びQ5と、第2及び第6のスイッチ素子Q2及びQ6と、を相補的にオン/オフを切り替えるように制御する。 Then, the control unit 50A, in the third state in which the off-switching element Q 3 and turned on the fourth switch element Q 4, the switching elements Q 1 and Q 5 of the first and fifth, second and third a switching element Q 2 and Q 6 of 6, is controlled to switch complementarily turned on / off.
例えば、制御部50Aは、入力電圧Vinが正相である場合において、第2、第4及び第6のスイッチ素子Q2、Q4及びQ6をオンし且つ第1、第3及び第5のスイッチ素子Q1、Q3及びQ5をオフした第1の状態から、第2及び第6のスイッチ素子Q2及びQ6をオフし且つ第1及び第5のスイッチ素子Q1及びQ5をオンした第2の状態に制御する。
For example, the control unit 50A, when the input voltage V in is positive-phase, second, fourth and switching
さらに、制御部50Aは、第2の状態に制御した後、第2の状態から、第1及び第5のスイッチ素子Q1及びQ5をオフした第3の状態に制御する。 Further, the control unit 50A, after controlling the second state, the second state is controlled to the third state of turning off the switch element Q 1 and Q 5 of the first and fifth.
そして、制御部50Aは、第3の状態に制御した後、第3の状態から、第2及び第6のスイッチ素子Q2及びQ6をオンした第4の状態に制御する。 Then, the control unit 50A, after controlling the third state, the third state is controlled to a fourth state in which turning on the switch element Q 2 and Q 6 of the second and sixth.
また、制御部50Aは、第4の状態に制御した後、第4の状態から、第2及び第6のスイッチ素子Q2及びQ6をオフした第5の状態に制御する。 The control unit 50A, after controlling the fourth state, the fourth state is controlled to a fifth state in which turning off the second and switching element Q 2 and Q 6 of the sixth.
以上の制御により、入力電圧Vinの極性が正相である場合には、電流IL1及び電流IL2が、第4のスイッチ素子Q4を介して、第2の入力端子12に流れることとなる。
By the control described above, when the polarity of the input voltage V in is positive phase, the current IL 1 and current IL 2 is, via the fourth switching element Q 4, and flows to the
一方、制御部50Aは、入力電圧Vinの極性が逆相である場合には、極性切り替えアーム回路18内の第3のスイッチ素子Q3をオンし且つ第4のスイッチ素子Q4をオフする。
On the other hand, the control unit 50A, when the polarity of the input voltage V in is reversed phase, turns off the third switching element Q 3 ON and and fourth switching elements Q 4 of polarity switching
そして、制御部50は、第3のスイッチ素子Q3をオンし且つ第4のスイッチ素子Q4をオフした状態で、第1及び第5のスイッチ素子Q1及びQ5と、第2及び第6のスイッチ素子Q2及びQ6と、を相補的にオン/オフを切り替えるように制御する。
Then, the
この制御により、入力電圧Vinの極性が逆相である場合には、電流IL1及び電流IL2が、第3のスイッチ素子Q3を介して第1の入力端子11に流れることとなる。 This control, when the polarity of the input voltage V in the reverse phase, the current IL 1 and current IL 2 is allowed to flow to the first input terminal 11 via a third switching element Q 3.
なお、入力電圧Vinの極性が逆相である場合の、第1及び第5のスイッチ素子Q1及びQ5と、第2及び第6のスイッチ素子Q2及びQ6と、を相補的にオン/オフを切り替えるように制御する具体的な動作は、上述の入力電圧Vinが正相である場合の第1の状態から第5の状態までの制御と同様である。 Incidentally, when the polarity of the input voltage V in is reversed phase, a switching element Q 1 and Q 5 of the first and fifth, the second and the switch element Q 2 and Q 6 of the sixth, complementarily to specific operations for controlling to switch on / off is similar to the control from the first state when the input voltage V in the above is the positive phase to the fifth state.
力率改善回路1Aの第1のアーム回路17では、第1のスイッチ素子Q1及び第2のスイッチ素子Q2がオフの期間において、第1のインダクタL1と寄生ダイオードD2の寄生容量Cとで構成されるLC直列回路が自由振動する。自由振動の際、第1のノードN1の中心電圧はVinであり、電圧振幅は(Vout−Vin)である。第2のアーム回路19も、第1のアーム回路17と同様である。
In the
Vin≦1/2・Voutである期間について、検討する。この期間では、第2のスイッチ素子Q2のドレイン−ソース間電圧VdsQ2は、自由振動電圧の逆相側で、0Vに至る。従って、力率改善回路1Aは、電流蓄積用インダクタL3の電流IL3に依らずに、第2のスイッチ素子Q2のZVS動作が可能になる。また、第1のスイッチ素子Q1のドレイン−ソース間電圧VdsQ1は、自由振動電圧の正相側で、0Vに至る。従って、力率改善回路1Aは、電流蓄積用インダクタL3の電流IL3に依らずに、第1のスイッチ素子Q1のZVS動作が可能になる。第2のアーム回路19も、第1のアーム回路17と同様である。
Consider the period during which V in ≤ 1/2 · V out. In this period, the drain of the second switching element Q 2 - source voltage Vdsq 2 is a reverse phase side of the free oscillation voltage, leading to 0V. Therefore, the power factor improving circuit 1A enables the ZVS operation of the second switch element Q2 regardless of the current IL 3 of the current storage inductor L 3. Further, the drain-source voltage VdsQ 1 of the first switch element Q 1 reaches 0 V on the positive phase side of the free vibration voltage. Therefore, the power factor improving circuit 1A enables the ZVS operation of the first switch element Q1 regardless of the current IL 3 of the current storage inductor L 3. The
そこで、制御部50Aは、Vin≦1/2・Voutである期間においては、第1のアーム回路17と第2のアーム回路19との間の位相差時間tdiffを0nsにする。即ち、制御部50Aは、Vin≦1/2・Voutの期間においては、第1のアーム回路17と第2のアーム回路19との間に位相差を設けない、非位相差制御を行う。
Therefore, the control unit 50A, in the period a V in ≦ 1/2 · V out, the
第1のアーム回路17と第2のアーム回路19との間の位相差時間tdiffが0nsであれば、電流蓄積用インダクタL3の両端の電位が同じになる。つまり、電流蓄積用インダクタL3の両端間の電圧VL3が0Vになる。従って、電流蓄積用インダクタL3に電流IL3が流れない。これにより、力率改善回路1Aは、電流蓄積用インダクタL3及び各スイッチ素子Qの導通損、並びに、電流蓄積用インダクタL3の鉄損を抑制できる。
If 0ns phase difference time t diff between the
Vin>1/2・Voutである期間について、検討する。この期間では、第2のスイッチ素子Q2のドレイン−ソース間電圧VdsQ2は、自由振動電圧の逆相側で、0Vに至らない。第2のアーム回路19も、第1のアーム回路17と同様である。
Consider the period during which V in > 1/2 · V out. In this period, the drain of the second switching element Q 2 - source voltage Vdsq 2 is a reverse phase side of the free oscillation voltage does not lead to 0V. The
そこで、制御部50Aは、Vin>1/2・Voutの期間においては、第1のアーム回路17と第2のアーム回路19との間の位相差時間tdiffを0nsより大きい値にする。即ち、制御部50Aは、Vin>1/2・Voutの期間においては、位相差制御を行う。これにより、電流蓄積用インダクタL3が、第1のスイッチ素子Q1、第2のスイッチ素子Q2、第5のスイッチ素子Q5、又は、第6のスイッチ素子Q6がオフの時に、これらのスイッチ素子Qの寄生ダイオードDの寄生容量を放電する。従って、力率改善回路1Aは、第1のスイッチ素子Q1、第2のスイッチ素子Q2、第5のスイッチ素子Q5、及び、第6のスイッチ素子Q6のZVS動作が可能になる。
Therefore, the control unit 50A, in the V in> period 1/2 · V out, to 0ns greater than the phase difference time t diff between the
なお、本実施の形態では、Vth=1/2・Voutとしたが、これに限定されない。Vth≦1/2・Voutであれば良い。 In the present embodiment, V th = 1/2 · V out is set, but the present invention is not limited to this. V th ≤ 1/2 · V out may be used.
図4は、第1の実施の形態の力率改善回路の動作波形の一例を示す図である。閾値Vthが大きいほど、位相差制御を行わない非位相差制御期間71及び73が長くなり、位相差制御を行う位相差制御期間72が短くなる。従って、閾値Vthが大きいほど、電流蓄積用インダクタL3及び各スイッチ素子Qの導通損、並びに、電流蓄積用インダクタL3の鉄損を抑制できる。従って、閾値Vthは、Vth≦1/2・Voutの範囲内で最大である、Vth=1/2・Voutとすることが好ましい。本実施の形態では、出力電圧Voutが400Vであるので、閾値Vthは200Vとすることが好ましい。
FIG. 4 is a diagram showing an example of an operation waveform of the power factor improving circuit according to the first embodiment. The larger the threshold value Vth, the longer the non-phase
なお、本実施の形態では、力率改善回路1Aが、閾値記憶部51及び判定部52を備え、判定部52が、判定信号S1を駆動部54に出力することとした。しかしながら、力率改善回路1Aが、閾値記憶部51及び判定部52を備えず、判定信号S1が外部回路から駆動部54に供給されることとしても良い。これにより、力率改善回路1Aは、制御部50Aの制御負荷を抑制できる。
In this embodiment, the power factor improvement circuit 1A is provided with a threshold
また、力率改善回路1Aは、位相差制御と非位相差制御との切り替わり目において、1ms程度であれば、制御動作を停止することが許容できる。 Further, the power factor improving circuit 1A can allow the control operation to be stopped if it is about 1 ms at the transition between the phase difference control and the non-phase difference control.
(第2の実施の形態)
図5は、第2の実施の形態の力率改善回路の回路構成を示す図である。なお、比較例又は第1の実施の形態と同じ構成要素には、同じ参照符号を付して、説明を省略する。
(Second Embodiment)
FIG. 5 is a diagram showing a circuit configuration of the power factor improving circuit of the second embodiment. The same components as those in the comparative example or the first embodiment are designated by the same reference numerals, and the description thereof will be omitted.
力率改善回路1Bは、第1の実施の形態の制御部50Aに代えて、制御部50Bを含む。制御部50Bは、位相差計算部53(図3参照)に代えて、位相差記憶部56を含む。
The power
位相差記憶部56は、位相差制御を行う場合の、予め定められた位相差時間tdiffを記憶する。位相差時間tdiffは、有線通信又は無線通信経由で書き換え可能であっても良い。位相差時間tdiffは、300nsが例示されるが、これに限定されない。
The phase
比較例の力率改善回路1のように、全期間において位相差制御を行う場合について、検討する。入力電圧Vinのゼロクロス付近では、入力電圧Vinを出力電圧Voutに昇圧する昇圧幅が大きいので、スイッチング周波数を高くする必要がある。スイッチング周波数が高いと、オン時間Tonが取り得る上限値が小さい。オン時間Tonの取り得る上限値が小さいと、位相差時間tdiffの取り得る上限値が小さい。従って、入力電圧Vinのゼロクロス付近での位相差時間tdiffを全期間において使用して、位相差制御を行うこととすると、入力電圧Vinのピーク付近での力率改善効果が好適に得られない。 A case where phase difference control is performed during the entire period as in the power factor improvement circuit 1 of the comparative example will be examined. In the vicinity zero crossing of the input voltage V in, since boost width for boosting the input voltage V in to an output voltage V out is large, it is necessary to increase the switching frequency. When the switching frequency is high, the upper limit that the on-time Ton can take is small. If the upper limit value that can be taken on-time T on is small, the upper limit of possible phase difference time t diff is small. Accordingly, the phase difference time t diff in the vicinity zero crossing of the input voltage V in by using the entire period, when performing the phase difference control, power factor improvement effect can suitably obtained in the vicinity of the peak of the input voltage V in I can't.
一方、力率改善回路1Bのように、位相差制御期間72だけで位相差制御を行う場合について、検討する。入力電圧Vinの閾値Vth付近では、入力電圧Vinを出力電圧Voutに昇圧する昇圧幅が、ゼロクロス付近と比較して小さいので、スイッチング周波数を低くできる。スイッチング周波数が低いと、オン時間Tonが取り得る上限値が大きい。オン時間Tonの取り得る上限値が大きいと、位相差時間tdiffの取り得る上限値が大きい。従って、入力電圧Vinの閾値Vth付近での位相差時間tdiffを、位相差制御期間72において使用して、位相差制御を行うこととしても、入力電圧Vinのピーク付近での力率改善効果が好適に得られる。
On the other hand, a case where the phase difference control is performed only in the phase
そこで、力率改善回路1Bは、位相差制御を行う場合に、予め定められた位相差時間tdiffを利用する。これにより、力率改善回路1Bは、位相差時間tdiffの計算負荷を抑制でき、制御部50Bの制御負荷を抑制できる。
Therefore, the power
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。 Although some embodiments of the present invention have been described, these embodiments are presented as examples and are not intended to limit the scope of the invention. These embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the gist of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, as well as in the scope of the invention described in the claims and the equivalent scope thereof.
1、1A、1B 力率改善回路
2 電源
4 負荷
11 第1の入力端子
12 第2の入力端子
13 第1の電圧検出器
14 第1の出力端子
15 第2の出力端子
16 第2の電圧検出器
17 第1のアーム回路
18 極性切り替えアーム回路
19 第2のアーム回路
50、50A、50B 制御部
51 閾値記憶部
52 判定部
53 位相差計算部
54 駆動部
56 位相差記憶部
L1 第1のインダクタ
L2 第2のインダクタ
Q1 第1のスイッチ素子
Q2 第2のスイッチ素子
Q3 第3のスイッチ素子
Q4 第4のスイッチ素子
Q5 第5のスイッチ素子
Q6 第6のスイッチ素子
C1 出力コンデンサ
N1 第1のノード
N2 第2のノード
1, 1A, 1B Power
Claims (7)
直流電圧を出力する一対の第1の出力端子及び第2の出力端子と、
前記第1の出力端子と前記第2の出力端子との間に接続された出力コンデンサと、
前記第1の入力端子と第1のノードとの間に接続された第1のインダクタ、前記第1のノードと前記第1の出力端子との間に接続された第1のスイッチ素子、及び、前記第1のノードと前記第2の出力端子との間に接続された第2のスイッチ素子を少なくとも有する1以上の第1のアーム回路と、
前記第2の入力端子と前記第1の出力端子との間に接続された第3のスイッチ素子、及び、前記第2の入力端子と前記第2の出力端子との間に接続された第4のスイッチ素子を少なくとも有する極性切り替えアームと、
前記第1の入力端子と第2のノードとの間に接続された第2のインダクタ、前記第2のノードと前記第1の出力端子との間に接続された第5のスイッチ素子、及び、前記第2のノードと前記第2の出力端子との間に接続された第6のスイッチ素子を少なくとも有する1以上の第2のアーム回路と、
前記第1のノードと前記第2のノードとの間に接続された電流蓄積用インダクタと、
前記交流電圧の極性に応じて、前記第1のスイッチ素子から第6のスイッチ素子までのスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記第1の入力端子に入力される入力電圧と閾値とを比較し、前記入力電圧が前記閾値よりも大きい場合には、前記第1のアーム回路と前記第2のアーム回路との間に位相差を設ける位相差制御を行い、前記入力電圧が前記閾値以下の場合には、前記第1のアーム回路と前記第2のアーム回路との間に位相差を設けない非位相差制御を行う、
ことを特徴とする力率改善回路。 A pair of first input terminals and second input terminals to which AC voltage is input,
A pair of first output terminals and second output terminals that output DC voltage,
An output capacitor connected between the first output terminal and the second output terminal,
A first inductor connected between the first input terminal and the first node, a first switch element connected between the first node and the first output terminal, and One or more first arm circuits having at least a second switch element connected between the first node and the second output terminal.
A third switch element connected between the second input terminal and the first output terminal, and a fourth connected between the second input terminal and the second output terminal. Polarity switching arm having at least the switch element of
A second inductor connected between the first input terminal and the second node, a fifth switch element connected between the second node and the first output terminal, and a fifth switch element. One or more second arm circuits having at least a sixth switch element connected between the second node and the second output terminal.
A current storage inductor connected between the first node and the second node,
A control unit that controls the switching operation from the first switch element to the sixth switch element according to the polarity of the AC voltage.
With
The control unit
The input voltage input to the first input terminal is compared with the threshold value, and when the input voltage is larger than the threshold value, a position is placed between the first arm circuit and the second arm circuit. Phase difference control for providing a phase difference is performed, and when the input voltage is equal to or lower than the threshold value, non-phase difference control is performed without providing a phase difference between the first arm circuit and the second arm circuit.
A power factor improvement circuit characterized by this.
ことを特徴とする請求項1に記載の力率改善回路。 The threshold is one half of the output voltage between the first output terminal and the second output terminal.
The power factor improving circuit according to claim 1.
前記位相差制御を行う場合には、前記位相差を予め定められた時間とする、
ことを特徴とする請求項1又は2に記載の力率改善回路。 The control unit
When the phase difference control is performed, the phase difference is set to a predetermined time.
The power factor improving circuit according to claim 1 or 2.
前記位相差制御を行う場合には、前記入力電圧が大きくなるほど、前記位相差を大きくする、
ことを特徴とする請求項1又は2に記載の力率改善回路。 The control unit
When performing the phase difference control, the larger the input voltage is, the larger the phase difference is.
The power factor improving circuit according to claim 1 or 2.
前記位相差制御を行う場合には、前記位相差を、前記入力電圧に正比例する時間とする、
ことを特徴とする請求項4に記載の力率改善回路。 The control unit
When the phase difference control is performed, the phase difference is set to a time directly proportional to the input voltage.
The power factor improving circuit according to claim 4, wherein the power factor is improved.
前記位相差制御を行う場合には、前記位相差を、
ことを特徴とする請求項5に記載の力率改善回路。
tdiffは位相差時間、Vinは入力電圧、Voutは出力電圧、Cは第1から第6までのスイッチ素子の寄生容量、LRは第1及び第2インダクタのインダクタンス。 The control unit
When performing the phase difference control, the phase difference is
The power factor improving circuit according to claim 5.
t diff phase difference time, V in is the input voltage, V out is the output voltage, C is the parasitic capacitance of the switch element of the first through 6, L R is the inductance of the first and second inductors.
前記制御部により、前記第1の入力端子に入力される入力電圧と閾値とを比較し、前記入力電圧が前記閾値よりも大きい場合には、前記第1のアーム回路と前記第2のアーム回路との間に位相差を設ける位相差制御を行い、前記入力電圧が前記閾値以下の場合には、前記第1のアーム回路と前記第2のアーム回路との間に位相差を設けない非位相差制御を行う、
ことを特徴とする、力率改善回路の制御方法。 A pair of first and second input terminals to which an AC voltage is input, a pair of first and second output terminals to output a DC voltage, the first output terminal, and the first output terminal. An output capacitor connected between the two output terminals, a first inductor connected between the first input terminal and the first node, the first node and the first output terminal. One or more first arm circuits having at least a first switch element connected to and a second switch element connected between the first node and the second output terminal. And a third switch element connected between the second input terminal and the first output terminal, and connected between the second input terminal and the second output terminal. A polarity switching arm having at least a fourth switch element, a second inductor connected between the first input terminal and the second node, the second node and the first output terminal. A fifth switch element connected between them, and one or more second arm circuits having at least a sixth switch element connected between the second node and the second output terminal. The current storage inductor connected between the first node and the second node, and the switching operation from the first switch element to the sixth switch element according to the polarity of the AC voltage. It is a control method of a force factor improving circuit including a control unit for controlling.
The control unit compares the input voltage input to the first input terminal with the threshold value, and when the input voltage is larger than the threshold value, the first arm circuit and the second arm circuit are used. When the input voltage is equal to or less than the threshold value, the phase difference is controlled so as to provide a phase difference between the first arm circuit and the second arm circuit. Perform phase difference control,
A method of controlling a power factor improving circuit, which is characterized by the fact that.
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