JP2019022135A - タイミング発生器および半導体集積回路 - Google Patents
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これにより、抵抗側および中間ライン側両方に対するクロックフィードスルーおよびチャージインジェクションの影響を抑制でき、DNL(微分非直線性誤差)、INL(積分非直線性誤差)をさらに小さくできる。
t2=t1+τ+d×Δt
τは所定のオフセット遅延量であり、τ≧0である。
dA[i]=di
dB[i]=di+Ji
とすればよい。J[i]は定数であり、好ましくは1であるが、任意の別の値を用いてもよく、遅延時間ΔT[i]は以下の式で表される。
ΔT[i]=Δt[i−1]×J[i]
Δt[i]=Δt[i−1]/Ki
t2=t1+Δt[1]×d1=t1+Δt[1]
1番目のステージの副補間器114の出力SOUTB[1]のエッジのタイミングφB[1]は、時刻t3に発生する。
t3=t2+ΔT[1]
t4=t3+Δt[2]×d2=t3+3×Δt[2]
2番目のステージの副補間器114の出力SOUTB[2]のエッジのタイミングφB[2]は、時刻t5に発生する。
t5=t4+ΔT[2]
第1に、タイミング発生器100は、微細な時間分解能を得るために、必ずしも高速なクロックを必要としない。低速なクロックしか存在せず、2つの基準信号REF1,REF2の時間差ΔT0が大きい場合には、ステージ数を増やす、および/または、各ステージの階調数を増やすことにより、時間分解能を高くすることができる。
図7は、第1変形例に係るタイミング発生器100の回路図である。1番目のステージ110_1において、主補間器112の第1入力ノードN1には基準信号REF1が、主補間器112の第2入力ノードN2と副補間器114の第1入力ノードN1には、共通の基準信号REF2が、副補間器114の第2入力ノードN2には、基準信号REF3が入力される。
実施の形態では主補間器112を基準として、副補間器114の出力を遅延させる場合を説明したが、その限りでなく、副補間器114の出力を基準として、主補間器112の出力を先行させてもよい。
dA[i]=di−J[i]
dB[i]=di
続いて、タイミング発生器100の用途を説明する。図8は、タイミング発生器100を用いた遅延パルス発生器200の回路図である。遅延パルス発生器200は、セット信号発生器210、リセット信号発生器220、出力回路230、基準信号発生器240を備える。セット信号発生器210、リセット信号発生器220の少なくとも一方は、図2のタイミング発生器100を備える。
位相補間器の構成は特に限定されず、たとえば、特許文献1〜9に記載されているような公知の位相補間器を用いることができる。しかしながら、タイミング発生器100のさらに高い線形性を実現するために、以下に説明する位相補間器を用いることができる。
図13は、第1の実施の形態に係る位相補間器700の回路図である。位相補間器700は、第1入力ノードIN1、第2入力ノードIN2および出力ノードOUTを有する。2つの入力ノードIN1,IN2には、第1タイミングφAにエッジを有する第1信号S1と、第2タイミングφBにエッジを有する第2信号S2が入力される。位相補間器700は、入力コードDCNTに応じたタイミングφOUTにエッジを有する出力信号SOUTを生成し、出力ノードOUTから出力する。ここでは理解の容易化のために、第1タイミングφAは、第2タイミングφBに先行するものとし、それらの時間差をTPとする。この時間差TPを基準時間TPとも称する。また、この実施の形態ではタイミング(位相)を規定するエッジは、ポジエッジ(立ち上がりエッジ、リーディングエッジ)とする。
この位相補間器700は、回路構成がシンプルであり、電流源を有しないため、低電圧で動作である。また、詳しくは後述するように、プロセスばらつき、電源電圧変動、温度変動の影響を受けにくく、また高速で起動させることができる。
図14は、第1実施例に係る位相補間器700Aの回路図である。初期化回路710は、PMOSトランジスタである初期化トランジスタMP1と、論理ゲート712を含む。論理ゲート712は、第1信号S1と第2信号S2の論理和に応じた信号を、初期化トランジスタMP1のゲートに出力する。この例では論理ゲート712はORゲートであり、第1信号S1と第2信号S2が両方ローレベルの期間、初期化トランジスタMP1がオンとなり、キャパシタ電圧VC1がVDDに初期化される。
図19は、位相補間器700Aの動作波形図である。ここではN=4を例とする。時刻t0より前において、第1信号S1、第2信号S2はともにローレベルであり、したがってキャパシタ電圧VC1は初期値である電源電圧VDDに初期化されている。第1信号S1、第2信号S2がローレベルであるから、第1スイッチSWA1、SWB1はともにオフであり、第1経路724、第2経路726は遮断状態であり、キャパシタC1に電荷が保持される。
VC1(t1)=VDD・exp(−TP/(C R/K)) …(1)
τ=C R/N ln(VC1(t1)/VTH) …(2)
τ=C R/N ln(VDD・exp(−TP/(C R/K))/VTH)
=C R/N {ln(VDD/VTH)−TP/(C R/K))}
=C R/N ln(VDD/VTH)−TP K/N (3)
TDELAY=TP+τ
=C R/N ln(VDD/VTH)+TP (N−K)/N (4)
TP<C R ln(VDD/VTH)/(N−1)
TP=C R/N ln(VDD/VTH) …(5)
TDELAY=TP+TP/N×(N−K) …(6)
を得る。つまりK=Nの場合に、出力信号SOUTの位相を、第2信号S2の位相と一致させることができる。
図22は、第1の比較技術に係る位相補間器700Rの簡略化された回路図である。なお、比較技術を公知技術と認定してはならない。位相補間器700Rの回路ユニット720Rは、回路ユニット720の抵抗Rgに代えて、電流源CSが設けられる。この位相補間器700Rでは、電流源CSの両端間電圧ΔVを、飽和電圧VSATより大きく維持しなければならない。そのため、電源電圧VDDを小さくすることができず、また消費電力が大きくなってしまう。
図23は、第2の比較技術に係る位相補間器700Sの簡略化された回路図である。位相補間器700Sの回路ユニット720Sは、図22の位相補間器700Rから電流源CSを省略した構成である。この比較技術では、第1経路724のインピーダンスRは、第1スイッチSWA1およびスイッチSWA2のオン抵抗の合計で規定され、第2経路726のインピーダンスRは、第1スイッチSWB1およびスイッチSWB2のオン抵抗の合計で規定される。
図24は、第2実施例に係る位相補間器700Bの回路図である。この実施例では、図2の回路ユニット720から、中間ライン706側の第3スイッチSWA3,SWB3が省略されている。その他の構成は、位相補間器700Aと同様である。第2実施例によっても、制御コードに応じた位相を有する出力信号SOUTを生成できる。また第1実施例に関連して説明したのと同様の利点を有する。
図25は、第3実施例に係る位相補間器700Cの回路図である。この実施例では、図2の回路ユニット720から、抵抗Rg側の第2スイッチSWA2,SWB2が省略されている。その他の構成は、位相補間器700Aと同様である。第3実施例によっても、制御コードに応じた位相を有する出力信号SOUTを生成できる。また第1実施例に関連して説明したのと同様の利点を有する。
続いて、第1〜第3実施例に係る位相補間器700A,700B,700Cの特性を比較する。
・第1実施例
より詳しくは、第1実施例700Aに関連する図26(a)を参照すると、図21に示すような最も理想に近い波形で動作する。第1経路724側に着目すると、第1スイッチSWA1の両側にスイッチSWA2,SWA3が設けたことにより、第1スイッチSWA1におけるクロックフィードスルーおよびチャージインジェクションが抑制されていることに起因する。
第2実施例700Bに関連する図26(b)を参照すると、上側のスイッチSWA3が無いため、第1スイッチSWA1のクロックフィードスルー、チャージインジェクションにより、中間ライン706への不要なチャージが発生し、キャパシタ電圧VC1が変動する(作用1)。
第3実施例700Cに関連する図26(c)では、上側のスイッチSWA3が存在するため、第1スイッチSWA1から中間ライン706へのクロックフィードスルー、チャージインジェクションは抑制されている。
図29は、第2の実施の形態に係る位相補間器700Cの回路図である。この位相補間器700Cは、第1の実施の形態に係る位相補間器700(図1)と抵抗Rgの配置が異なっている。すなわち第1の実施の形態では、抵抗Rgが第1経路724よりも第2ライン704側に設けられていたのに対して、第2の実施の形態に係る位相補間器700Cでは、抵抗Rgが第1経路724よりも中間ライン706側に設けられている。この位相補間器700Cによっても、第1の実施の形態と同じ効果を得ることができる。
続いて、第2の実施の形態に係る位相補間器700Cの具体的な構成例を説明する。図30は、第4実施例に係る位相補間器700Dの回路図である。位相補間器700Dにおいて、第1経路724、第2経路726の構成は、図2のそれらと同様である。これにより、クロックフィードスルーおよびチャージインジェクションの影響を抑制でき、DNL(微分非直線性誤差)、INL(積分非直線性誤差)を小さくできる。
図31は、第5実施例に係る位相補間器700Eの回路図である。位相補間器700Eでは、第1経路724から、第2ライン704側のスイッチSWA2が省略され、また第2経路726からも、第2ライン704側のスイッチSWB2が省略されている。
図32は、第3の実施の形態に係る位相補間器700Fの回路図である。第1、第2の実施の形態では、第1信号S1、第2信号S2のポジエッジの位相に着目したが、第3の実施の形態では、ネガエッジ(立ち下がりエッジ、トレーリングエッジ)をトリガとして動作する。位相補間器700Fは、図1の位相補間器700を天地反転した構成を有する。
図33は、第6実施例に係る位相補間器700Gの回路図である。回路ユニット720において、第1経路724、第2経路726はそれぞれ、第1実施例と同様に、3個のスイッチSWA1〜SWA3,SWB1〜SWB3を含む。各スイッチはPMOSトランジスタである。
Claims (12)
- N個(N≧2)のステージを備え、各ステージは、第1位相補間器および第2位相補間器を含み、
i番目(1≦i≦N−1)のステージの前記第1位相補間器の出力ノードは、(i+1)番目のステージの前記第1位相補間器および前記第2位相補間器それぞれの第1入力ノードと接続され、
i番目のステージの前記第2位相補間器の出力ノードは、(i+1)番目のステージの前記第1位相補間器および前記第2位相補間器それぞれの第2入力ノードと接続され、
前記第1位相補間器および前記第2位相補間器はそれぞれ、前記第1入力ノードに第1信号を、前記第2入力ノードに第2信号を受け、制御データに応じたタイミングにエッジを有する出力信号を生成可能に構成されることを特徴とするタイミング発生器。 - N番目のステージでは、前記第1位相補間器と前記第2位相補間器の一方が省略されることを特徴とする請求項1に記載のタイミング発生器。
- i番目(1≦i≦N−1)のステージにおいて、前記第1位相補間器と前記第2位相補間器の出力信号のエッジは、そのステージの時間分解能に相当する時間差を有することを特徴とする請求項1または2に記載のタイミング発生器。
- 1番目のステージにおいて、前記第1位相補間器と前記第2位相補間器の前記第1入力ノードには、共通の第1基準信号が入力され、前記第1位相補間器と前記第2位相補間器の前記第2入力ノードには、共通の第2基準信号が入力されることを特徴とする請求項1から3のいずれかに記載のタイミング発生器。
- 1番目のステージにおいて、第1位相補間器の第2入力ノードと第2位相補間器の第1入力ノードには、共通の信号が入力されることを特徴とする請求項1から3のいずれかに記載のタイミング発生器。
- 前記第1位相補間器および前記第2位相補間器はそれぞれ、
キャパシタと、
(i)前記第1信号に応じて、前記制御データに応じた電流量で前記キャパシタを充電または放電し、(ii)前記第2信号に応じて、一定の電流量で前記キャパシタを充電または放電する充放電回路と、
前記キャパシタの電圧がしきい値に達するとレベルが変化する前記出力信号を生成する出力回路と、
を含むことを特徴とする請求項1から5のいずれかに記載のタイミング発生器。 - セット信号を生成するセット信号発生器と、
リセット信号を生成するリセット信号発生器と、
を備え、
前記セット信号発生器と前記リセット信号発生器の少なくとも一方は、請求項1から6のいずれかに記載のタイミング発生器を含み、
前記セット信号発生器の出力信号に応じて第1レベル、前記リセット信号発生器の出力信号に応じて第2レベルに遷移するパルス信号を出力することを特徴とする半導体集積回路。 - 前記パルス信号は、パルス幅変調信号であることを特徴とする請求項7に記載の半導体集積回路。
- D級アンプのコントローラであることを特徴とする請求項7または8に記載の半導体集積回路。
- DC/DCコンバータのコントローラであることを特徴とする請求項7または8に記載の半導体集積回路。
- LEDドライバのコントローラであることを特徴とする請求項7または8に記載の半導体集積回路。
- モータのコントローラであることを特徴とする請求項7または8に記載の半導体集積回路。
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