JP2018515927A5

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Publication number: JP2018515927A5
Application number: JP2017558391A
Authority: JP
Filing date: 2016-05-09
Publication date: 2019-06-06
Anticipated expiration: 2036-05-09

Claims

半導体デバイスであって、
半導体材料を含む基板と、
前記基板の前記半導体材料において配置される、縦型金属酸化物半導体（ＭＯＳ）トランジスタのドレイン領域と、
前記ドレイン領域の上方の前記半導体材料において配置される、前記縦型ＭＯＳトランジスタの縦型ドリフト領域と、
前記縦型ドリフト領域における前記基板において配置されるトレンチと、
前記トレンチにおいて配置される誘電体ライナーと、
前記誘電体ライナーの上方の前記トレンチにおいて配置される、前記縦型ＭＯＳトランジスタのゲート誘電体層と、
前記ゲート誘電体層に接触する前記トレンチにおいて配置される、前記縦型ＭＯＳトランジスタのトレンチゲートと、
前記垂直ドリフト領域の上方の前記基板において配置される、前記縦型ＭＯＳトランジスタのボディと、
前記トレンチにおいて配置され、前記誘電体ライナーによって前記基板から分離される、複数のフィールドプレートセグメントであって、
前記トレンチの底部における下部フィールドプレートセグメントと、
前記下部フィールドプレートセグメントの上方で前記トレンチゲートの下方に配置される、上部フィールドプレートセグメントと、
を含む、前記複数のフィールドプレートセグメントと、
を含み、
前記下部フィールドプレートセグメントと前記基板との間の前記トレンチの側壁上に配置される前記誘電体ライナーが、前記上部フィールドプレートセグメントと前記基板との間の前記トレンチの前記側壁上に配置される前記誘電体ライナーより厚く、前記上部フィールドプレートセグメントと前記基板との間の前記トレンチの前記側壁上に配置される前記誘電体ライナーが、前記トレンチゲートと前記基板との間の前記トレンチの前記側壁上に配置される前記ゲート誘電体層より厚い、半導体デバイス。
請求項１に記載の半導体デバイスであって、
前記上部フィールドプレートセグメントが、前記トレンチゲートと前記上部フィールドプレートセグメントとの間に配置される誘電体隔離層によって、前記トレンチにおける前記トレンチゲートから電気的に隔離される、半導体デバイス。
請求項１に記載の半導体デバイスであって、
前記上部フィールドプレートセグメントが、前記トレンチにおける前記トレンチゲートに接続される、半導体デバイス。
請求項１に記載の半導体デバイスであって、
前記上部フィールドプレートセグメントが、前記下部フィールドプレートセグメントから電気的に隔離される、半導体デバイス。
請求項１に記載の半導体デバイスであって、
前記上部フィールドプレートセグメントが、前記下部フィールドプレートセグメントに接続される、半導体デバイス。
請求項１に記載の半導体デバイスであって、
前記複数のフィールドプレートセグメントが、
前記上部フィールドプレートセグメントと前記下部フィールドプレートセグメントとの間に配置される中間フィールドプレートセグメントを更に含み、
前記基板から前記下部フィールドプレートセグメントを分離する前記誘電体ライナーが、前記基板から前記中間フィールドプレートセグメントを分離する前記誘電体ライナーより厚く、
前記基板から前記中間フィールドプレートセグメントを分離する前記誘電体ライナーが、前記基板から前記上部フィールドプレートセグメントを分離する前記誘電体ライナーより厚い、半導体デバイス。
半導体デバイスを形成する方法であって、
半導体材料を含む基板を提供することと、
前記基板において縦型ＭＯＳトランジスタのドレイン領域を形成することと、
前記ドレイン領域の上方の前記半導体材料において前記縦型ＭＯＳトランジスタの縦型ドリフト領域を形成することと、
前記縦型ドリフト領域においてトレンチを形成することと、
前記基板に接する前記トレンチにおいて誘電体ライナーを形成することと、
前記誘電体ライナー上の前記トレンチにおいて下部フィールドプレートセグメントを形成することと、
前記下部フィールドプレートセグメントの上方の前記誘電体ライナーの少なくとも一部を除去することと、
前記下部フィールドプレートセグメントの上方の前記トレンチにおいて上部フィールドプレートセグメントを形成することであって、前記上部フィールドプレートセグメントと前記基板との間の誘電体材料が、前記上部フィールドプレートセグメントと前記基板との間に前記誘電体ライナーを提供し、前記下部フィールドプレートセグメントと前記基板との間の前記トレンチの側壁上に配置される前記誘電体ライナーが、前記上部フィールドプレートセグメントと前記基板との間の前記トレンチの前記側壁上に配置される前記誘電体ライナーより厚い、前記上部フィールドプレートセグメントを形成することと、
前記上部フィールドプレートセグメントの上方の前記トレンチから前記誘電体ライナーを除去することと、
前記上部フィールドプレートセグメントの上方の前記トレンチにおいて前記基板に接する、前記縦型ＭＯＳトランジスタのゲート誘電体層であって、前記上部フィールドプレートセグメントと前記基板との間の前記誘電体ライナーより薄い、前記ゲート誘電体層を形成することと、
前記ゲート誘電体層に接触する前記トレンチにおいて前記縦型ＭＯＳトランジスタのトレンチゲートを形成することと、
前記縦型ドリフト領域の上方の前記ゲート誘電体層に接する前記基板において前記縦型ＭＯＳトランジスタのボディを形成することと、
を含む、方法。
請求項７に記載の方法であって、
前記トレンチにおいて誘電体ライナーを形成することが、前記下部フィールドプレートセグメントが前記第１の堆積シリコン上にあるように、前記基板に接する前記トレンチにおいて熱酸化物層を形成することと、前記熱酸化物層上の前記トレンチにおいて第１の堆積２酸化ケイ素層を形成することとを含む、方法。
請求項８に記載の方法であって、
前記下部フィールドプレートセグメントの上方の前記誘電体ライナーの少なくとも一部を除去することが、前記下部フィールドプレートセグメントの上方の適所において前記熱酸化物層の大部分を残して、前記下部フィールドプレートセグメントの上方の前記第１の堆積２酸化ケイ素層の少なくとも一部を除去すること含み、
前記上部フィールドプレートセグメントと前記基板との間の残余熱酸化物層が、前記上部フィールドプレートセグメントと前記基板との間の前記トレンチの前記側壁上に前記誘電体ライナーの少なくとも一部を提供する、方法。
請求項９に記載の方法であって、
前記基板から前記上部フィールドプレートセグメントを分離する前記トレンチの前記側壁上の前記誘電体ライナーが、第２の堆積２酸化ケイ素層を含むように、前記第１の堆積２酸化ケイ素層を除去した後で、前記上部フィールドプレートセグメントを形成する前に、前記下部フィールドプレートセグメントの上方の前記残余熱酸化物層上に前記第２の堆積２酸化ケイ素層を形成することを更に含む、方法。
請求項１０に記載の方法であって、
前記上部フィールドプレートセグメントが前記下部フィールドプレートセグメントに接触するように、前記上部フィールドプレートセグメントを形成する前に、前記下部フィールドプレートセグメント上の前記第２の堆積２酸化ケイ素層を除去することを更に含む、方法。
請求項１０に記載の方法であって、
前記上部フィールドプレートセグメントが前記下部フィールドプレートセグメントから電気的に隔離されるように、前記上部フィールドプレートセグメントが、前記下部フィールドプレートセグメント上の前記第２の堆積２酸化ケイ素層の一部上に形成される、方法。
請求項９に記載の方法であって、
前記下部フィールドプレートセグメントの上方の前記残余熱酸化物層が、前記基板から前記上部フィールドプレートセグメントを分離する前記トレンチの前記側壁上に前記誘電体ライナーを提供するように、前記上部フィールドプレートセグメントが、前記下部フィールドプレートセグメントの上方の前記残余熱酸化物層上に形成される、方法。
請求項７に記載の方法であって、
前記下部フィールドプレートセグメントの上方の前記誘電体ライナーの少なくとも一部を除去することが、前記下部フィールドプレートセグメントの上方の前記誘電体ライナーの実質的に全てを除去することを含み、
前記方法が、
熱酸化物層が、前記上部フィールドプレートセグメントと前記基板との間の前記トレンチの前記側壁上の前記誘電体ライナーの少なくとも一部を提供するように、前記下部フィールドプレートセグメントを形成した後に前記下部フィールドプレートセグメントの上方の前記基板に接する前記トレンチにおいて前記熱酸化物層を形成することを更に含む、方法。
請求項７に記載の方法であって、
前記上部フィールドプレートセグメントが前記下部フィールドプレートセグメントに接触するように、前記上部フィールドプレートセグメントを形成する前に、前記下部フィールドプレートセグメント上の誘電体材料を除去することを更に含む、方法。
請求項７に記載の方法であって、
前記上部フィールドプレートセグメントが前記下部フィールドプレートセグメントから電気的に隔離されるように、前記上部フィールドプレートセグメントが、前記下部フィールドプレートセグメント上の誘電体材料の上に形成される、方法。
請求項７に記載の方法であって、
前記トレンチゲートが前記上部フィールドプレートセグメントに接触するように、前記トレンチゲートを形成する前に、前記上部フィールドプレートセグメント上の前記ゲート誘電体層を除去することを更に含む、方法。
請求項７に記載の方法であって、
前記トレンチゲートが前記上部フィールドプレートセグメントから電気的に隔離されるように、前記トレンチゲートが、前記上部フィールドプレートセグメント上の前記ゲート誘電体層の一部上に形成される、方法。
請求項７に記載の方法であって、
前記下部フィールドプレートセグメントを形成することが、
前記トレンチにおいて、前記基板の頂部表面の上に、ポリシリコンの層を形成することと、
前記下部フィールドプレートセグメントを提供するように前記トレンチにおいて前記ポリシリコンの層の一部を残して、前記基板の前記頂部表面の上と前記トレンチの一部とから、前記ポリシリコンの層を除去することと、
を含む、方法。
半導体デバイスを形成する方法であって、
半導体材料を含む基板を提供することと、
前記基板において縦型ＭＯＳトランジスタのドレイン領域を形成することと、
前記ドレイン領域の上方の前記半導体材料において前記縦型ＭＯＳトランジスタの縦型ドリフト領域を形成することと、
前記縦型ドリフト領域においてトレンチを形成することと、
前記基板に接する前記トレンチにおいて熱酸化物層を形成することと、
前記熱酸化物層上の前記トレンチにおいて第１の堆積２酸化ケイ素層を形成することと、
前記第１の堆積シリコン上の前記トレンチにおいて下部フィールドプレートセグメントを形成することであって、前記熱酸化物層と前記第１の堆積２酸化ケイ素層との組合せが、前記基板から前記下部フィールドプレートセグメントを分離する前記トレンチの側壁上の誘電体ライナーを提供する、前記下部フィールドプレートセグメントを形成することと、
前記下部フィールドプレートセグメントの上方の適所における前記熱酸化物層の大部分を残して、前記下部フィールドプレートセグメントの上方の前記第１の堆積２酸化ケイ素層の少なくとも一部を除去することと、
前記下部フィールドプレートセグメントの上方の前記トレンチにおいて上部フィールドプレートセグメントを形成することであって、前記上部フィールドプレートセグメントと前記基板との間の残余熱酸化物層が、前記上部フィールドプレートセグメントと前記基板との間の前記トレンチの前記側壁上の前記誘電体ライナーの少なくとも一部を提供し、前記下部フィールドプレートセグメントと前記基板との間の前記トレンチの前記側壁上に配置される前記誘電体ライナーが、前記上部フィールドプレートセグメントと前記基板との間の前記トレンチの前記側壁上に配置される前記誘電体ライナーより厚い、前記上部フィールドプレートセグメントを形成することと、
前記上部フィールドプレートセグメントの上方の前記トレンチから前記熱酸化物層を除去することと、
前記上部フィールドプレートセグメントの上方の前記トレンチにおいて前記基板に接する前記縦型ＭＯＳトランジスタのゲート誘電体層を形成することであって、前記上部フィールドプレートセグメントと前記基板との間の前記トレンチの前記側壁上の前記誘電体ライナーより薄い前記ゲート誘電体層を形成することと、
前記ゲート誘電体層に接触する前記トレンチにおいて前記縦型ＭＯＳトランジスタのトレンチゲートを形成することと、
前記縦型ドリフト領域の上方の記ゲート誘電体層に接する前記基板において前記縦型ＭＯＳトランジスタのボディを形成することと、
を含む、方法。
縦型金属酸化物半導体トランジスタを含む集積回路であって、前記縦型金属酸化物半導体トランジスタが、
縦型ドリフト領域と、
前記縦型ドリフト領域の上に位置するボディ領域と、
前記ボディ領域と前記縦型ドリフト領域との中に縦に定義されるトレンチと、
前記トレンチに位置して前記ボディ領域に近接するトレンチゲートと、
前記トレンチに位置して前記縦型ドリフト領域に近接するフィールドプレートと、
前記トレンチの側壁に配置されて前記フィールドプレートを前記縦型ドリフト領域から分離する第１の誘電体ライナであって、第１の厚さを有する、前記第１の誘電体ライナと、
前記側壁に配置されて前記第１の誘電体ライナの上に位置する第２の誘電体ライナであって、前記フィールドプレートを前記縦型ドリフト領域から分離し、前記第１の厚さよりも薄い第２の厚さを有する、前記第２の誘電体ライナと、
を含む、前記集積回路。
請求項２１に記載の集積回路であって、
前記縦型金属酸化物半導体トランジスタが、前記フィールドプレートと前記トレンチゲートとの間に位置する隔離層であって、前記フィールドプレートを前記トレンチゲートから隔離する、前記隔離層を更に含む、集積回路。
請求項２１に記載の集積回路であって、
前記フィールドプレートが前記トレンチゲートに隣接している、集積回路。
請求項２１に記載の集積回路であって、
前記フィールドプレートが、下部セグメントに関連する第１の幅と、上部セグメントに関連する第２の幅とを有し、前記第１の幅が前記第２の幅よりも小さい、集積回路。
請求項２４に記載の集積回路であって、
前記下部セグメントが前記上部セグメントに隣接している、集積回路。
請求項２４に記載の集積回路であって、
前記縦型金属酸化物半導体トランジスタが、前記下部セグメントと前記上部セグメントとの間に位置し、前記下部セグメントを前記上部セグメントから隔離する、隔離層を更に含む、集積回路。
請求項２１に記載の集積回路であって、
前記縦型金属酸化物半導体トランジスタが、前記側壁に配置されて前記トレンチゲートを前記ボディ領域から分離するゲート誘電体層であって、前記第２の誘電体ライナの前記第２の厚さよりも薄い第３の厚さを有する、前記ゲート誘電体層を更に含む、集積回路。
請求項２１に記載の集積回路であって、
前記第１の誘電体ライナが、前記トレンチの側壁に配置されて前記第１の厚さと前記第２の厚さよりも薄い第３の厚さを有する第１の熱酸化物層を含み、
前記第２の誘電体ライナが、前記第１の熱酸化物層に隣接して前記第３の厚さを有する第２の熱酸化物層を含む、集積回路。
請求項２８に記載の集積回路であって、
前記第１の誘電体ライナが、前記第１の熱酸化物層上に配置されて前記第１の厚さと前記第２の厚さよりも薄い第４の厚さを有する第１の２酸化シリコン層を含み、
前記第２の誘電体ライナが、前記第１の２酸化シリコン層に隣接して前記第４の厚さよりも薄い第５の厚さを有する第２の２酸化シリコン層を含む、集積回路。
請求項２１に記載の集積回路であって、
前記縦型金属酸化物半導体トランジスタが、
前記ボディ領域の上に位置して前記トレンチに近接するソース領域であって、前記フィールドプレートに電気的に結合される、前記ソース領域と、
前記縦型ドリフト領域の下方に位置するドレイン領域であって、前記トレンチから空間を開けられている、前記ドレイン領域と、
を更に含む、集積回路。