JP2018190803A - イメージセンサ及びセンサ装置 - Google Patents
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Abstract
Description
図1はイメージセンサの構成例を示す説明図である。本実施形態のイメージセンサ100は、基板(図示しない)上に画素200がマトリクス状に配置されている。イメージセンサ100は画素行毎に共通の選択配線G1〜G5、及びリセット配線R1〜R5が配置されている。イメージセンサ100は画素列毎に共通の信号線D1〜D5が配置されている。イメージセンサ100のすべての画素200には、共通の電源配線VPが配置されている。選択配線G1〜G5、及びリセット配線R1〜R5は駆動回路500に接続されている。信号線D1〜D5は検出回路510に接続されている。電源配線VPは電源回路520に接続されている。
図8はイメージセンサの1画素の回路の他の構成例を示す回路図である。本実施形態に係わるイメージセンサの構成は、図1で示した実施形態1の構成と同様のものを用いることができる。本実施形態に係わるイメージセンサにおいて、1つの画素は2つのTFT302、303と、PD401とを含む。
実施形態1に係わるイメージセンサの具体的な製造方法の一例を、図面を用いて説明する。
実施形態2に係わるイメージセンサの具体的な製造方法の一例を、図面を用いて説明する。図12は実施形態2に係わるイメージセンサの製造方法の一例を示す断面図である。実施形態2のイメージセンサは、実施形態1と酸化物半導体TFTの構造を除いて同じ構造を用いることが可能である。したがって、ここでは、酸化物半導体TFTまでの製造方法を説明するのにとどめる。
上述の実施形態1で示したイメージセンサでは、PDのカソード端子が、TFTのゲートに接続された回路構成であった。他の形態として、PDのアノード端子をTFTのゲートに接続する回路構成を用いてもよい。図13は1画素回路の他の構成例を示す回路図である。図13は実施形態1で示したイメージセンサにおいて、PDのアノード端子をTFTのゲートに接続する場合の回路構成を示している。この回路構成の場合、リセット配線に負極性のパルスを印加することでPDをリセットすること以外、実施形態1で説明した駆動方法と同じ方法を適用することができる。また、奏する効果についても、実施形態1と同様である。
実施形態3と同様に、実施形態2を変更し、PDのアノード端子をTFTのゲートに接続する回路構成を用いてもよい。図14は1画素回路の他の構成例を示す回路図である。図14は実施形態2で示したイメージセンサにおいて、PDのアノード端子をTFTのゲートに接続する場合の回路構成を示している。この回路構成の場合、リセット配線に負極性のパルスを印加することでPDをリセットすること以外、実施形態2で説明した駆動方法と同じ方法を適用することができる。また、奏する効果についても、実施形態2と同様である。
上述のイメージセンサでは、検出回路の構成として図4で示した以外のものを採用可能である。図15は検出回路の他の構成例を示す回路図である。検出回路は電圧増幅回路610と抵抗620とを含む。図15で示した構成の検出回路の場合、図4で示した検出回路と同様の方法で動作させることができる。
図16は検出回路の他の構成例を示す回路図である。図17は図16で示す検出回路の動作を示すタイミングチャートである。図17において、信号PCGは信号線Dmを低電位にリセットするためのパルス信号である。信号PCGにより、時刻t3の直後、及び時刻t5の直後に、信号線Dmは低電位にリセットされる。時刻t3はPDに照射された光量に依存した電圧を読み取る期間(時刻t3からt4)の開始時点である。時刻t5はPDのリセット後の電圧を読み取る期間(時刻t5からt6)の開始時点である。信号線Dmを低電位にリセットするのは、次の理由による。画素の増幅用TFT300、302が、信号線の電位を上昇させる方向にしか電流を流せないために、信号読み出し直前に信号線を低電位にプリチャージする必要があるからである。付け加えるなら、図4、図15で示した回路の場合、電流源600、あるいは抵抗620が信号線を低電位にする方向に電流を流すことが可能なため、先述のプリチャージの動作は不要である。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
200 画素
300、302 TFT(第1のTFT)
301、303 TFT(第2のTFT)
310 ゲート電極
311 ゲート電極(ボトムゲート)
320 ゲート絶縁膜
330 酸化物半導体膜(第1半導体)
331 酸化物半導体膜(第2半導体)
350 トレイン金属
400、401 PD(フォトダイオード)(光電変換素子)
410 下部電極(第1の電極)
420 n−a−Si
430 i−a−Si
440 p−a−Si
450 上部電極(第2の電極)
700 基板
720 層間膜(層間絶縁膜)
730 ガスバリア膜
740 保護膜
750 パッシベーション膜
760 配線金属膜
770 平坦化膜
800 シンチレータ
Claims (12)
- 基板と、
前記基板上に配置された第1ゲート電極、前記第1ゲート電極上に絶縁膜を介して積層された酸化物半導体を含む第1半導体、前記第1半導体上に積層された第1のソース電極及び第1のドレイン電極、並びに前記第1半導体上に配置された第2ゲート電極を有し、前記第1のソース電極は前記第1ゲート電極と電気的に接続されており、前記第1のドレイン電極は電源線に電気的に接続される第1のTFTと、
前記基板上に前記第1ゲート電極と同一層に配置された第3ゲート電極、前記第3ゲート電極上に前記絶縁膜を介して積層された酸化物半導体を含み前記第1半導体と同一層に配置された酸化物半導体を含む第2半導体、並びに前記第2半導体上に積層された第2のソース電極及び第2のドレイン電極を有し、前記第2のドレイン電極は前記第1ゲート電極と電気的に接続されており、前記第2のソース電極は信号線に電気的に接続され、前記第3ゲート電極は第1の制御線に電気的に接続される第2のTFTと、
a−Si薄膜、前記a−Si薄膜の第1面及び前記第1のTFTの前記第2ゲート電極に電気的に接続されている第1の電極、並びに第2の制御線に接続される第2の電極を有し、前記第1のTFTと積層方向で互いに重畳するように前記第1のTFTの上部に配置されている光電変換素子と
を含む画素が、アレイ状に複数配置され、
前記第1及び第2のTFTと前記光電変換素子との間に位置し、前記第1及び第2のTFTへ水素が拡散することを抑制するガスバリア膜を備え、
前記第1の電極及び前記第2ゲート電極は同一層であり、
前記各画素においては、前記ガスバリア膜に開口部が設けられていない
イメージセンサ。 - 前記第1のソース電極及び第2のドレイン電極は同一の金属層からなり、前記第1のソース電極は前記絶縁膜に設けられたコンタクトホールを介して、前記第1ゲート電極と接続されている
請求項1に記載のイメージセンサ。 - 前記第1の電極及び前記第2ゲート電極は、前記ガスバリア膜上に積層されている
請求項1又は請求項2に記載のイメージセンサ。 - 基板と、
前記基板上に絶縁膜を介して積層された酸化物半導体を含む第1半導体、前記第1半導体上に積層された第1のソース電極及び第1のドレイン電極、並びに前記第1半導体上に配置された第1ゲート電極を有し、前記第1のドレイン電極は電源線に電気的に接続される第1のTFTと、
前記基板上に配置された第2ゲート電極、前記第2ゲート電極上に前記絶縁膜を介して積層された酸化物半導体を含み前記第1半導体と同一層に配置された酸化物半導体を含む第2半導体、並びに前記第2半導体上に積層された第2のソース電極及び第2のドレイン電極を有し、前記第2のドレイン電極は前記第1のソース電極と電気的に接続されており、前記第2のソース電極は信号線に電気的に接続され、前記第2ゲート電極は第1の制御線に電気的に接続される第2のTFTと、
a−Si薄膜、前記a−Si薄膜の第1面及び前記第1のTFTの前記第1ゲート電極に電気的に接続されている第1の電極、並びに第2の制御線に接続される第2の電極を有し、前記第1のTFTと積層方向で互いに重畳するように前記第1のTFTの上部に配置されている光電変換素子と
を含む画素が、アレイ状に複数配置され、
前記第1及び第2のTFTと前記光電変換素子との間に位置し、前記第1及び第2のTFTへ水素が拡散することを抑制するガスバリア膜を備え、
前記第1の電極及び前記第1ゲート電極は同一層であり、
前記各画素においては、前記ガスバリア膜に開口部が設けられていない
イメージセンサ。 - 前記第1の電極及び前記第1ゲート電極は、前記ガスバリア膜上に積層されている
請求項4に記載のイメージセンサ。 - 前記第1の電極及び前記第1ゲート電極は、前記第1半導体、前記第1のソース電極、及び前記第2のドレイン電極と積層方向で互いに重畳する
請求項4又は請求項5に記載のイメージセンサ。 - 前記第1の電極及び前記第1ゲート電極は、前記第1半導体、前記第1のソース電極、及び前記第2のドレイン電極の上部に積層された層間絶縁膜上に配置されている
請求項4から請求項6のいずれか一項に記載のイメージセンサ。 - 前記光電変換素子の前記第2の電極は、前記第1面に対向する前記a−Si薄膜の第2面に積層されている
請求項1又は請求項4に記載のイメージセンサ。 - 前記光電変換素子はフォトダイオードであり、前記第1の電極がカソード端子、前記第2の電極がアノード端子である
請求項1又は請求項4に記載のイメージセンサ。 - 前記光電変換素子はフォトダイオードであり、前記第1の電極がアノード端子、前記第2の電極がカソード端子である
請求項1又は請求項4に記載のイメージセンサ。 - 請求項1に記載のイメージセンサと、
前記電源線に電源を出力する電源出力端子、前記第1の制御線に第1の制御信号を出力する第1の制御出力端子、前記第2の制御線に第2の制御信号を出力する第2の制御出力端子、及び前記第2のTFTの前記第2のソース電極から出力された電位が前記信号線を介して入力される入力端子を有する制御回路とを備え、
前記イメージセンサを動作させる期間を、読み出し期間と、蓄積期間とに分け、
前記読み出し期間において、
前記第1の制御出力端子より出力し、前記第1の制御線を介して前記第2のTFTの前記第3ゲート電極に印加される第1の制御信号をローレベル電圧からハイレベル電圧に変化させ、前記第2のソース電極から出力され前記信号線を介して前記入力端子に印加された入力信号の電位を観測する第1の観測動作と、
前記第1の観測動作の後に、前記第2の制御出力端子より出力し、前記第2の制御線を介して前記光電変換素子の第2の電極に印加される前記第2の制御信号をローレベル電圧からハイレベル電圧に変化させた後に、再びローレベル電圧に戻すリセット動作と、
前記リセット動作の後に、前記入力信号の電位を観測し
前記第2の制御信号をローレベル電圧に戻す第2の観測動作とを行い、
前記第1の観測動作で観測した電位と前記第2の観測動作で観測した電位との差分電位を出力し、
前記蓄積期間において、
前記第1の制御信号及び前記第2の制御信号をローレベル電圧に維持し、前記光電変換素子に光による信号電荷を蓄積させる動作を行い、
前記読み出し期間の動作と前記蓄積期間との動作を交互に行う
センサ装置。 - 請求項4に記載のイメージセンサと、
前記電源線に電源を出力する電源出力端子、前記第1の制御線に第1の制御信号を出力する第1の制御出力端子、前記第2の制御線に第2の制御信号を出力する第2の制御出力端子、及び前記第2のTFTの前記第2のソース電極から出力された電位が前記信号線を介して入力される入力端子を有する制御回路とを備え、
前記イメージセンサを動作させる期間を、読み出し期間と、蓄積期間とに分け、
前記読み出し期間において、前記第1の制御出力端子より出力し、前記第1の制御線を介して前記第2のTFTの前記第2ゲート電極に印加される第1の制御信号をローレベル電圧からハイレベル電圧に変化させ、前記第2のソース電極から出力され前記信号線を介して前記入力端子に印加された入力信号の電位を観測する第1の観測動作と、
前記第1の観測動作の後に、前記第2の制御出力端子より出力し、前記第2の制御線を介して前記光電変換素子の第2の電極に印加される前記第2の制御信号をローレベル電圧からハイレベル電圧に変化させた後に、再びローレベル電圧に戻すリセット動作と、
前記リセット動作の後に、前記入力信号の電位を観測し、
前記第2の制御信号をローレベル電圧に戻す第2の観測動作とを行い、
前記第1の観測動作で観測した電位と前記第2の観測動作で観測した電位との差分電位を出力し、
前記蓄積期間において、前記第1の制御信号及び前記第2の制御信号をローレベル電圧に維持し、前記光電変換素子に光による信号電荷を蓄積させる動作を行い、
前記読み出し期間の動作と前記蓄積期間との動作を交互に行う
センサ装置。
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