JP2018189715A - 表示装置 - Google Patents

Abstract

【課題】リアル解像度の表示を行う表示装置において、画質の低下を抑えつつ、データ線数を低減する。【解決手段】第２色副画素は第１色副画素に対して行方向に配置され、第３色副画素は第１色副画素に対して列方向に配置されている。第１色副画素、第２色副画素、及び第３色副画素は、それぞれ、１本の走査線及び１本のデータ線と接続している。行方向における主画素の数はＭであり、列方向における主画素の数はＮである。走査線の数は、（３／２）Ｎであり、走査線のそれぞれは、２Ｍの副画素と接続されている。データ線の数は、２Ｍである。データ線のそれぞれに接続された主画素の数はＮである。データ線のそれぞれに接続された副画素の数は（３／２）Ｎである。【選択図】図５Ｂ

Description

本開示は、表示装置に関する。

液晶表示装置に替わり、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置が提案されている。ＯＬＥＤ素子は、電流駆動型の自発光素子であるため、低消費電力、高視野角、高コントラスト比を実現できる。

アクティブマトリックス型のカラーＯＬＥＤ表示装置は、マトリックス状に配列された主画素を含み、各主画素は、Ｒ（Ｒｅｄ）、Ｇ（Ｇｒｅｅｎ）、Ｂ（Ｂｌｕｅ）の副画素で構成されている。ＯＬＥＤ表示装置及びその製造方法の特性から、例えば特許文献１に開示されるように、様々な副画素レイアウトが提案されている。

各副画素は、電極を介して有機発光膜に供給する電流を制御する駆動トランジスタと、当該副画素を選択する選択トランジスタとを含む。ＯＬＥＤ表示装置は、主画素行と同数の走査線と、主画素列の３倍の数のデータ線とを有する。

フルＨＤフォーマットに代表されるように、映像（画像）フォーマットの高精細化に伴い、ＯＬＥＤ表示装置の高精細化が要求される。高精細化に応じて、必要とする走査線及びデータ線、並びに、ドライバ回路の出力端子数が増加する。しかし、特に小型の表示装置において、ドライバ回路の出力端子数には限界がある。

そこで、例えば、レンダリング技術を使用して、データ線数を低減する表示装置が提案されている。しかし、レンダリング技術は、仮想的に解像度を増加させる技術である。液晶表示装置で広く使用されている技術は、デマルチプレクサを使用して、データ線の出力先副画素を時分割で選択し、リアル解像度の表示を実現しつつドライバ回路のデータ出力端子数を低減できる。

米国特許第８５５２６３５号

液晶表示装置と比較して、一般のＯＬＥＤ表示装置は、より長いデータ書き込み時間を必要とする。そのため、デマルチプレクサの動作による遅延時間により、ＯＬＥＤ表示装置における書き込み時間が不足し得る。また、デマルチプレクサをパネル上に実装する構成は、より広い額縁領域を必要とする。さらに、高精細化に伴い、データ線と副画素回路との間の距離が小さくなり、クロストークの影響が大きくなる。

したがって、リアル解像度の表示を行うＯＬＥＤ表示装置において、画質の低下を抑えつつ、データ線数を低減できる技術が望まれる。

本発明の一態様の表示装置は、マトリックス状に配列された主画素と、行方向に延び、前記行方向に垂直な列方向に配列された、走査線と、前記列方向に延び、前記行方向に配列された、データ線と、を含む。前記主画素のそれぞれは、第１色副画素、第２色副画素、及び第３色副画素を含む。前記第２色副画素は、前記第１色副画素に対して、前記行方向に配置されている。前記第３色副画素は、前記第１色副画素に対して、前記列方向に配置されている。前記第１色副画素、前記第２色副画素、及び前記第３色副画素それぞれは、トランジスタと、前記トランジスタに接続される第１電極と、前記第１電極上に形成される素子分離膜と、前記素子分離膜に設けた開口を覆うように形成される発光材料部と、前記発光材料部上に形成される第２電極と、を含む。前記素子分離膜の開口が、前記第１色副画素、前記第２色副画素、及び前記第３色副画素それぞれの発光領域を規定する。前記第１色副画素、前記第２色副画素、及び前記第３色副画素は、それぞれ、前記走査線のうちの１本の走査線及び前記データ線のうちの１本のデータ線と接続している。前記行方向における前記主画素の数はＭであり、前記列方向における前記主画素の数はＮである。前記走査線の数は、（３／２）Ｎである。前記走査線のそれぞれが接続された副画素の数は、２Ｍである。前記データ線の数は、２Ｍである。前記データ線のそれぞれに接続された主画素の数は、Ｎである。前記データ線のそれぞれに接続された副画素の数は、（３／２）Ｎである。

本発明の一態様によれば、リアル解像度の表示を行う表示装置において、画質の低下を抑えつつ、データ線数を低減できる。

表示装置の構成例を模式的に示す。 ＴＦＴ基板上の回路構成を模式的に示す。 画素回路の構成例を示す。 画素回路の他の構成例を示す。 画素回路の他の構成例を示す。 副画素の断面構造の一部を模式的に示す。 副画素の有機発光材料部及び発光領域のレイアウトを示す。 副画素の発光領域及び配線のレイアウト並びに発光領域と配線との接続関係の例を示す。 図５Ｂと異なる例を示す。 図５Ｃに示す画素レイアウトにおける、副画素の駆動のタイミングチャートを示す。 副画素の有機発光材料部及び発光領域の他のレイアウトを示す。 副画素の発光領域及び配線のレイアウト並びに発光領域と配線との接続関係の他の例を示す。 図５Ｂに示すレイアウトにおける、画素回路構成を模式的に示す平面図である。 画素回路の製造における、層のパターニングを説明する図である。 画素回路の製造における、層のパターニングを説明する図である。 画素回路の製造における、層のパターニングを説明する図である。

以下、添付図面を参照して本発明の実施形態を説明する。本実施形態は本発明を実現するための一例に過ぎず、本発明の技術的範囲を限定するものではないことに注意すべきである。各図において共通の構成については同一の参照符号が付されている。

［全体構成］
図１は、ＡＭＯＬＥＤ（Ａｃｔｉｖｅ Ｍｔｒｉｘ Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置１０の構成例を模式的に示す。以下において、ＡＭＯＬＥＤ表示装置を単に表示装置と呼ぶ。表示装置１０は、発光素子（ＯＬＥＤ素子とも呼ぶ）が形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１００と、発光素子を封止する封止基板２００と、ＴＦＴ基板１００と封止基板２００とを接合する接合部（ガラスフリットシール部）３００を含んで構成されている。ＴＦＴ基板１００と封止基板２００との間には、例えば、乾燥空気が封入されており、接合部３００により封止されている。

ＴＦＴ基板１００の表示領域１２５の外側のカソード電極形成領域１１４の周囲に、走査ドライバ回路１３１、エミッションドライバ回路１３２、保護回路１３３、ドライバＩＣ１３４が配置されている。これらは、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）１３５を介して外部の機器と接続される。

走査ドライバ回路１３１はＴＦＴ基板１００の走査線を駆動する。エミッションドライバ回路１３２は、エミッション制御線を駆動して、各副画素の発光期間を制御する。ドライバＩＣ１３４は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて実装される。ＦＰＣ１３5は、静電気放電による破損を防ぐ。ドライバＩＣ１３４は、走査ドライバ回路１３１回路及びエミッションドライバ回路１３２に電源及びタイミング信号（制御信号）を与え、さらに、データ線に映像データに対応するデータ電圧を与える。すなわち、ドライバＩＣ１３４は、データドライバ回路であり、表示制御機能を有する。

［基板上の配線］
図２は、ＴＦＴ基板１００上の回路構成を模式的に示す。絶縁基板１１１上に表示及びタッチパネルのための回路が配置されている。表示領域１２５内において、不図示の主画素がマトリックス状に配置されている。絶縁基板１１１上の表示領域１２５内に、データ線１０５、走査線１０６、並びにエミッション制御線１０７が配置されている。図２は、データ線１０５、走査線１０６、及びエミッション制御線１０７の一部のみ図示している。データ線１０５と並列するように形成され、ドライバＩＣ１３４に接続される電力供給線は省略されている。

図２の例において、走査線１０６及びエミッション制御線１０７は、左右方向に延在し、上下方向に配列されている。走査線１０６及びエミッション制御線１０７は、交互に配置されている。データ線１０５は、上下方向に延在し、左右方向に配列されている。データ線１０５はドライバＩＣ１３４及び保護回路１３３に接続されている。走査線１０６は走査ドライバ回路１３１に接続され、エミッション制御線１０７はエミッションドライバ回路１３２に接続されている。

以下において、データ線が配列される方向（図２における左右方向）を、行方向と呼ぶ。走査線が配列される方向（図２における上下方向）を、列方向と呼ぶ。行方向及び列方向は、ユーザが表示装置１０を使用する時の向きに依存せず、データ線及び走査線のレイアウトにより規定される。

［画素回路］
絶縁基板１１１上には、複数の副画素のアノード電極にそれぞれ供給する電流を制御する複数の回路（画素回路）が形成されている。図３Ａは、画素回路の構成例を示す。各副画素は、第１のトランジスタＴ１と、第２のトランジスタＴ２と、第３のトランジスタＴ３と、保持容量Ｃとを含む画素回路と、ＯＬＥＤ素子Ｅ１とを含む。トランジスタは、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）である。以下、第１のトランジスタＴ１〜第３のトランジスタＴ３をそれぞれトランジスタＴ１〜トランジスタＴ３と略記する。

トランジスタＴ１は副画素選択用のスイッチである。トランジスタＴ１はｐチャネル型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、ゲート端子は、走査線１０６に接続されている。ドレイン端子は、データ線１０５に接続されている。ソース端子は、トランジスタＴ２のゲート端子に接続されている。

トランジスタＴ２はＯＬＥＤ素子Ｅ１の駆動用のトランジスタである。トランジスタＴ２はｐチャネル型ＦＥＴであり、そのゲートはトランジスタＴ１のソースに接続されている。トランジスタＴ２のソース端子は電力供給線１０８（Ｖｄｄ）に接続されている。ドレイン端子は、トランジスタＴ３のソース端子に接続されている。トランジスタＴ２のゲート端子とソース端子との間に保持容量Ｃ１が形成されている。

トランジスタＴ３は、ＯＬＥＤ素子Ｅ１への駆動電流の供給と停止を制御するスイッチである。トランジスタＴ３はｐチャネル型ＦＥＴであり、ゲート端子はエミッション制御線１０７に接続されている。トランジスタＴ３のソース端子はトランジスタＴ２のドレイン端子に接続されている。ドレイン端子は、ＯＬＥＤ素子Ｅ１に接続されている。

走査ドライバ回路１３１が走査線１０６に選択パルスを出力し、トランジスタＴ１を開状態にする。データ線１０５を介してドライバＩＣ１３４から供給されたデータ電圧は、保持容量Ｃ１に格納される。保持容量Ｃ１は、格納された電圧を、１フレーム期間を通じて保持する。保持電圧によって、トランジスタＴ２のコンダクタンスがアナログ的に変化し、トランジスタＴ２は、発光諧調に対応した順バイアス電流をＯＬＥＤ素子Ｅ１に供給する。

トランジスタＴ３は、駆動電流の供給経路上に位置する。エミッションドライバ回路１３２は、エミッション制御線１０７に制御信号を出力して、トランジスタＴ３開閉状態を制御する。トランジスタＴ３が開状態のとき、駆動電流がＯＬＥＤ素子Ｅ１に供給される。トランジスタＴ３が閉状態のとき、この供給が停止される。トランジスタＴ３の開閉を制御することにより、１フィールド周期内の点灯期間（デューティ比）を制御することができる。

図３Ｂは、画素回路の他の構成例を示す。図３Ａの画素回路との相違は、トランジスタＴ１ａと、トランジスタＴ３である。トランジスタＴ１ａは、図３ＡのトランジスタＴ１の機能（副画素選択用のスイッチ）と同じ機能を有するスイッチである。なお、トランジスタＴ１ａは、オフ電流を低減させるためにデュアルゲート構造を有する。

トランジスタＴ３は、様々な目的で使用することができる。トランジスタＴ３は、例えば、ＯＬＥＤ素子Ｅ１間のリーク電流によるクロストークを抑制するために、一旦、ＯＬＥＤ素子Ｅ１のアノード電極を黒信号レベル以下の十分低い電圧にリセットする目的で使用しても良い。なお、トランジスタＴ３は、オフ電流を低減させるためにデュアルゲート構造を有する。

他にも、トランジスタＴ３は、トランジスタＴ２の特性を測定する目的で使用してもよい。例えば、トランジスタＴ２を飽和領域、スイッチングトランジスタＴ３を線形領域で動作するようにバイアス条件を選んで、電力供給線１０８（Ｖｄｄ）から基準電圧供給線１０９（Ｖｒｅｆ）に流れる電流を測定すれば、トランジスタＴ２の電圧・電流変換特性を正確に測定することができる。画素毎のトランジスタＴ２の電圧・電流変換特性の違いを補償するデータ信号を外部回路で生成すれば、均一性の高い表示画像を実現できる。

一方、トランジスタＴ２をオフ状態にしてトランジスタＴ３をリニア領域で動作させ、ＯＬＥＤ素子Ｅ１を発光させる電圧を基準電圧供給線１０９から印加すれば、副画素毎のＯＬＥＤ素子Ｅ１の電圧・電流特性を正確に測定することができる。例えば、長時間の使用によってＯＬＥＤ素子Ｅ１が劣化した場合にも、その劣化量を補償するデータ信号を外部回路で生成すれば、長寿命化を実現できる。

以下において、副画素及び配線のレイアウト並びに副画素の制御方法（選択駆動方法）の例を説明する。なお、主画素のレイアウトなどについても適宜説明する。説明の容易のため、図３Ｃに示す画素回路構成を有する副画素の例を説明する。図３Ｃの画素回路は、図３Ａに示す画素回路から、トランジスタＴ３及びエミッション制御線を省略した構成を有する。以下に説明するレイアウト及び画素制御方法は、図３Ａ又は図３Ｂに示すような、他の画素回路構成に適用することができる。

図４は、副画素の断面構造の一部を模式的に示す。以下の説明において、上下は、図面における上下を示す。副画素は、赤、緑、又は青のいずれかの色を表示する。赤、緑、及び青の副画素により一つの画素（主画素）が構成される。副画素は、ＯＬＥＤ素子及び複数のトランジスタを含む画素回路（図３Ｃ参照）を、含んで構成されている。図４は、図３Ｃに示す画素回路における、駆動トランジスタＴ２、保持容量Ｃ１及びＯＬＥＤ素子Ｅ１の構造を模式的に示す。

副画素回路は、絶縁基板１５１と封止基板２００との間に形成されている。副画素回路は、下部電極（例えば、アノード電極１６２）と、上部電極（例えば、カソード電極１６６）と、有機発光膜１６５とを含む。図４は、トップエミッション型の副画素の例を示し、カソード電極１６６は、有機発光膜１６５からの光を封止基板２００に向けて透過させる透明電極である。副画素は、ボトムエミッション型であってもよい。

カソード電極１６６は、表示領域１２５の全面を完全に覆う形状を有する。アノード電極１６２は、副画素毎に分離して形成されている。有機発光膜１６５からの光の一部は、アノード電極１６２によって反射され、カソード電極１６６を透過して、封止基板２００を通って表示装置１０の表示面に出射する。なお、副画素は、アノード電極が上部電極であり、カソード電極が下部電極である構成を有してもよい。

絶縁基板１５１上に、絶縁膜１５２を介して、トランジスタＴ２のチャネル部（半導体層）１５５及び保持容量Ｃ１の電極部（ドープされた半導体層）１７１が形成されている。絶縁基板１５１は、図２の絶縁基板１１１に対応する。

チャネル部１５５及び電極１７１は同一層であり、例えば、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙ ｓｉｌｉｃｏｎ）で構成される。例えば、チャネル部１５５は、異なるドープ量の半導体部で構成され、電極１７１高濃度ドープされたＬＴＰＳである。

チャネル部１５５の上に、ゲート絶縁膜１５６を介して、ゲート電極１５７が形成されている。電極１７１の上に、ゲート絶縁膜１５６を介して、電極１７２が形成されている。ゲート電極１５７と電極１７２とは、同一層に形成されており、例えば、各副画素において、ゲート電極１５７と電極１７２とは連続している。

ゲート電極１５７の層上に層間絶縁膜１５８が形成されている。ソース電極１５９、ドレイン電極１６０が、層間絶縁膜１５８上に形成されている。ソース電極１５９、ドレイン電極１６０は、層間絶縁膜１５８のコンタクトホールを介して、チャネル部１５５に接続されている。

保持容量Ｃ１は、電極１７１と電力供給線１０８とを接続する接続部１７３を含む。接続部１７３は、層間絶縁膜１５８のコンタクトホールを介して、電極１７１に接続されている。ソース電極１５９、ドレイン電極１６０及び接続部１７３は、例えば、高融点金属又はその合金の層に形成される。

ソース電極１５９、ドレイン電極１６０及び接続部１７３の上に、絶縁性の平坦化膜１６１が形成される。そして、絶縁性の平坦化膜１６１の上に、アノード電極１６２が形成されている。アノード電極１６２は、平坦化膜１６１のコンタクトホールに形成されたコンタクト部１８１によってドレイン電極１６０に接続されている。

アノード電極１６２の上に、ＯＬＥＤ素子を分離する絶縁性の画素定義層（Ｐｉｘｅｌ Ｄｅｆｉｎｉｎｇ Ｌａｙｅｒ：ＰＬＤ）１６３が形成されている。画素定義層１６３は、素子分離膜とも呼ぶ。ＯＬＥＤ素子は、積層された、アノード電極１６２、有機発光膜１６５、及びカソード電極１６６（の部分）で構成される。ＯＬＥＤ素子は、画素定義層１６３の開口に形成されている。このように、画素定義層１６３の開口が、各副画素それぞれの発光領域を規定する。

アノード電極１６２の上に、有機発光膜１６５が形成されている。有機発光膜１６５は、画素定義層１６３の開口及びその周囲において、画素定義層１６３に付着している。有機発光膜１６５の上にカソード電極１６６が形成されている。カソード電極１６６は、透明電極である。カソード電極１６６は、有機発光膜１６５からの可視光の全て又は一部を透過させる。カソード電極１６６の上には、キャップ層１６７が形成されている。

ＴＦＴ基板１００と封止基板２００とは所定の間隔で固定される。封止基板２００は、透明な絶縁基板であって、例えばガラス基板である。ＴＦＴ基板１００と封止基板２００との間には空間が保持され、この空間に乾燥した空気等の気体が密封される。この密封構造により、水分等が有機ＥＬ素子へ侵入して劣化されるのを防いでいる。なお、封止基板２００と異なる封止構造部を使用することもできる。例えば、無機膜と有機膜の積層構造による薄膜封止（ＴＦＥ：Ｔｈｉｎ Ｆｉｌｍ Ｅｎｃａｐｓｕｌａｔｉｏｎ）構造部や耐透水性の高い可撓性又は不撓性の封止基板で全面を覆う構造等が使用できる。また、封止基板２００の光出射面（前面）に、λ／４位相差板２０１と偏光板２０２とが配置され、外部から入射した光の反射を抑制する。

[画素レイアウト]
図５Ａ、５Ｂ及５Ｃは、本開示の画素レイアウトの例を示す。図５Ａは、当該画素レイアウトにおける、副画素の有機発光材料部及び発光領域のレイアウトを示す。図５Ｂは、当該画素レイアウトにおける、副画素の発光領域及び配線のレイアウト並びに発光領域と配線との接続関係の例を示す。図５Ｃは、図５Ｂとは異なる例を示す。

図５Ａは、４行４列の画素を示し、一つの主画素行５４１、一つの主画素列５５１及び一つの主画素５０１が、例として符号で示されている。各主画素５０１は、Ｒ副画素、Ｇ副画素及びＢ副画素で構成されている。本開示における画素は、隣接する３色の副画素からなる基本構造であり、複数の主画素５０１が、行方向及び列方向において、M行N列のマトリックス状に配置されている。なお、本開示の概念は、Ｒ、Ｇ、及びＢの色群と異なる色群の画素に適用できる。

各Ｒ副画素は、Ｒ有機発光材料部５１１及びＲ発光領域５１２を含む。各Ｇ副画素は、Ｇ有機発光材料部５２１及びＧ発光領域５２２を含む。各Ｂ副画素は、Ｂ有機発光材料部５３１及びＢ発光領域５３２を含む。有機発光材料部は、図４に示す有機発光膜１６５に対応する。図５Ａの例において、発光材料部及び発光領域は略矩形であるが、他の形状を有してもよい。

発光領域は、有機発光膜１６５における、アノード電極１６２とカソード電極１６６に挟まれた領域である（図４参照）。発光領域は、画素定義層１６３の開口部を示す。発光領域は、より大きい有機発光材料領域内に含まれている。各色の有機発光材料の付着は、一般に、ファインメタルマスク（ＦＭＭ）を使用する。各色の有機発光材料の付着は、発光領域よりやや大きめの開口部を有するＦＭＭをＴＦＴ基板にアライメントして、選択的に有機発光材料を付着させる。

ＦＭＭの開口パタンは、概ね自色の発光領域の外側で他色の発光領域までのほぼ中間の境界線上に開口するように設計される。電流は画素定義層１６３の開口部のみに流れるので、この部分が発光領域である。

各主画素５０１において、Ｒ副画素とＧ副画素とが、行方向に配列されている。Ｂ副画素は、Ｒ副画素及びＧ副画素に対して、列方向に配置されている。図５Ａの例において、R副画素の右側にＧ副画素が配置されているが、それの位置は逆でもよい。図５Ａの例において、Ｂ副画素は、Ｒ副画素及びＧ副画素の下側に配置されているが、Ｂ副画素は、Ｒ副画素及びＧ副画素の上側に配置されてもよい。

有機発光材料の寿命（発光寿命とも呼ぶ）は、材料に流れる電流密度に依存し、電流密度が増加すると指数関数的に寿命が短くなる。したがって、必要な輝度を確保しながら寿命を確保するためには、最も寿命が短い色の発光面積を相対的に他の色の発光面積より大きくして電流密度を抑制することが有効である。一般に、Ｂの有機発光材料は、Ｒ及びＧの有機発光材料よりも寿命が短い。そこで、表示装置１０の寿命を長くするため、本例では、Ｂ発光領域５３２の面積を、Ｒ発光領域５１２及びＧ発光領域５２２よりも大きくしている。なお、Ｂと異なる色の有機発光材料の寿命が最も短い場合、当該異なる色の副画素とＢ副画素とが、入れ替えられる。

隣接する主画素間において、Ｒ画素の有機発光材料領部５１１は分離されており、Ｇ画素の有機発光材料領部５２１も分離されている。列方向において隣接する主画素間において、Ｂ画素の有機発光材料領部５３１は分離されている。

一方、各主画素行において、隣接する二つの主画素のＢ副画素ペアの有機発光材料領部５３１は、連続している。なお、B副画素のペアとは、同じ有機発光材料部５３１の領域内にある２つのB画素である。各主画素行において、隣接するＢ副画素ペアの有機発光材料領部５３１は、分離されて、離間している（点線矢印DV参照）。二つのＢ副画素の有機発光材料領部が連続していることで、Ｂ副画素の発光領域５３２の面積を大きくすることができる。

Ｂ副画素ペア間の有機発光材料領部を分離することで、ＦＭＭにおけるＢ副画素のための開口形状を、スリット状に代えて、スロット状にすることができる。これによりＦＭＭの強度を上げ、ＦＭＭの製造及び取り扱いを容易にし、Ｂ有機発光材料部５３１の付着精度を上げることができる。

Ｂ副画素ペアにおける有機発光材料領部５３１は連続しているが、Ｂ副画素のアノード電極１６２は分離し、独立に駆動される。そのため、Ｂ副画素ペアを構成するＢ副画素の発光は、独立に制御される。

図５Ａに示すように、Ｂ副画素ペアは千鳥状に配置されている。隣接する主画素行間において、Ｂ副画素ペアの中心位置が、行方向においてずれている。第１主画素行において、奇数列の主画素と次の偶数列の主画素との間で、Ｂ副画素ペアが構成されている。第１主画素行に隣接する第２主画素行において、偶数列の主画素と次の奇数列の主画素との間で、Ｂ副画素ペアが構成されている。偶数主画素行（２行目、４行目）のＢ副画素ペア配列は共通であり、奇数主画素行（１行目、３行目）のＢ副画素ペア配列は共通である。これによりＦＭＭのブリッジ部にかかる応力を平均化することができ、変形を抑えることができる。

図５Ａの例において、Ｒ副画素において、Ｒ発光領域５１２は、Ｒ有機発光材料部の略中央に位置し、その列方向の寸法は、行方向の寸法よりも長い。Ｇ副画素において、Ｇ発光領域５２２は、Ｇ有機発光材料部５２１の略中央に位置し、その列方向の寸法は、行方向の寸法よりも長い。

Ｂ副画素ペアにおいて、二つのＢ発光領域５３２は、それらの中央線について、線対称である。Ｂ発光領域５３２の行方向の寸法は、列方向の寸法よりも長い。発行領域の端から有機発光材料部の端まので距離は、製造プロセスで要求されるマージンにより規定される。

Ｂ発光領域５３２の面積を大きくするため、Ｂ発光領域５３２の中心は、行方向における画素の中心点及び同一画素内のＲ副画素とＧ副画素の中心点よりも、ペアを構成する他方の主画素に近い位置にある。Ｂ副画素ペアにおけるＢ発光領域５３２間の（端間及び中心点における）距離は、異なるＢ副画素ペアに属する隣接Ｂ副画素のＢ発光領域５３２間の距離よりも短い。

そのため、行方向におけるＢ副画素とＧ副画素の中心点の距離は、Ｂ副画素ペアのＢ副画素ペア間において異なる。Ｒ、Ｇ及びＢにおいて、Ｂの視感度が最も低く、Ｇの視感度が最も高い。図５Ａに示すように、Ｂ副画素ペアを千鳥状に配置することで、Ｇ副画素とＢ副画素の間隔が大きい画素が連続せず、間隔が大きい画素と間隔が小さい画素とが交互に出現する。これにより、Ｂ副画素の発光領域を大きくしつつ、表示領域１２５における視感度の偏りを小さくてカラーエッジの発生を抑制できる。また、Ｂ発光領域のサイズや位置を調整することによって、カラーエッジの発生を更に抑制できる。

Ｂ発光領域５３３は、図５Ａと異なる態様で形成、配置されてもよい。例えば、主画素行において、Ｂ発光領域５３３は均等に配列されてもよい。これにより、図５Ａの構成例と比較して、画像品質を上げることができる。Ｂ副画素ペアにおいて、二つのＢ発光領域５３２の間の行方向における中心点は、当該画素ペアの間の行方向における中心点と異なっていてもよい。

図５Ｂは、図５Ａと同一の画素レイアウトにおける、副画素の発光領域及び配線のレイアウト並びに発光領域と配線との接続関係を示す。本例において、主画素行の数がＮ（Ｎは正の偶数）、主画素列の数がＭ（Ｍは自然数）である場合、それらに接続される走査線の数は（３／２）Ｎであり、データ線の数は２Ｍ（＝３＊Ｍ＊２／３）である。各走査線に接続された副画素の数は２Ｍであり、一つの走査線に接続される主画素の数はＭ又は２Ｍである。各走査線は、１本の画素行における一部のみの副画素と接続される。各データ線に接続された主画素の数は、Ｎであり、副画素の数は（３／２）Ｎである。

図５Ｂは、四つの画素、４本のデータ線Ｘａｍ、Ｘｂｍ、Ｘａｍ＋１、Ｘｂｍ＋１、３本の走査線Ｙｎ、Ｙｎ＋１、Ｙｎ＋２、及び４本の電力供給線１０８を示す。表示領域１２５における他の領域も、図５Ｂと同様の構成を有する。

ｎ番目（ｎは自然数）の走査線Ｙｎは、ｋ番目（ｋは自然数）の主画素行５４１ｋにおける全Ｒ副画素及び全Ｇ副画素に接続され、走査線Ｙｎから供給される走査信号により、この全Ｒ副画素及び全Ｇ副画素が選択（走査）される。ｎ＋１番目の走査線Ｙｎ＋１は、ｋ番目の主画素行５４１ｋにおける全Ｂ副画素及びｋ＋１番目の主画素行５４１ｋ＋１における全G副画素に接続され、走査線Ｙｎ＋１から供給される走査信号により、この全Ｂ副画素及び全G副画素が選択される。

ｎ＋２番目の走査線Ｙｎ＋２は、主画素行５４１ｋ＋１における全R副画素及び全Ｂ副画素に接続され、走査線Ｙｎ＋２から供給される走査信号により、この全R副画素及び全B副画素が選択される。このように、本実施の形態の複数の走査線は、１つの主画素行（例えば、主画素行５４１ｋ）における異なる２色（例えば、R、G）の副画素に接続された第１種走査線（例えば、走査線Yn）と、２つの主画素行（例えば、主画素行５４１ｋ、５４１ｋ＋１）における異なる２色（例えば、B、G）の副画素に接続された第２種走査線（例えば、走査線Yn+１）とで構成される。

３本の走査線Ｙｎ、Ｙｎ＋１、Ｙｎ＋２それぞれにより、一つの主画素行を構成する副画素の数（３Ｍ）の２／３の数（２Ｍ）の副画素が選択される。つまり、３本の走査線により、二つの主画素行の全副画素が選択される。走査線Ｙｎ、Ｙｎ＋２は一つの主画素行における、２Ｍ個の副画素を選択し、走査線Ｙｎ＋１は、二つの主画素行それぞれの、Ｍ個の副画素を選択する。表示領域１２５における他の領域において、走査線Ｙｎ、Ｙｎ＋１、Ｙｎ＋２と副画素との接続関係と同様の接続関係が繰り返される。

データ線Ｘａｍは、ｍ番目（ｍは自然数）の主画素列５５１ｍにおける全Ｒ副画素及び半分のＢ副画素に接続されている。データ線Ｘｂｍは、主画素列５５１ｍにおける全Ｇ副画素及び残り半分のＢ副画素に接続されている。主画素列５５１ｍにおけるＢ副画素は、データ線Ｘａｍとデータ線Ｘｂｍに交互に接続されている。図５Ｂの例において、データ線Ｘａｍは奇数番目主画素行のＢ副画素に接続され、データ線Ｘｂｍは、偶数番目主画素行のＢ副画素に接続されている。

データ線Ｘａｍ＋１は、ｍ＋１番目（ｍは自然数）の主画素列５５１ｍ＋１における全Ｒ副画素及び半分のＢ副画素に接続されている。データ線Ｘｂｍ＋１は、主画素列５５１ｍ＋１における全Ｇ副画素及び残り半分のＢ副画素に接続されている。主画素列５５１ｍ＋１におけるＢ副画素は、データ線Ｘａｍ＋１とデータ線Ｘｂｍ＋１に交互に接続されている。図５Ｂの例において、データ線Ｘａｍ＋１は奇数番目主画素行のＢ副画素に接続され、データ線Ｘｂｍ＋１は、偶数番目主画素行のＢ副画素に接続されている。

データ線Ｘａｍ及びＸａｍ＋１は、Ｒ副画素への出力、Ｂ副画素への出力、Ｒ副画素への出力のループを繰り返す。データ線Ｘｂｍ及びＸｂｍ＋１は、Ｇ副画素への出力、Ｇ副画素への出力、Ｂ副画素への出力のループを繰り返す。

データ線Ｘａｍ、Ｘｂｍ、Ｘａｍ＋１、Ｘｂｍ＋１は、Ｒ副画素及びＧ副画素と重ならいように配置されている。両端の主画素列より内側において、各データ線はＲ副画素及びＧ副画素の間において延びている。データ線Ｘａｍ、Ｘｂｍ、Ｘａｍ＋１、Ｘｂｍ＋１と電力供給線１０８とは、交互に配置されている。図５Ｂの例において、各電力供給線１０８は、隣接する１本のデータ線（例えば左側のデータ線）に接続される駆動トランジスタＴ２を介して電力を副画素に供給する。

表示領域１２５における他の領域において、データ線Ｘａｍ、Ｘｂｍと副画素との接続関係と同様の接続関係が繰り返される。

図５Ｃは、副画素とデータ線との接続関係の他の例を示す。図５Ｃを参照して、図５Ｂとの相違点を主に説明する。図５Ｃの例において、データ線Ｘａｍは、主画素列５５１ｍにおける、全Ｒ副画素及び偶数番目主画素行のＢ副画素に接続されている。データ線Ｘｂｍは、主画素列５５１ｍにおける、全Ｇ副画素及び奇数番目主画素行のＢ副画素に接続されている。

データ線Ｘａｍ＋１は、主画素列５５１ｍ＋１における、全Ｒ副画素及び偶数番目主画素行のＢ副画素に接続されている。データ線Ｘｂｍ＋１は、主画素列５５１ｍ＋１における、全Ｇ副画素及び奇数番目主画素行のＢ副画素に接続されている。

データ線Ｘａｍ及びＸａｍ＋１は、Ｒ副画素への出力、Ｒ副画素への出力、Ｂ副画素への出力のループを繰り返す。データ線Ｘｂｍ及びＸｂｍ＋１は、Ｇ副画素への出力、Ｂ副画素への出力、Ｇ副画素への出力のループを繰り返す。

図５Ｂ、５Ｃの例において、データ線は、それぞれ、２色の副画素に接続されている。Ｒ副画素は奇数番目データ線にのみ接続され、Ｇ副画素は偶数番目データ線のみに接続され、Ｂ副画素は、全てのデータ線に接続されている。各色の副画素とデータ線との接続関係は、これらと異なっていてもよい。

図６は、図５Ｃに示す画素レイアウトにおける、副画素の駆動のタイミングチャートを示す。図６は、データ線Ｘａｍ及びデータ線Ｘｂｍからのデータ信号（以下、信号と記す）の波形、並びに、走査線Ｙｎ、Ｙｎ＋１及びＹｎ＋２からの選択パルスの波形を示す。走査線Ｙｎ、Ｙｎ＋１及びＹｎ＋２は、異なるタイミングで、順次選択パルスを出力する。なお、走査ドライバ回路１３１が、走査線Ｙｎ、Ｙｎ＋１及びＹｎ＋２に選択パルスを出力する。また、ドライバＩＣ１３４が、データ線Ｘａｍ及びデータ線Ｘｂｍにデータ信号を出力する。

走査線Ｙｎが選択パルスを出力している間、データ線Ｘａｍは、主画素行５４１ｋのＲ副画素に信号を出力する。走査線Ｙｎが選択パルスを出力している間、データ線Ｘｂｍは、主画素行５４１ｋのＧ副画素に信号を出力する。

走査線Ｙｎ＋１が選択パルスを出力している間、データ線Ｘａｍは、主画素行５４１ｋ＋１のＲ副画素に信号を出力する。走査線Ｙｎ＋１が選択パルスを出力している間、データ線Ｘｂｍは、主画素行５４１ｋのＢ副画素に信号を出力する。

走査線Ｙｎ＋２が選択パルスを出力している間、データ線Ｘａｍは、主画素行５４１ｋ＋１のＢ副画素に信号を出力する。走査線Ｙ＋２が選択パルスを出力している間、データ線Ｘｂｍは、主画素行５４１ｋ＋１のＧ副画素に信号を出力する。

走査線Ｙｎ、Ｙｎ＋１及びＹｎ＋２は、２水平期間（２Ｈ）において、順次選択パルスを出力する。選択パルス幅は共通であり、走査線Ｙｎ、Ｙｎ＋１及びＹｎ＋２は、それぞれ、略（２／３）水平期間の間、２Ｍ副画素に対して、選択パルスを出力する。１主画素行は３Ｍ副画素で構成されている。データ線Ｘａｍ、Ｘｂｍは、各選択パルスにおいて、異なる主画素行の副画素又は同一主画素行の異なる色の副画素に信号を出力する。

上記副画素の選択及び駆動方法によって、Ｍ主画素列を２Ｍ本のデータ線で駆動することができる。３つの副画素から構成される主画素において、二つの副画素が行方向に配列されており、１つの副画素は列方向に配置されている。したがって、１主画素列あたり２本のデータ線（合計２Ｍ本データ線）を、容易にレイアウトすることができる。データ線数の低減により、データ線と画素回路（駆動トランジスタＴ２のゲート及び保持容量Ｃ１）との距離を大きくすることができ、クロストークの影響を低減できる。さらに、電力供給線の線幅を広くし抵抗を小さくできるので、画像均一性を向上できる。

図７Ａ及び７Ｂは、他の画素レイアウト例を示す。以下において、図５Ａ及び図５Ｂに示す構成との相違点を主に説明する。図７Ａに示すように、画素において、Ｒ副画とＧ副画素とは、列方向に配列されている。Ｂ副画素は、Ｒ副画及びＧ副画素に対して行方向に配置されている。Ｒ発光領域５１２及びＧ発光領域５２２の行方向における寸法は、列方向における寸法より大きい。Ｂ発光領域５３２の列方向における寸法は、行方向における寸法より大きい。

各主画素列において、隣接する二つの画素のＢ副画素ペアの有機発光材料領部５３１は、連続している。各主画素列において、隣接するＢ副画素ペアの有機発光材料領部５３１は、分離されて、離間している。

Ｂ副画素ペアは千鳥状に配置されている。隣接する主画素列間において、Ｂ副画素ペアの中心位置が、列方向においてずれている。隣接する主画素列の一方において、奇数行の画素と次の偶数行の画素との間で、Ｂ副画素ペアが構成されている。隣接する主画素列の他方において、偶数行の画素と次の奇数行の画素との間で、Ｂ副画素ペアが構成されている。偶数主画素列のＢ副画素ペア配列は共通であり、奇数主画素列のＢ副画素ペア配列は共通である。

図７Ｂに示すように、走査線Ｙｎは、主画素行５４１ｋにおける全Ｒ副画素及び全Ｂ副画素に接続されている。走査線Ｙｎ＋１は、主画素行５４１ｋにおける全Ｇ副画素及び主画素行５４１ｋ＋１における全Ｒ副画素に接続されている。走査線Ｙｎ＋２は、主画素行５４１ｋ＋１における全Ｇ副画素及び全Ｂ副画素に接続されている。

データ線Ｘａｍは、主画素列５５１ｍにおける全Ｒ副画素及び半分のＧ副画素に接続されている。データ線Ｘｂｍは、主画素列５５１ｍにおける全Ｂ副画素及び残り半分のＧ副画素に接続されている。主画素列５５１ｍにおけるＧ副画素は、データ線Ｘａｍとデータ線Ｘｂｍに交互に接続されている。図７Ｂの例において、データ線Ｘａｍは奇数番目主画素行のＧ副画素に接続され、データ線Ｘｂｍは、偶数番目主画素行のＧ副画素に接続されている。

データ線Ｘａｍ＋１は、主画素列５５１ｍ＋１における全Ｒ副画素及び半分のＧ副画素に接続されている。データ線Ｘｂｍ＋１は、主画素列５５１ｍ＋１における全Ｂ副画素及び残り半分のＧ副画素に接続されている。主画素列５５１ｍ＋１におけるＧ副画素は、データ線Ｘａｍ＋１とデータ線Ｘｂｍ＋１に交互に接続されている。図７Ｂの例において、データ線Ｘａｍ＋１は奇数番目主画素行のＧ副画素に接続され、データ線Ｘｂｍ＋１は、偶数番目主画素行のＧ副画素に接続されている。

図７Ａ及び図７Ｂに示す画素レイアウトによって、Ｍ主画素列の副画素を（２／３）Ｍ本のデータ線で駆動することができる。３つの副画素から構成される画素において、Ｒ副画素又はＧ副画素及びＢ副画素が行方向に配列されており、Ｒ画素とＧ画素が列方向に配置されている。したがって、（２／３）のデータ線を容易にレイアウトすることができる。

図７Ａ、７Ｂの構成においては、Ｒ副画素及びＧ副画素が、２本のデータ線と近接する。図５Ｂ、５Ｃに示す構成は、図７Ｂに示す構成と比較して、データ線と画素回路との間の距離を大きくすることができ、画素回路とのクロストークの点においてより有利である。

図８Ａは、図５Ｂに示すレイアウトにおける、画素回路構成を模式的に示す平面図である。図８Ａにおいて、電力供給線１０８は省略されている。各副画素の駆動トランジスタＴ２及び保持容量Ｃ１は、データ線と重ならず、データ線とゲート線との間に配置されている。各副画素の駆動トランジスタＴ２（のゲート）とこの駆動トランジスタに隣接するデータ線との距離L１、及び、各副画素の保持容量Ｃ１と、この保持容量C1に隣接するデータ線と間の距離Ｌ２を長くするように回路設計が可能になるので、フリンジ容量を介したクロストークを低減することができる。

Ｂ副画素のアノード電極１６２及びＢ発光領域５３２は、画素の下半分において、走査線に沿って横長に形成されている。Ｒ副画素及びＧ副画素のアノード電極１６２は、画素の上半分において、行方向に配列されている。Ｒ発光領域５１２及びＧ発光領域５２２は、画素の上半分において、行方向に配列されている。Ｂ副画素のアノード電極１６２は、Ｒ副画素及びＧ副画素のアノード電極１６２に対して列方向に配置され、Ｂ発光領域５３２は、Ｒ発光領域５１２及びＧ発光領域５２２に対して、列方向に配置されている。

図８Ｂから８Ｄを参照して、画素回路の製造における、層のパターニングを説明する。図８Ｂから８Ｄは、異なる層のパターニング示す。画素回路の製造方法は、まず、基板上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって、絶縁膜（例えばシリコン窒化膜）１５２を形成する。

次に、図８Ｂに示すように、公知の低温ポリシリコンＴＦＴ製造技術を用いて、低温ポリシリコンのパタンを形成する。例えば、ＣＶＤによってアモルファスシリコンを堆積し、ＥＬＡ（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ）により結晶化してポリシリコン層を形成する。スイッチトランジスタＴ１のチャネル部６０１、駆動トランジスタＴ２のチャネル部１５５、及び保持容量Ｃ１の電極１７１が形成される。駆動トランジスタＴ２のチャネル長を十分長く確保して出力電流のばらつきを抑える。

低温ポリシリコン層にゲート絶縁膜１５６を形成した後、図８Ｃに示すように、第１金属パタンが形成される。第１金属パタンにおいて、走査線Ｙｎ、Ｙｎ＋１、Ｙｎ＋２（スイッチトランジスタＴ１のゲート電極）、駆動トランジスタＴ２のゲート電極１５７、及び保持容量Ｃ１の電極１７２が形成される。各副画素において、ゲート電極１５７と電極１７２とは連続しており、保持容量を増加させる。

第１金属パタンは、例えば、スパッタ法を使用して形成される。第１金属パタンは、例えばＭｏ、Ｗ、Ｎｂ、ＭｏＷ、ＭｏＮｂ、Ａｌ、Ｎｄ、Ｔｉ、Ｃｕ、Ｃｕ合金、Ａｌ合金、Ａｇ、Ａｇ合金などからなる群より選択される１又は複数の層で形成される。

第１金属パタン上に、例えばＣＶＤ法によって層間絶縁膜１５８を形成しコンタクトホールを開口した後、図８Ｄに示すように、第２金属パタンを形成する。第２金属パタンは、スイッチトランジスタＴ１のソース／ドレイン電極、駆動トランジスタＴ２のソース／ドレイン電極１５９／１６０、データ線Ｘａｍ、Ｘｂｍ、Ｘａｍ＋１、Ｘｂｍ＋１、及び電力供給線１０８を含む。例えば、第２金属パタンは、スパッタ法を使用して、Ｔｉ／Ａｌ／Ｔｉのアルミ合金で形成される。

次に、感光性の有機材料を堆積し平坦化膜１６１を形成し、駆動トランジスタＴ２のドレイン電極１６０に接続するためのコンタクトホールを開口する。さらに、平坦化膜１６１上に、アノード電極１６２を形成する。アノード電極１６２は、Ａｇ、Ｍｇ、Ａｌ、Ｐｔ、Ｐｄ、Ａｕ、Ｎｉ、Ｎｄ、Ｉｒ、Ｃｒ及びこれらの化合物金属で反射膜を堆積し、その上に続けてＩＴＯ、ＩＺＯ、ＺｎＯ、Ｉｎ_２Ｏ_３等の透明膜を堆積し、パターニングして形成される。アノード電極１６２は、平坦化膜１６１のコンタクトホールに形成されたコンタクト部１８１によってドレイン電極１６０に接続される。

次に、画素定義層１６３を形成する。画素定義層１６３の形成は、例えば、スピンコートによって感光性有機樹脂膜を堆積して、パターニングを行う。画素定義層１６３により、各副画素の発光領域が分離される。

ＲＧＢの色毎に、有機発光材料を成膜して、画素定義層１６３の開口から露出しているアノード電極１６２上に、有機発光膜１６５を形成する。Ｂの有機発光材料は、左右に隣接する２つ副画素に渡って堆積される。異なる副画素のアノード電極１６２は分離され、それぞれ異なる駆動トランジスタＴ２に接続されるため、画素を跨いで有機発光膜１６５を形成しても問題はない。

有機発光膜１６５は、例えば正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層によって構成される。有機発光膜１６５の積層構造は任意であり、単層でもよい。有機発光膜１６５の材質は副画素の色毎に異なり、有機発光膜１６５を構成する層の厚みも副画素毎に個別に制御する。

有機発光膜１６５の上に仕事関数が小さな金属を蒸着してカソード電極１６６を形成する。カソード電極１６６は、例えば、Ｌｉ、Ｃａ、ＬｉＦ／Ｃａ、ＬｉＦ／Ａｌ、Ａｌ、Ｍｇ又はこれらの化合物で形成される。さらに、光取り出し効率向上のためキャップ層１６７を形成する。以上により、ＲＧＢの副画素、走査線、データ線及び電力供給線が形成される。

以上で説明した本実施の形態の表示装置における、複数の副画素を含む主画素と、走査線、データ線との接続関係をまとめると以下の内容になる。

複数の走査線（Ｙｎ、Ｙｎ＋１、Ｙｎ＋２）は、行方向に配置された第１主画素群（例えば、主画素行５４１ｋの複数の主画素）に含まれる第１色副画素と第２色副画素とに接続する第１走査線（例えば、走査線Ｙｎ）と、第１画素群に隣接する、行方向に配置された第２主画素群（例えば、主画素行５４１ｋ＋１）に含まれる第２色副画素と、第１画素群に含まれる第３色副画素とに接続する第２走査線（例えば、走査線Ｙｎ＋１）とを含む。

さらに、複数の走査線は、さらに、第２主画素群に含まれる複数の第１色副画素と複数の第３色副画素とに接続する第３走査線（例えば、走査線Ｙｎ＋２）を含む。

複数のデータ線（例えば、Ｘａｍ、Ｘｂｍ、Ｘａｍ＋１、Ｘｂｍ＋１）は、列方向に配置された複数の主画素に含まれる第１色副画素と第３色副画素とに接続する第１データ線（例えば、Ｘａｍ）と、列方向に配置された複数の主画素に含まれる第２色副画素と第１データ線が接続していない第３色副画素とに接続する第２データ線（例えば、Ｘｂｍ）とを含む。

図５Ｂの場合、第１色、第２色、及び第３色は、それぞれ、赤色、緑色、及び青色であり、図５Ｃの場合、第１色、第２色、及び第３色は、緑色、赤色、及び青色であり、図７Ｂの場合、赤色、青色、緑色である。

以上のように、本実施形態によれば、リアル解像度を実現しつつ、データ線、電力供給線、及びドライバＩＣの出力端子数を低減することができる。データ線及び電力供給線の密度が低下することで、トランジスタ及び保持容量の配置を容易化できる。

以上、本発明の実施形態を説明したが、本発明が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

１０ 表示装置、１００ ＴＦＴ基板、１０５、Ｘａｍ、Ｘｂｍ、Ｘａｍ＋１、Ｘｂｍ＋１ データ線、１０６、Ｙｎ、Ｙｎ＋１、Ｙｎ＋２ 走査線、１２５ 表示領域、１３１ 走査ドライバ回路、１３４ ドライバＩＣ、１５１ 絶縁基板、１６２ アノード電極、１６３ 画素定義層、１６５ 有機発光膜、１６６ カソード電極、１８１ コンタクト、Ｔ１ スイッチトランジスタ、Ｔ２ 駆動ドラン時スタ、Ｃ１ 保持容量、５０１ 画素、５１１ Ｒ有機発光材料部、５１２ Ｒ発光領域、５２１ Ｇ有機発光材料部、５２２ Ｇ発光領域、５３１ Ｂ有機発光材料部、５３２ Ｂ発光領域、５４１ 主画素行、５５１ 主画素列

Claims (11)

1. マトリックス状に配列された主画素と、
   行方向に延び、前記行方向に垂直な列方向に配列された、走査線と、
   前記列方向に延び、前記行方向に配列された、データ線と、
   を含み、
   前記主画素のそれぞれは、第１色副画素、第２色副画素、及び第３色副画素を含み、
   前記第２色副画素は、前記第１色副画素に対して、前記行方向に配置され、
   前記第３色副画素は、前記第１色副画素に対して、前記列方向に配置され、
   前記第１色副画素、前記第２色副画素、及び前記第３色副画素それぞれは、トランジスタと、前記トランジスタに接続される第１電極と、前記第１電極上に形成される素子分離膜と、前記素子分離膜に設けた開口を覆うように形成される発光材料部と、前記発光材料部上に形成される第２電極と、を含み、
   前記素子分離膜の開口が、前記第１色副画素、前記第２色副画素、及び前記第３色副画素それぞれの発光領域を規定し、
   前記第１色副画素、前記第２色副画素、及び前記第３色副画素は、それぞれ、前記走査線のうちの１本の走査線及び前記データ線のうちの１本のデータ線と接続し、
   前記行方向における前記主画素の数はＭ（Ｍは自然数）であり、前記列方向における前記主画素の数はＮであり、
   前記走査線の数は、（３／２）Ｎ（Ｎは正の偶数）であり、
   前記走査線のそれぞれが接続された副画素の数は、２Ｍであり、
   前記データ線の数は、２Ｍであり、
   前記データ線のそれぞれに接続された主画素の数は、Ｎであり、
   前記データ線のそれぞれに接続された副画素の数は、（３／２）Ｎである、表示装置。
2. 請求項１に記載の表示装置であって、
   前記第３色の発光材料の発光寿命は、前記第１色及び前記第２色の発光材料の発光寿命よりも短く、
   前記第３色副画素は、前記第１色副画素及び前記第２色副画素の双方に対して、前記列方向に配置されており、
   前記第３色副画素の発光領域は、前記第１色副画素及び前記第２色副画素の発光領域よりも広い、表示装置。
3. 請求項２に記載の表示装置であって、
   前記第１色、前記第２色、及び前記第３色は、それぞれ、赤色、緑色、及び青色である、表示装置。
4. 請求項２に記載の表示装置であって、
   前記主画素それぞれにおいて、前記第１色副画素、前記第２色副画素、及び前記第３色副画素の間において発光材料部は分離され、
   前記列方向において隣接する主画素からなるペアそれぞれにおいて、第３色副画素の発光材料部は連続し、前記第３色副画素の間において発光領域は分離され、
   前記列方向において、隣接ペアの間において前記第３色副画素の発光材料部は分離されている、表示装置。
5. 請求項４に記載の表示装置であって、
   第１主画素行において、隣接する主画素のペアそれぞれは、奇数列の主画素と次の偶数列の主画素で構成され、
   前記第１主画素行に隣接する第２主画素行において、隣接する主画素のペアそれぞれは、偶数列の主画素と次の奇数列の主画素で構成されている、表示装置。
6. 請求項２に記載の表示装置であって、
   前記主画素それぞれにおいて、前記第１色副画素の発光領域と前記第２色副画素の発光領域との間を、データ線が前記列方向において延びている、
   列方向に延びる電力供給線とデータ線とが、行方向において交互に配列されている、表示装置。
7. 請求項２に記載の表示装置であって、
   前記第３色副画素の発光領域は、前記第１色副画素及び前記第２色副画素の発光領域よりも大きい、表示装置。
8. 請求項１に記載の表示装置であって、
   前記走査線は、１本の主画素行に含まれる副画素のうちの２／３の副画素に接続された第１種走査線と、隣接する２本の主画素行の各主画素行に含まれる副画素のうちの１／３の副画素に接続された第２種走査線と、で構成される、表示装置。
9. 請求項１に記載の表示装置であって、
   前記第１色、前記第２色、及び前記第３色は、それぞれ、赤色、青色、及び緑色であり、
   前記第２色副画素は、前記第１色副画素及び前記第３色副画素に対して、前記行方向において配置されている、表示装置。
10. マトリクス状に配列された複数の主画素と、
    行方向に延び、前記行方向に垂直な列方向に配列された、複数の走査線と、
    前記列方向に延び、前記行方向に配列された、複数のデータ線と、
    を含み、
    前記主画素のそれぞれは、自発光素子を含む、第１色副画素、第２色副画素、及び第３色副画素を含み、
    前記複数の走査線は、前記行方向に配置された第１主画素群に含まれる第１色副画素と第２色副画素とに接続する第１走査線と、前記第１主画素群に隣接する、前記行方向に配置された第２主画素群に含まれる第２色副画素と、前記第１主画素群に含まれる第３色副画素とに接続する第２走査線とを含み、
    前記複数のデータ線は、前記列方向に配置された複数の主画素に含まれる第１色副画素と第３色副画素とに接続する第１データ線と、前記列方向に配置された複数の主画素に含まれる第２色副画素と前記第１データ線が接続していない第３色副画素とに接続する第２データ線とを含む、表示装置。
11. 請求項１０に記載の表示装置であって、
    前記複数の走査線は、さらに、前記第２主画素群に含まれる複数の第１色副画素と複数の第３色副画素とに接続する第３走査線を含む、表示装置。

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