JP2018170419A - 電子部品モジュール - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 106
- 238000007789 sealing Methods 0.000 claims abstract description 54
- 239000010410 layer Substances 0.000 claims description 25
- 238000005520 cutting process Methods 0.000 claims description 14
- 239000007787 solid Substances 0.000 claims description 13
- 239000004020 conductor Substances 0.000 claims description 10
- 239000002344 surface layer Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 description 56
- 230000008569 process Effects 0.000 description 36
- 238000004519 manufacturing process Methods 0.000 description 23
- 230000004048 modification Effects 0.000 description 18
- 238000012986 modification Methods 0.000 description 18
- 238000004544 sputter deposition Methods 0.000 description 15
- 239000004065 semiconductor Substances 0.000 description 14
- 229920005989 resin Polymers 0.000 description 10
- 239000011347 resin Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 238000007740 vapor deposition Methods 0.000 description 8
- 239000011810 insulating material Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000002245 particle Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 208000032365 Electromagnetic interference Diseases 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 239000002923 metal particle Substances 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 229920001187 thermosetting polymer Polymers 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229910000510 noble metal Inorganic materials 0.000 description 2
- 238000004382 potting Methods 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229920005992 thermoplastic resin Polymers 0.000 description 2
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000012792 core layer Substances 0.000 description 1
- XLJMAIOERFSOGZ-UHFFFAOYSA-M cyanate Chemical compound [O-]C#N XLJMAIOERFSOGZ-UHFFFAOYSA-M 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
- 238000004065 wastewater treatment Methods 0.000 description 1
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- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/181—Encapsulation
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Abstract
【課題】 集合基板の状態でシールド膜を形成することができ、生産性を向上させることができる電子部品モジュールを提供する。
【解決手段】 電子部品モジュールは、導電性パターンを有する基板と、前記基板に設けられた電子部品と、前記電子部品および前記基板を覆い、上面および前記上面と角部を構成する側面からなる封止部と、前記導電性パターンと電気的に接続され、前記封止部の側面と連続した垂直面と、前記垂直面に連続する水平面を有する、前記基板に設けられたコンタクト部と、前記封止部の上面、前記側面および前記コンタクト部を被覆するシールド膜と、を有する。
【選択図】図1
【解決手段】 電子部品モジュールは、導電性パターンを有する基板と、前記基板に設けられた電子部品と、前記電子部品および前記基板を覆い、上面および前記上面と角部を構成する側面からなる封止部と、前記導電性パターンと電気的に接続され、前記封止部の側面と連続した垂直面と、前記垂直面に連続する水平面を有する、前記基板に設けられたコンタクト部と、前記封止部の上面、前記側面および前記コンタクト部を被覆するシールド膜と、を有する。
【選択図】図1
Description
本発明は、電子部品モジュールに関する。
半導体装置から発生するEMI(Electro Magnetic Interference)を抑制するために、表面に電磁シールドが形成された半導体パッケージが知られている。この種の半導体装置の製造においては、例えば、集合基板から個片化された複数の半導体パッケージを所定の間隔で搬送キャリア上に配列及び固定したうえで、スパッタリングなどの成膜手段によってシールド膜を形成する(例えば特許文献1)。
しかしながら、個片化された半導体パッケージの搬送キャリアへの配列及び固定は手間である。また、半導体パッケージを搬送キャリアの上で、所定の間隔だけ空けて配置するため、生産性が低下する。更に、成膜手段によっては、成膜材料が半導体パッケージの裏面に回り込み、品質低下の原因となる。またダイシング装置で個片化すると、基板の側面に露出するグランド電極は、その面積が限られ、コンタクト抵抗が上昇する問題があった。
そこで、本発明は、集合基板の状態でシールド膜を形成することができ、生産性を向上させることができる電子部品モジュールを提供することを目的とする。本発明のこれら以外の目的は、明細書全体の記載を通じて明らかにされる。
本発明の一実施形態に係る電子部品モジュールは、導電性パターンを有する基板と、前記基板に設けられた電子部品と、前記電子部品および前記基板を覆い、上面および前記上面と角部を構成する側面からなる封止部と、前記導電性パターンと電気的に接続され、前記封止部の側面と連続した垂直面と、前記垂直面に連続する水平面を有するコンタクト部と、前記封止部の上面、前記側面および前記コンタクト部を被覆するシールド膜と、を有する。
本発明によれば、集合基板の状態でシールド膜を形成することができるため、電子部品モジュールの生産性を向上させることができる。
以下、適宜図面を参照し、本発明の様々な実施形態を説明する。図面において共通の又は類似する構成要素には同一又は類似の参照符号が付されている。
以下の説明では、便宜上、次のような座標軸を用いることとする。つまり、Z軸の正方向を鉛直上向きとする。Y軸の正方向を、Z軸に直交するとともに図面の紙面を手前から奥に向かう方向とする。X軸を、Y軸及びZ軸に直交する方向とする。したがって、上及び下と言う場合はZ軸の正及び負側を、右及び左という場合はX軸の正及び負側を、それぞれ意味することになる。
===第1実施形態===
==電子部品モジュール1の構造==
図1〜図4を参照して、第1実施形態に係る電子部品モジュール1の構造を説明する。図1は、第1実施形態に係る電子部品モジュール1の概略図である。図2は、電子部品モジュール1の内部に形成されたビア53(またはスルーホール)を、電子部品モジュール1の上面側から見た位置関係を示す図である。図3は、第1実施形態に係る電子部品モジュール1にベタグランド54を用いた概略図である。図4は、第1実施形態に係る電子部品モジュール1にアンテナ領域101を設けた概略図である。
==電子部品モジュール1の構造==
図1〜図4を参照して、第1実施形態に係る電子部品モジュール1の構造を説明する。図1は、第1実施形態に係る電子部品モジュール1の概略図である。図2は、電子部品モジュール1の内部に形成されたビア53(またはスルーホール)を、電子部品モジュール1の上面側から見た位置関係を示す図である。図3は、第1実施形態に係る電子部品モジュール1にベタグランド54を用いた概略図である。図4は、第1実施形態に係る電子部品モジュール1にアンテナ領域101を設けた概略図である。
電子部品モジュール1は、図1に示すように、基板10、電子部品20、封止部30、コンタクト部40、及びシールド膜60を有する。
<<基板10>>
基板10は、例えば、樹脂、シリコン、アルミナ、ガラス、セラミック、複合材料のような絶縁材料で形成され、導電性パターン11(例えばグランド配線やVccなど)を内部に有する。言うまでもなく、導電性パターン11は、例えばGNDに接続されている。ここで、例えば、シリコンを使った基板10は、所謂シリコンインターポーザであり、シリコン基板10には、PN接合からなる半導体素子が形成されているか、真性半導体で、何も素子が形成されてなくても良い。尚、導電パターンは、シリコン基板10の上層に、無機系の絶縁層や有機系の絶縁層が被覆された上に設けられ、少なくとも一層が形成される。例えば、図1の基板10は、Si基板の上に形成されたものであるとも捉えることができる。
基板10は、例えば、樹脂、シリコン、アルミナ、ガラス、セラミック、複合材料のような絶縁材料で形成され、導電性パターン11(例えばグランド配線やVccなど)を内部に有する。言うまでもなく、導電性パターン11は、例えばGNDに接続されている。ここで、例えば、シリコンを使った基板10は、所謂シリコンインターポーザであり、シリコン基板10には、PN接合からなる半導体素子が形成されているか、真性半導体で、何も素子が形成されてなくても良い。尚、導電パターンは、シリコン基板10の上層に、無機系の絶縁層や有機系の絶縁層が被覆された上に設けられ、少なくとも一層が形成される。例えば、図1の基板10は、Si基板の上に形成されたものであるとも捉えることができる。
図1に示すように、基板10は、少なくとも一層の導電パターンが形成されている。ここでは、コア層の両面に形成された4層の導電パターンを有する基板である。基板10は、異なる層に形成されたGND配線パターンを接続するビア53、またはGND電極同士を電気的に接続するビア53を有している。ここで、ビア53は、電極の上層または下層に設けられたスルーホールでもよく、以下、ビア53というときは、スルーホールを含むものとする。尚、導電パターンとは、ワイヤボンディングや半田ボール実装などで用いられる電極、電極から延在する配線、ビアやスルーホールの上下に一体でなるビア電極、スルーホール電極などがあり、信号が印加されるもの、VccやGNDが印加されるものがある。
ビア53は、図2に示すように、上面側から見たときにダイシングラインDLと重なるように配置されている。そのため、ビア53は、ダイシングにより電子部品モジュール1の側面が形成されたとき、その側面から露出することになる。ちなみに、ダイシングラインDLは、切削装置(ダイシング装置)で個片化するための仮想的な切断線であるところ、切削装置の刃が幅を有することから、図2ではダイシングラインDLが一定の幅をもって描かれている。
ビア53は、複数設けられている。図2(a)では、ビア53は、ダイシングラインDLに沿って1列に配置されているが、図2(b)のように、複数の列を形成するように設けられてもよい。ビア53は、必ずしも規則正しく配列される必要はなく、ダイシングラインDLの近傍に不規則に配置されてもよい。ここでは、このようにビア53の不規則な配置を「ランダム配置」と呼ぶこととする。
図2(a),(b)のいずれの場合でも、複数のビア53とダイシングラインDLとを重ならせることにより、電子部品モジュール1の側面、特に基板10の側面からビア53が複数個露出され、コンタクト部40としての導電部の露出面積が大きくなる。このため、ビア53などの導電部と後述するシールド膜60とのコンタクト面積が大きくなる。これにより、ビア53などの露出された導電部にシールド膜60が形成されるため、後述するコンタクト部40におけるシールド膜60のコンタクト抵抗を低下させることができる。
さらに、基板10は、電極52を有する。電極52は、基板10の内部(内層)に形成されてもよいし、基板10の表面(例えば上面)に形成されてもよい。なお、電極52は、グランド配線であってもよい。また、基板10は、例えば、電子部品モジュール1の下面側に、例えばGNDに接続するための外部接続端子51を有し、この外部接続端子51は、内層や基板10の表面の配線や電極と電気的に接続され、電子部品20が基板10の表面の電極と接続されている。
<<電子部品20>>
電子部品20は、例えば、基板10の上面側に設けられている。ここでは、電子部品20は、半導体チップのほか、例えば抵抗、インダクタ、キャパシタのような受動素子を含んでもよい。またアンテナ、フィルタなどでも良い。
電子部品20は、例えば、基板10の上面側に設けられている。ここでは、電子部品20は、半導体チップのほか、例えば抵抗、インダクタ、キャパシタのような受動素子を含んでもよい。またアンテナ、フィルタなどでも良い。
<<封止部30>>
封止部30は、電子部品20および基板10を覆う保護部材である。封止部は、例えばエポキシ樹脂やシアネート樹脂のようなモールド用の熱硬化性樹脂を用いて形成されている。封止部30は、上面31と、その上面31の縁部から下方に延びる側面32と、を含む。したがって、上面31と側面32との接続部は、角部33を構成することになる。尚、封止部30は、熱硬化型樹脂がトランスファーモールド法により硬化されたり、熱可塑性樹脂がインジェクションモールド法で硬化されたりする。更には、スクリーン印刷で絶縁性樹脂を印刷し、硬化しても良いし、ポッティングにより、絶縁性樹脂を被覆しても良い。
封止部30は、電子部品20および基板10を覆う保護部材である。封止部は、例えばエポキシ樹脂やシアネート樹脂のようなモールド用の熱硬化性樹脂を用いて形成されている。封止部30は、上面31と、その上面31の縁部から下方に延びる側面32と、を含む。したがって、上面31と側面32との接続部は、角部33を構成することになる。尚、封止部30は、熱硬化型樹脂がトランスファーモールド法により硬化されたり、熱可塑性樹脂がインジェクションモールド法で硬化されたりする。更には、スクリーン印刷で絶縁性樹脂を印刷し、硬化しても良いし、ポッティングにより、絶縁性樹脂を被覆しても良い。
<<コンタクト部40>>
コンタクト部40は、ダイシングにより露出した電極52やビア53(またはスルーホール)により形成される、垂直な面と水平な面を有する部分である。また、コンタクト部40は、外部接続端子51や導電性パターン11と電気的に接続されている。コンタクト部40は、電極52、ビア53、または、スルーホールのうち、少なくとも一つを有して構成されてよい。つまり、図1や図2に示すように、ダイシングラインDLが電極52、ビア53またはスルーホールと重なる位置に設定されて、ダイシングされると、電極52やビア53の研削された面が基板10の側面に現れ、コンタクト部40が形成される。なお、コンタクト部40は、電極52、ビア53またはスルーホールを介して、例えば外部接続端子51や導電性パターン11を通じてGNDに電気的に接続される。
コンタクト部40は、ダイシングにより露出した電極52やビア53(またはスルーホール)により形成される、垂直な面と水平な面を有する部分である。また、コンタクト部40は、外部接続端子51や導電性パターン11と電気的に接続されている。コンタクト部40は、電極52、ビア53、または、スルーホールのうち、少なくとも一つを有して構成されてよい。つまり、図1や図2に示すように、ダイシングラインDLが電極52、ビア53またはスルーホールと重なる位置に設定されて、ダイシングされると、電極52やビア53の研削された面が基板10の側面に現れ、コンタクト部40が形成される。なお、コンタクト部40は、電極52、ビア53またはスルーホールを介して、例えば外部接続端子51や導電性パターン11を通じてGNDに電気的に接続される。
さらに、コンタクト部40は、図3に示すように、ベタグランド54を有して構成されていてもよい。なお、ベタグランド54とは、基板10における所定の絶縁層に設けられ、面的な広がりを有するグランド電極である。参考に、図3(b)において、ベタグランド54、ビア53およびダイシングラインDLとの関係を上面から見たときの状況を示す。なお、図3において、ベタグランド54は、基板の表層に設けられているように示しているが、基板10の内部(内層)や裏面に設けられていてもよい。この場合、ビア53またはスルーホールは、ベタグランド54の下側または上側に形成されている。
このような位置に形成された電極52、ビア53、スルーホール、ベタグランド54は、上述したように、ダイシングによって研削された基板10の側面から露出することになる。この状態において、コンタクト部40は、封止部30の側面32と連続した基板10の垂直面41(YZ平面に平行な面)と、この垂直面41に連続する基板10の水平面42(XY平面に平行な面)と、を有する。垂直面41と水平面42との間には湾曲面43が介在している。この湾曲面43における湾曲の程度は、用いられる切削装置の刃の尖り(設計時、または摩耗した後)具合に応じて変わるところ、後述するシールド膜60の膜厚の関係を満たすことが望ましい。
後述する成膜手法では、水平面42には厚く成膜され、垂直面41には水平面42と比較して薄く成膜されるという特徴を有する。さらに、垂直面41では、−Z方向側ほど薄く成膜される。このような成膜手法の特徴に鑑みると、コンタクト部40により、水平面42に、電極52などを露出させることで、該電極52などに比較的厚くシールド膜60が形成できる。更には、シールド膜60が比較的薄く成膜される垂直面41および湾曲面43に、電極52、ビア53またはスルーホールを露出させることで、コンタクト面積を大きくできる。これにより、コンタクト部40とシールド膜60とのコンタクト抵抗を低減でき、シールド膜60によるEMIの抑制効果を向上できる。電極52がベタグランド54であったり、ビア53またはスルーホールが複数個列を成しているためである。
以下の全ての実施例に言えることであるが、コンタクト部40の水平面42の部分は、ダイシング時に底面に発生するバリでも良い。図1、図3、図4では、水平面42にビア53や電極52が露出するように、基板10の厚み方向の途中で止めているが、完全に削った後も、下に位置するビア53または電極52の削りカス、いわゆるバリが、電極52と一体で水平面42に残っている場合、このバリにシールド膜60が付着されても良い。またダイシングラインの切削は、レーザによる加工でも良い。
<<シールド膜60>>
シールド膜60を形成する成膜手法は、蒸着、スパッタリングまたはCVDを用いる。シールド膜60は、封止部30の上面31、側面32、およびコンタクト部40を被覆する導電膜である。シールド膜60は、コンタクト部40に電気的に接続され、電子部品モジュール1の内部で発生する電磁波が外部へ漏出することを抑制する。またはシールド膜60は、外部ノイズがモジュール内に進入することを防止する働きを有する。
シールド膜60を形成する成膜手法は、蒸着、スパッタリングまたはCVDを用いる。シールド膜60は、封止部30の上面31、側面32、およびコンタクト部40を被覆する導電膜である。シールド膜60は、コンタクト部40に電気的に接続され、電子部品モジュール1の内部で発生する電磁波が外部へ漏出することを抑制する。またはシールド膜60は、外部ノイズがモジュール内に進入することを防止する働きを有する。
シールド膜60は、例えばCu、Ni、Ti、Au、Ag、Pd、Pt、Fe、Cr、SUSのような導電性の金属材料を用いて形成される。また、シールド膜60は、上記金属材料のいずれか複数の材料を用いた合金、あるいは、上記金属材料のいずれか複数の材料を用いた積層膜でもよい。例えばCuを主材料として成膜し(第1膜)、更にその上にSUSまたはAuなどの貴金属を成膜する。
ここで、様々な部位におけるシールド膜60の膜厚は、低真空化で飛散可能な、スパッタリング、蒸着などは、次のような関係にある。すなわち、封止部30の上面31におけるシールド膜60の膜厚t11と、コンタクト部40の水平面42におけるシールド膜60の膜厚t21と、封止部30の側面32におけるシールド膜60の膜厚t31と、コンタクト部40の湾曲面43におけるシールド膜60の膜厚t41とは、t11>t31で、t21>t31またはt41>t31の関係を満たす。シールド膜60は、少なくともこのような膜厚を有すると、水平面42や湾曲面43には、シールド膜60が厚く付くため、コンタクト部40との接触も良好となり、外部への電磁波の漏出を抑制できるようなコンタクト抵抗を示すシールド膜60を形成できる。
なお、上記において基板10の上面側に電子部品20が設けられているように説明したが、これに限定されない。例えば、図4に示すように、基板10の上面側の一方には、電子部品20が配置される無線領域100を有し、基板10の上面側の他方には、アンテナ21となる配線パターンが配設されるアンテナ領域101と、が設けられていてもよい。この場合であっても、コンタクト部40は上述したものと同じように形成される。
==電子部品モジュール1の製法==
図5〜図11を参照して、上述した構成を有する電子部品モジュール1の製造方法を説明する。図5〜図11はいずれも電子部品モジュール1の製造過程を示す図である。具体的には、図5は集合基板15に電子部品20,20Aを載置する工程を、図6は集合基板15及び電子部品20を絶縁材料で封止する工程を、図7は溝71を形成する工程を、図8はシールド膜60を成膜する工程を、図9は電子部品モジュール1を個片化する工程を、それぞれ示す。図5〜図9では、便宜上、電子部品モジュール1の構造は簡略化されている。また、図10は、図7に示す溝71の形成工程を詳細に示し、図11は、図8に示すシールド膜60の成膜工程を詳細に示す。
図5〜図11を参照して、上述した構成を有する電子部品モジュール1の製造方法を説明する。図5〜図11はいずれも電子部品モジュール1の製造過程を示す図である。具体的には、図5は集合基板15に電子部品20,20Aを載置する工程を、図6は集合基板15及び電子部品20を絶縁材料で封止する工程を、図7は溝71を形成する工程を、図8はシールド膜60を成膜する工程を、図9は電子部品モジュール1を個片化する工程を、それぞれ示す。図5〜図9では、便宜上、電子部品モジュール1の構造は簡略化されている。また、図10は、図7に示す溝71の形成工程を詳細に示し、図11は、図8に示すシールド膜60の成膜工程を詳細に示す。
まず、図5に示すように、導電性パターン11(不図示)が形成された基板10を用意し、この基板10の上面における予め設定された領域(素子配置領域)Sに電子部品20を配置する。基板10には、隣り合う素子配置領域Sの間に、ダイシングにより切除されることになるダイシングライン(ダイシング領域)DLが、所定の幅で予め設定されている。尚、電子部品20は、半導体ICチップ、BGAなどの封止された半導体パッケージなどの高背な電子部品である。一方、電子部品20Aは、先に述べた電子部品も含め、所望の機能を実現するための低背な電子部品であり、ここでは、チップ抵抗、チップコンデンサ、ソレノイドなどである。当然、実現する機能や規模により、電子部品20,20Aは、少なくとも一個以上配置される。
次いで、図6に示すように、基板10の上面及び電子部品20を絶縁材料で覆うことで、封止部30を有する集合基板15を形成する。この状態における集合基板15には、熱硬化性樹脂をトランスファーモールドしたり、熱可塑性樹脂をインジェクションモールドしたり、ポッティングで封止し硬化させても良い。更には、スクリーン印刷で封止樹脂を印刷し、硬化させても良い。
そして、図7に示すように、例えばダイシング装置(研削装置)のような、一定の幅を有する刃で、封止部30の上面から基板10まで、ダイシング領域DLに沿って研削し、溝71を形成する。これにより、素子配置領域Sを囲むように溝71が形成されるとともに、封止部30と基板10には、側面32が形成される。
このとき、図7(b)、図10に示すように、基板10の上面から内層まで研削し、基板10の側面を露出するようにする。つまり、基板10の内部に達するまで研削(所謂ハーフダイシング)を行う。その結果、基板10の垂直面41には、電極52、ビア53、スルーホールの少なくとも一つを露出させるとともに、水平面42からも、それらを露出させて、コンタクト部40が形成される。
次に、図8、図11に示すように、封止部30の上面31および側面32に、導電性材料を成膜させてシールド膜60を形成する。成膜工程は、例えば蒸着、スパッタリングまたは化学気相成長(CVD)のような真空系の成膜手法により行われる。このとき、コンタクト部40に露出する電極52、ビア53またはスルーホールなどをシールド膜60で被覆成膜する。特に水平面42や湾曲部43も含めて被覆することから、この部分のシールド膜60の膜厚を厚く確保でき、シールド膜60とコンタクト部40のコンタクト抵抗を低減できる。
最後に、図9に示すように、ダイシング領域DLをさらに研削して集合基板15を分離して電子部品モジュール1を生成する。このときに用いられる切削装置の刃の幅は、シールド膜60を傷付けることがないように、また、上述したコンタクト部40の段差を形成しやすいように、溝71の幅より狭いことが好ましい。よって、個片化した基板10は、タイシング面である封止部30の側面32から若干外側に飛び出しており、シールド膜60の断面は、L字型を呈する。
==シールド膜60の形成手法==
ここで、シールド膜60の形成手法として蒸着、スパッタリングまたはCVDを用いる理由を述べる。一般にシールド膜の成膜手法には、メッキ法、導電ペーストの印刷、スパッタリング法、蒸着法、CVD法などがある。
ここで、シールド膜60の形成手法として蒸着、スパッタリングまたはCVDを用いる理由を述べる。一般にシールド膜の成膜手法には、メッキ法、導電ペーストの印刷、スパッタリング法、蒸着法、CVD法などがある。
メッキ法は、メッキ液に浸漬させるため、パッケージの信頼性にとってあまり好ましくない。また排水処理など、設備や廃棄などでも問題がある。導電ペーストの印刷では、貴金属が混入された樹脂ペーストが用いられるが、材料が高価であり、金属粒子間に樹脂が存在するため電気抵抗が大きくなる傾向にある。更には導電ペーストを比較的厚く塗らないと、シールド性を高めることができない。これに対して、真空系の成膜方法(蒸着、スパッタリングまたはCVD)には、上述した問題はなく、シールド膜の膜厚の均一性及び信頼性に優れている。よって、本実施形態では、成膜手法として真空系の成膜方法を採用している。以下では、真空系の成膜手法の一例としてスパッタリングを採用した場合について説明するが、蒸着やCVDでも、類似した関係にて成膜することができる。
スパッタリングは、金属粒(スパッタによる飛散物)が層状に付くため、コンタクト抵抗が低く、導電ペーストと比べると、膜厚を薄くできる利点がある。ただし、スパッタ粒子は、狭いダイシング溝には入りづらく、また、ある程度直進性があるため、封止部30や基板10の側面側の膜厚の確保が難しい。
そのため、例えば上述した特許文献1では、パッケージを個片にしてから、スパッタリングしている。その際、個片同士の間に所定の空間を確保することでシールド膜の膜厚を確保している。もっとも、特許文献1の手法は、集合基板の状態で製造することと比べ、量産性の点で劣る。
また、スパッタリングでは、前述し成膜材料の粒子の指向性または直進性ゆえに、パッケージ(モジュール)同士の間隔が狭いと、パッケージの側面に形成されるシールド膜の膜厚が、パッケージの上面に形成されるシールド膜に対して薄くなる傾向にある。
このような点を考慮して、本実施形態では、図1で述べたように、ダイシングによる溝71の形成の際に、少なくとも電極52またはビア53を部分的に切削することで、コンタクト部40の垂直面41、水平面42および湾曲面43を露出させている。尚、好ましくは、図の様に、電極52、下層のビア53、その下の電極52など全てが基板10の側面に露出したほうが良い。特に水平面42に電極52、配線またはビア53を露出させるために、ハーフダイシングして形成している。この水平面42に導電材が露出するためには、厚さ方向に於いて、電極52またはビア53のどこかでダイシングを止めなくては成らない。一般に、電極52よりもビア53の方が厚みがあるため、好ましくは、ビア53の部分で止めると良い。また図2の様にビア53やスルーホール複数個が整列して配置されていると、ダイシング面には、複数のビア53やスルーホールが露出されるので、露出面積を大きく確保できる。一方、平面視でみた露出面積で考えると、電極52やベタグランド54の方が、ビア53よりも面積を広く取れるメリットもある。よって、好ましくは、図2の様に、整列したビア53やスルーホールを側面に露出させ、図1に示すように、ビア53またはスルーホールの下端または下端の電極52の部分で止めれば、水平面42には、複数のビア53または電極52が露出される。この状態で成膜すると、図1に示すように、水平面42及び湾曲面43に形成されるシールド膜60の膜厚t21,t41が、垂直面41に形成されるシールド膜60の膜厚t31よりも厚くなる。これにより、湾曲面43及び水平面42とシールド膜60とのコンタクト抵抗を小さくできる。
さらに、湾曲面43を有することで、更に接触面積を拡大できるメリットを有する。好ましくは、ダイシングブレードに湾曲部を設ければ良い。
このように、第1実施形態では、集合基板15の状態でシールド膜60を形成することが可能となり、個片化の後に成膜を行う場合の半導体パッケージの再配列やテープ固定が不用である。また、生産性が向上するため製造コストを下げることが可能である。さらに、個片化の後に成膜を行う場合のように成膜材料の基板の裏側への回り込みも皆無であり、品質、歩留まりが向上する。しかも基板10の側面には、水平面42があり、ここに導電材料が露出されているので、低真空下の飛散物は、垂直面41から比べると、シールド膜60の膜厚が厚く形成できたり、または被着体積を大きく確保できるため、シールド膜60としての機能を劣化することなく成膜できるメリットを有する。
==第1実施形態の変形例1==
図12を参照して、変形例1を説明する。図12は、変形例1に係る電子部品モジュール2の概略図である。
図12を参照して、変形例1を説明する。図12は、変形例1に係る電子部品モジュール2の概略図である。
変形例1に係る電子部品モジュール2は、第1実施形態と同様に、基板210、電子部品220、封止部230、コンタクト部240、及びシールド膜260を有する。ただし、コンタクト部240は、ビア253(スルーホールを含む)および電極254のうちの少なくともいずれかで構成されている。なお、本実施形態は、電極252はコンタクト部240に含まれない。つまり、本実施形態では、ダイシングによる溝の形成に際して、ダイシングブレードの刃先が電極252まで達しない場合である。
この場合でも、ビア253および電極254のうち少なくとも一方に、コンタクト部240を構成するように、少なくとも垂直面241が形成される。なお、図12に示すように、垂直面241に加えて、水平面242及び湾曲面243が形成されてもよい。これにより、コンタクト部240とシールド膜260とのコンタクト面積を十分に確保することができる。
変形例1に係る電子部品モジュール2の製造方法は、第1実施形態と同様である。ただし、図1では、下層の電極52を水平面に露出させているが、図12では、溝の形成の際、ダイシングブレードの刃先が下側の電極252に達する前に、ダイシングを終了させ、水平面242には、ビア253の一部が露出されている。
変形例1では、ダイシング溝を比較的浅く形成することができる。したがって、成膜工程において、ダイシング溝の側面には、溝の底面(水平面242)の近傍でも、十分な膜厚のシールド膜260を形成することができる。よって、シールド膜260とコンタクト部240との間のコンタクト抵抗を低くすることができるとともに、シールド膜260の破れや剥がれを抑制することができ、電子部品モジュール2の品質向上を図ることができる。
===第2実施形態===
図13〜図21を参照して、第2実施形態に係る電子部品モジュール3を説明する。図13は、第2実施形態に係る電子部品モジュール3の概略図である。図14〜図19はいずれも電子部品モジュール3の製造過程を示す図である。具体的には、図14は集合基板315に電子部品320を載置する工程を、図15は集合基板315及び電子部品320を絶縁材料で封止する工程を、図16は溝371を形成する工程を、図17は切除部372を形成する工程を、図18はシールド膜360を成膜する工程を、図19は電子部品モジュール3を個片化する工程を、それぞれ示す。図14〜図19においては、便宜上、電子部品モジュール1の構造が簡略化されている。また、図20は、溝371及び切除部372の形成工程を詳細に示し、図21は、シールド膜360の成膜工程を詳細に示す。
図13〜図21を参照して、第2実施形態に係る電子部品モジュール3を説明する。図13は、第2実施形態に係る電子部品モジュール3の概略図である。図14〜図19はいずれも電子部品モジュール3の製造過程を示す図である。具体的には、図14は集合基板315に電子部品320を載置する工程を、図15は集合基板315及び電子部品320を絶縁材料で封止する工程を、図16は溝371を形成する工程を、図17は切除部372を形成する工程を、図18はシールド膜360を成膜する工程を、図19は電子部品モジュール3を個片化する工程を、それぞれ示す。図14〜図19においては、便宜上、電子部品モジュール1の構造が簡略化されている。また、図20は、溝371及び切除部372の形成工程を詳細に示し、図21は、シールド膜360の成膜工程を詳細に示す。
第2実施形態に係る電子部品モジュール3は、第1実施形態と同様に、基板310、電子部品320、封止部330、コンタクト部340、及びシールド膜360を有し、さらに、図13に示すように切除部372(第2溝)を備える。
切除部372は、封止部330の上面331と側面332とから成る角部333(上面331と側面332との接続部、あるいは上面331の縁部とも言える)を切除して形成される。切除部372は、コンタクト部340がシールド膜360で被覆される際、大気圧よりも低真空雰囲気内で飛散される導電材料を通過させる領域(空間)となる。第2実施形態において、角部333は、図13に示すように、コンタクト部340が形成される側面332の上端に位置する。
切除部372は、第2実施形態では溝のような形状を呈しているが、これに限られず、後述する第3実施形態の変形例1のような外側(図13におけるX軸の負側)に向かって傾斜する斜面であってもよい(図25参照)。以下、第2溝というときには、第2実施形態における切除部372のような形状のみならず、後述する第3実施形態の変形例1における切除部372のような形状を含むものとする。
このように切除部372を形成することで、導電性材料の飛散粒子は、シールド膜360の成膜工程において、切除部372の空間(領域)を通過して、コンタクト部340へ飛散できる。つまり、切除部372を設けて空間容量を確保することにより、通過エリアとなり、更には溝371のアスペクト比を小さくできることから、コンタクト部340への飛散量を確保できるメリットを有する。より好ましくは、溝371の幅Aに対して、溝371の底面から切除部372の底面までの側面の長さ(距離)Bが2倍以下となるように、形成する。
さらに、切除部372は、電子部品320の鉛直上方に形成されることが好ましい(不図示)。つまり、上面側から見たときに、切除部372が電子部品320の全部または一部分と重なるように配置されることが好ましい。このような配置により、電子部品モジュール3の小型化およびコスト低減を図ることが可能となる。
したがって、集合基板315上のパッケージ同士の間隔(つまり溝371の幅)が狭い場合にも、パッケージ側面に十分な膜厚のシールド膜360を形成することが可能となる。これにより、電子部品モジュール3の生産性が向上する。
このような構造を有する電子部品モジュール3の製造方法を説明する。ここで、第1絶縁性基板の一例としての基板310は、第2絶縁性基板の一例としての集合基板315に含まれ、最終的に個片化される基板を言うものとする。
まず、図14のように集合基板315(第2絶縁性基板)を用意する。第2絶縁性基板315は、基板310の上に電子部品320が配置される素子配置領域S5を複数配置して形成され、隣り合う素子配置領域S5の間にダイシングライン(ダイシング領域)DL5を有する。続いて、図15に示すように、電子部品320が設けられた表面を絶縁材料で被覆する封止部330を有する。
次いで、図16のように、ダイシング領域DL5を研削装置で研削して溝371(第1溝)を形成することで、素子配置領域S5を囲むように封止部330の側面332を形成する。具体的には、基板310の表面をハーフダイシングして、基板310の側面が露出するように第1溝371を形成する。これにより、コンタクト部340が形成される。
第1溝371を形成した後、図17のように、切除部372(第2溝)を形成する。第2溝372は、図20のように、封止部330の表面331側に、第1溝371と連続し、第1溝371よりも幅が同じぐらいか広く、かつ第1溝371よりも深さが浅い状態で形成される。これにより、後工程において、集合基板315上のパッケージ同士の間隔(つまり溝371の幅)が狭い場合にも、パッケージ側面に十分な膜厚のシールド膜360を形成することが可能となる。
そして、図18のように、例えば蒸着、スパッタリングまたはCVDのような真空系の成膜手法を用いて、大気圧よりも低真空雰囲気内において、封止部330の上面331(表面)および側面332に、導電性材料を成膜させてシールド膜360を形成する。その際、図21のように、低真空雰囲気内において導電性材料が第2溝372を通過するようにして、基板310の側面にシールド膜360を形成させる。
最後に、図19のように、ダイシング領域DL5をさらに研削して集合基板315を分離して個片化された基板310(第1絶縁性基板)より成る電子部品モジュール3を生成する。尚、通過エリア372は、コンタクト部340の側面側ではなく、対向する側の側面に設けたほうが良い。図24で説明すれば、切除部473の近くの矢印を見ると、ここの通過エリアからコンタクト部340へ一直線で到達可能であるからである。
===第3実施形態===
図22〜図24を参照して、第3実施形態に係る電子部品モジュール4を説明する。図22は、第3実施形態に係る電子部品モジュール4の概略図である。図23は、溝471及び切除部472の形成工程を詳細に示し、図24は、シールド膜460の成膜工程を詳細に示す。
図22〜図24を参照して、第3実施形態に係る電子部品モジュール4を説明する。図22は、第3実施形態に係る電子部品モジュール4の概略図である。図23は、溝471及び切除部472の形成工程を詳細に示し、図24は、シールド膜460の成膜工程を詳細に示す。
第3実施形態に係る電子部品モジュール4は、第2実施形態と同様に、基板410、電子部品420、封止部430、コンタクト部440、シールド膜460、及び切除部472を有するほか、更に切除部473を備える。切除部473は、図22に示すように、切除部472とは反対側の角部434にも形成されている。切除部473は、切除部472の形成の際に、切除部472と同様の手法によって形成されてよい。
切除部473は、例えば、コンタクト部440が形成される垂直面と対向する側面に形成される。これにより、図24に示すように、切除部472のみを設ける場合と比較して、直進性を有するスパッタリングの金属粒子が溝471の底部により多く侵入できるため、コンタクト部440に対してより厚く成膜できる。
切除部473は、図24に示すように、溝471の幅Aに対して、溝471の底面から切除部473の底面までの側面の長さ(距離)Bが2倍以下となるように、形成されることが好ましい。このように切除部473を形成することで、シールド膜460の成膜工程において、導電性材料の飛散粒子が、切除部473によって形成された空間(領域)を通過することができる。
切除部472,473のうち少なくとも一方は、電子部品420の鉛直上方に形成されることが好ましい(図22参照)。つまり、上面側から見たときに、切除部472,473のうち少なくとも一方が電子部品420の全部または一部分と重なるように配置されることが好ましい。このような配置を採用することで、電子部品モジュール4の小型化およびコスト低減を図ることが可能となる。
また、電子部品モジュール4の小型化およびコスト低減を図るため、高さ(Z軸方向の長さ)が低い電子部品420を電子部品モジュール4の外周(側面432)の近傍に配置することが考えられる。
==第3実施形態の変形例1==
図25を参照して、第3実施形態の変形例1に係る電子部品モジュール5を説明する。図25は、変形例2に係る電子部品モジュール5の概略図である。
図25を参照して、第3実施形態の変形例1に係る電子部品モジュール5を説明する。図25は、変形例2に係る電子部品モジュール5の概略図である。
第3実施形態の変形例1に係る電子部品モジュール5は、第3実施形態と同様に、基板510、電子部品520、封止部530、コンタクト部540、シールド膜560、切除部572および切除部573を有する。切除部572および切除部573は、第3実施形態と同様に、封止部530の角533および角534(不図示)を切除することで形成される。ただし、第3実施形態の変形例1の切除部572は、外側(図25におけるX軸の負側)に向かって傾斜する斜面であり、切除部573は、外側(図25におけるX軸の正側)に向かって傾斜する斜面として形成されている点で、第3実施形態の切除部472および切除部473と異なる。
かかる切除部572においては、切除される側面532の高さ(Z軸方向の長さ)が、切除される上面531の幅(X軸方向の長さ)の2倍以下になることが好ましい。この場合、シールド膜560の成膜工程において、直進性を有する導電性材料の飛散粒子が、切除部572によって形成された空間を通過することができるため、集合基板上のパッケージ同士の間隔が狭い場合にも、パッケージ側面に十分な膜厚のシールド膜560を形成することが可能となる。これにより、電子部品モジュール5の生産性が向上する。
===まとめ===
かかる実施形態によれば、集合基板の状態でシールド膜60(160,260,360,460,560)を形成することが可能となり、個片化の後に成膜を行う場合における半導体パッケージの再配列やテープ固定が不用である。また、生産性が向上するため製造コストを下げることが可能である。さらに、個片化の後に成膜を行う場合のように成膜材料の基板10(110,210,310,410,510)の裏側への回り込みも皆無であり、品質、歩留まりが向上する。
かかる実施形態によれば、集合基板の状態でシールド膜60(160,260,360,460,560)を形成することが可能となり、個片化の後に成膜を行う場合における半導体パッケージの再配列やテープ固定が不用である。また、生産性が向上するため製造コストを下げることが可能である。さらに、個片化の後に成膜を行う場合のように成膜材料の基板10(110,210,310,410,510)の裏側への回り込みも皆無であり、品質、歩留まりが向上する。
また、コンタクト部40(140,240,340,440,540)は、導電性パターン11(111,211,311,411,511)と電気的に接続され、基板10(110,210,310,410,510)の表層または内層に設けられる電極52(152,252,352,452,552)、電極52(152,252,352,452,552)の上層または下層を接続するように設けられるビア53(153,253,353,453,553)、または電極52(152,252,352,452,552)の上層または下層に設けられるスルーホール、のうち少なくとも一つを有して構成されることが好ましい。
かかる実施形態によれば、コンタクト部40(140,240,340,440,540)とシールド膜60(160,260,360,460,560)との間のコンタクト面積が増加するため、コンタクト抵抗を下げることができる。
また、コンタクト部40(140,240,340,440,540)の電極52(152,252,352,452,552)は、ベタグランド54(154,254,354,454,554)を有して構成されることが好ましい。
かかる実施形態によれば、コンタクト部40(140,240,340,440,540)とシールド膜60(160,260,360,460,560)との間のコンタクト面積が増加するため、コンタクト抵抗を下げることができる。
また、ビア53(153,253,353,453,553)またはスルーホールは、封止部30(130,230,330,430,530)の側面(132,232,332,432,532)に対応する部分に、複数個が列を成して形成される、または複数個がランダムに配置されるように、設けられることが好ましい。
かかる実施形態によれば、ダイシングしたときにコンタクト部40(140,240,340,440,540)の露出が大きくなるから、コンタクト部40(140,240,340,440,540)とシールド膜60(160,260,360,460,560)との間のコンタクト面積が増大し、コンタクト抵抗の低減につながる。
また、コンタクト部40(140,240,340,440,540)は、垂直面41(141,241,341,441,541)と水平面42(142,242,342,442,542)との境目に湾曲面43(143,243,343,443,543)を有することが好ましい。
かかる実施形態によれば、シールド膜60(160,260,360,460,560)の十分な膜厚を確保できる。したがって、シールド膜60(160,260,360,460,560)の抵抗を下げることができるとともに、シールド膜60(160,260,360,460,560)が電子部品モジュール1(2,3,4,5)から剥がれることを抑制することができるため、電子部品モジュール1(2,3,4,5)の品質向上につながる。
また、封止部30(130,230,330,430,530)の上面31(131,231,331,431,531)におけるシールド膜60(160,260,360,460,560)の膜厚t11(t12,t13,t14,t15)と、コンタクト部40(140,240,340,440,540)の水平面42(142,242,342,442,542)におけるシールド膜60(160,260,360,460,560)の膜厚t21(t22,t23,t24,t25)と、封止部30(130,230,330,430,530)の側面32(132,232,332,432,532)におけるシールド膜60(160,260,360,460,560)の膜厚t31(t32,t33,t34,t35)と、コンタクト部40(140,240,340,440,540)の湾曲面43(143,243,343,443,543)におけるシールド膜60(160,260,360,460,560)の膜厚t41(t42,t43,t44,t45)とは、t11>t31(t12>t32,t13>t33,t14>t34,t15>t35)で、t21>t31(t22>t32,t23>t33,t24>t34,t25>t35)またはt41>t31(t42>t32,t43>t33,t44>t34,t45>t35)の関係を満たすことが好ましい。
また、封止部330(430,530)の上面331(431,531)と、封止部330(430,530)の側面332(432,532)と、から成る角333(433,533)を切除して形成される切除部372(472,473,572,573)をさらに備え、切除部372(472,473,572,573)は、コンタクト部340(440,540)がシールド膜360(460,560)で被覆されるように、大気圧よりも低真空雰囲気内で飛散される導電性材料を通過させる領域であることが好ましい。
かかる実施形態によれば、例えば蒸着、スパッタリング、CVDのような真空系の成膜技術を用いて、十分な膜厚を有するシールド膜360(460,560)を形成することが容易となる。このことは、電子部品モジュール3(4,5)の生産性及び品質の向上に繋がる。
また、切除部372(472,473,572,573)は、電子部品320,420,520の上側に形成されることが好ましい。かかる実施形態によれば、コンタクト部340,440,540で所定の膜厚を確保できる。また、このような配置を採用することで、電子部品モジュール3,4,5の小型化およびコスト低減を図ることが可能となる。
また、コンタクト部40(140,240,340,440,540)は、コンタクト部40(140,240,340,440,540)が位置する基板10(110,210,310,410,510)の一方側に設けられ、一方側の封止部30(130,230,330,430,530)と一方側の封止部30(130,230,330,430,530)の下層の基板10(110,210,310,410,510)をダイシング装置にて研削して露出させることが好ましい。かかる実施形態によれば、基板10(110,210,310,410,510)のコンタクト部40(140,240,340,440,540)で所定の膜厚を確保できる。
以上本発明の実施の形態を説明したが、本発明はこれに限定されない。上述した各部材の素材、形状、及び配置は、本発明を実施するための実施形態に過ぎず、発明の趣旨を逸脱しない限り、様々な変更を行うことができる。
例えば、第1〜第3実施形態および変形例で説明した事項を任意に組み合わせることができる。一例を挙げると、第1実施形態に係る電子部品モジュール1及び変形例1に係る電子部品モジュール2に、第2実施形態で説明した切除部372や、第3実施形態および第3実施形態の変形例1で説明した切除部472,572を適用してもよい。
1,2,3,4,5 電子部品モジュール
10,110,210,310,410,510 基板
11,111,211,311,411,511 導電性パターン
20,120,220,320,420,520 電子部品
30,130,230,330,430,530 封止部
40,140,240,340,440,540 コンタクト部
41,141,241,341,441,541 垂直面
42,142,242,342,442,542 水平面
51,151,251,351,451,551 端子
52,152,252,352,452,552 電極
53,153,253,353,453,553 ビア(又はスルーホール)
54,154,254,354,454,554 ベタグランド
60,160,260,360,460,560 シールド膜
100 無線領域
101 アンテナ領域
10,110,210,310,410,510 基板
11,111,211,311,411,511 導電性パターン
20,120,220,320,420,520 電子部品
30,130,230,330,430,530 封止部
40,140,240,340,440,540 コンタクト部
41,141,241,341,441,541 垂直面
42,142,242,342,442,542 水平面
51,151,251,351,451,551 端子
52,152,252,352,452,552 電極
53,153,253,353,453,553 ビア(又はスルーホール)
54,154,254,354,454,554 ベタグランド
60,160,260,360,460,560 シールド膜
100 無線領域
101 アンテナ領域
Claims (12)
- 導電性パターンを有する基板と、
前記基板に設けられた電子部品と、
前記電子部品および前記基板を覆い、上面および前記上面と角部を構成する側面からなる封止部と、
前記導電性パターンと電気的に接続され、前記封止部の側面と連続した垂直面と、前記垂直面に連続する水平面を有する、前記基板に設けられたコンタクト部と、
前記封止部の上面、前記側面および前記コンタクト部を被覆するシールド膜と、
を有することを特徴とする電子部品モジュール。 - 前記基板は、
前記導電性パターンが設けられ、前記電子部品が配置される無線領域と、アンテナとなる配線パターンが配置されるアンテナ領域と、を有し、
前記電子部品は、
前記導電性パターンと電気的に接続され、前記無線領域に設けられる無線回路用の部品である
ことを特徴とする請求項1に記載の電子部品モジュール。 - 前記コンタクト部は、前記導電性パターンと電気的に接続され、前記基板の表層または内層に設けられる電極、前記電極の上層または下層を接続するように設けられるビア、または前記電極の上層または下層に設けられるスルーホール、のうち少なくとも一つから成る
ことを特徴とする請求項1又は請求項2に記載の電子部品モジュール。 - 前記コンタクト部の電極は、ベタグランドを有して構成される
ことを特徴とする1乃至請求項3の何れか一項に記載の電子部品モジュール。 - 前記ビアまたはスルーホールは、前記封止部の側面に対応する部分に、複数個が列を成して形成される、または複数個がランダムに配置されるように、設けられる
ことを特徴とする請求項3又は請求項4に記載の電子部品モジュール。 - 前記コンタクト部は、前記垂直面と前記水平面との境目に湾曲面を有する
ことを特徴とする請求項1乃至請求項5の何れか一項に記載の電子部品モジュール。 - 前記封止部の前記上面における前記シールド膜の膜厚t1と、前記コンタクト部の前記水平面における前記シールド膜の膜厚t2と、前記封止部の前記側面における前記シールド膜の膜厚t3と、前記コンタクト部の前記湾曲面における前記シールド膜の膜厚t4とは、t1>t3で、t2>t3またはt4>t3の関係を満たす
ことを特徴とする請求項4に記載の電子部品モジュール。 - 前記封止部の上面と、前記封止部の側面と、から成る角を切除して形成される切除部をさらに備え、
前記切除部は、前記コンタクト部が前記シールド膜で被覆されるように、大気圧よりも低真空雰囲気内で飛散される導電性材料を通過させる領域である
ことを特徴とする請求項1乃至請求項7の何れか一項に記載の電子部品モジュール。 - 前記切除部は、前記電子部品の上側に形成される
ことを特徴とする請求項8に記載の電子部品モジュール。 - 前記コンタクト部は、前記コンタクト部が位置する前記基板の一方側に設けられ、
前記一方側の前記封止部と前記一方側の前記封止部の下層の前記基板をダイシング装置にて研削して露出される
ことを特徴とする請求項1乃至請求項9に記載の電子部品モジュール。 - 前記コンタクト部は、前記コンタクト部が位置する前記基板の一方側に設けられ、
前記切除部は、前記一方側と対向する他方側に設けられる請求項8に記載の電子部品モジュール。 - 前記シールド膜は、Cuを主材料とした第1膜と、前記第1膜の外側に被覆されたSUS膜からなり、低真空化で飛散した飛散物からなる請求項11に記載の電子部品モジュール。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017067050A JP2018170419A (ja) | 2017-03-30 | 2017-03-30 | 電子部品モジュール |
US15/934,829 US20180286816A1 (en) | 2017-03-30 | 2018-03-23 | Electronic component module |
CN201810257001.2A CN108695300A (zh) | 2017-03-30 | 2018-03-27 | 电子部件组件 |
US16/380,990 US10490512B2 (en) | 2017-03-30 | 2019-04-10 | Method of making plural electronic component modules |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017067050A JP2018170419A (ja) | 2017-03-30 | 2017-03-30 | 電子部品モジュール |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018170419A true JP2018170419A (ja) | 2018-11-01 |
Family
ID=63669812
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017067050A Pending JP2018170419A (ja) | 2017-03-30 | 2017-03-30 | 電子部品モジュール |
Country Status (3)
Country | Link |
---|---|
US (2) | US20180286816A1 (ja) |
JP (1) | JP2018170419A (ja) |
CN (1) | CN108695300A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2020067468A1 (ja) * | 2018-09-28 | 2021-08-30 | 株式会社村田製作所 | 電子部品モジュール |
WO2021176871A1 (ja) * | 2020-03-06 | 2021-09-10 | 株式会社村田製作所 | モジュール |
WO2021251160A1 (ja) * | 2020-06-10 | 2021-12-16 | 株式会社村田製作所 | モジュールおよび部品 |
WO2021261270A1 (ja) * | 2020-06-22 | 2021-12-30 | 株式会社村田製作所 | 電子部品 |
WO2023112577A1 (ja) * | 2021-12-14 | 2023-06-22 | 株式会社村田製作所 | 高周波モジュール及び通信装置 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6408540B2 (ja) * | 2016-12-01 | 2018-10-17 | 太陽誘電株式会社 | 無線モジュール及び無線モジュールの製造方法 |
JP6463323B2 (ja) * | 2016-12-01 | 2019-01-30 | 太陽誘電株式会社 | 無線モジュール、およびその製造方法 |
JP6689780B2 (ja) | 2017-03-30 | 2020-04-28 | 太陽誘電株式会社 | 電子部品モジュールの製造方法 |
US11071196B2 (en) * | 2019-04-05 | 2021-07-20 | Samsung Electro-Mechanics Co., Ltd. | Electronic device module and method of manufacturing electronic device module |
KR102301208B1 (ko) * | 2019-08-14 | 2021-09-09 | 삼성전기주식회사 | 전자 소자 모듈 및 이를 구비하는 전자 기기 |
US11355451B2 (en) | 2019-08-28 | 2022-06-07 | Amkor Technology Singapore Holding Pte. Ltd. | Semiconductor devices and methods of manufacturing semiconductor devices |
US11004801B2 (en) | 2019-08-28 | 2021-05-11 | Amkor Technology Singapore Holding Pte. Ltd. | Semiconductor devices and methods of manufacturing semiconductor devices |
US11626337B2 (en) * | 2020-05-19 | 2023-04-11 | Amkor Technology Singapore Holding Pte. Ltd. | Semiconductor devices and methods of manufacturing semiconductor devices |
US11756894B2 (en) * | 2020-05-20 | 2023-09-12 | Qualcomm Incorporated | Radio-frequency (RF) integrated circuit (IC) (RFIC) packages employing a substrate sidewall partial shield for electro-magnetic interference (EMI) shielding, and related fabrication methods |
KR20220003342A (ko) * | 2020-07-01 | 2022-01-10 | 삼성전기주식회사 | 전자 소자 패키지 및 이의 제조방법 |
US11658391B2 (en) * | 2020-12-21 | 2023-05-23 | Qualcomm Incorporated | Antenna module |
US11610848B2 (en) * | 2021-06-07 | 2023-03-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package, semiconductor device and shielding housing of semiconductor package |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009218484A (ja) * | 2008-03-12 | 2009-09-24 | Tdk Corp | 電子モジュール、および電子モジュールの製造方法 |
WO2010103756A1 (ja) * | 2009-03-10 | 2010-09-16 | パナソニック株式会社 | モジュール部品とその製造方法と、およびそのモジュール部品を用いた電子機器 |
JP2013058513A (ja) * | 2011-09-07 | 2013-03-28 | Sharp Corp | 高周波モジュールおよびその製造方法 |
JP2014146624A (ja) * | 2013-01-25 | 2014-08-14 | Murata Mfg Co Ltd | モジュールおよびその製造方法 |
JP2015115552A (ja) * | 2013-12-13 | 2015-06-22 | 株式会社東芝 | 半導体装置およびその製造方法 |
WO2016121491A1 (ja) * | 2015-01-30 | 2016-08-04 | 株式会社村田製作所 | 電子回路モジュール |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5517515A (en) | 1994-08-17 | 1996-05-14 | International Business Machines Corporation | Multichip module with integrated test circuitry disposed within interposer substrate |
JPH11345905A (ja) * | 1998-06-02 | 1999-12-14 | Mitsubishi Electric Corp | 半導体装置 |
US6856007B2 (en) * | 2001-08-28 | 2005-02-15 | Tessera, Inc. | High-frequency chip packages |
US7482686B2 (en) * | 2004-06-21 | 2009-01-27 | Braodcom Corporation | Multipiece apparatus for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages and method of making the same |
KR100691160B1 (ko) * | 2005-05-06 | 2007-03-09 | 삼성전기주식회사 | 적층형 표면탄성파 패키지 및 그 제조방법 |
KR100813625B1 (ko) * | 2006-11-15 | 2008-03-14 | 삼성전자주식회사 | 반도체 소자 패키지 |
US8138024B2 (en) * | 2008-02-26 | 2012-03-20 | Stats Chippac Ltd. | Package system for shielding semiconductor dies from electromagnetic interference |
US7772046B2 (en) * | 2008-06-04 | 2010-08-10 | Stats Chippac, Ltd. | Semiconductor device having electrical devices mounted to IPD structure and method for shielding electromagnetic interference |
JP5391747B2 (ja) * | 2009-03-10 | 2014-01-15 | パナソニック株式会社 | モジュール部品とモジュール部品の製造方法と、これを用いた電子機器 |
KR101855294B1 (ko) * | 2010-06-10 | 2018-05-08 | 삼성전자주식회사 | 반도체 패키지 |
US9362196B2 (en) | 2010-07-15 | 2016-06-07 | Kabushiki Kaisha Toshiba | Semiconductor package and mobile device using the same |
JP5576548B1 (ja) * | 2013-07-10 | 2014-08-20 | 太陽誘電株式会社 | 回路モジュール及びその製造方法 |
JP6469572B2 (ja) | 2013-07-29 | 2019-02-13 | 株式会社村田製作所 | アンテナ一体型無線モジュールおよびこのモジュールの製造方法 |
JP6199724B2 (ja) | 2013-12-13 | 2017-09-20 | 東芝メモリ株式会社 | 半導体装置の製造方法 |
JP6528850B2 (ja) | 2015-09-11 | 2019-06-12 | 株式会社村田製作所 | 高周波モジュール |
JP6689780B2 (ja) | 2017-03-30 | 2020-04-28 | 太陽誘電株式会社 | 電子部品モジュールの製造方法 |
-
2017
- 2017-03-30 JP JP2017067050A patent/JP2018170419A/ja active Pending
-
2018
- 2018-03-23 US US15/934,829 patent/US20180286816A1/en not_active Abandoned
- 2018-03-27 CN CN201810257001.2A patent/CN108695300A/zh active Pending
-
2019
- 2019-04-10 US US16/380,990 patent/US10490512B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009218484A (ja) * | 2008-03-12 | 2009-09-24 | Tdk Corp | 電子モジュール、および電子モジュールの製造方法 |
WO2010103756A1 (ja) * | 2009-03-10 | 2010-09-16 | パナソニック株式会社 | モジュール部品とその製造方法と、およびそのモジュール部品を用いた電子機器 |
JP2013058513A (ja) * | 2011-09-07 | 2013-03-28 | Sharp Corp | 高周波モジュールおよびその製造方法 |
JP2014146624A (ja) * | 2013-01-25 | 2014-08-14 | Murata Mfg Co Ltd | モジュールおよびその製造方法 |
JP2015115552A (ja) * | 2013-12-13 | 2015-06-22 | 株式会社東芝 | 半導体装置およびその製造方法 |
WO2016121491A1 (ja) * | 2015-01-30 | 2016-08-04 | 株式会社村田製作所 | 電子回路モジュール |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2020067468A1 (ja) * | 2018-09-28 | 2021-08-30 | 株式会社村田製作所 | 電子部品モジュール |
JP7063390B2 (ja) | 2018-09-28 | 2022-05-09 | 株式会社村田製作所 | 電子部品モジュール |
WO2021176871A1 (ja) * | 2020-03-06 | 2021-09-10 | 株式会社村田製作所 | モジュール |
WO2021251160A1 (ja) * | 2020-06-10 | 2021-12-16 | 株式会社村田製作所 | モジュールおよび部品 |
WO2021261270A1 (ja) * | 2020-06-22 | 2021-12-30 | 株式会社村田製作所 | 電子部品 |
WO2023112577A1 (ja) * | 2021-12-14 | 2023-06-22 | 株式会社村田製作所 | 高周波モジュール及び通信装置 |
Also Published As
Publication number | Publication date |
---|---|
US20180286816A1 (en) | 2018-10-04 |
CN108695300A (zh) | 2018-10-23 |
US20190237409A1 (en) | 2019-08-01 |
US10490512B2 (en) | 2019-11-26 |
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A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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A02 | Decision of refusal |
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