JP2018160594A - 半導体装置 - Google Patents
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Abstract
【課題】閾値電圧特性への影響を低減する半導体装置を提供する。
【解決手段】第１電極１と、第２電極２と、第１電極と第２電極との間に設けられた第１半導体領域４と、第１半導体領域と第１電極との間に設けられた第２半導体領域３と、第１半導体領域と第２電極との間に設けられた第３半導体領域７と、第３半導体領域と第２電極との間に設けられた第４半導体領域８と、第１半導体領域と第２電極との間に複数設けられたゲート絶縁膜５と、第２電極と、第１半導体領域との間に位置し、ゲート絶縁膜を介して複数設けられた第３電極６と、第３半導体領域と第２電極の間に位置し、第３半導体領域及び第２電極に電気的に接続する第４電極１０と、第２電極と第３電極との間に位置する第１絶縁膜９と、を有する。第４電極は、第３半導体領域とオーミック接触している。
【選択図】図１
【解決手段】第１電極１と、第２電極２と、第１電極と第２電極との間に設けられた第１半導体領域４と、第１半導体領域と第１電極との間に設けられた第２半導体領域３と、第１半導体領域と第２電極との間に設けられた第３半導体領域７と、第３半導体領域と第２電極との間に設けられた第４半導体領域８と、第１半導体領域と第２電極との間に複数設けられたゲート絶縁膜５と、第２電極と、第１半導体領域との間に位置し、ゲート絶縁膜を介して複数設けられた第３電極６と、第３半導体領域と第２電極の間に位置し、第３半導体領域及び第２電極に電気的に接続する第４電極１０と、第２電極と第３電極との間に位置する第１絶縁膜９と、を有する。第４電極は、第３半導体領域とオーミック接触している。
【選択図】図１
Description
本発明の実施形態は、半導体装置に関する。
電力制御用の半導体装置の例として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉ
ｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）などが用い
られている。これらは、スイッチングオペレーション時の電力損失の低減や、低容量特性
が要求される。その要求に応えるものとして、例えばトレンチゲート構造を有するＩＧＢ
ＴやＭＯＳＦＥＴがある。
ｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）などが用い
られている。これらは、スイッチングオペレーション時の電力損失の低減や、低容量特性
が要求される。その要求に応えるものとして、例えばトレンチゲート構造を有するＩＧＢ
ＴやＭＯＳＦＥＴがある。
本発明が解決しようとする課題は、閾値電圧特性への影響を低減する半導体装置を提供
することである。
することである。
実施形態に係る半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極
との間に設けられた第１導電形の第１半導体領域と、前記第１半導体領域と前記第１電極
との間に設けられた第２導電形の第２半導体領域と、前記第１半導体領域と前記第２電極
との間に設けられた第２導電形の第３半導体領域と、前記第３半導体領域と前記第２電極
との間に設けられた、第１導電形の第４半導体領域と、前記第１半導体領域と前記第２電
極との間に複数設けられたゲート絶縁膜と、前記第２電極と、前記第１半導体領域との間
に位置し、前記ゲート絶縁膜を介して複数設けられた第３電極と、前記第３半導体領域と
前記第２電極の間に位置し、前記第３半導体領域及び前記第２電極に電気的に接続する第
４電極と、前記第２電極と前記第３電極との間に位置する第１絶縁膜と、を有し、前記第
４電極が前記第３半導体領域と接する部分は、オーミック接触されている半導体装置。
との間に設けられた第１導電形の第１半導体領域と、前記第１半導体領域と前記第１電極
との間に設けられた第２導電形の第２半導体領域と、前記第１半導体領域と前記第２電極
との間に設けられた第２導電形の第３半導体領域と、前記第３半導体領域と前記第２電極
との間に設けられた、第１導電形の第４半導体領域と、前記第１半導体領域と前記第２電
極との間に複数設けられたゲート絶縁膜と、前記第２電極と、前記第１半導体領域との間
に位置し、前記ゲート絶縁膜を介して複数設けられた第３電極と、前記第３半導体領域と
前記第２電極の間に位置し、前記第３半導体領域及び前記第２電極に電気的に接続する第
４電極と、前記第２電極と前記第３電極との間に位置する第１絶縁膜と、を有し、前記第
４電極が前記第３半導体領域と接する部分は、オーミック接触されている半導体装置。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材に
は同一の符号を付し、一度説明した部材については適宜その説明を省略する。
は同一の符号を付し、一度説明した部材については適宜その説明を省略する。
なお、図面での部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実
のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸
法や比率が異なって表される場合もある。
のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸
法や比率が異なって表される場合もある。
（第１の実施形態）
本発明の第１の実施形態について、図１を用いて説明する。図１は、第１の実施形態に
係る半導体装置１００の模式的断面図である。また、以下に表す図には、半導体装置の方
向を表すために三次元座標（ＸＹＺ座標系）を導入している。Ｘ方向（第１方向）とＹ方
向（第２方向）は、互いに同一平面において直交している。また、Ｚ方向（第３方向）は
、Ｘ方向とＹ方向に直交している。
本発明の第１の実施形態について、図１を用いて説明する。図１は、第１の実施形態に
係る半導体装置１００の模式的断面図である。また、以下に表す図には、半導体装置の方
向を表すために三次元座標（ＸＹＺ座標系）を導入している。Ｘ方向（第１方向）とＹ方
向（第２方向）は、互いに同一平面において直交している。また、Ｚ方向（第３方向）は
、Ｘ方向とＹ方向に直交している。
以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物
濃度の相対的な高低を表す。すなわち、「＋」が付されている領域、何も付されていない
領域、「−」が付されている領域の順に不純物濃度が相対的に高いことを示す。また、不
純物濃度が高いことをキャリア濃度が高いと置き換えてもよい。
濃度の相対的な高低を表す。すなわち、「＋」が付されている領域、何も付されていない
領域、「−」が付されている領域の順に不純物濃度が相対的に高いことを示す。また、不
純物濃度が高いことをキャリア濃度が高いと置き換えてもよい。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形
態を実施してもよい。
態を実施してもよい。
まず、第１の実施形態に係る半導体装置１００の構成を説明する。ここでは、ＩＧＢＴ
の場合を例に説明する。図１に示すように、半導体装置１００は、コレクタ電極１、エミ
ッタ電極２、ｐ＋形コレクタ領域３、ｎ−形ドリフト領域４、ゲート絶縁膜５、ゲート電
極６、ｐ形ベース領域７、ｎ＋形エミッタ領域８、酸化膜（第１絶縁膜）９、コンタクト
電極１０を具備する。
の場合を例に説明する。図１に示すように、半導体装置１００は、コレクタ電極１、エミ
ッタ電極２、ｐ＋形コレクタ領域３、ｎ−形ドリフト領域４、ゲート絶縁膜５、ゲート電
極６、ｐ形ベース領域７、ｎ＋形エミッタ領域８、酸化膜（第１絶縁膜）９、コンタクト
電極１０を具備する。
第１の実施形態に係る半導体装置１００は、コレクタ電極１（第１電極）とエミッタ電
極２（第２電極）との間に各種半導体領域等が設けられた上下電極構造を有している。コ
レクタ電極１からエミッタ電極２へ向かう方向がＺ方向となる。
極２（第２電極）との間に各種半導体領域等が設けられた上下電極構造を有している。コ
レクタ電極１からエミッタ電極２へ向かう方向がＺ方向となる。
半導体装置１００においては、コレクタ電極１とエミッタ電極２との間に、ｐ＋形コレ
クタ領域３、ｎ−形ドリフト領域４が設けられている。ｐ＋形コレクタ領域３は、コレク
タ電極１と電気的に接続している。ｎ−形ドリフト領域４は、エミッタ電極２とｐ＋形コ
レクタ領域３との間に位置している。
クタ領域３、ｎ−形ドリフト領域４が設けられている。ｐ＋形コレクタ領域３は、コレク
タ電極１と電気的に接続している。ｎ−形ドリフト領域４は、エミッタ電極２とｐ＋形コ
レクタ領域３との間に位置している。
Ｚ方向において、ｎ−形ドリフト領域４とエミッタ電極２との間には、ｐ形ベース領域
７、ｎ＋形エミッタ領域８が設けられている。また、ｐ形ベース領域７は、Ｚ方向におい
て、ｎ−形ドリフト領域４上に位置している。ｎ形エミッタ領域８は、Ｚ方向において、
ｐ形ベース領域７上に位置している。
７、ｎ＋形エミッタ領域８が設けられている。また、ｐ形ベース領域７は、Ｚ方向におい
て、ｎ−形ドリフト領域４上に位置している。ｎ形エミッタ領域８は、Ｚ方向において、
ｐ形ベース領域７上に位置している。
また、ｎ−形ドリフト領域４、ｐ形ベース領域７、及びｎ＋形エミッタ領域８には、ゲ
ート絶縁膜５を介してゲート電極６が接している。ゲート電極６は、Ｘ方向、及びＺ方向
に延在している。また、ゲート電極６は、Ｙ方向において複数設けられている。
ート絶縁膜５を介してゲート電極６が接している。ゲート電極６は、Ｘ方向、及びＺ方向
に延在している。また、ゲート電極６は、Ｙ方向において複数設けられている。
ｎ＋形エミッタ領域８とエミッタ電極２の間には、酸化膜９が設けられている。酸化膜
９は、ゲート電極６とエミッタ電極２との間に設けられていればよく、必ずしもｎ＋形エ
ミッタ領域８上にも設けられている必要はない。また、ｐ形ベース領域７とエミッタ電極
２との間には、コンタクト電極１０が設けられている。コンタクト電極１０はＺ方向にお
いて、酸化膜９をとおり、エミッタ電極２と電気的に接続している。コンタクト電極１０
は、ｐ形ベース領域７との接触部においてシリサイド化されている。ｐ形ベース領域７及
びｎ＋形エミッタ領域８は、コンタクト電極１０と電気的に接続している。
９は、ゲート電極６とエミッタ電極２との間に設けられていればよく、必ずしもｎ＋形エ
ミッタ領域８上にも設けられている必要はない。また、ｐ形ベース領域７とエミッタ電極
２との間には、コンタクト電極１０が設けられている。コンタクト電極１０はＺ方向にお
いて、酸化膜９をとおり、エミッタ電極２と電気的に接続している。コンタクト電極１０
は、ｐ形ベース領域７との接触部においてシリサイド化されている。ｐ形ベース領域７及
びｎ＋形エミッタ領域８は、コンタクト電極１０と電気的に接続している。
Ｙ方向において隣接するゲート電極間に位置するｎ−形ドリフト領域４、ｐ形ベース領
域７、ｎ＋形エミッタ領域８の半導体領域のことを、総称してトレンチコンタクト部１５
とする。
域７、ｎ＋形エミッタ領域８の半導体領域のことを、総称してトレンチコンタクト部１５
とする。
各構成要素の材料の一例を説明する。
コレクタ電極１とエミッタ電極２との間に設けられた複数の半導体領域のそれぞれの主
成分は、例えば、ケイ素（Ｓｉ）である。複数の半導体領域のそれぞれの主成分は、シリ
コン炭化物（ＳｉＣ）、窒化ガリウム（ＧａＮ）等であってもよい。ｎ＋形、ｎ形、ｎ−
形等の導電形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が適用される
。ｐ＋形、ｐ形等の導電形の不純物元素としては、例えば、ホウ素（Ｂ）等が適用される
。また、半導体装置１００において、ｐ形とｎ形の導電形を入れ替えても同様な効果が得
られる。
成分は、例えば、ケイ素（Ｓｉ）である。複数の半導体領域のそれぞれの主成分は、シリ
コン炭化物（ＳｉＣ）、窒化ガリウム（ＧａＮ）等であってもよい。ｎ＋形、ｎ形、ｎ−
形等の導電形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が適用される
。ｐ＋形、ｐ形等の導電形の不純物元素としては、例えば、ホウ素（Ｂ）等が適用される
。また、半導体装置１００において、ｐ形とｎ形の導電形を入れ替えても同様な効果が得
られる。
コレクタ電極１の材料およびエミッタ電極２の材料は、例えば、アルミニウム（Ａｌ）
、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）等
の群から選ばれる少なくとも１つを含む金属である。ゲート電極６の材料は、例えば、ポ
リシリコンを含む。また、ゲート絶縁膜５の材料は、例えば、シリコン酸化物、シリコン
窒化物等を含む。
、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）等
の群から選ばれる少なくとも１つを含む金属である。ゲート電極６の材料は、例えば、ポ
リシリコンを含む。また、ゲート絶縁膜５の材料は、例えば、シリコン酸化物、シリコン
窒化物等を含む。
コンタクト電極１０の材料は、ｐ形ベース領域に対してオーミック性のあるコバルト（
Ｃｏ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）等の仕事関数の大きい素材である。
Ｃｏ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）等の仕事関数の大きい素材である。
＜作用及び効果＞
ここで、第１の実施形態による作用および効果について、図１から図７を用いて説明す
る。
ここで、第１の実施形態による作用および効果について、図１から図７を用いて説明す
る。
図２は、図１においてトレンチコンタクト部１５を拡大した図である。Ｚ方向において
、ｎ−形ドリフト領域４、ｐ形ベース領域７、ｎ＋形エミッタ領域８が積み重なっている
。後に図３を用いて、ＩＧＢＴの動作を説明するが、図２には、正孔電流（ｈ）がコンタ
クト電極１０に流れる様子も合わせて図示している。
、ｎ−形ドリフト領域４、ｐ形ベース領域７、ｎ＋形エミッタ領域８が積み重なっている
。後に図３を用いて、ＩＧＢＴの動作を説明するが、図２には、正孔電流（ｈ）がコンタ
クト電極１０に流れる様子も合わせて図示している。
図３を用いて、半導体装置１００におけるＩＧＢＴの作用を説明する。
半導体装置１００は、エミッタ電極２よりもコレクタ電極１に高い電位を印加され、ゲ
ート電極６に閾値電位（Ｖｔｈ）以上の電位が供給される。この場合、ゲート絶縁膜５に
沿ったｐ形ベース領域７の表面にｎ形チャネル領域が形成され、ＩＧＢＴ部がオン状態に
なる。つまり、ｎ＋形エミッタ領域８から、ｐ形ベース領域７、ｎ−形ドリフト領域４、
ｐ＋形コレクタ領域３の順に電子電流（ｅ）が流れる。それに伴い、ｐ＋形コレクタ領域
３からｎ−形ドリフト領域４、ｐ形ベース領域７、コンタクト電極１０の順に正孔電流（
ｈ）が流れる。
ート電極６に閾値電位（Ｖｔｈ）以上の電位が供給される。この場合、ゲート絶縁膜５に
沿ったｐ形ベース領域７の表面にｎ形チャネル領域が形成され、ＩＧＢＴ部がオン状態に
なる。つまり、ｎ＋形エミッタ領域８から、ｐ形ベース領域７、ｎ−形ドリフト領域４、
ｐ＋形コレクタ領域３の順に電子電流（ｅ）が流れる。それに伴い、ｐ＋形コレクタ領域
３からｎ−形ドリフト領域４、ｐ形ベース領域７、コンタクト電極１０の順に正孔電流（
ｈ）が流れる。
以上のように、ゲート電極６に閾値電圧以上の電圧を印加することで、ＩＧＢＴはオン
動作するため、閾値電圧の揺らぎは半導体装置の性能に悪影響を及ぼす。トレンチコンタ
クト部１５のピッチを縮めることで、多くの素子部を形成することは高効率化に繋がるが
、閾値電圧の揺らぎが生じる可能性がある。そこで、第１の実施形態に係る半導体装置１
００は、オーミック性メタルからなるコンタクト電極１０によって、トレンチコンタクト
部１５のピッチを縮めても閾値電圧に影響を与えない構造を可能としている。
動作するため、閾値電圧の揺らぎは半導体装置の性能に悪影響を及ぼす。トレンチコンタ
クト部１５のピッチを縮めることで、多くの素子部を形成することは高効率化に繋がるが
、閾値電圧の揺らぎが生じる可能性がある。そこで、第１の実施形態に係る半導体装置１
００は、オーミック性メタルからなるコンタクト電極１０によって、トレンチコンタクト
部１５のピッチを縮めても閾値電圧に影響を与えない構造を可能としている。
次に、第１の比較例に係る半導体装置２００の作用について説明する。
図４に示すように、第２の比較例に係る半導体装置２００の模式的断面図を示す。図５
には、図４のトレンチコンタクト部２５を拡大した図を示す。第１の比較例に係る半導体
装置２００は、コレクタ電極１、エミッタ電極２、ｐ＋形コレクタ領域３、ｎ−形ドリフ
ト領域４、ゲート絶縁膜５、ゲート電極６、ｐ形ベース領域７、ｎ＋形エミッタ領域８、
酸化膜９、ｐ＋形コンタクト領域１１、メタル電極１２を具備する。メタル電極１２は、
例えばタングステン（Ｗ）からなる。
には、図４のトレンチコンタクト部２５を拡大した図を示す。第１の比較例に係る半導体
装置２００は、コレクタ電極１、エミッタ電極２、ｐ＋形コレクタ領域３、ｎ−形ドリフ
ト領域４、ゲート絶縁膜５、ゲート電極６、ｐ形ベース領域７、ｎ＋形エミッタ領域８、
酸化膜９、ｐ＋形コンタクト領域１１、メタル電極１２を具備する。メタル電極１２は、
例えばタングステン（Ｗ）からなる。
第１の比較例に係る半導体装置２００が、第１の実施形態に係る半導体装置１００と異
なる点は、コンタクト電極１０ではなく、メタル電極１２を有していることと、ｐ形ベー
ス領域７の中にｐ＋形コンタクト領域１１が設けられている点である。それ以外の構造に
ついては同様である。
なる点は、コンタクト電極１０ではなく、メタル電極１２を有していることと、ｐ形ベー
ス領域７の中にｐ＋形コンタクト領域１１が設けられている点である。それ以外の構造に
ついては同様である。
ｐ＋形コンタクト領域１１は、ｐ形ベース領域７よりも不純物濃度が高く、メタル電極
１２の末端と接続している。これは、メタル電極１２との電気的接続において、接触抵抗
を軽減するためである。
１２の末端と接続している。これは、メタル電極１２との電気的接続において、接触抵抗
を軽減するためである。
しかし、ｐ＋形コンタクト領域１１の周辺には、トレンチコンタクト部２５があるため
、ｐ＋層のドーパントが拡散して、チャネル領域に影響を及ぼす。そのため、トレンチコ
ンタクト部２５のピッチを狭めると閾値電圧に影響を及ぼすことがある。
、ｐ＋層のドーパントが拡散して、チャネル領域に影響を及ぼす。そのため、トレンチコ
ンタクト部２５のピッチを狭めると閾値電圧に影響を及ぼすことがある。
一方で、第１の実施形態に係る半導体装置１００では、ｐ＋形コンタクト領域１１を設
けていない。その代わりに、メタル電極１２がコンタクト電極１０となっている。コンタ
クト電極１０は、接触抵抗を軽減するので、ｐ＋形コンタクト領域１１を設ける必要がな
い。ピッチを微細化する際、ｐ＋形コンタクト領域１１を設けていないため、ｐ＋層の拡
散がなく、閾値電圧の影響を抑えることが可能となる。
けていない。その代わりに、メタル電極１２がコンタクト電極１０となっている。コンタ
クト電極１０は、接触抵抗を軽減するので、ｐ＋形コンタクト領域１１を設ける必要がな
い。ピッチを微細化する際、ｐ＋形コンタクト領域１１を設けていないため、ｐ＋層の拡
散がなく、閾値電圧の影響を抑えることが可能となる。
第１の実施形態に係る半導体装置１００は、ｐ＋形コンタクト領域をトレンチコンタク
ト底部に設けることなく、メタル電極をオーミック性のコンタクト電極に置き換えている
。そのため、トレンチコンタクト部１５のピッチを微細化した場合でも、ゲート電圧の閾
値電圧の影響を軽減することが可能となる。また、トレンチコンタクト部１５間の距離を
縮めることで、多くの素子部を形成することができるようになり、高効率を図ることがで
きる。更に、チップシュリンク化により、高速化、省電力化といった特性向上につながる
。
ト底部に設けることなく、メタル電極をオーミック性のコンタクト電極に置き換えている
。そのため、トレンチコンタクト部１５のピッチを微細化した場合でも、ゲート電圧の閾
値電圧の影響を軽減することが可能となる。また、トレンチコンタクト部１５間の距離を
縮めることで、多くの素子部を形成することができるようになり、高効率を図ることがで
きる。更に、チップシュリンク化により、高速化、省電力化といった特性向上につながる
。
またＩＧＢＴ構造を例に説明したが、ＭＯＳＦＥＴに置き換えてもよい。この場合でも
、微細化に伴い同様な効果を得ることができる。
、微細化に伴い同様な効果を得ることができる。
本発明の実施形態と変形例を説明したが、これらの実施形態及び変形例は、例として提
示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態
は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で
、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、各要素の具体
的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これらの
実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載さ
れた発明とその均等の範囲に含まれる。
示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態
は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で
、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、各要素の具体
的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これらの
実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載さ
れた発明とその均等の範囲に含まれる。
１ コレクタ電極
２ エミッタ電極
３ ｐ＋形コレクタ領域
４ ｎ−形ドリフト領域
５ ゲート絶縁膜
６ ゲート電極（第３電極）
７ ｐ形ベース領域
８ ｎ＋形エミッタ領域
９ 酸化膜（第１絶縁膜）
１０ コンタクト電極（第４電極）
１１ ｐ＋形コンタクト領域
１２ メタル電極
１５、２５ トレンチコンタクト部
３５ ゲート電極間部
１００、２００ 半導体装置
２ エミッタ電極
３ ｐ＋形コレクタ領域
４ ｎ−形ドリフト領域
５ ゲート絶縁膜
６ ゲート電極（第３電極）
７ ｐ形ベース領域
８ ｎ＋形エミッタ領域
９ 酸化膜（第１絶縁膜）
１０ コンタクト電極（第４電極）
１１ ｐ＋形コンタクト領域
１２ メタル電極
１５、２５ トレンチコンタクト部
３５ ゲート電極間部
１００、２００ 半導体装置
Claims (3)
- 第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域と前記第１電極との間に設けられた第２導電形の第２半導体領域と
、
前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第３半導体領域と
、
前記第３半導体領域と前記第２電極との間に設けられた第１導電形の第４半導体領域と
、
前記第１半導体領域と前記第２電極との間に複数設けられたゲート絶縁膜と、
前記第２電極と、前記第１半導体領域との間に位置し、前記ゲート絶縁膜を介して複数
設けられた第３電極と、
前記第３半導体領域と前記第２電極の間に位置し、前記第３半導体領域及び前記第２電
極に電気的に接続する第４電極と、
前記第２電極と前記第３電極との間に位置する第１絶縁膜と、を有し、
前記第４電極が前記第３半導体領域と接する部分は、オーミック接触されている半導体
装置。 - 前記第４電極が前記第３半導体領域と接する部分は、シリサイド化されている請求項
１に記載の半導体装置。 - 前記第４電極は、コバルト、ルテニウム、ニッケルのいずれか一つを少なくとも含むコ
ンタクト電極である請求項１または２に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017057715A JP2018160594A (ja) | 2017-03-23 | 2017-03-23 | 半導体装置 |
| US15/690,251 US20180277667A1 (en) | 2017-03-23 | 2017-08-29 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017057715A JP2018160594A (ja) | 2017-03-23 | 2017-03-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2018160594A true JP2018160594A (ja) | 2018-10-11 |
Family
ID=63582944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017057715A Pending JP2018160594A (ja) | 2017-03-23 | 2017-03-23 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20180277667A1 (ja) |
| JP (1) | JP2018160594A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020235629A1 (ja) * | 2019-05-22 | 2020-11-26 | ローム株式会社 | ＳｉＣ半導体装置 |
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|---|---|---|---|---|
| JP2018152426A (ja) * | 2017-03-10 | 2018-09-27 | 富士電機株式会社 | 半導体装置 |
| JP6891560B2 (ja) * | 2017-03-15 | 2021-06-18 | 富士電機株式会社 | 半導体装置 |
| JP6736531B2 (ja) * | 2017-09-14 | 2020-08-05 | 株式会社東芝 | 半導体装置 |
Family Cites Families (3)
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|---|---|---|---|---|
| US8264035B2 (en) * | 2010-03-26 | 2012-09-11 | Force Mos Technology Co., Ltd. | Avalanche capability improvement in power semiconductor devices |
| JP2013131512A (ja) * | 2011-12-20 | 2013-07-04 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| US9240450B2 (en) * | 2014-02-12 | 2016-01-19 | Infineon Technologies Ag | IGBT with emitter electrode electrically connected with impurity zone |
-
2017
- 2017-03-23 JP JP2017057715A patent/JP2018160594A/ja active Pending
- 2017-08-29 US US15/690,251 patent/US20180277667A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020235629A1 (ja) * | 2019-05-22 | 2020-11-26 | ローム株式会社 | ＳｉＣ半導体装置 |
| CN113574655A (zh) * | 2019-05-22 | 2021-10-29 | 罗姆股份有限公司 | SiC半导体装置 |
| JPWO2020235629A1 (ja) * | 2019-05-22 | 2021-11-18 | ローム株式会社 | ＳｉＣ半導体装置 |
| JP7161043B2 (ja) | 2019-05-22 | 2022-10-25 | ローム株式会社 | ＳｉＣ半導体装置 |
| CN113574655B (zh) * | 2019-05-22 | 2024-01-02 | 罗姆股份有限公司 | SiC半导体装置 |
| JP7508523B2 (ja) | 2019-05-22 | 2024-07-01 | ローム株式会社 | ＳｉＣ半導体装置 |
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|---|---|
| US20180277667A1 (en) | 2018-09-27 |
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