JP2018156711A - メモリコントローラおよびデータ読み出し方法 - Google Patents
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Abstract
【課題】良好なエラー抑制を実現することができるメモリコントローラおよびデータ読み出し方法を提供する。【解決手段】実施形態のメモリコントローラは、書き込みデータをメモリセル群の個々のメモリセルの閾値電圧として書き込む書き込み部と、メモリセル群の個々のメモリセルの閾値電圧を検知して書き込みデータを読み出す読み出し部とを備える。読み出し部は、読み出し対象メモリセルを選択する選択部と、読み出し対象メモリセルの読み出し時の閾値電圧である第1閾値電圧と、読み出し対象メモリセルに隣接する少なくとも1つの隣接メモリセルの読み出し時の閾値電圧である第2閾値電圧とを検知する検知部と、第1閾値電圧と第2閾値電圧とに基づいて、読み出し対象メモリセルの書き込み時の閾値電圧である第3閾値電圧を推定する推定部と、を備える。【選択図】図2
Description
本発明の実施形態は、メモリコントローラおよびデータ読み出し方法に関する。
SSD(Solid State Drive)やメモリカードに使われるNANDフラッシュメモリの記憶密度の向上に伴い、その信頼性が問題になっている。例えば、微細化によってメモリセル間の距離が小さくなれば、メモリセルに閾値電圧を書き込む際に隣接するメモリセル間の干渉(CCI:Cell-to-Cell Interference)によってメモリセルの閾値電圧が影響を受ける。また、3次元型のフラッシュメモリでは、従来の2次元型のフラッシュメモリに比べ、時間の経過とともに閾値電圧がずれていく傾向が強く、データの保持性能(Data Retention)の改善が必要であるとの指摘もある。
フラッシュメモリの信頼性を高める手法として、様々な要因により閾値電圧が変化したメモリセルに対し、硬判定エラー訂正を用いてクロスカップリング係数を求め、それに基づいて閾値電圧を再構成する手法がある。しかし、このような手法ではエラーを十分に抑制できないケースが増えてきている。例えば、3次元型のNANDフラッシュメモリの多くは、チャージトラップ構造と呼ばれる構造が採用されているが、この構造の場合、データの保持性能が隣接メモリセルの閾値電圧の影響を受ける。このため、読み出したページデータのエラーレートはビットごとにばらつきが生じ、画一的な係数を用いただけではエラーの発生を十分に抑制できない。
E-S Choi and S-K Park, "Device Considerations for High Density and Highly Reliable 3D NAND Flash Cell in Near Future", IEDM2012 pp.9.4.1-9.4.4
本発明が解決しようとする課題は、良好なエラー抑制を実現することができるメモリコントローラおよびデータ読み出し方法を提供することである。
実施形態のメモリコントローラは、書き込みデータをメモリセル群の個々のメモリセルの閾値電圧として書き込む書き込み部と、前記メモリセル群の個々のメモリセルの閾値電圧を検知して前記書き込みデータを読み出す読み出し部とを備えるメモリコントローラであって、前記読み出し部は、選択部と、検知部と、推定部と、を備える。選択部は、読み出し対象メモリセルを選択する。検知部は、前記読み出し対象メモリセルの読み出し時の閾値電圧である第1閾値電圧と、前記読み出し対象メモリセルに隣接する少なくとも1つの隣接メモリセルの読み出し時の閾値電圧である第2閾値電圧とを検知する。推定部は、前記第1閾値電圧と前記第2閾値電圧とに基づいて、前記読み出し対象メモリセルの書き込み時の閾値電圧である第3閾値電圧を推定する。
以下、添付図面を参照しながら、実施形態のメモリコントローラおよびデータ読み出し方法について詳細に説明する。なお、以下の説明において、同様の機能を持つ構成要素については同一の符号を付して、重複した説明を適宜省略する。
<第1実施形態>
図1は、本実施形態に係るメモリコントローラを備えるデータストレージ装置1の構成例を示すブロック図である。図1に示すデータストレージ装置1は、NANDフラッシュメモリ2とコントローラ3とを備え、ホストCPU4からの命令に従って動作する。
図1は、本実施形態に係るメモリコントローラを備えるデータストレージ装置1の構成例を示すブロック図である。図1に示すデータストレージ装置1は、NANDフラッシュメモリ2とコントローラ3とを備え、ホストCPU4からの命令に従って動作する。
ホストCPU4からデータストレージ装置1への書き込み命令や読み出し命令は、すべてコントローラ3に送られる。コントローラ3は、ホストCPU4からの命令に従ってNANDフラッシュメモリ2を制御し、NANDフラッシュメモリ2にデータを書き込んだり、NANDフラッシュメモリ2からデータを読み出したりする。なお、図1ではNANDフラッシュメモリ2とコントローラ3とが1対1に対応している例を示しているが、コントローラ3が複数のNANDフラッシュメモリ2を制御する構成であってもよい。
コントローラ3は、NANDコントローラ5とホストコントローラ6とを備える。コントローラ3もしくはコントローラ3内のNANDコントローラ5が、本実施形態に係るメモリコントローラに相当する。
ホストコントローラ6は、ホストCPU4から発行される命令に従ってデータの送受信を行う。具体的には、ホストコントローラ6では、ホストCPU4が指し示すアドレス情報(一般にLBA:Logical Block Addressと呼ばれる)をNANDフラッシュメモリ2のアドレス空間に変換するような処理が行われる。
一方、NANDコントローラ5は、ホストコントローラ6から送られる信号に基づいて、NANDフラッシュメモリ2を制御する。具体的には、NANDコントローラ5は、NANDフラッシュメモリ2に対し、コマンドおよびアドレスを送出して、データの書き込みや読み出しを行う。
NANDコントローラ5は、書き込み部10と、読み出し部20と、ECC(Error Correction Code)処理部30とを備える。
書き込み部10は、NANDフラッシュメモリ2に対してコマンドやアドレス情報を送出したり、書き込むべきデータを送出したりすることにより、NANDフラッシュメモリ2に対してデータを書き込む。ホストCPU4から書き込みデータとして送られてきたデータは、ECC処理部30にてエラー訂正符号が付加され、NANDフラッシュメモリ2へ書き込むべきデータに変換される。なお、エラー訂正符号を付加した後にデータを乱数化するような処理が付加されてもよい。
NANDフラッシュメモリ2に対するデータの書き込みは、アドレス情報により指定されたメモリセル群の個々のメモリセルの閾値電圧を、そのデータ(以下、「書き込みデータ」と呼ぶ)に対応した電圧レベルに設定することにより行われる。すなわち、書き込みデータは、メモリセル群の個々のメモリセルの閾値電圧として書き込まれる。
読み出し部20は、NANDフラッシュメモリ2に対してコマンドやアドレス情報を送出することにより、NANDフラッシュメモリ2からデータを読み出す。NANDフラッシュメモリ2から読み出したデータは、ECC処理部30にてエラー訂正が行われる。
NANDフラッシュメモリ2からのデータの読み出しは、アドレス情報により指定された書き込みデータが書き込まれたメモリセル群の個々のメモリセルの閾値電圧を検知することにより行われる。NANDフラッシュメモリ2のメモリセルの閾値電圧は様々な要因により変動するが、本実施形態では、書き込みデータが書き込まれたメモリセル群の個々のメモリセルについて、読み出し時に検知された閾値電圧から書き込み時の閾値電圧を推定することにより、書き込みデータを再現してエラーを良好に抑制できるようにしている。
図2は、本実施形態における読み出し部20の構成例を示すブロック図である。読み出し部20は、例えば図2に示すように、選択部21と、検知部22と、推定部23とを備える。
選択部21は、書き込みデータが書き込まれたNANDフラッシュメモリ2のメモリセル群のうち、読み出しの対象とするメモリセル(以下、「読み出し対象メモリセル」と呼ぶ)を順番に選択する。
検知部22は、選択部21により選択された読み出し対象メモリセルの読み出し時(現在)の閾値電圧である第1閾値電圧と、読み出し対象メモリセルに隣接する少なくとも1つの隣接メモリセルの読み出し時(現在)の閾値電圧である第2閾値電圧とを検知する。
推定部23は、検知部22により検知された第1閾値電圧と第2閾値電圧とに基づいて、読み出し対象メモリセルの書き込み時の閾値電圧である第3閾値電圧を推定する。
本実施形態における読み出し部20では、例えばNANDフラッシュメモリ2から読み出したデータにエラーが含まれる場合、書き込みデータが書き込まれたNANDフラッシュメモリ2のメモリセル群のメモリセルに対し、上述の選択部21と検知部22と推定部23による処理を行うことで、書き込みデータを再現することができる。なお、ここでは、NANDフラッシュメモリ2から読み出したデータにエラーが含まれる場合を想定し、読み出し部20の選択部21と検知部22と推定部23による処理により読み出し対象メモリセルの書き込み時の閾値電圧である第3閾値電圧を推定することを説明したが、本処理を開始する前に所定の読み出しコマンドを用いて読み出した結果をECC処理部30に送出し、エラーが存在しないことが確認できた場合には、以降の処理を省略して高速な読み出しを実現することもできる。
NANDフラッシュメモリ2は、コントロール部7と、データバッファ8と、メモリアレイ9とを備える。コントロール部7は、コントローラ3から発行されるコマンドやアドレス情報を解釈し、データバッファ8やメモリアレイ9を制御する。書き込みデータはデータバッファ8で一時的に蓄えられた後に、メモリアレイ9に書き込まれる。読み出しの場合には、メモリアレイ9から読み出されたデータがデータバッファ8で一時的に保存され、コントローラ3に順次送られる。
図3は、NANDフラッシュメモリ2のメモリアレイ9の構造を説明する図である。メモリアレイ9は、図3に示すように、複数のトランジスタ(各トランジスタが「メモリセル」と呼ばれる)を直列に並べたNANDストリングと呼ばれる回路が複数集まって構成される。1つのNANDストリングのことをビットライン(BL)と呼ぶ。複数のビットラインの同一位置にあるトランジスタのゲート電極は、ワードライン(WL)と呼ばれる線で互いに接続されている。図3ではBL1〜BL4の4つのビットラインと、WL1〜WL6の6つのワードラインのみを図示しているが、実際にはビットラインおよびワードラインはより多く存在し、多数のメモリセルがアレイ状に配置された構成となっている。NANDフラッシュメモリ2では、1つの閾値電圧が可変のメモリセル(トランジスタ)に対し1ビット〜4ビット程度の情報が記録される。
データは、メモリセル(トランジスタ)の閾値電圧によって書き込まれ、読み出す際には読み出し対象となるデータが書き込まれたメモリセル群に対応するワードラインに適切な電圧(この電圧は「読み出し電圧」と呼ばれる)を印加し、残りのワードラインの電圧をハイレベルに設定することで、読み出し対象となるデータが書き込まれたメモリセル群の個々のメモリセル(トランジスタ)の閾値電圧が、印加された電圧よりも高いか低いかを調べる。これを複数回繰り返すことで、当該ワードライン上のすべてのメモリセルの閾値電圧を検知して、当該ワードラインに書き込まれたデータを読み出す。
上述のように、1つのメモリセルには複数のビットの情報が記録されている場合があるが、一般的には記録された複数のビットのうち1ビットだけを読み出す。ワードラインに電圧を印加してメモリセルの閾値電圧を調べる回数を極力減らすため、各メモリセルに閾値電圧として書き込まれるデータは、グレイコードと呼ばれる符号化がなされる。
図4は、NANDフラッシュメモリ2のメモリセルの構造例を示す断面図である。近年の3次元型のNANDフラッシュメモリでは、図4に示すようなチャージトラップ型のメモリセルが用いられる。チャージトラップ型のメモリセルは、基板51と、トンネル層52と、チャージトラップ層53と、絶縁層54と、制御ゲート55とがこの順に積層された構造となっている。この構造では、チャージトラップ層53に形成される欠陥に電荷がトラップされることによって、メモリセルの閾値電圧が変化する。書き込みのため電荷をトラップさせたり、消去のためトラップされた電荷をデトラップさせたりするためには、制御ゲート55と基板51との間に高い電圧パルスを与える。この電圧パルスの本数を増減することにより、チャージトラップ層53にトラップされる電荷の量、すなわちメモリセルの閾値電圧を制御できる。チャージトラップ型のメモリセルでは、チャージトラップ層53が隣接するメモリセルとつながっていることが特徴である。チャージトラップ層53は、欠陥を持った絶縁体であるため、書き込んだ電荷が即座に隣接するメモリセルに伝わることはない。
各メモリセルの閾値電圧は様々な要因で変動する。例えば、セル間干渉(CCI)と呼ばれる現象は、隣接するメモリセル間の距離が近いことにより、書き込み対象のメモリセルに加えて、隣接するセルとの間に寄生容量が生じ、データ書き込み時に隣接するセルの閾値電圧にノイズが乗る現象である。また、Read Disturbと呼ばれる現象は、読み出し時に読み出し対象のメモリセル以外のワードラインに対して高い電圧をかけることにより、基板51からチャージトラップ層53へ電荷がわずかに書き込まれることで閾値電圧が変動する現象である。Program DisturbやPass Disturbと呼ばれる現象は、書き込み時に他のメモリセルでも制御ゲート55と基板51との間の電圧が高まり、意図しない電荷の書き込みが発生する現象である。さらに、チャージトラップ層53にトラップされた電荷が、長時間かけて基板51に向かう方向や隣接セルに向かう方向に抜けていく現象も発生する。つまり、メモリセルがデータを保持できる時間は限界があり、このデータの保持性能のことをData Retentionと呼ぶ。
Data Retentionに関わる電荷抜けの現象は、下記の参考文献によると、直接トンネリング、熱電子放出、およびPoole−Frenkel放出の3つの現象が支配的であるとされている。
(参考文献)D. Oh, B. Lee, et al., “TCAD Simulation of Data Retention Characteristics of Charge Trap Device for 3-D NAND Flash Memory”, IMW2015
(参考文献)D. Oh, B. Lee, et al., “TCAD Simulation of Data Retention Characteristics of Charge Trap Device for 3-D NAND Flash Memory”, IMW2015
直接トンネリングは、チャージトラップ層53と基板51との間の薄いトンネル層52(トンネル膜)において主に発生する電荷抜けであり、その電流密度JDTは、下記式(1)のように表すことができる。
ここで、Eはトンネル層52における電界であり、トンネル層52と基板51との間の電圧に比例し、トンネル層52の膜厚に反比例する。ADTはデバイスの構造や材料に依存するパラメータである。
熱電子放出は、熱によって励起された電荷が価電子帯から伝導帯に移動することによって制御ゲート55(ゲート電極)や基板51にも漏れ出す現象であり、その電流密度JTEは、下記式(2)のように表すことができる。
ここで、Tは温度、ATEとBTEはデバイスの構造や材料に依存するパラメータである。
一方、Poole−Frenkel放出は、主に隣接メモリセルとの間の電荷抜けに関係する現象である。隣接メモリセルとの間に電位差が存在する場合、すなわち隣接メモリセルに書き込んだ閾値電圧と自メモリセルに書き込んだ閾値電圧が異なる場合には、双方の間に電界が発生する。これによりチャージトラップ層53の電荷の移動度が増大し、ビットライン方向に電荷が抜けていく。その電流密度JPFは、下記式(3)のように表すことができる。
ここで、APFとBPFはデバイスの構造や材料に依存するパラメータである。また、EPFは隣接メモリセルとの間にかかる電界を意味し、隣接メモリセルと自メモリセルとの間の閾値電圧差に比例し、メモリセルの間隔に反比例する。
以上で説明したように、Data Retentionに関わる電荷抜けは、温度や書き込んだ閾値電圧、さらに隣接メモリセルに書き込んだ閾値電圧との差分に依存する。したがって、ある時刻におけるメモリセルの閾値電圧から、Data Retentionに関わる閾値電圧の変化量を推定するためには、書き込んでから現在までの温度や経過時間が分かり、そこから制御ゲート55と基板51との間の積層方向の電荷抜けと隣接メモリセル方向への電荷抜けの総量を推定することが必要となる。
メモリセルの閾値電圧は、チャージトラップ層53に電荷が蓄積されていない状態における閾値電圧(中性閾値電圧: Neutral Threshold Voltage)に電荷注入によって変化した閾値電圧差分の和で表すことができる。以下では、便宜上、中性閾値電圧を0として説明する。
上述のセル間干渉(CCI)に起因する閾値電圧の乱れを考慮すると、ビットラインx、ワードラインyに位置するメモリセル(x,y)のある時刻t(tは書き込み時からの経過時間を表す)における閾値電圧は、下記式(4)に示す閾値電圧変動モデルにより表現できると考えられる。
ここで、Vth(x,y;t)は時刻tにおけるメモリセル(x,y)の閾値電圧、Vth(x,y+i;0)はメモリセル(x,y)に隣接する隣接メモリセルの書き込み時の閾値電圧、wcciはセル間干渉(CCI)の影響量を表す係数、wpf(t)はPoole−Frenkel放出の累積的な影響量を表す係数、wdt,te(t)は直接トンネリングおよび熱電子放出の累積的な影響量を表す係数を意味する。なお、ここではメモリセルへの書き込みはワードライン方向に昇順に書き込まれるものとしている。
先に説明したように、セル間干渉(CCI)は後から書き込みが行われた隣接メモリセルからの影響を受けるため、上記式(4)ではワードライン(y+1)に位置する同一ビットラインのメモリセルの閾値電圧からの影響だけを考慮している。
図5は、本実施形態における推定部23の構成例を示すブロック図である。推定部23は、例えば図5に示すように、PF推定部101と、TE/DT推定部102と、CCI推定部103と、累積部104と、係数テーブル105と、補正部106とを備える。なお、以下では、メモリセル(x,y)が上述の選択部21により読み出し対象メモリセルとして選択され、検知部22により、読み出し対象メモリセル(x,y)の読み出し時の閾値電圧(第1閾値電圧)と、読み出し対象メモリセル(x,y)の閾値電圧に影響を及ぼす隣接メモリセル(x,y−1),(x,y+1)の読み出し時の閾値電圧(第2閾値電圧)とが検知されたものとして説明する。
推定部23には、検知部22により検知された読み出し対象メモリセル(x,y)の閾値電圧Vth(x,y)だけでなく、検知部22により検知された隣接メモリセル(x,y−1),(x,y+1)の閾値電圧Vth(x,y−1),Vth(x,y+1)も同時に入力される。さらに推定部23には、メモリセルの温度を表す温度情報と、書き込み時からの経過時間を表す時間情報とが入力される。推定部23は、これら入力された各閾値電圧と、温度情報および時間情報とを用いて、読み出し対象メモリセル(x,y)の書き込み時の閾値電圧である第3閾値電圧Vth(x,y;0)を推定する。
係数テーブル105には、予め、各推定部101,102,103でPoole−Frenkel放出、直接トンネリング、熱電子放出、およびセル間干渉(CCI)の影響量を推定するために必要な係数情報が記録されている。本テーブルは、例えば予めNANDフラッシュメモリ2単体に対して様々な温度環境下で様々なデータを書き込んでその継時的な変化や干渉量を調べることにより容易に求めることができる。
累積部104は、入力される温度情報および時間情報をもとに、各推定部101,102,103での影響量の推定に用いる情報を蓄積していく。例えば、熱電子放出は、上記式(2)に示したように、温度に対して敏感にその電流量が変化する。したがって、例えば、メモリセルに閾値電圧を書き込んでからの経過時間を所定温度(例えば0℃)で正規化した後に累積部104に蓄積していく。なお、累積部104に蓄積する情報はこれに限らず、各推定部101,102,103での影響量を推定する上で有効な様々な情報を用いることができる。
PF推定部101は、読み出し対象メモリセル(x,y)の閾値電圧がPoole−Frenkel放出によってどの程度変動したかを推定し、推定した変動量をPF補正値として出力する。Poole−Frenkel放出による電流密度は、上記式(3)に示したように、隣接メモリセルと自メモリセルとの閾値電圧差分に対し敏感に変化する。一方、この閾値電圧差分は温度一定の環境下ではある時定数τをもって時間とともに減衰していく。そこで、累積部104および係数テーブル105の情報を参照し、現在(読み出し時)の読み出し対象メモリセルと隣接メモリセルとの閾値電圧差分から、両者の書き込み時の閾値電圧差分を推定することが可能である。同様に、上記式(4)に示したように、書き込み時の閾値電圧差分とその影響量を表す係数wpf(t)を累積部104と係数テーブル105から求めることにより、Poole−Frenkel放出によって読み出し対象メモリセル(x,y)の閾値電圧がどの程度変動したのかを推定し、PF補正値として出力する。
TE/DT推定部102は、熱電子放出および直接トンネリングによって変動した読み出し対象メモリセル(x,y)の閾値電圧を、読み出し対象メモリセル(x,y)の現在(読み出し時)の閾値電圧と、累積部104および係数テーブル105の情報とから推定して、推定した変動量をTE/DT補正値として出力する。閾値電圧変動量の推定方法については、PF推定部101による閾値電圧変動量の推定方法と同様であるので、ここでは説明を省略する。
CCI推定部103は、セル間干渉(CCI)による閾値電圧変動量を推定し、推定した変動量をCCI補正値として出力する。セル間干渉(CCI)は隣接メモリセルの書き込み閾値電圧が大きいほど大きな影響を及ぼす。上記式(4)に示したように、本実施形態では隣接メモリセルの書き込み閾値電圧と閾値電圧変動量との間には比例関係が成り立つものと仮定しているので、隣接メモリセルの閾値電圧変動を無視すれば、セル間干渉(CCI)による閾値電圧変動量は、隣接メモリセル(x,y+1)の閾値電圧に対して係数テーブル105に保持された係数wcciを乗ずることにより近似的に求められる。
補正部106は、上記の各推定部101,102,103で求めた補正値(PF補正値、TE/DT補正値、CCI補正値)を、読み出し対象メモリセル(x,y)の読み出し時(現在)の閾値電圧Vth(x,y)に加算することで、読み出し対象メモリセル(x,y)の書き込み時の閾値電圧Vth(x,y;0)の推定値を求める。
図6は、推定部23による処理手順の一例を示すフローチャートである。処理が開始されると、推定部23は、推定部23に入力される温度情報および時間情報を読み出して(ステップS101)、読み出した温度情報から、上記の各推定部101,102,103ごとに独立に進めるべき時間情報を計算し、温度で正規化した累積時間を更新する(ステップS102)。
次に、推定部23は、読み出し処理の実行中か否かを判断し(ステップS103)、読み出し処理の実行中ではない場合は(ステップS103:No)、ステップS101に戻って累積時間の更新を続ける。一方、読み出し処理の実行中であれば(ステップS103:Yes)、検知部22により検知された読み出し対象メモリセルおよび隣接メモリセルの現在の閾値電圧を取得する(ステップS104)。そして、PF推定部101、TE/DT推定部102、およびCCI推定部103により、上述のようにPF補正値、TE/DT補正値、およびCCI補正値をそれぞれ求める(ステップS105,S106,S107)。
次に、補正部106により、ステップS104で取得された読み出し対象メモリセルの現在の閾値電圧に対し、ステップS105で求められたPF補正値と、ステップS106で求められたTE/DT補正値と、ステップS107で求められたCCI補正値とを加算して、読み出し対象メモリセルの書き込み時の閾値電圧を推定する(ステップS108)。
本実施形態におけるNANDコントローラ5では、読み出し部20による読み出し処理の実行中に、書き込みデータが書き込まれたNANDフラッシュメモリ2のメモリセル群のすべてのメモリセルに対して順番に、選択部21による読み出し対象メモリセルの選択、検知部22による読み出し対象メモリセルおよび隣接メモリセルの読み出し時(現在)の閾値電圧の検知、および推定部23による読み出し対象メモリセルの書き込み時の閾値電圧の推定が繰り返し行われる。これにより、エラーの少ない書き込みデータが再現される。
以上、具体的な例を挙げながら詳細に説明したように、本実施形態に係るデータストレージ装置1では、コントローラ3のNANDコントローラ5において、データの読み出し時に上記式(4)に示した閾値電圧変動モデルに従って、読み出し対象メモリセルと隣接メモリセルとの閾値電圧の関係性を考慮して読み出し対象メモリセルの読み出し時の閾値電圧を補正することにより、読み出し対象メモリセルの書き込み時の閾値電圧を推定する。したがって、上述の様々な要因による閾値電圧の変動をキャンセルして読み出し対象メモリセルの書き込み時の閾値電圧を精度よく推定することができ、読み出し時のデータのエラーレートを低減することができる。
なお、上述の例では、補正の対象をPoole−Frenkel放出、熱電子放出、直接トンネリング、およびセル間干渉(CCI)の4種類に限定したが、本実施形態では、その他の要因による閾値電圧の変動に対応した補正にも応用することが可能である。例えば、上述のRead Disturbに対しては、メモリセルが所属するブロックの読み出し回数をカウントし、そのカウント量に応じて閾値電圧の変動量を推定することが可能である。また、Program DisturbやPass Disturbについては、CCI推定部103の処理として示した処理を、双方のDisturbに寄与するメモリセルの分まで拡張することにより、容易に閾値電圧変動量の計算が可能である。
また、本実施形態ではセル間干渉(CCI)による影響を、1つの隣接メモリセルに限定して説明したが、複数の隣接メモリセルの距離や書き込み順序に応じて独立した係数を設定することで、複数の隣接メモリセルからの影響を考慮した推定を行うこともできる。
<第2実施形態>
次に、第2実施形態について説明する。本実施形態は、読み出し対象メモリセルの書き込み時の閾値電圧(第3閾値電圧)を推定する方法が、上述の第1実施形態と異なるものである。すなわち、本実施形態では、NANDコントローラ5の読み出し部20が、図5に示した推定部23に代えて、図7に示す推定部24を備える。また、本実施形態では、NANDコントローラ5の書き込み部10が、書き込みデータ(ユーザデータ)に加えて、後述のモデルパラメータを決定するために用いる参照データをNANDフラッシュメモリ2に書き込む機能を持つ。その他の構成は上述の第1実施形態と同様である。以下では、第1実施形態と重複する説明は適宜省略して、第1実施形態との差分についてのみ説明する。
次に、第2実施形態について説明する。本実施形態は、読み出し対象メモリセルの書き込み時の閾値電圧(第3閾値電圧)を推定する方法が、上述の第1実施形態と異なるものである。すなわち、本実施形態では、NANDコントローラ5の読み出し部20が、図5に示した推定部23に代えて、図7に示す推定部24を備える。また、本実施形態では、NANDコントローラ5の書き込み部10が、書き込みデータ(ユーザデータ)に加えて、後述のモデルパラメータを決定するために用いる参照データをNANDフラッシュメモリ2に書き込む機能を持つ。その他の構成は上述の第1実施形態と同様である。以下では、第1実施形態と重複する説明は適宜省略して、第1実施形態との差分についてのみ説明する。
図7は、本実施形態における推定部24の構成例を示すブロック図である。推定部24は、例えば図7に示すように、モデルパラメータ決定部110と、補正部111とを備える。本実施形態における推定部24には、温度情報や時間情報が入力されない代わりに、読み出し時参照閾値電圧群Vth(1)・・・Vth(n)が入力される。読み出し時参照閾値電圧群Vth(1)・・・Vth(n)は、NANDコントローラ5の書き込み部10が書き込みデータの書き込み時に併せて書き込んだ参照データに対応する閾値電圧群であって、上述の様々な要因によって書き込み時から変動していることが予測される閾値電圧群である。読み出し時参照閾値電圧群Vth(1)・・・Vth(n)は、書き込みデータの読み出し時に検知部22によって読み出され、推定部24に入力される。
参照データは、書き込み部10がメモリアレイ9のメモリセル群に書き込みデータを書き込む際に、この書き込みデータが書き込まれるメモリセル群以外の他のメモリセル群に書き込まれる所定のデータパターンである。すなわち、参照データが書き込まれるメモリセル群に対する書き込み時の閾値電圧の集合(以下、「書き込み時参照閾値電圧群」と呼ぶ)は既知であり、書き込みデータの読み出し時に、書き込みデータと同時に書き込んだ参照データのデータパターンから、書き込み時参照閾値電圧群を知ることができる。
図8は、NANDフラッシュメモリ2のメモリアレイ9のデータ格納構造を説明する図である。NANDフラッシュメモリ2のメモリアレイ9は、一般に複数のブロック150が含まれており、さらにブロック150の中には複数のページ160が含まれている。NANDフラッシュメモリ2への書き込みはページ160単位で行われており、一般的には1つのページ160に、管理データ161と、ユーザーデータ(書き込みデータ)162と、ECCデータ(エラー訂正符号)163とが含まれる。本実施形態では、このページ160に書き込まれるデータとして、さらに参照データ164が付加される。
参照データ164としては、例えばランダムに生成される乱数データを用いてもよいし、予め定めたデータパターンを用いてもよい。参照データ164として予め定めたデータパターンを用いる場合には、参照データ164が書き込まれるメモリセル群において隣接するメモリセルの間の閾値電圧の差分や閾値電圧そのものに様々なパターンを内包するものであることが望ましい。また、参照データ164として乱数データを用いる場合には、書き込んだ乱数データを別途記憶しておくか、書き込みデータの読出し時に乱数データを再生成できるようにしておく。
本実施形態における推定部24では、モデルパラメータ決定部110が、検知部22により検知された読み出し時参照閾値電圧群Vth(1)・・・Vth(n)と、参照データに対応する既知の書き込み時参照閾値電圧群との関係に基づいて、閾値電圧変動モデルのモデルパラメータを決定する。そして、補正部111が、モデルパラメータが決定された閾値電圧変動モデルを用いて、検知部22により検知された読み出し対象メモリセルおよび隣接メモリセルの現在(読み出し時)の閾値電圧から、読み出し対象メモリセルの書き込み時の閾値電圧を推定する。
以下、図9のフローチャートにしたがって本実施形態における推定部24の動作について説明する。図9は、推定部24による処理手順の一例を示すフローチャートである。処理が開始されると、推定部24は、まず、検知部22により検知された読み出し時参照閾値電圧群Vth(1)・・・Vth(n)を取得する(ステップS201)。そして、モデルパラメータ決定部110が、ステップS201で取得された読み出し時参照閾値電圧群Vth(1)・・・Vth(n)と、参照データに対応する既知の書き込み時参照閾値電圧群との関係から、閾値電圧変動モデルのモデルパラメータを決定する(ステップS202)。
上記式(4)に示した閾値電圧変動モデルを、隣接メモリセルの閾値電圧そのものに影響される項と、隣接メモリセルと読み出し対象メモリセルとの閾値電圧の差分に影響される項と、読み出し対象メモリセルの閾値電圧のみにより影響される項とに分類することで、閾値電圧変動モデルを下記式(5)のように表現することができる。
ここで、CC(x,y)は読み出し対象メモリセル(x,y)に隣接する隣接メモリセルであって、その閾値電圧そのものが読み出し対象メモリセル(x,y)の閾値電圧に影響を与えるメモリセルの集合を表す。典型的には、CC(x,y)は、読み出し対象メモリセル(x,y)に対して隣接ワードライン上でかつ同一ビットライン上に位置する2つのメモリセルのうち、読み出し対象メモリセル(x,y)の書き込みの後に書き込みが行われる1個のメモリセルであり、セル間干渉(CCI)によって読み出し対象メモリセル(x,y)の閾値電圧に影響を及ぼす。また、DIFF(x,y)は、読み出し対象メモリセル(x,y)に隣接する隣接メモリセルであって、その閾値電圧と読み出し対象メモリセル(x,y)の閾値電圧との差分が読み出し対象メモリセル(x,y)の閾値電圧に影響を与えるメモリセルの集合を表す。典型的には、DIFF(x,y)は、読み出し対象メモリセル(x,y)に対して隣接ワードライン上でかつ同一ビットライン上に位置する2つのメモリセルがこれに相当し、前述のPoole−Frenkel放出によって読み出し対象メモリセル(x,y)の閾値電圧に影響を及ぼす。wcc(i,j;t),wdf(i,j;t),ws(t)はそれぞれの重み係数であり、典型的にはそれぞれ上記式(4)のwcci,wpf(t),wdt,te(t)に相当する。上記ステップS202で決定する閾値電圧変動モデルのモデルパラメータとは、これらの重み係数wcc(i,j;t),wdf(i,j;t),ws(t)を意味する。
いま、参照データに含まれるm番目(m=1・・・M)の値が書き込まれたメモリセルの時刻tにおける閾値電圧(読み出し時参照閾値電圧)をVth(m;t)と表現し、CC(x,y)が表すK個のメモリセル群の時刻tにおける閾値電圧をVth(m,k;t)と表現し、DIFF(x,y)が表すL個のメモリセル群の時刻tにおける閾値電圧とVth(m;t)との差分をΔVth(m,l;t)と表現する。このとき、上記式(5)は、下記式(6)のように置き換えることができる。
Mが十分に大きい場合、各重み係数wcc、wdf、wsは、上記式(7)の右辺と左辺の差分のL2ノルムを最小化する最小二乗法によって高精度に推定できる。
以上のように閾値電圧変動モデルのモデルパラメータ(各重み係数wcc、wdf、ws)を決定した後、推定部24は、検知部22により検知された読み出し対象メモリセルおよび隣接メモリセルの現在の閾値電圧を取得する(ステップS203)。そして、補正部111が、ステップS202でモデルパラメータが決定された、上記式(5)に示した閾値電圧変動モデルと、ステップS203で取得された読み出し対象メモリセルおよび隣接メモリセルの現在の閾値電圧とに基づいて、読み出し対象メモリセルの書き込み時の閾値電圧を推定する(ステップS204)。
具体的には、上記式(5)を変形することにより逆モデルを生成し、その逆モデルに対してステップS203で取得した閾値電圧を代入することにより、読み出し対象メモリセルの現在の閾値電圧を補正して書き込み時の閾値電圧を推定する。最も簡単な例として、下記式(8)および式(9)に示す隣接する2つのメモリセルの干渉モデルについて逆モデルを導出すると、下記式(10)および式(11)のようになる。
このように逆モデルは連立方程式を解くことによって求めることができる。
以上のように、本実施形態においても、読み出し対象メモリセルと隣接メモリセルとの閾値電圧の関係性を考慮して読み出し対象メモリセルの読み出し時の閾値電圧を補正することにより、読み出し対象メモリセルの書き込み時の閾値電圧を推定することができる。したがって、上述の様々な要因による閾値電圧の変動をキャンセルして読み出し対象メモリセルの書き込み時の閾値電圧を精度よく推定することができ、読み出し時のデータのエラーレートを低減することができる。
また、本実施形態では、温度情報や時間情報を用いずに、読み出し時参照閾値電圧群と既知の書き込み時参照閾値電圧群との関係に基づいて閾値電圧変動モデルのモデルパラメータを決定し、モデルパラメータが決定された閾値電圧変動モデルを用いて読み出し対象メモリセルの書き込み時の閾値電圧を推定するので、読み出し対象メモリセルの書き込み時の閾値電圧をより簡便に推定することができる。
なお、上述の例では閾値電圧変動モデルを閾値電圧に関する一次式で表現しているが、よりふさわしい閾値電圧変動モデルをn次多項式で表現してもよい。
また、上記式(8)に示した連立方程式は、変数であるメモリセルの個数が増えるほどその元が増加し計算が複雑化していくが、上記式(5)に示したモデル式を近似式に置き換えることにより、複雑さを抑制することができる。例えば、上記式(8)に示したモデルを3メモリセルに拡張すると下記式(12)乃至式(14)となり、逆モデルは、下記式(15)乃至式(19)のように複雑化する。
そこで、図9のフローチャートのステップS202およびステップS204で用いる閾値電圧変動モデルおよび逆モデルを、上記式(8)や式(9)で示されるような2つのメモリセル間の関係だけに限定したモデルの集合(読み出し対象メモリセルに影響を与える隣接メモリセル分だけモデルが生成される)とし、それらの重み付き加算によって表現される近似解とすることで、複雑度を大幅に軽減させることができる。
<補足説明>
上述のNANDコントローラ5(コントローラ3)に含まれる書き込み部10、読み出し部20(選択部21、検知部22、推定部23,24)、およびECC処理部30は、例えば、1または複数のプロセッサにより実現される。例えば上記各部は、CPU(Central Processing Unit)などのプロセッサにプログラムを実行させること、すなわちソフトウェアにより実現してもよい。また、上記各部は、専用のIC(Integrated Circuit)などのプロセッサ、すなわちハードウェアにより実現してもよい。また、上記各部は、ソフトウェアおよびハードウェアを併用して実現してもよい。複数のプロセッサを用いる場合、各プロセッサは、上記各部のうち1つを実現してもよいし、上記各部のうち2以上を実現してもよい。
上述のNANDコントローラ5(コントローラ3)に含まれる書き込み部10、読み出し部20(選択部21、検知部22、推定部23,24)、およびECC処理部30は、例えば、1または複数のプロセッサにより実現される。例えば上記各部は、CPU(Central Processing Unit)などのプロセッサにプログラムを実行させること、すなわちソフトウェアにより実現してもよい。また、上記各部は、専用のIC(Integrated Circuit)などのプロセッサ、すなわちハードウェアにより実現してもよい。また、上記各部は、ソフトウェアおよびハードウェアを併用して実現してもよい。複数のプロセッサを用いる場合、各プロセッサは、上記各部のうち1つを実現してもよいし、上記各部のうち2以上を実現してもよい。
以上述べた少なくとも1つの実施形態によれば、隣接メモリセルの閾値電圧の影響によりビットごとにエラーレートのばらつきがあるようなNANDフラッシュメモリに対しても、良好なエラー抑制を実現することができる。
以上、本発明の実施形態を説明したが、ここで説明した実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。ここで説明した新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。ここで説明した実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1 データストレージ装置
2 NANDフラッシュメモリ
3 コントローラ
5 NANDコントローラ
10 書き込み部
20 読み出し部
21 選択部
22 検知部
23,24 推定部
2 NANDフラッシュメモリ
3 コントローラ
5 NANDコントローラ
10 書き込み部
20 読み出し部
21 選択部
22 検知部
23,24 推定部
Claims (9)
- 書き込みデータをメモリセル群の個々のメモリセルの閾値電圧として書き込む書き込み部と、前記メモリセル群の個々のメモリセルの閾値電圧を検知して前記書き込みデータを読み出す読み出し部とを備えるメモリコントローラであって、
前記読み出し部は、
読み出し対象メモリセルを選択する選択部と、
前記読み出し対象メモリセルの読み出し時の閾値電圧である第1閾値電圧と、前記読み出し対象メモリセルに隣接する少なくとも1つの隣接メモリセルの読み出し時の閾値電圧である第2閾値電圧とを検知する検知部と、
前記第1閾値電圧と、前記第2閾値電圧とに基づいて、前記読み出し対象メモリセルの書き込み時の閾値電圧である第3閾値電圧を推定する推定部と、
を備えるメモリコントローラ。 - 前記隣接メモリセルは、少なくとも前記読み出し対象メモリセルとビットラインを共有し物理的に隣接するメモリセルを含む
請求項1に記載のメモリコントローラ。 - 前記推定部は、前記隣接メモリセルとの関係による前記第3閾値電圧の変動量を表す閾値電圧変動モデルと、前記第1閾値電圧と、前記第2閾値電圧とに基づいて、前記第3閾値電圧を推定する
請求項1または2に記載のメモリコントローラ。 - 前記閾値電圧変動モデルは、前記第3閾値電圧の大きさに応じた前記第3閾値電圧の変動量を求める項と、前記隣接メモリセルの書き込み時の閾値電圧の大きさに応じた前記第3閾値電圧の変動量を求める項と、前記隣接メモリセルの書き込み時の閾値電圧と前記第3閾値電圧との差分に応じた前記第3閾値電圧の変動量を求める項とを含む
請求項3に記載のメモリコントローラ。 - 前記閾値電圧変動モデルは、時間の経過とともに前記第3閾値電圧が変動する特性と、前記隣接メモリセルの書き込み時の閾値電圧と前記第3閾値電圧との差分が大きいほど前記第3閾値電圧の変動量が大きくなる特性と有する
請求項3または4に記載のメモリコントローラ。 - 前記推定部は、メモリセルの温度を表す温度情報と、書き込み時からの経過時間を表す時間情報とを取得し、前記温度情報と、前記時間情報と、前記閾値電圧変動モデルと、前記第1閾値電圧と、前記第2閾値電圧とに基づいて、前記第3閾値電圧を推定する
請求項3乃至5のいずれか一項に記載のメモリコントローラ。 - 前記書き込み部は、前記書き込みデータが書き込まれるメモリセル群以外の他のメモリセル群に所定の参照データをさらに書き込み、
前記検知部は、前記参照データが書き込まれたメモリセル群の個々のメモリセルの読み出し時の閾値電圧の集合である読み出し参照閾値電圧群をさらに検知し、
前記推定部は、
前記読み出し参照閾値電圧群と、前記参照データに対応する既知の書き込み時の閾値電圧の集合である書き込み時参照閾値電圧群との関係に基づいて、前記閾値電圧変動モデルのモデルパラメータを決定し、前記第1閾値電圧と前記第2閾値電圧と前記モデルパラメータが決定された閾値電圧変動モデルとに基づいて、前記第3閾値電圧を推定する
請求項3乃至5のいずれか一項に記載のメモリコントローラ。 - 前記参照データは乱数に基づくデータパターンである
請求項7に記載のメモリコントローラ。 - 書き込みデータがメモリセル群の個々のメモリセルの閾値電圧として書き込まれるメモリから、前記メモリセル群の個々のメモリセルの閾値電圧を検知して前記書き込みデータを読み出すデータ読み出し方法であって、
読み出し対象メモリセルを選択するステップと、
前記読み出し対象メモリセルの読み出し時の閾値電圧である第1閾値電圧と、前記読み出し対象メモリセルに隣接する少なくとも1つの隣接メモリセルの読み出し時の閾値電圧である第2閾値電圧とを検知するステップと、
前記第1閾値電圧と前記第2閾値電圧とに基づいて、前記読み出し対象メモリセルの書き込み時の閾値電圧である第3閾値電圧を推定するステップと、
を含むデータ読み出し方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017053903A JP2018156711A (ja) | 2017-03-21 | 2017-03-21 | メモリコントローラおよびデータ読み出し方法 |
US15/703,454 US10360101B2 (en) | 2017-03-21 | 2017-09-13 | Memory controller and data reading method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017053903A JP2018156711A (ja) | 2017-03-21 | 2017-03-21 | メモリコントローラおよびデータ読み出し方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018156711A true JP2018156711A (ja) | 2018-10-04 |
Family
ID=63582636
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017053903A Pending JP2018156711A (ja) | 2017-03-21 | 2017-03-21 | メモリコントローラおよびデータ読み出し方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10360101B2 (ja) |
JP (1) | JP2018156711A (ja) |
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2017
- 2017-03-21 JP JP2017053903A patent/JP2018156711A/ja active Pending
- 2017-09-13 US US15/703,454 patent/US10360101B2/en active Active
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JPWO2022254567A1 (ja) * | 2021-06-01 | 2022-12-08 | ||
JP7325693B2 (ja) | 2021-06-01 | 2023-08-14 | 三菱電機株式会社 | トランジスタ特性シミュレーション装置、トランジスタ特性シミュレーション方法、およびトランジスタ特性シミュレーションプログラム |
Also Published As
Publication number | Publication date |
---|---|
US20180276072A1 (en) | 2018-09-27 |
US10360101B2 (en) | 2019-07-23 |
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A711 | Notification of change in applicant |
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A711 | Notification of change in applicant |
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