KR20140020155A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 다수의 메모리 셀들을 포함하는 메모리 셀 블럭과, 상기 다수의 메모리 셀들에 저장된 데이터를 소거하기 위하여 소거 전압 인가 동작 및 소거 검증 동작을 포함하는 소거 루프를 수행하기 위한 주변 회로부와, 상기 소거 검증 동작 시 상기 다수의 메모리 셀들 중 소거 동작이 페일된 메모리 셀들의 수를 카운트하기 페일 카운트를 생성하기 위한 페일 비트 카운터, 및 상기 페일 카운트에 따라 이전 소거 루프에서 사용된 소거 전압을 제1 스텝 전압만큼 상승시키거나 제2 스텝전압만큼 감소시킨 새로운 소거 전압을 설정하고, 상기 새로운 소거 전압을 이용한 상기 소거 루프를 수행하도록 상기 주변 회로부를 제어하기 위한 제어부를 포함하는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method thereof}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 차지 트랩형 메모리 셀을 갖는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치 중에서 불휘발성 메모리 장치는 전원 공급이 중단되어도 저장된 데이터가 지워지지 않는 특성이 있다. 불휘발성 메모리 장치 중 차지 트랩형 플래시 메모리 소자는 반도체 기판 상에 터널 절연막, 차지 트랩층, 블러킹 절연막, 게이트 도전막이 적층된 메모리 셀을 이용하에 데이터를 저장한다. 이러한 차지 트랩형 플래시 메모리 소자는 프로그램 동작 시 메모리 셀의 게이트에 고전압을 인가하면, 차지 트랩층에 전자가 축적된다. 그리고 리드 동작 시 차지 트랩층에 축적된 전자의 양에 따라 달라지는 메모리 셀의 문턱전압을 검출하고 검출된 문턱전압의 레벨에 따라서 저장된 데이터가 결정된다.
상술한 불휘발성 메모리 장치의 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 소거 동작을 설명하기 위한 순서도이다.
도 1을 참조하면, 반도체 메모리 장치는 ISPE(Increment Step Pulse Erase) 방식을 이용하여 소거 동작을 수행한다.
이를 좀더 상세하게 설명하면, 메모리 셀들이 형성된 반도체 기판의 P웰에 소거 전압을 인가한다(S1). 이 후, 모든 메모리 셀들의 문턱 전압 값이 목표 문턱 전압 값 이하로 낮아졌는지 확인하는 소거 검증 동작(S2)을 수행한다. 검증 동작 결과 모든 메모리 셀들의 문턱 전압 값이 목표 문턱 전압 값 이하로 낮아졌을 경우 이를 패스로 판단하여 소거 동작을 종료하고, 적어도 하나 이상의 메모리 셀의 문턱 전압 값이 목표 문턱 전압 값보다 높을 경우 이를 페일로 판단한다.(S3) 검증 동작 결과 페일로 판단된 경우 이전 소거 전압 인가 동작시 인가된 소거 전압보다 스텝 전압만큼 상승한 전압을 새로운 소거 전압으로 설정하고(S4) 상술한 소거 전압 인가 동작(S1)부터 재실시한다.
도 2는 종래 기술에 따른 반도체 메모리 장치의 소거 동작시의 문턱 전압 변화를 나타내는 그래프이다.
도 2를 참조하면, ISPE(Increment Step Pulse Erase) 방식을 이용한 소거 동작은 소거 루프(S1 내지 S4)가 반복되어 수행되며 이에 따라 점차 상승하는 소거 전압이 반도체 기판의 P웰에 인가된다. 그러나 차지 트랩형 메모리 셀은 소거 전압이 일정 전위 이상으로 상승할 경우 블러킹 절연막을 통해 백 터널링 현상이 발생하여 메모리 셀의 문턱 전압이 다시 상승할 수 있다. 예를 들어 소거 전압이 A, A+1, A+2로 점차 상승하여 인가된 경우 메모리 셀의 문턱 전압은 점차 낮아지나, A+3로 소거 전압이 상승한 경우 블러킹 절연막을 통해 백 터널링 현상이 발생하여 메모리 셀의 문턱 전압이 상승할 수 있다.
이로 인하여 ISPE(Increment Step Pulse Erase) 방식을 이용하여 소거 루프를 반복 수행하여도 메모리 셀의 문턱 전압 분포가 불균일해지고, 목표 문턱 전압값 이하로 소거되지 않아 소거 동작이 페일되는 문제점이 발생한다.
본 발명의 실시 예는 반도체 메모리 장치의 소거 동작 시 메모리 셀들의 문턱 전압 값이 목표 문턱 전압 값 이하로 소거되어 소거 동작이 페일되는 것을 억제할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 블럭과, 상기 다수의 메모리 셀들에 저장된 데이터를 소거하기 위하여 소거 전압 인가 동작 및 소거 검증 동작을 포함하는 소거 루프를 수행하기 위한 주변 회로부와, 상기 소거 검증 동작 시 상기 다수의 메모리 셀들 중 소거 동작이 페일된 메모리 셀들의 수를 카운트하기 페일 카운트를 생성하기 위한 페일 비트 카운터, 및 상기 페일 카운트에 따라 이전 소거 루프에서 사용된 소거 전압을 제1 스텝 전압만큼 상승시키거나 제2 스텝전압만큼 감소시킨 새로운 소거 전압을 설정하고, 상기 새로운 소거 전압을 이용한 상기 소거 루프를 수행하도록 상기 주변 회로부를 제어하기 위한 제어부를 포함한다.
본 발명의 일실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 메모리 셀들이 배치된 반도체 기판의 P웰에 소거 전압을 인가하는 단계와, 상기 다수의 메모리 셀들에 대한 소거 검증 동작을 실시하는 단계와, 상기 소거 검증 동작 결과 페일로 판단된 경우 상기 다수의 메모리 셀들 중 소거 동작이 페일된 메모리 셀들의 수를 카운팅하여 페일 카운트를 생성하는 단계, 및 상기 페일 카운트가 이전 페일 카운트보다 감소한 경우 상기 소거 전압보다 제1 스텝 전압만큼 상승시킨 전압을 새로운 소거 전압을 설정하고, 상기 페일 카운트가 이전 페일 카운트보다 증가한 경우 상기 소거 전압보다 제2 스텝 전압만큼 상승시킨 전압을 상기 새로운 소거 전압을 설정한 후 상기 소거 전압을 인가하는 단계부터 재실시하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 메모리 셀들이 배치된 반도체 기판의 P웰에 제1 소거 전압을 인가하는 단계와, 상기 다수의 메모리 셀들에 대한 제1 소거 검증 동작을 실시하는 단계와, 상기 제1 소거 검증 동작 결과 페일로 판단된 경우 상기 다수의 메모리 셀들 중 소거 동작이 페일된 메모리 셀들의 수를 카운팅하여 페일 카운트를 생성하는 단계와, 상기 페일 카운트와 이전 페일 카운트 생성 단계에서 생성된 이전 페일 카운트를 비교하는 단계와, 상기 페일 카운트가 상기 이전 페일 카운트보다 작을 경우, 상기 제1 소거 전압을 제1 스텝 전압만큼 증가시킨 새로운 제1 소거 전압을 설정하고 상기 제1 소거 전압을 인가하는 단계부터 재실시하는 단계와, 상기 페일 카운트가 상기 이전 페일 카운트보다 크거나 같을 경우, 상기 제1 소거 전압을 제2 스텝 전압만큼 감소시킨 제2 소거 전압으로 설정하는 단계와, 상기 P웰에 상기 제2 소거 전압을 인가하는 단계와, 상기 다수의 메모리 셀들에 대한 제2 소거 검증 동작을 실시하는 단계, 및 상기 제1 소거 검증 동작 결과 페일로 판단된 경우, 상기 제2 소거 전압을 상기 제2 스텝 전압만큼 감소시켜 상기 제2 소거 전압을 인가하는 단계부터 재실시하는 단계를 포함한다.
본 발명에 따르면, 반도체 메모리 장치의 소거 동작 시 소거 전압을 최적화하여 메모리 셀들의 문턱 전압 값이 목표 문턱 전압 값 이하로 소거되어 소거 동작이 페일되는 것을 억제할 수 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 소거 동작을 설명하기 위한 순서도이다.
도 2는 종래 기술에 따른 반도체 메모리 장치의 소거 동작시의 문턱 전압 변화를 나타내는 그래프이다.
도 3은 본 발명에 따른 반도체 메모리 장치를 나타내는 블럭도이다.
도 4는 본 발명에 따른 반도체 메모리 장치의 소거 동작을 설명하기 위한 순서도이다.
도 5는 본 발명에 따른 반도체 메모리 장치의 소거 동작시의 문턱 전압 변화를 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명에 따른 반도체 메모리 장치를 나타내는 블럭도이다.
도 3을 참조하면, 반도체 메모리 장치(1000)는 메모리 셀 블럭(110), 페이지 버퍼부(120), 전압 생성부(130), X 디코더(140), 페일 비트 카운터(150), 제어부(160) 및 루프 카운터(170)를 포함한다.
메모리 셀 블럭(110)은 다수의 메모리 셀들을 포함한다. 다수의 메모리 셀들은 차지 트랩형 메모리 셀로 구성되는 것이 바람직하다. 또한 다수의 메모리 셀들은 반도체 기판의 동일 P웰 상에 형성된다.
페이지 버퍼부(120)는 메모리 셀 블럭(110)의 다수의 비트라인(BL)과 연결된다. 페이지 버퍼부(120)는 제어부(160)에서 생성된 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 소거 검증 동작 시 메모리 셀 블럭(110)의 다수의 메모리 셀들의 문턱 전압 값을 센싱하여 소거 동작의 패스/페일 여부를 판단한다.
전압 생성부(130)는 제어부(160)에서 생성된 전압 생성부 제어 신호들(VG_signals)에 응답하여 소거 동작시 소거 전압(Verase)을 생성하고 소거 검증 동작 시 검증 전압(Vverify)을 생성한다.
X 디코더(140)는 제어부(160)에서 생성된 디코더 제어 신호들(DEC_signals)에 응답하여 소거 검증 동작 시 전압 생성부(130)에서 생성된 검증 전압(Vverify)을 메모리 셀 블럭의 다수의 워드라인(WL)에 선택적으로 전송한다.
페일 비트 카운터(150)는 제어부(160)에서 생성된 페일 비트 카운터 제어 신호들(FC_signals)에 응답하여 소거 검증 동작 시 페이지 버퍼부(120)에 의해 페일로 판단된 메모리 셀들의 전체 수를 카운팅하여 페일 카운트(Fail_count)를 생성하고, 생성된 페일 카운트(Fail_count)를 제어부(160)로 전송한다.
제어부(160)는 소거 동작 및 소거 검증 동작 시 페이지 버퍼부(120), 전압 생성부(130), X 디코더(140), 페일 비트 카운터(150)를 제어하기 위한 다수의 제어 신호들(PB_signals, VG_signals, DEC_signals, FC_signals)을 생성한다. 또한 소거 검증 동작 시 페일 비트 카운터(150)에서 출력된 현재 소거 루프의 페일 카운트(Fail_count)와 이전 소거 루프의 페일 카운트(Fail_count)를 비교하여 이 후 소거 루프에서 사용되는 소거 전압을 설정한다. 이를 좀더 상세하게 설명하면, 현재 소거 루프의 페일 카운트(Fail_count)와 이전 소거 루프의 페일 카운트(Fail_count)를 비교한 결과 현재 소거 루프의 페일 카운트(Fail_count)가 이전 소거 루프의 페일 카운트(Fail_count)보다 작을 경우 이전 소거 루프시 사용된 소거 전압(Verase)을 제1 스텝 전압만큼 상승시켜 새로운 소거 전압을 설정한다. 반대로 현재 소거 루프의 페일 카운트(Fail_count)가 이전 소거 루프의 페일 카운트(Fail_count)보다 크거나 같을 경우 이전 소거 루프시 사용된 소거 전압(Verase)을 제2 스텝 전압만큼 감소시켜 새로운 소거 전압을 설정한다. 이는 페일 카운트(Fail_count)가 이전 소거 루프보다 증가한 경우 블러킹 절연막을 통한 백 터널링 효과에 의해 문턱 전압 분포가 상승한 것으로 판단하여 소거 전압(Verase)을 감소시켜 백 터널링 효과를 억제하기 위함이다.
또한 제어부(160)는 레지스터(161) 및 비교회로(162)를 포함하도록 구성되며, 페일 비트 카운터(150)로부터 입력받은 페일 카운트(Fail_count)를 레지스터(161)에 저장할 수 있다. 비교회로(162)는 이전 소거 루프시 카운팅된 페일 카운트(Fail_count)와 현재 소거 루프시 카운팅된 페일 카운트(Fail_count)를 비교한다.
또한 루프 카운터(170)에서 출력되는 루프 카운트 신호(Loop_count)에 응답하여 현재 소거 루프 횟수가 설정된 최고 허용 루프 수보다 작은지를 판단하여 소거 동작의 종료 여부를 결정한다.
루프 카운터(170)는 현재 소거 루프의 수행 횟수를 카운트하여 루프 카운트 신호(Loop_count)를 생성하고, 생성된 루프 카운트 신호(Loop_count)를 제어부(160)로 출력한다.
상술한 페이지 버퍼부(120), 전압 생성부(130), X 디코더(140)는 주변 회로부로 정의할 수 있다.
도 4는 본 발명에 따른 반도체 메모리 장치의 소거 동작을 설명하기 위한 순서도이다.
도 3 내지 도 4를 참조하여 본 발명에 따른 반도체 메모리 장치의 소거 동작을 설명하면 다음과 같다.
1) 소거 전압 인가 동작(S110)
전압 생성부(130)는 제어부(160)에서 출력되는 전압 생성부 제어 신호들(VG_signals)에 응답하여 현재의 소거 루프에 사용되는 소거 전압(Verase i)을 생성한다. 생성된 소거 전압(Verase i)은 메모리 셀 블럭(110)이 형성된 반도체 기판의 P웰에 인가된다. 이때 메모리 셀 블럭(110)의 워드라인들에는 0V를 인가한다.
이로 인하여 메모리 셀 블럭(110)의 프로그램된 다수의 메모리 셀들의 차지트랩층에 트랩된 전하들이 터널 절연막을 통해 반도체 기판으로 터널링되어 빠져 나가 메모리 셀들의 문턱 전압 값이 낮아지게 된다.
2) 소거 검증 동작(S120)
상기 소거 전압 인가 동작(S110) 후, 메모리 셀 블럭(110)의 비트라인들(BL)과 연결된 페이지 버퍼부(120)를 이용하여 메모리 셀 블럭(110)의 메모리 셀들이 목표 문턱 전압(예를 들어 -1V)보다 낮은 문턱 전압 값을 갖는지 검증한다. 이때 소거 검증 동작은 VNR(Virtual negative read) 방식을 이용하여 메모리 셀들의 문턱 전압 값을 센싱하여 검증하는 것이 바람직하다. 이를 좀 더 상세하게 설명하면, 메모리 셀들의 문턱 전압 센싱 동작 시 비 선택된 워드라인에 인가되는 패스 전압, 비트라인 전압, P웰에 인가되는 전압들을 코어 전압(예를 들어 1V)만큼 상승시켜 인가한다. 이로 인해 메모리 셀들의 문턱 전압 값은 실제 문턱 전압 값이 음의 전압 값(예를 들어 -1V)이어도 코어 전압(Vcore) 만큼 상승된 값으로 센싱할 수 있다.
상술한 소거 전압 인가 동작(S110)과 소거 검증 동작(S120)은 순차적으로 진행되며, 이를 한 번의 소거 루프로 정의한다.
3) 패스/페일 체크(S130)
상술한 소거 검증 동작(S120) 결과, 모든 메모리 셀들의 문턱 전압 값이 목표 문턱 전압보다 낮은 것으로 검증된 경우 이를 소거 동작 패스로 판단하여 소거 동작을 종료한다. 반면, 적어도 하나 이상의 메모리 셀들이 목표 문턱 전압보다 높은 문턱 전압 값을 갖는다고 검증된 경우 소거 동작 페일로 판단한다.
4) 소거 루프 횟수 확인(S140)
상술한 패스/페일 체크(S130) 결과, 페일로 판단된 경우 루프 카운터(170)는 현재까지 진행된 소거 루프의 횟수를 카운트하여 루프 카운트 신호((Loop_count)를 제어부(160)로 출력한다. 제어부(160)는 루프 카운트 신호(Loop_count)에 응답하여 현재 소거 루프 횟수(N)가 설정된 최고 허용 루프 수보다 작은지를 판단하여 소거 동작의 종료 여부를 결정한다. 예를 들어 현재 소거 루프 횟수(N)가 설정된 최고 허용 루프 수보다 작을 경우 다음 알고리즘을 진행하고, 현재 소거 루프 횟수(N)가 설정된 최고 허용 루프 수보다 크거나 같을 경우 소거 동작을 종료한다.
5) 페일 카운트 카운트(S170)
상술한 소거 루프 횟수 확인(S140) 결과, 현재 소거 루프 횟수(N)가 설정된 최고 허용 루프 수보다 작을 경우 페이지 버퍼부(120)에서 센싱된 데이터 값에 따라 메모리 셀들마다 소거 동작의 패스/페일 여부를 검출하고, 페일 비트 카운터(150)에서 페일된 메모리 셀들의 수를 카운트하여 페일 카운트(Fail_count)를 제어부(160)로 전송한다.
6) 페일 카운트 비교(S160)
제어부(160)는 현재의 소거 루프에서 카운팅된 페일 카운트(Fail_count)와 이전 소거 루프에서 카운팅된 페일 카운트(Fail_count)를 비교하여 페일 카운트(Fail_count)가 증가 또는 감소하였는지 판단한다. 만약 현재의 소거 루프가 첫 번째 소거 루프일 경우 상술한 페일 카운트 비교 동작은 스킵 가능하다. 또한 현재의 페일 카운트는 제어부(160) 내의 레지스터에 저장시킬 수 있다.
7) 소거 전압 증가(S170)
상술한 페일 카운트 비교(S160) 동작 결과 현재 소거 루프의 페일 카운트(Fail_count)가 이전 소거 루프의 페일 카운트(Fail_count)보다 감소하였다고 판단될 경우, 제어부(160)는 소거 전압을 제1 스텝 전압만큼 상승시켜 새로운 소거 전압으로 설정한다. 이 후 상술한 소거 전압 인가 동작(S110)으로 복귀하여 소거 전압 인가 동작(S110)부터 재실시한다.
상술한 단계 S110 부터 S170 단계를 제1 소거 루프로 정의한다. 즉 제1 소거 루프는 소거 전압 인가 동작(S110)부터 소거 전압 인가 동작(S110)을 재실시하기 이전까지의 단계를 한 번의 제1 소거 루프로 정의한다.
8) 소거 전압 감소(S180)
제어부(160)는 상술한 페일 카운트 비교(S160) 동작 결과 현재 소거 루프의 페일 카운트(Fail_count)가 이전 소거 루프의 페일 카운트(Fail_count)보다 증가하였다고 판단될 경우, 소거 전압을 제2 스텝 전압만큼 감소시켜 새로운 소거 전압으로 설정한다.
현재 소거 루프의 페일 카운트(Fail_count)가 이전 소거 루프의 페일 카운트(Fail_count)보다 증가한 경우, 소거 전압이 과도하게 상승하여 메모리 셀의 블러킹 절연막을 통해 전하가 터널링하여 문턱 전압이 상승한 것으로 판단하여 소거 전압을 감소시킨다.
9) 소거 전압 인가 동작(S190)
전압 생성부(130)는 제어부(160)에서 출력되는 전압 생성부 제어 신호들(VG_signals)에 응답하여 이전 소거 루프에서 사용된 소거 전압보다 제2 스텝 전압만큼 감소시킨 새로운 소거 전압(Verase)을 생성한다. 이때 제2 스텝 전압은 제1 스텝 전압보다 작거나 같다. 소거 전압 인가 동작은 상술한 단계 S110와 유사하므로 상세한 설명은 생략한다.
10) 소거 검증 동작(S200)
상기 소거 전압 인가 동작(S190) 후, 메모리 셀 블럭(110)의 비트라인들(BL)과 연결된 페이지 버퍼부(120)를 이용하여 메모리 셀 블럭(110)의 메모리 셀들이 목표 문턱 전압(예를 들어 -1V)보다 낮은 문턱 전압 값을 갖는지 검증한다. 이때 소거 검증 동작은 VNR(Virtual negative read) 방식을 이용하여 메모리 셀들의 문턱 전압 값을 센싱하여 검증하는 것이 바람직하다.
11) 패스/페일 체크(S210)
상술한 소거 검증 동작(S200) 결과, 모든 메모리 셀들의 문턱 전압 값이 목표 문턱 전압보다 낮은 것으로 검증된 경우 이를 소거 동작 패스로 판단하여 소거 동작을 종료한다. 반면, 적어도 하나 이상의 메모리 셀들이 목표 문턱 전압보다 높은 문턱 전압 값을 갖는다고 검증된 경우 소거 동작 페일로 판단한다.
12) 소거 루프 횟수 확인(S220)
상술한 패스/페일 체크(S210) 결과, 페일로 판단된 경우 루프 카운터(170)는 현재까지 진행된 소거 루프의 횟수를 카운트하여 루프 카운트 신호((Loop_count)를 제어부(160)로 출력한다. 제어부(160)는 루프 카운트 신호(Loop_count)에 응답하여 현재 소거 루프 횟수(N)가 설정된 최고 허용 루프 수보다 작은지를 판단하여 소거 동작의 종료 여부를 결정한다. 현재 소거 루프 횟수(N)가 설정된 최고 허용 루프 수보다 크거나 같을 경우 소거 동작을 종료한다. 반면, 현재 소거 루프 횟수(N)가 설정된 최고 허용 루프 수보다 작을 경우 상술한 소거 전압 감소(S180) 단계로 복귀한다.
상술한 단계 S180 내지 S220을 제2 소거 루프로 정의한다. 상술한 단계 S110 부터 S170 단계를 제1 소거 루프로 정의한다. 즉 제2 소거 루프는 소거 전압 감소 단계(S180)부터 소거 전압 감소 단계(S180)를 재실시하기 이전까지의 단계를 한 번의 제2 소거 루프로 정의한다.
소거 루프 횟수 확인(S220) 단계에서는 제1 소거 루프 수행 횟수와 제2 소거 루프 수행 횟수를 합친 횟수를 현재 소거 루프 횟수(N)로 정의한다.
상술한 바와 같이 본 발명에 따르면, 현재 소거 루프의 페일 카운트(Fail_count)가 이전 소거 루프의 페일 카운트(Fail_count)보다 증가한 경우, 소거 전압이 과도하게 상승하여 메모리 셀의 블러킹 절연막을 통해 전하가 터널링하여 문턱 전압이 상승한 것으로 판단하여 소거 전압을 감소시켜 새로운 소거 루프를 진행시킨다. 이로 인하여 메모리 셀들의 문턱 전압 값이 목표 문턱 전압 값보다 낮게 소거되어 소거 동작의 에러가 억제된다.
도 5는 본 발명에 따른 반도체 메모리 장치의 소거 동작시의 문턱 전압 변화를 나타내는 그래프이다.
도 5를 참조하면, 소거 루프가 반복되어 소거 전압이 A에서 A+4까지 변화될 경우 소거 전압(A+2) 인가 동작까지는 문턱 전압이 감소한다. 그러나 소거 전압(A+3) 인가 동작에서 소거 전압이 과도하여 문턱 전압이 상승할 경우 페일 카운트가 증가하게 된다. 본 발명에서는 페일 카운트가 이전 소거 루프보다 증가할 경우 이를 검출하여 이전 소거 전압(A+3)보다 낮은 전위를 갖는 새로운 소거 전압(A+4)을 이용한 새로운 소거 루프를 진행하여 메모리 셀의 문턱 전압을 낮춘다.
110 : 메모리 셀 블럭 120 : 페이지 버퍼부
130 : 전압 생성부 140 : X 디코더
150 : 페일 비트 카운터 160 : 제어부
170 : 루프 카운터

Claims (20)

  1. 다수의 메모리 셀들을 포함하는 메모리 셀 블럭;
    상기 다수의 메모리 셀들에 저장된 데이터를 소거하기 위하여 소거 전압 인가 동작 및 소거 검증 동작을 포함하는 소거 루프를 수행하기 위한 주변 회로부;
    상기 소거 검증 동작 시 상기 다수의 메모리 셀들 중 소거 동작이 페일된 메모리 셀들의 수를 카운트하여 카운트 신호를 생성하기 위한 페일 비트 카운터; 및
    상기 페일 카운트에 따라 이전 소거 루프에서 사용된 소거 전압을 제1 스텝 전압만큼 상승시키거나 제2 스텝전압만큼 감소시킨 새로운 소거 전압을 설정하고, 상기 새로운 소거 전압을 이용한 상기 소거 루프를 수행하도록 상기 주변 회로부를 제어하기 위한 제어부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 다수의 메모리 셀들은 차지 트랩형 메모리 셀인 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 주변 회로부는 상기 소거 전압 인가 동작시 상기 소거 전압을 생성하여 상기 메모리 셀 블럭의 P웰에 인가하기 위한 전압 생성부; 및
    상기 소거 검증 동작 시 상기 다수의 메모리 셀들의 문턱 전압을 센싱하여 소거 검증하기 위한 페이지 버퍼부를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 페이지 버퍼부는 상기 다수의 메모리 셀들 중 적어도 하나 이상의 메모리 셀의 문턱 전압 값이 목표 문턱 전압 값보다 높을 경우 소거 동작 페일로 판단하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 소거 루프의 수행 횟수를 카운트하여 루프 카운트 신호를 생성하기 위한 루프 카운터를 더 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제어부는 상기 루프 카운트 신호에 따라 현재 소거 루프의 수행 횟수가 설정된 허용 루프 횟수보다 크다고 판단될 경우 소거 동작을 종료시키는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제어부는 상기 이전 소거 루프의 상기 페일 카운트를 저장하기 위한 레지스터; 및
    상기 레지스터에 저장된 상기 이전 소거 루프의 상기 페일 카운트와 현재 소거 루프의 페일 카운트를 비교하기 위한 비교 회로를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제어부는 상기 페일 카운트 카운터에서 출력된 현재의 페일 카운트와 상기 레지스터에 저장된 상기 이전 소거 루프의 페일 카운트를 비교하여 현재 페일 카운트가 증가 또는 감소하였는지 판단하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제어부는 현재의 페일 카운트가 상기 이전 소거 루프의 페일 카운트보다 감소할 경우 상기 제1 스텝 전압 만큼 상승시킨 상기 새로운 소거 전압을 설정하고, 현재의 페일 카운트가 상기 이전 소거 루프의 페일 카운트보다 증가할 경우 상기 제2 스텝 전압 만큼 상승시킨 상기 새로운 소거 전압을 설정하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제2 스텝 전압은 상기 제1 스텝 전압보다 작거나 같은 반도체 메모리 장치.
  11. 다수의 메모리 셀들이 배치된 반도체 기판의 P웰에 소거 전압을 인가하는 단계;
    상기 다수의 메모리 셀들에 대한 소거 검증 동작을 실시하는 단계;
    상기 소거 검증 동작 결과 페일로 판단된 경우 상기 다수의 메모리 셀들 중 소거 동작이 페일된 메모리 셀들의 수를 카운팅하여 페일 카운트를 생성하는 단계; 및
    상기 페일 카운트가 이전 페일 카운트보다 감소한 경우 상기 소거 전압보다 제1 스텝 전압만큼 상승시킨 전압을 새로운 소거 전압을 설정하고, 상기 페일 카운트가 이전 페일 카운트보다 증가한 경우 상기 소거 전압보다 제2 스텝 전압만큼 상승시킨 전압을 상기 새로운 소거 전압을 설정한 후 상기 소거 전압을 인가하는 단계부터 재실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  12. 제 11 항에 있어서,
    상기 소거 검증 동작은 상기 다수의 메모리 셀들 중 적어도 하나 이상의 메모리 셀이 페일로 판단되면 상기 소거 검증 동작 결과를 페일로 판단하는 반도체 메모리 장치의 동작 방법.
  13. 제 11 항에 있어서,
    상기 소거 검증 동작 결과 페일로 판단된 경우 상기 페일 카운트를 생성하기 이전에 현재의 소거 루프 횟수를 카운팅하고, 카운팅된 소거 루프 횟수가 최대 허용 루프수보다 같거나 작을 경우 소거 동작을 종료하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  14. 제 11 항에 있어서,
    상기 제2 스텝 전압은 상기 제1 스텝 전압보다 작거나 같은 반도체 메모리 장치의 동작 방법.
  15. 다수의 메모리 셀들이 배치된 반도체 기판의 P웰에 제1 소거 전압을 인가하는 단계;
    상기 다수의 메모리 셀들에 대한 제1 소거 검증 동작을 실시하는 단계;
    상기 제1 소거 검증 동작 결과 페일로 판단된 경우 상기 다수의 메모리 셀들 중 소거 동작이 페일된 메모리 셀들의 수를 카운팅하여 페일 카운트를 생성하는 단계;
    상기 페일 카운트와 이전 페일 카운트 생성 단계에서 생성된 이전 페일 카운트를 비교하는 단계;
    상기 페일 카운트가 상기 이전 페일 카운트보다 작을 경우, 상기 제1 소거 전압을 제1 스텝 전압만큼 증가시킨 새로운 제1 소거 전압을 설정하고 상기 제1 소거 전압을 인가하는 단계부터 재실시하는 단계;
    상기 페일 카운트가 상기 이전 페일 카운트보다 크거나 같을 경우, 상기 제1 소거 전압을 제2 스텝 전압만큼 감소시킨 제2 소거 전압으로 설정하는 단계;
    상기 P웰에 상기 제2 소거 전압을 인가하는 단계;
    상기 다수의 메모리 셀들에 대한 제2 소거 검증 동작을 실시하는 단계; 및
    상기 제1 소거 검증 동작 결과 페일로 판단된 경우, 상기 제2 소거 전압을 상기 제2 스텝 전압만큼 감소시켜 상기 제2 소거 전압을 인가하는 단계부터 재실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  16. 제 15 항에 있어서,
    상기 제1 소거 검증 동작은 상기 다수의 메모리 셀들 중 적어도 하나 이상의 메모리 셀이 페일로 판단되면 상기 소거 검증 동작 결과를 페일로 판단하는 반도체 메모리 장치의 동작 방법.
  17. 제 15 항에 있어서,
    상기 제1 소거 검증 동작 결과 페일로 판단된 경우 상기 페일 카운트를 생성하기 이전에 현재의 소거 루프 횟수를 카운팅하고, 카운팅된 소거 루프 횟수가 최대 허용 루프수보다 같거나 작을 경우소거 동작을 종료하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  18. 제 15 항에 있어서,
    상기 제2 스텝 전압은 상기 제1 스텝 전압보다 작거나 같은 반도체 메모리 장치의 동작 방법.
  19. 제 15 항에 있어서,
    상기 제2 소거 검증 동작 결과 페일로 판단된 경우 상기 제2 소거 전압을 설정하기 이전에 현재의 소거 루프 횟수를 카운팅하고, 카운팅된 소거 루프 횟수가 최대 허용 루프수보다 같거나 작을 경우소거 동작을 종료하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  20. 제 15 항에 있어서,
    상기 다수의 메모리 셀들은 차지 트랩형 메모리 셀인 반도체 메모리 장치의 동작 방법.












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