JP2018098483A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】電流密度を向上させた炭化ケイ素半導体素子を提供する。【解決手段】本発明による半導体素子は、ｎ＋型炭化ケイ素基板の第１面上にに形成されたｎ−型炭化ケイ素層、ｎ−型炭化ケイ素層上に形成されたｐ型領域、ｐ型領域の一部に隣接するか又はｐ型領域内に位置するように形成された補助ｎ＋型領域、ｐ型領域内に形成されたｎ＋型領域、補助ｎ＋型領域上及びｐ型領域上に形成された補助電極、補助電極から離隔されてｎ−型炭化ケイ素層上に形成されたゲート電極、補助電極及びゲート電極から離隔されたソース電極、ｎ＋型炭化ケイ素基板の前記第１面に対向する第２面上に形成されたドレイン電極を備え、補助ｎ＋型領域とｎ＋型領域とは互いに離隔され、ソース電極はｎ＋型領域に接触する。【選択図】図１

Description

本発明は、炭化ケイ素（ＳｉＣ：シリコンカーバイド）を含む半導体素子及びその製造方法に関する。
電力用半導体素子は、特に、非常に大きい電流を流しながら導通状態での電力損失を少なくするために、低いオン抵抗又は低い飽和電圧が要求される。また、オフ状態又はスイッチがオフされる瞬間に電力用半導体素子の両端に印加されるＰＮ接合の高い逆方向電圧に耐えられる特性、つまり、高い降伏電圧特性が基本的に要求される。
電力用半導体素子のうち、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）は、デジタル回路とアナログ回路で最も一般的な電界効果トランジスタである。
電力システムで要求される定格電圧によって、電力用半導体素子を製造するための原材料のエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）又はドリフト（ｄｒｉｆｔ）領域の濃度及び厚さが決定される。ポアソン方程式（Ｐｏｉｓｓｏｎ ｅｑｕａｔｉｏｎ）によれば、電力用半導体素子の高い降伏電圧が要求されるほど、低濃度及び厚さの厚いエピタキシャル層又はドリフト領域が必要であるが、これはオン抵抗を増加させて順方向の電流密度を減少させる原因となる。
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、電流密度を向上させた炭化ケイ素半導体素子及びその製造方法を提供することにある。
上記目的を達成するためになされた本発明の一態様による半導体素子は、ｎ＋型炭化ケイ素基板の第１面上に形成されたｎ−型炭化ケイ素層と、前記ｎ−型炭化ケイ素層上に形成されたｐ型領域と、前記ｐ型領域の一部に隣接するか又は前記ｐ型領域内に形成された補助ｎ＋型領域と、前記ｐ型領域内に形成されたｎ＋型領域と、前記補助ｎ＋型領域上及び前記ｐ型領域上に形成された補助電極と、前記補助電極から離隔されて前記ｎ−型炭化ケイ素層上に形成されたゲート電極と、前記補助電極及び前記ゲート電極から離隔されたソース電極と、前記ｎ＋型炭化ケイ素基板の前記第１面に対向する第２面上に形成されたドレイン電極と、を備え、前記補助ｎ＋型領域と前記ｎ＋型領域とは互いに離隔され、前記ソース電極は、前記ｎ＋型領域に接触することを特徴とする。
前記補助電極は、前記ｐ型領域に接触し得る。
前記半導体素子は、前記ｎ−型炭化ケイ素層上に形成された第１トレンチと、前記第１トレンチ内に形成されたゲート絶縁膜と、をさらに含み得る。
前記ゲート電極は、前記第１トレンチ内に形成され、前記補助ｎ＋型領域は、前記第１トレンチの側面に隣接し得る。
前記ｐ型領域は、前記第１トレンチの側面に隣接し得る。
前記半導体素子は、前記ゲート電極及び前記補助電極と前記ソース電極との間に形成された絶縁膜をさらに含み得る。
前記半導体素子は、前記ｎ−型炭化ケイ素層上に形成されて前記第１トレンチから離隔された第２トレンチをさらに含み得る。
前記ｐ型領域は、前記第２トレンチの側面に隣接して前記第２トレンチの下部面まで延長され得る。
前記ｎ＋型領域は、前記第２トレンチの下部面に形成され得る。
前記補助電極は、前記補助ｎ＋型領域上から前記第２トレンチの側面に沿って前記第２トレンチの下部面まで延長され得る。
前記半導体素子は、前記ｎ−型炭化ケイ素層、前記ｐ型領域、及び前記補助ｎ＋型領域上に形成されたゲート絶縁膜をさらに含み得る。
前記ゲート電極は、前記ゲート絶縁膜上に形成され、前記補助電極は、前記ゲート絶縁膜の側面に位置し得る。
上記目的を達成するためになされた本発明の一態様による半導体素子の製造方法は、ｎ＋型炭化ケイ素基板の第１面上にｎ−型炭化ケイ素層を形成する段階と、前記ｎ−型炭化ケイ素層をエッチングして互いに離隔される第１トレンチ及び第２トレンチを形成する段階と、前記第２トレンチの側面に隣接して前記第２トレンチの下部面まで延長されるｐ型領域を形成する段階と、前記ｐ型領域及び前記ｎ−型炭化ケイ素層上に補助ｎ＋型領域を形成する段階と、前記補助ｎ＋型領域から離隔されるｎ＋型領域を前記ｐ型領域内に形成する段階と、前記補助ｎ＋型領域上に補助電極を形成する段階と、前記第１トレンチ内にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上にゲート電極を形成する段階と、前記ゲート電極及び前記補助電極上に絶縁膜を形成する段階と、前記絶縁膜及び前記ｎ＋型領域上にソース電極を形成する段階と、前記ｎ＋型炭化ケイ素基板の前記第１面に対向する第２面上にドレイン電極を形成する段階と、を有し、前記補助電極は、前記ゲート電極及び前記ソース電極から離隔され、前記ソース電極は、前記ｎ＋型領域に接触することを特徴とする。
本発明によれば、ゲート電極及びソース電極から離隔された補助電極を配置することにより、順方向電圧印加時、補助電極によってドレイン電極とソース電極との間に電子による電流及び正孔による電流が流れるので、半導体素子の電流密度が向上する。これにより、電流密度が向上し、同一の電流量に対して半導体素子の面積を減少させることができる。また、正孔による電流の流れによって半導体素子のオン抵抗が減少する。
本発明の一実施形態による半導体素子の断面図である。 図１に示す半導体素子のオフ（ｏｆｆ）状態を示す断面図である。 図１に示す半導体素子のニー電圧（ｋｎｅｅ ｖｏｌｔａｇｅ）未満での動作状態を示す断面図である。 図１に示す半導体素子のニー電圧（ｋｎｅｅ ｖｏｌｔａｇｅ）以上での動作状態を示す断面図である。 本発明の一実施形態による半導体素子の製造方法の一例を示す工程断面図である。 本発明の一実施形態による半導体素子の製造方法の一例を示す工程断面図である。 本発明の一実施形態による半導体素子の製造方法の一例を示す工程断面図である。 本発明の一実施形態による半導体素子の製造方法の一例を示す工程断面図である。 本発明の一実施形態による半導体素子の製造方法の一例を示す工程断面図である。 本発明の一実施形態による半導体素子の製造方法の一例を示す工程断面図である。 本発明の一実施形態による半導体素子の他の例を示す断面図である。 本発明の一実施形態による半導体素子の他の例を示す断面図である。 本発明の一実施形態による半導体素子の他の例を示す断面図である。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。しかし、本発明は、ここで説明する実施形態に限定されるものではなく、他の実施形態で具体化することも可能である。以下で説明する実施形態は、開示内容が完全になるように、また当業者に本発明の技術思想が十分に伝わるようにするために提供される。
図面において、層及び領域の厚さは、明確性を期するために誇張した。また、層が他の層又は基板の「上」にあると記載する場合、それは他の層又は基板上に直接形成されるか又はこれらの間に第３の層が介在される。
図１は、本発明の一実施形態による半導体素子の断面図である。
図１を参照すると、本実施形態による半導体素子は、ｎ＋型炭化ケイ素基板１００、ｎ−型炭化ケイ素層２００、ｐ型領域３００、補助ｎ＋型領域４００、ｎ＋型領域４５０、補助電極５００、ゲート電極７００、ソース電極８００、及びドレイン電極９００を備える。
ｎ−型炭化ケイ素層２００は、ｎ＋型炭化ケイ素基板１００の第１面上に形成される。ｎ−型炭化ケイ素層２００上には、互いに離隔された第１トレンチ２１０及び第２トレンチ２２０が形成される。第１トレンチ２１０及び第２トレンチ２２０の深さは同じである。
ｐ型領域３００は、第２トレンチ２２０の側面に隣接して第２トレンチ２２０の下部面（底面）まで延長されて形成される。ｐ型領域３００は、第１トレンチ２１０の側面には接触しない。
補助ｎ＋型領域４００は、ｎ−型炭化ケイ素層２００及びｐ型領域３００上に形成され、第１トレンチ２１０と第２トレンチ２２０との間に位置する。
ｎ＋型領域４５０は、第２トレンチ２２０の下部面（底面）に形成されたｐ型領域３００内に形成される。ｎ＋型領域４５０と補助ｎ＋型領域４００とは互いに離隔される。
補助電極５００は、補助ｎ＋型領域４００上に形成され、第２トレンチ２２０の側面内側に沿って第２トレンチ２２０の下部面（底面）まで延長される。つまり、補助電極５００は、補助ｎ＋型領域４００に接触し、第２トレンチ２２０の側面及び下部面（底面）でｐ型領域３００に接触する。補助電極５００は、ゲート電極７００、ソース電極８００、及びドレイン電極９００から離隔される。補助電極５００はオーミック（Ｏｈｍｉｃ）金属を含む。
第１トレンチ２１０内にはゲート絶縁膜６１０が形成される。ゲート電極７００は、ゲート絶縁膜６１０上に形成される。ゲート絶縁膜６１０は、第１トレンチ２１０に隣接する補助ｎ＋型領域４００上まで延長される。ゲート絶縁膜６１０は酸化シリコン（ＳｉＯ２）を含み、ゲート電極７００は多結晶シリコン（ｐｏｌｙ−ｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎｅ）又は金属を含む。
ゲート電極７００及び補助電極５００上に絶縁膜６２０が形成される。絶縁膜６２０は、ゲート電極７００を覆う。絶縁膜６２０は、第２トレンチ２２０の下部面（底面）まで延長され、補助電極５００を覆う。
ｎ＋型領域４５０上、絶縁膜６２０上、及び第２トレンチ２２０内にソース電極８００が形成される。ソース電極８００は、第２トレンチ２２０の下部面（底面）でｎ＋型領域４５０に接触する。ドレイン電極９００は、ｎ＋型炭化ケイ素基板１００の第２面上に形成される。ここで、ソース電極８００及びドレイン電極９００は、オーミック（Ｏｈｍｉｃ）金属を含む。また、ｎ＋型炭化ケイ素基板１００の第２面は、ｎ＋型炭化ケイ素基板１００の第１面に対して反対側の面である。
以下、本実施形態による半導体素子の動作について図２〜図４を参照して説明する。
図２〜図４は、図１に示す半導体素子の動作状態を示す断面図である。
図２は、図１に示す半導体素子のオフ（ｏｆｆ）状態を示す断面図である。図３及び図４は、図１に示す半導体素子のオン（ｏｎ）状態を示す断面図である。図３は、図１に示す半導体素子のニー電圧（ｋｎｅｅ ｖｏｌｔａｇｅ）未満での動作状態を示す断面図である。図４は、図１に示す半導体素子のニー電圧（ｋｎｅｅ ｖｏｌｔａｇｅ）以上での動作状態を示す断面図である。図３の動作と図４の動作とは連続して行われる。
半導体素子のオフ状態は、以下の条件で成立する。
ＶＧＳ＜ＶＴＨ、ＶＤＳ≧０Ｖ
半導体素子のニー電圧（ｋｎｅｅ ｖｏｌｔａｇｅ）未満での動作は、以下の条件で成立する。
ＶＧＳ≧ＶＴＨ、０＜ＶＤＳ＜Ｖｋｎｅｅ
半導体素子のニー電圧（ｋｎｅｅ ｖｏｌｔａｇｅ）以上での動作は、以下の条件で成立する。
ＶＧＳ≧ＶＴＨ、ＶＤＳ≧Ｖｋｎｅｅ
ここで、ＶＴＨは、ＭＯＳＦＥＴのしきい電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）であり、Ｖｋｎｅｅは、ニー電圧（ｋｎｅｅ ｖｏｌｔａｇｅ）であり、ＶＧＳは、ＶＧ−ＶＳ間電圧であり、ＶＤＳは、ＶＤ−ＶＳ間電圧である。ＶＧは、ゲート電極に印加される電圧であり、ＶＤは、ドレイン電極に印加される電圧であり、ＶＳは、ソース電極に印加される電圧である。
一方、補助電極５００には電圧が直接的に印加されない。
図２を参照すると、半導体素子のオフ（ｏｆｆ）時、ｎ−型炭化ケイ素層２００内に空乏層５０が形成され、電子及び電流の流れが発生しない。空乏層５０は、第１トレンチ２１０の側面及び下部面（底面）を囲み、ｐ型領域３００を囲む。
図３を参照すると、半導体素子のニー電圧（ｋｎｅｅ ｖｏｌｔａｇｅ）未満での動作時、半導体素子のオフ（ｏｆｆ）の時に対して、第１トレンチ２１０の下部面（底面）下に形成された空乏層５０と第１トレンチ２１０の側面に形成された空乏層５０とが除去される。つまり、空乏層５０は、ｐ型領域３００を囲む領域にだけ形成される。
この時、第１トレンチ２１０の側面に隣接して位置するｎ−型炭化ケイ素層２００にチャンネルが形成され、このチャンネルを介して電子ｅ−が補助ｎ＋型領域４００からドレイン電極９００に向かって移動する。したがって、この電子ｅ−による電流がドレイン電極９００から補助ｎ＋型領域４００に流れる。この電流の流れにより補助電極５００及びｐ型領域３００に電圧が印加される。
図４を参照すると、半導体素子のニー電圧（ｋｎｅｅ ｖｏｌｔａｇｅ）以上での動作時、半導体素子のニー電圧（ｋｎｅｅ ｖｏｌｔａｇｅ）以下での動作時に対して、ｐ型領域３００下に形成された一部空乏層５０が除去される。つまり、空乏層５０はｎ＋型領域４５０に対応する部分の一部には形成されない。
この時、電子ｅ−は、ソース電極８００からｎ＋型領域４５０を介してドレイン電極９００に移動する。したがって、電子ｅ−による電流は、ドレイン電極９００からソース電極８００に流れる。
また、正孔ｈ＋は、ドレイン電極９００からソース電極８００に移動する。したがって、正孔ｈ＋による電流は、ドレイン電極９００からソース電極８００に流れる。
このように、本実施形態による半導体素子は、順方向電圧の印加時、補助電極５００によってドレイン電極９００とソース電極８００との間に電子による電流及び正孔による電流が流れるので、電流密度が向上する。電流密度が向上することによって同一の電流量に対して半導体素子の面積を減少させることができる。
また、正孔による電流の流れによって半導体素子のオン抵抗が減少する。
以下、表１を参照して、本実施形態による半導体素子及び比較例の半導体素子の特性を比較しながら説明する。比較例の半導体素子は、本実施形態による補助電極が適用されない一般的なパワーＭＯＳＦＥＴ素子である。
表１は、本実施形態による半導体素子及び比較例の半導体素子のシミュレーション結果を示した比較表である。
表１では、本実施形態による半導体素子及び比較例の半導体素子の降伏電圧をほぼ同一にして電流密度を比較した。
Figure 2018098483
表１を参照すると、比較例の半導体素子のオン抵抗は１１．０ｍΩｃｍ２であり、本実施形態による半導体素子のオン抵抗は６．９ｍΩｃｍ２であった。本実施形態による半導体素子のオン抵抗が比較例の半導体素子のオン抵抗に対して約３７％減少していることが分かる。
電流密度は、ＶＧＳが１０Ｖでは、比較例の半導体素子と本実施形態による半導体素子とはほぼ同一であり、１５Ｖ及び２０Ｖでは、本実施形態による半導体素子が比較例の半導体素子よりも大きいことが分かる。
以下、図５〜図１０、及び図１を参照して本発明の一実施形態による半導体素子の製造方法について説明する。
図５〜図１０は、本発明の一実施形態による半導体素子の製造方法の一例を示す工程断面図である。
図５を参照すると、ｎ＋型炭化ケイ素基板１００を備え、ｎ＋型炭化ケイ素基板１００の第１面にエピタキシャル成長でｎ−型炭化ケイ素層２００を形成する。
図６を参照すると、ｎ−型炭化ケイ素層２００の一部領域をエッチングして互いに離隔された第１トレンチ２１０及び第２トレンチ２２０を形成する。この時、第１トレンチ２１０及び第２トレンチ２２０は同時に形成される。
図７を参照すると、第２トレンチ２２０の側面及び下部面（底面）にホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などのｐ型不純物イオンを注入してｐ型領域３００を形成する。したがって、ｐ型領域３００は、第２トレンチ２２０の側面に隣接して第２トレンチ２２０の下部面（底面）まで延長されて形成される。
図８を参照すると、ｐ型領域３００及びｎ−型炭化ケイ素層２００に窒素（Ｎ）、燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などのｎ型不純物イオンを注入して互いに離隔される補助ｎ＋型領域４００及びｎ＋型領域４５０を形成する。補助ｎ＋型領域４００は、第１トレンチ２１０と第２トレンチ２２０との間に位置するｐ型領域３００及びｎ−型炭化ケイ素層２００上に形成される。ｎ＋型領域４５０は、第２トレンチ２２０の下部面（底面）に形成されたｐ型領域３００内に形成される。
図９を参照すると、補助ｎ＋型領域４００上に補助電極５００が形成される。補助電極５００は、補助ｎ＋型領域４００上で第２トレンチ２２０の側面内側に沿って第２トレンチ２２０の下部面（底面）まで延長される。補助電極５００は、第２トレンチ２２０の側面及び下部面（底面）でｐ型領域３００に接触する。
図１０を参照すると、第１トレンチ２１０上にゲート絶縁膜６１０を形成した後、ゲート絶縁膜６１０上にゲート電極７００を形成し、その後、ゲート電極７００及び補助電極５００上に絶縁膜６２０を形成する。
図１を参照すると、絶縁膜６２０上及びｎ＋型領域４５０上にソース電極８００を形成し、ｎ＋型炭化ケイ素基板１００の第２面にドレイン電極９００を形成する。
本実施形態による半導体素子の製造方法では、第１トレンチ２１０及び第２トレンチ２２０を同時に形成した後、ｐ型領域３００を形成したが、これに限定されず、第１トレンチ２１０及び第２トレンチ２２０をそれぞれ別途に形成することもできる。例えば、第１トレンチ２１０を先に形成した後、第２トレンチ２２０を形成し、その後ｐ型領域３００を形成するか、又は第２トレンチ２２０を先に形成した後、ｐ型領域３００を形成し、その後第１トレンチ２１０を形成してもよい。
一方、補助電極の本実施形態による半導体素子の構造以外に、多様な構造を半導体素子に適用し得る。これについては、図１１〜図１３を参照して説明する。
図１１〜図１３は、それぞれ本発明の一実施形態による半導体素子の他の例を示す断面図である。
図１１を参照すると、本実施形態による半導体素子は、図１に示す半導体素子と比較して、ｐ型領域３００の形状が違うだけであり、他の構造は同一であるため、同一の構造に対する説明は省略する。
ｐ型領域３００は、第２トレンチ２２０の側面に隣接して第２トレンチ２２０の下部面（底面）にまで延長して形成される。また、ｐ型領域３００は、第１トレンチ２１０の側面に隣接して形成される。このため、本実施形態による半導体素子のオン動作時に、チャンネルは第１トレンチ２１０の側面に隣接して形成されたｐ型領域３００に形成される。
図１２を参照すると、本実施形態による半導体素子は図１に示す半導体素子と比較して、第２トレンチ２２０が存在しない。
ｐ型領域３００は、ｎ−型炭化ケイ素層２００上に位置し、第１トレンチ２１０の側面に隣接するように形成され、ｎ＋型領域４５０と補助ｎ＋型領域４００とは互いに離隔されてｐ型領域３００内に形成される。補助ｎ＋型領域４００は、第１トレンチ２１０の側面に隣接して形成される。
補助電極５００は、補助ｎ＋型領域４００及びｐ型領域３００上に形成される。補助電極５００は、ｐ型領域３００の上部面と接触する。その他の構造は、図１に示す半導体素子の構造と同一であるため、同一の構造に対する説明は省略する。
本実施形態による半導体素子のオン動作時、チャンネルは、第１トレンチ２１０の側面に隣接するｐ型領域３００に形成される。
図１３を参照すると、本実施形態による半導体素子は、図１に示す半導体素子と比較して、第１トレンチ２１０及び第２トレンチ２２０が存在しない。
以下、図１３に示す半導体素子の構造について具体的に説明する。
本実施形態による半導体素子は、ｎ＋型炭化ケイ素基板１００、ｎ−型炭化ケイ素層２００、ｐ型領域３００、補助ｎ＋型領域４００、ｎ＋型領域４５０、補助電極５００、ゲート電極７００、ソース電極８００、及びドレイン電極９００を備える。
ｎ−型炭化ケイ素層２００は、ｎ＋型炭化ケイ素基板１００の第１面に形成され、ｐ型領域３００は、ｎ−型炭化ケイ素層２００の上部面に形成される。補助ｎ＋型領域４００とｎ＋型領域４５０とは互いに離隔されてｐ型領域３００内の上部面に形成される。
ｎ−型炭化ケイ素層２００、ｐ型領域３００、及び補助ｎ＋型領域４００上にゲート絶縁膜６１０が形成され、ゲート絶縁膜６１０上にゲート電極７００が形成される。
ゲート絶縁膜６１０の側面に補助電極５００が形成される。補助電極５００は、補助ｎ＋型領域４００及びｐ型領域３００上に形成される。補助電極５００は、ゲート電極７００、ソース電極８００、及びドレイン電極９００から離隔される。補助電極５００は、ｐ型領域３００の上部面に接触する。
ゲート電極７００及び補助電極５００上に絶縁膜６２０が形成される。絶縁膜６２０は、ゲート電極７００の側面を覆う。
ｎ＋型領域４５０及び絶縁膜６２０上にソース電極８００が形成される。ソース電極８００は、ｎ＋型領域４５０に接触する。ドレイン電極９００は、ｎ＋型炭化ケイ素基板１００の第２面に形成される。ここで、ソース電極８００及びドレイン電極９００はオーミック（Ｏｈｍｉｃ）金属を含む。また、ｎ＋型炭化ケイ素基板１００の第２面は、ｎ＋型炭化ケイ素基板１００の第１面に対して反対側の面である。
本実施形態による半導体素子のオン動作時、チャンネルは、ゲート電極７００の下方に形成されたｐ型領域３００に形成される。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
５０ 空乏層
１００ ｎ＋型炭化ケイ素基板
２００ ｎ−型炭化ケイ素層
２１０ 第１トレンチ
２２０ 第２トレンチ
３００ ｐ型領域
４００ 補助ｎ＋型領域
４５０ ｎ＋型領域
５００ 補助電極
６１０ ゲート絶縁膜
６２０ 絶縁膜
７００ ゲート電極
８００ ソース電極
９００ ドレイン電極

Claims (17)

  1. ｎ＋型炭化ケイ素基板の第１面上に形成されたｎ−型炭化ケイ素層と、
    前記ｎ−型炭化ケイ素層上に形成されたｐ型領域と、
    前記ｐ型領域の一部に隣接するか又は前記ｐ型領域内に形成された補助ｎ＋型領域と、
    前記ｐ型領域内に形成されたｎ＋型領域と、
    前記補助ｎ＋型領域上及び前記ｐ型領域上に形成された補助電極と、
    前記補助電極から離隔されて前記ｎ−型炭化ケイ素層上に形成されたゲート電極と、
    前記補助電極及び前記ゲート電極から離隔されたソース電極と、
    前記ｎ＋型炭化ケイ素基板の前記第１面に対向する第２面上に形成されたドレイン電極と、を備え、
    前記補助ｎ＋型領域と前記ｎ＋型領域とは互いに離隔され、
    前記ソース電極は、前記ｎ＋型領域に接触することを特徴とする半導体素子。
  2. 前記補助電極は、前記ｐ型領域に接触することを特徴とする請求項１に記載の半導体素子。
  3. 前記ｎ−型炭化ケイ素層上に形成された第１トレンチと、
    前記第１トレンチ内に形成されたゲート絶縁膜と、をさらに含むことを特徴とする請求項２に記載の半導体素子。
  4. 前記ゲート電極は、前記第１トレンチ内に形成され、
    前記補助ｎ＋型領域は、前記第１トレンチの側面に隣接することを特徴とする請求項３に記載の半導体素子。
  5. 前記ｐ型領域は、前記第１トレンチの側面に隣接することを特徴とする請求項４に記載の半導体素子。
  6. 前記ゲート電極及び前記補助電極と前記ソース電極との間に形成された絶縁膜をさらに含むことを特徴とする請求項５に記載の半導体素子。
  7. 前記ｎ−型炭化ケイ素層上に形成されて前記第１トレンチから離隔された第２トレンチをさらに含むことを特徴とする請求項６に記載の半導体素子。
  8. 前記ｐ型領域は、前記第２トレンチの側面に隣接して前記第２トレンチの下部面まで延長されていることを特徴とする請求項７に記載の半導体素子。
  9. 前記ｎ＋型領域は、前記第２トレンチの下部面に形成されていることを特徴とする請求項８に記載の半導体素子。
  10. 前記補助電極は、前記補助ｎ＋型領域上から前記第２トレンチの側面に沿って前記第２トレンチの下部面まで延長されていることを特徴とする請求項９に記載の半導体素子。
  11. 前記ｎ−型炭化ケイ素層、前記ｐ型領域、及び前記補助ｎ＋型領域上に形成されたゲート絶縁膜をさらに含むことを特徴とする請求項１に記載の半導体素子。
  12. 前記ゲート電極は、前記ゲート絶縁膜上に形成され、
    前記補助電極は、前記ゲート絶縁膜の側面に位置することを特徴とする請求項１１に記載の半導体素子。
  13. 前記ゲート電極及び前記補助電極と前記ソース電極との間に形成された絶縁膜をさらに含むことを特徴とする請求項１に記載の半導体素子。
  14. ｎ＋型炭化ケイ素基板の第１面上にｎ−型炭化ケイ素層を形成する段階と、
    前記ｎ−型炭化ケイ素層をエッチングして互いに離隔される第１トレンチ及び第２トレンチを形成する段階と、
    前記第２トレンチの側面に隣接して前記第２トレンチの下部面まで延長されるｐ型領域を形成する段階と、
    前記ｐ型領域及び前記ｎ−型炭化ケイ素層上に補助ｎ＋型領域を形成する段階と、
    前記補助ｎ＋型領域から離隔されるｎ＋型領域を前記ｐ型領域内に形成する段階と、
    前記補助ｎ＋型領域上に補助電極を形成する段階と、
    前記第１トレンチ内にゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜上にゲート電極を形成する段階と、
    前記ゲート電極及び前記補助電極上に絶縁膜を形成する段階と、
    前記絶縁膜及び前記ｎ＋型領域上にソース電極を形成する段階と、
    前記ｎ＋型炭化ケイ素基板の前記第１面に対向する第２面上にドレイン電極を形成する段階と、を有し、
    前記補助電極は、前記ゲート電極及び前記ソース電極から離隔され、
    前記ソース電極は、前記ｎ＋型領域に接触することを特徴とする半導体素子の製造方法。
  15. 前記補助電極は、前記ｐ型領域に接触することを特徴とする請求項１４に記載の半導体素子の製造方法。
  16. 前記ｎ＋型領域は、前記第２トレンチの下部面に形成されることを特徴とする請求項１５に記載の半導体素子の製造方法。
  17. 前記補助電極は、前記補助ｎ＋型領域上から前記第２トレンチの側面に沿って前記第２トレンチの下部面まで延長されることを特徴とする請求項１６に記載の半導体素子の製造方法。

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