JP2018092167A - 表示装置 - Google Patents

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Abstract

【課題】開口率が高くリペア性に優れた表示装置を提供する。【解決手段】サブピクセル及び少なくとも１つのスキャンラインＧＬを含む表示装置を提供する。サブピクセルは、第１基板上に形成され、光を発する発光素子が配置された発光領域及び発光素子を駆動する回路が配置された回路領域を有する。少なくとも１つのスキャンラインＧＬは回路領域で水平方向に配置される。少なくとも１つのスキャンラインＧＬは、相互に離隔して配置された上側スキャンラインＧＬＴ及び下側スキャンラインとＧＬＢ、上側スキャンラインＧＬＴと下側スキャンラインＧＬＢとの間に配置され、上側スキャンラインＧＬＴと下側スキャンラインＧＬＢとを電気的に連結するスキャン連結ラインＧＬＩを含む。【選択図】図１０

Description

本発明は、表示装置に関するものである。
情報化技術が発達するにつれて、ユーザと情報との間の連結媒体である表示装置の市場が大きくなっている。これによって、有機発光表示装置（Organic Light Emitting Display：ＯＬＥＤ）、液晶表示装置（Liquid Crystal Display：ＬＣＤ）、及びプラズマ表示装置（Plasma Display Panel：ＰＤＰ）などの表示装置の使用が増加している。
前述した表示装置のうち、有機発光表示装置には、複数のサブピクセルを含む表示パネル及び表示パネルを駆動する駆動部が含まれる。駆動部には、表示パネルにスキャン信号（または、ゲート信号）を供給するスキャン駆動部、及び表示パネルにデータ信号を供給するデータ駆動部などが含まれる。
有機発光表示装置は、マトリックス形態に配置されたサブピクセルにスキャン信号及びデータ信号などが供給されれば、選択されたサブピクセルが発光することによって、映像を表示できるようになる。
有機発光表示装置は、長時間の使用時、サブピクセル内に含まれた素子の特性（しきい電圧、電流移動度など）が変わる問題がある。これを補償するために、従来、サブピクセル内に含まれた素子の特性をセンシングするためのセンシング回路を追加する方式が提案されたことがある。
このように、サブピクセル内にセンシング回路を追加する場合、サブピクセルの開口率は勿論、リペア工程を実行するためのマージンなど、多様な課題を考慮しなければならない。そして、このような課題は表示装置を高解像度化及び大型化する場合、さらに考慮されなければならない。
本発明は、サブピクセル及び少なくとも１つのスキャンラインを含む表示装置を提供する。サブピクセルは、第１基板上に形成され、光を発する発光素子が配置された発光領域及び発光素子を駆動する回路が配置された回路領域を有する。少なくとも１つのスキャンラインは回路領域で水平方向に配置される。少なくとも１つのスキャンラインは、相互に離隔して配置された上側スキャンライン及び下側スキャンラインと、上側スキャンラインと下側スキャンラインとの間に配置され、上側スキャンラインと下側スキャンラインとを電気的に連結するスキャン連結ラインを含む。
他の側面における本発明は、サブピクセル及びサブピクセルに連結されたスキャンラインを含み、スキャンラインが水平方向に配されたはしご形状を有する表示装置を提供する。
本発明は、素子の特性をセンシングするためのセンシング回路を有する表示パネルを製作する際に、リペア工程に起因する配線または電極の損傷を防止し、かつサブピクセルの開口率を確保することができる効果がある。また、本発明は多様な不良に対応して行われるリペア工程を実行することができる配線構造を提供することができる効果がある。また、本発明は高解像度化及び大型表示装置の製作に適合した表示パネルの構造を提供することができる効果がある。
有機発光表示装置の概略的なブロック図である。 サブピクセルの概略的な回路構成図である。 サブピクセルの詳細回路構成例示図である。 表示パネルの断面例示図である。 実験例におけるサブピクセルの平面レイアウトを概略的に示す図である。 実験例におけるサブピクセルの平面レイアウトをより詳しく示す図である。 実験例の問題点を説明するための図である。 実験例の問題点を説明するための図である。 第１実施形態に係るサブピクセルの平面レイアウトを概略的に示す図である。 第１実施形態に係るサブピクセルの平面レイアウトをより詳しく示す図である。 第１実施形態の改善点を説明するための図である。 第１実施形態の改善点を説明するための図である。 実験例と第１実施形態との差異点を説明するための図である。 第２実施形態に係るサブピクセルの平面レイアウトをより詳しく示す図である。 第２実施形態の改善点を説明するための図である。 第３実施形態に係るサブピクセルの平面レイアウトをより詳しく示す図である。 第３実施形態の改善点を説明するための図である。
以下、本発明に係る具体的な実施形態を、添付した図面を参照して説明する。
本発明に係る表示装置は、テレビ、映像プレーヤー、個人用コンピュータ（ＰＣ）、ホームシアター、スマートフォンなどで実現される。以下で説明される表示装置は、有機発光ダイオード（発光素子）により実現された有機発光表示装置を一例にする。有機発光表示装置は、映像を表示するための映像表示動作と経時変化（時変特性）による素子の補償のための外部補償動作を実行する。
外部補償動作は、映像表示動作中の垂直ブランク区間、映像表示が始まる前のパワーオンシーケンス区間、または映像表示が終わった後のパワーオフシーケンス区間などで実行できる。垂直ブランク区間は映像表示のためのデータ信号が書き込まれない区間であって、１フレーム分のデータ信号が書き込まれる垂直アクティブ区間の間毎に配置される。
パワーオンシーケンス区間は、装置を駆動するための電源がターンオンされた後から映像が表示されるまでの区間を意味する。パワーオフシーケンス区間は、映像表示が終わった後から装置を駆動するための電源がターンオフされるまでの区間を意味する。
このような外部補償動作を実行する外部補償方式では、駆動トランジスタをソースフォロア（Source Follower）方式により動作させた後、センシングラインのラインキャパシタに格納される電圧（駆動ＴＦＴのソース電圧）などをセンシングすることができるが、これに限定されるものではない。ラインキャパシタは、センシングラインに存在する固有容量を意味する。
外部補償方式は、駆動トランジスタのしきい電圧の偏差を補償するために、駆動トランジスタのソースノード電位が飽和状態（saturation state）になる時（即ち、駆動ＴＦＴの電流（Ｉｄｓ）がゼロになる時）のソース電圧をセンシングする。そして、外部補償方式は駆動トランジスタの移動度の偏差を補償するために、駆動トランジスタのソースノード電位が飽和状態に到達する前の線形状態の値をセンシングする。
以下に説明される薄膜トランジスタは、ゲート電極を除いて、タイプによってソース電極とドレイン電極、またはドレイン電極とソース電極と命名できるところであるが、限定的な解釈を避けるため、これらを第１電極と第２電極として説明する。
図１は有機発光表示装置の概略的なブロック図であり、図２はサブピクセルの概略的な回路構成図であり、図３はサブピクセルの詳細回路構成例示図であり、図４は表示パネルの断面例示図である。
図１に示したように、有機発光表示装置には、映像処理部１１０、タイミング制御部１２０、データ駆動部１３０、スキャン駆動部１４０、及び表示パネル１５０が含まれる。
映像処理部１１０は、外部から供給されたデータ信号（ＤＡＴＡ）と共にデータイネーブル信号（ＤＥ）などを出力する。映像処理部１１０は、データイネーブル信号（ＤＥ）の他にも垂直同期信号、水平同期信号、及びクロック信号のうちの１つ以上を出力できるが、これらの信号は説明の便宜上、図示を省略する。
タイミング制御部１２０は、映像処理部１１０からデータイネーブル信号（ＤＥ）または垂直同期信号、水平同期信号、及びクロック信号などを含む駆動信号と共に、データ信号（ＤＡＴＡ）の供給を受ける。タイミング制御部１２０は、駆動信号に基づいてスキャン駆動部１４０の動作タイミングを制御するためのゲートタイミング制御信号（ＧＤＣ）とデータ駆動部１３０の動作タイミングを制御するためのデータタイミング制御信号（ＤＤＣ）を出力する。
データ駆動部１３０は、タイミング制御部１２０から供給されたデータタイミング制御信号（ＤＤＣ）に応答してタイミング制御部１２０から供給されるデータ信号（ＤＡＴＡ）をサンプリングし、ラッチしてガンマ基準電圧に変換して出力する。データ駆動部１３０は、データライン（ＤＬ１〜ＤＬｎ）を通じてデータ信号（ＤＡＴＡ）を出力する。データ駆動部１３０は、ＩＣ（Integrated Circuit）により形成できる。
スキャン駆動部１４０は、タイミング制御部１２０から供給されたゲートタイミング制御信号（ＧＤＣ）に応答してスキャン信号を出力する。スキャン駆動部１４０は、スキャンライン（ＧＬ１〜ＧＬｍ）を通じてスキャン信号を出力する。スキャン駆動部１４０は、ＩＣにより形成されるか、または表示パネル１５０にゲートインパネル（Gate In Panel）方式により形成される。
表示パネル１５０は、データ駆動部１３０及びスキャン駆動部１４０から供給されたデータ信号（ＤＡＴＡ）及びスキャン信号に応じて映像を表示する。表示パネル１５０は、映像が表示できるように動作するサブピクセル（ＳＰ）を含む。
サブピクセル（ＳＰ）は、赤色サブピクセル、緑色サブピクセル、及び青色サブピクセルを含むか、または白色サブピクセル、赤色サブピクセル、緑色サブピクセル、及び青色サブピクセルを含む。サブピクセル（ＳＰ）は、発光特性によって１つ以上の異なる発光領域を有することができる。
図２に示したように、１つのサブピクセルには、スイッチングトランジスタ（ＳＷ）、駆動トランジスタ（ＤＲ）、キャパシタ（Ｃｓｔ）、補償回路（ＣＣ）、及び有機発光ダイオード（ＯＬＥＤ）が含まれる。
スイッチングトランジスタ（ＳＷ）は、第１スキャンライン（ＧＬ１）を通じて供給されたスキャン信号に応答して第１データライン（ＤＬ１）を通じて供給されるデータ信号がキャパシタ（Ｃｓｔ）にデータ電圧で格納されるようにスイッチング動作する。駆動トランジスタ（ＤＲ）は、キャパシタ（Ｃｓｔ）に格納されたデータ電圧によって第１電源ライン（ＥＶＤＤ）（高電位電圧）と第２電源ライン（ＥＶＳＳ）（低電位電圧）との間に駆動電流が流れるように動作する。有機発光ダイオード（ＯＬＥＤ）は、駆動トランジスタ（ＤＲ）により形成された駆動電流によって光を発するように動作する。
補償回路（ＣＣ）は、駆動トランジスタ（ＤＲ）のしきい電圧などを補償するためにサブピクセル内に追加された回路である。補償回路（ＣＣ）は、１つ以上のトランジスタで構成される。補償回路（ＣＣ）の構成は、外部補償方法によって非常に多様であるところ、これに対する例を挙げて説明すると、次の通りである。
図３に示したように、補償回路（ＣＣ）には、センシングトランジスタ（ＳＴ）とセンシングライン（ＶＲＥＦ）（または、レファレンスライン）が含まれる。センシングトランジスタ（ＳＴ）は、駆動トランジスタ（ＤＲ）のソース電極と有機発光ダイオード（ＯＬＥＤ）のアノード電極との間（以下、センシングノード）に接続される。センシングトランジスタ（ＳＴ）は、センシングライン（ＶＲＥＦ）を通じて伝達される初期化電圧（または、センシング電圧）を駆動トランジスタ（ＤＲ）のセンシングノードに供給するか、または駆動トランジスタ（ＤＲ）のセンシングノードまたはセンシングライン（ＶＲＥＦ）の電圧または電流をセンシングできるように動作する。
スイッチングトランジスタ（ＳＷ）は、第１データライン（ＤＬ１）に第１電極が連結され、駆動トランジスタ（ＤＲ）のゲート電極に第２電極が連結される。駆動トランジスタ（ＤＲ）は、第１電源ライン（ＥＶＤＤ）に第１電極が連結され、有機発光ダイオード（ＯＬＥＤ）のアノード電極に第２電極が連結される。キャパシタ（Ｃｓｔ）は、駆動トランジスタ（ＤＲ）のゲート電極に第１電極が連結され、有機発光ダイオード（ＯＬＥＤ）のアノード電極に第２電極が連結される。有機発光ダイオード（ＯＬＥＤ）は、駆動トランジスタ（ＤＲ）の第２電極にアノード電極が連結され、第２電源ライン（ＥＶＳＳ）にカソード電極が連結される。センシングトランジスタ（ＳＴ）は、センシングライン（ＶＲＥＦ）に第１電極が連結され、センシングノードである有機発光ダイオード（ＯＬＥＤ）のアノード電極及び駆動トランジスタ（ＤＲ）の第２電極に第２電極が連結される。
センシングトランジスタ（ＳＴ）の動作時間は、外部補償アルゴリズム（または、補償回路の構成）によってスイッチングトランジスタ（ＳＷ）の動作時間と類似／同一であってもよい。一例として、スイッチングトランジスタ（ＳＷ）のゲート電極に連結された第１のａのスキャンライン（ＧＬ１ａ）とセンシングトランジスタ（ＳＴ）のゲート電極に連結された第１のｂのスキャンライン（ＧＬ１ｂ）は共有するコモンに連結されていてもよい。他の例として、スイッチングトランジスタ（ＳＷ）は第１のａのスキャンライン（ＧＬ１ａ）にゲート電極が連結され、センシングトランジスタ（ＳＴ）は第１のｂのスキャンライン（ＧＬ１ｂ）にゲート電極が連結されていてもよい。この場合、第１のａのスキャンライン（ＧＬ１ａ）と第１のｂのスキャンライン（ＧＬ１ｂ）はそれぞれ異なるスキャン信号を伝達するように分離されていてもよい。
センシングライン（ＶＲＥＦ）は、データ駆動部に連結できる。この場合、データ駆動部は、リアルタイム、映像の非表示期間、またはＮフレーム（Ｎは１以上の整数）期間の間サブピクセルのセンシングノードをセンシングし、センシング結果を生成することができるようになる。一方、スイッチングトランジスタ（ＳＷ）とセンシングトランジスタ（ＳＴ）は、同一の時間にターンオンできる。この場合、データ駆動部の時分割方式に基づいてセンシングライン（ＶＲＥＦ）を通じてのセンシング動作とデータ信号を出力するデータ出力動作は相互分離（区分）される。
この他に、センシング結果に沿った補償対象は、デジタルデータ信号、アナログデータ信号、またはガンマ値などであればよい。そして、センシング結果に基づいて補償信号（または、補償電圧）などを生成する補償回路は、データ駆動部の内部、タイミング制御部の内部、または別途の回路で実現できる。
光遮断層（ＬＳ）は、駆動トランジスタ（ＤＲ）のチャネル領域の下部のみに配置されるか、または駆動トランジスタ（ＤＲ）のチャネル領域の下層だけでなく、スイッチングトランジスタ（ＳＷ）及びセンシングトランジスタ（ＳＴ）のチャネル領域の下層にも配置できる。光遮断層（ＬＳ）は、単純に外光を遮断する目的で使用するか、または光遮断層（ＬＳ）を他の電極若しくはラインとの連結を図り、キャパシタなどを構成する電極に活用することができる。したがって、光遮断層（ＬＳ）は、遮光特性を有するように複層（異種金属の複層）の金属層が選択される。
その他、図３ではスイッチングトランジスタ（ＳＷ）、駆動トランジスタ（ＤＲ）、キャパシタ（Ｃｓｔ）、有機発光ダイオード（ＯＬＥＤ）、及びセンシングトランジスタ（ＳＴ）を含む３Ｔ（Transistor）１Ｃ（Capacitor）構造のサブピクセルを一例として説明したが、補償回路（ＣＣ）が追加された場合、３Ｔ２Ｃ、４Ｔ２Ｃ、５Ｔ１Ｃ、６Ｔ２Ｃなどで構成されていてもよい。
図４に示したように、第１基板（または、薄膜トランジスタ基板）１５０ａの表示領域（ＡＡ）上には、図３で説明された回路をもとにサブピクセルが形成される。表示領域（ＡＡ）上に形成されたサブピクセルは、保護フィルム（または、保護基板）１５０ｂにより封入される。その他、ＮＡは非表示領域を意味する。第１基板１５０ａは、ガラスまたは軟性を有する材料から選択できる。
サブピクセルは、表示領域（ＡＡ）上で赤色（Ｒ）、白色（Ｗ）、青色（Ｂ）、及び緑色（Ｇ）の順に水平または垂直に配置される。そして、サブピクセルは、赤色（Ｒ）、白色（Ｗ）、青色（Ｂ）、及び緑色（Ｇ）が１つのピクセル（Ｐ）となる。しかしながら、サブピクセルなどの配置順序は、発光材料、発光面積、補償回路の構成（または、構造）などによって多様に変更できる。また、赤色（Ｒ）のサブピクセル、青色（Ｂ）のサブピクセル、及び緑色（Ｇ）のサブピクセルが１つのピクセル（Ｐ）を構成していてもよい。
一方、表示パネル１５０を製作する工程は、基板上に導電層、金属層、及び絶縁層などを蒸着して、素子（電極含み）、電源ライン、及び信号ラインなどの構造物を形成する蒸着工程と、基板上に形成された構造物の不良を復旧するか、または不良が存在するサブピクセルを暗点化するリペア工程などを含む。
表示パネルを製作する工程は前記のように複雑な工程を経るので、サブピクセル内に含まれた素子の特性をセンシングするためのセンシング回路の追加時、サブピクセルの開口率は勿論、リペア工程を実行するためのマージンなど、多様な課題を考慮しなければならない。そして、このような課題は表示装置を高解像度化及び大型化する場合、さらに考慮されなければならない。
以下、実験例の問題を考察し、これを解決するための本発明の実施形態を説明する。一方、以下の説明では１つの走査線に１つのスキャンラインが配置されたものを一例として説明する。しかしながら、本発明はこれに限定されるものではない。
＜実験例＞
図５は実験例におけるサブピクセルの平面レイアウトを概略的に示す図であり、図６は実験例におけるサブピクセルの平面レイアウトをより詳しく示す図であり、図７及び図８は実験例の問題点を説明するための図である。
図４及び図５に示したように、第１基板１５０ａの表示領域（ＡＡ）上には発光領域（ＥＭＡ）と回路領域（ＤＲＡ）を有する第１サブピクセル（ＳＰｎ１）から第４サブピクセル（ＳＰｎ４）が形成される。発光領域（ＥＭＡ）には有機発光ダイオード（発光素子）が形成され、回路領域（ＤＲＡ）には有機発光ダイオードを駆動するスイッチングトランジスタ、センシングトランジスタ及び駆動トランジスタなどを含む回路が形成される。発光領域（ＥＭＡ）と回路領域（ＤＲＡ）に形成された素子は多数の金属層及び絶縁層を含む薄膜蒸着工程により形成される。
第１サブピクセル（ＳＰｎ１）から第４サブピクセル（ＳＰｎ４）は、回路領域（ＤＲＡ）に位置するスイッチングトランジスタ及び駆動トランジスタなどの動作に対応して発光領域（ＥＭＡ）に位置する有機発光ダイオードが光を発するようになる。第１サブピクセル（ＳＰｎ１）から第４サブピクセル（ＳＰｎ４）の間に位置する“ＷＡ”は配線領域であって、第１電源ライン（ＥＶＤＤ）、センシングライン（ＶＲＥＦ）、第１データライン〜第４データライン（ＤＬ１〜ＤＬ４）が配置される。
第１電源ライン（ＥＶＤＤ）、センシングライン（ＶＲＥＦ）、第１データライン〜第４データライン（ＤＬ１〜ＤＬ４）のような配線は勿論、薄膜トランジスタを構成する電極は互いに異なる層に位置するが、コンタクトホール（ビアホール）を通じての接触によって電気的に連結される。コンタクトホールは下層に位置する電極、信号ラインまたは電源ラインなどの一部を露出するようにドライエッチングまたはウエットエッチング工程などにより形成される。
図６に示したように、回路領域（ＤＲＡ）の上端領域には駆動トランジスタ（ＤＲ）とキャパシタ（Ｃｓｔ）が配置される。第１方向（垂直）の第１電源ライン（ＥＶＤＤ）に連結され、第２方向（水平）に配置された第１電源連結ライン（ＥＶＤＤＣ）と隣接する部分は、回路領域（ＤＲＡ）の上端領域として定義される。
回路領域（ＤＲＡ）の下端領域には、スイッチングトランジスタ（ＳＷ）、センシングトランジスタ（ＳＴ）、及び第１スキャンライン（ＧＬ１）が配置される。第２方向に配置された第１スキャンライン（ＧＬ１）を基準に、スイッチングトランジスタ（ＳＷ）とセンシングトランジスタ（ＳＴ）は同一線上に位置する。第１方向のセンシングライン（ＶＲＥＦ）に連結され、第２方向に配置されたセンシング連結ライン（ＶＲＥＦＣ）と隣接する部分は、回路領域（ＤＲＡ）の下端領域として定義される。
図６から図８に示したように、実験例は、第１スキャンライン（ＧＬ１）、第１電源ライン（ＥＶＤＤ）、センシングライン（ＶＲＥＦ）、第１データライン〜第４データライン（ＤＬ１〜ＤＬ４）、第１電源連結ライン（ＥＶＤＤＣ）、及びセンシング連結ライン（ＶＲＥＦＣ）を次のような金属層で形成する。
第１スキャンライン（ＧＬ１）は、ゲート金属層（図８のＧＬ１＿ＧＡＴ参照）で形成される。第１電源ライン（ＥＶＤＤ）、センシングライン（ＶＲＥＦ）、第１データライン〜第４データライン（ＤＬ１〜ＤＬ４）は、ゲート金属層（ＧＬ１＿ＧＡＴ）より上層に位置するソースドレイン金属層（図８のＤＬ３＿ＳＤ及びＤＬ４＿ＳＤ参照）で形成される。第１電源連結ライン（ＥＶＤＤＣ）とセンシング連結ライン（ＶＲＥＦＣ）は、ゲート金属層より下層に位置する光遮断層（図示せず）で形成される。
図８において、ＢＵＦは光遮断層を覆うバッファ層であり、ＧＩはバッファ層を覆う第１絶縁層（または、ゲート絶縁層）であり、ＩＬＤはゲート金属層を覆う第２絶縁層（または、層間絶縁層）であり、ＰＡＳは第２絶縁層を覆う第３絶縁層（または、保護層）であり、ＯＣは第３絶縁層を覆う第４絶縁層（または、平坦化層）である。
図面から分かるように、水平ラインに該当する第１スキャンライン（ＧＬ１）は、第１電源ライン（ＥＶＤＤ）、センシングライン（ＶＲＥＦ）、第１データライン〜第４データライン（ＤＬ１〜ＤＬ４）を含む垂直ラインと交差する領域を有する。これらは各々ゲート金属層とソースドレイン金属層によって形成されるところ、層間に高さの差が存在しても相互に交差する領域で異種金属層の間のショートなどの問題（エッチング工程時、エッチング偏差などに起因する）の発生確率が高い。
このような問題を解消するために、実験例では、リペア工程時における、レーザーによる信号ライン及び電源ラインなどの配線または電極の損傷を防止すると共に、リペア工程の容易性を付加するためにゲートリダンダンシー（Gate Redundancy）構造を利用する。
実験例のゲートリダンダンシー構造は、垂直ラインと交差領域を有する第１スキャンライン（ＧＬ１）のみ２つのラインに分岐させて形成する。このために、実験例は異種ラインの間の交差領域で異種金属層の間のショート（Short）の発生時、第１スキャンライン（ＧＬ１）の分岐ラインのうちの１つを除去する方式によりショート問題を解消することができる。例えば、図７で、上層に位置する第１スキャンライン（ＧＬ１）と下層の第３データライン（ＤＬ３）との間にショート発生時、第１切断領域（ＣＡ１）と第２切断領域（ＣＡ２）をレーザーで除去すれば、ショートによる問題は解消される。
ところで、実験例のようなゲートリダンダンシー方式は、第１スキャンライン（ＧＬ１）と連結されたトランジスタ（ＳＷ、ＳＴ）のゲート電極とソース及びドレイン電極の間の不良（ＧＤＳ不良）まで対応することはできない。また、実験例のようにゲートリダンダンシーを形成する方式は、リペア工程を実行するためのリペアマージン（ＲＭ）が限定されているので、空間的制約（多様な不良対応不可及びリペア不良誘発）を受ける。
＜第１実施形態＞
図９は第１実施形態に係るサブピクセルの平面レイアウトを概略的に示す図であり、図１０は第１実施形態に係るサブピクセルの平面レイアウトをより詳しく示す図であり、図１１及び図１２は第１実施形態の改善点を説明するための図であり、図１３は実験例と第１実施形態との差異点を説明するための図である。
図４及び図９に示したように、第１基板１５０ａの表示領域（ＡＡ）上には発光領域（ＥＭＡ）と回路領域（ＤＲＡ）を有する第１サブピクセル（ＳＰｎ１）から第４サブピクセル（ＳＰｎ４）が形成される。発光領域（ＥＭＡ）には有機発光ダイオード（発光素子）が形成され、回路領域（ＤＲＡ）には有機発光ダイオードを駆動するスイッチングトランジスタ、センシングトランジスタ、及び駆動トランジスタなどを含む回路が形成される。発光領域（ＥＭＡ）と回路領域（ＤＲＡ）に形成された素子は、多数の金属層及び絶縁層を含む薄膜蒸着工程により形成される。
第１サブピクセル（ＳＰｎ１）から第４サブピクセル（ＳＰｎ４）では、回路領域（ＤＲＡ）に位置するスイッチングトランジスタ及び駆動トランジスタなどの動作に対応して発光領域（ＥＭＡ）に位置する有機発光ダイオードが光を発するようになる。第１サブピクセル（ＳＰｎ１）から第４サブピクセル（ＳＰｎ４）の間に位置する“ＷＡ”は配線領域であって、第１電源ライン（ＥＶＤＤ）、センシングライン（ＶＲＥＦ）、第１データライン〜第４データライン（ＤＬ１〜ＤＬ４）が配置される。
第１電源ライン（ＥＶＤＤ）、センシングライン（ＶＲＥＦ）、第１データライン〜第４データライン（ＤＬ１〜ＤＬ４）のような配線は勿論、薄膜トランジスタを構成する電極は互いに異なる層に位置するが、コンタクトホール（ビヤホ―ル）を通じての接触によって電気的に連結される。コンタクトホールは下層に位置する電極、信号ラインまたは電源ラインなどの一部を露出するようにドライエッチングまたはウエットエッチング工程などにより形成される。
図１０に示したように、回路領域（ＤＲＡ）の上端領域には駆動トランジスタ（ＤＲ）とキャパシタ（Ｃｓｔ）が配置される。第１方向（垂直）の第１電源ライン（ＥＶＤＤ）に連結され、第２方向（水平）に配置された第１電源連結ライン（ＥＶＤＤＣ）と隣接する部分は、回路領域（ＤＲＡ）の上端領域として定義される。
回路領域（ＤＲＡ）の下端領域にはスイッチングトランジスタ（ＳＷ）、センシングトランジスタ（ＳＴ）、及び第１スキャンライン（ＧＬ１）が配置される。第２方向に配置された第１スキャンライン（ＧＬ１）を基準に、スイッチングトランジスタ（ＳＷ）とセンシングトランジスタ（ＳＴ）は同一線上に位置する。第１方向のセンシングライン（ＶＲＥＦ）に連結され、第２方向に配置されたセンシング連結ライン（ＶＲＥＦＣ）と隣接する部分は、回路領域（ＤＲＡ）の下端領域として定義される。
図１０から図１２に示したように、第１実施形態は、第１スキャンライン（ＧＬ１）、第１電源ライン（ＥＶＤＤ）、センシングライン（ＶＲＥＦ）、第１データライン〜第４データライン（ＤＬ１〜ＤＬ４）、第１電源連結ライン（ＥＶＤＤＣ）、及びセンシング連結ライン（ＶＲＥＦＣ）を次のような金属層で形成する。
第１スキャンライン（ＧＬ１）は、ゲート金属層（図１２のＧＬ１＿ＧＡＴ参照）で形成される。第１スキャンライン（ＧＬ１）は、表示領域内の全ての領域で２つのライン（ＧＬＴ、ＧＬＢ）と多数のスキャン連結ライン（ＧＬＩ）を有する。第１スキャンライン（ＧＬ１）は、第１上側スキャンライン（ＧＬＴ）、第１下側スキャンライン（ＧＬＢ）、及びスキャン連結ライン（ＧＬＩ）を含む。第１上側スキャンライン（ＧＬＴ）は回路領域（ＤＲＡ）の中央領域の近くに配置され、第１下側スキャンライン（ＧＬＢ）は回路領域（ＤＲＡ）の下端領域の近くに配置される。第１上側スキャンライン（ＧＬＴ）と第１下側スキャンライン（ＧＬＢ）は離隔して配置される。スキャン連結ライン（ＧＬＩ）は、第１上側スキャンライン（ＧＬＴ）と第１下側スキャンライン（ＧＬＢ）との間に配置され、分離された２つのラインを電気的に連結する。第１スキャンライン（ＧＬ１）は、水平方向に配されたはしご形状を有する。
第１電源ライン（ＥＶＤＤ）、センシングライン（ＶＲＥＦ）、及び第１データライン〜第４データライン（ＤＬ１〜ＤＬ４）は、ゲート金属層（ＧＬ１＿ＧＡＴ）より下層に位置する光遮断層（図１２のＤＬ４＿ＬＳ参照）で形成される。第１電源連結ライン（ＥＶＤＤＣ）とセンシング連結ライン（ＶＲＥＦＣ）は、ゲート金属層より上層に位置するソースドレイン金属層（図１２のＶＲＥＦＣ参照）で形成される。センシング連結ライン（ＶＲＥＦＣ）はセンシングライン（ＶＲＥＦ）に連結され、第１電源連結ライン（ＥＶＤＤＣ）と離隔して水平方向に配置された部分と垂直方向に配置された部分を有する。
図１２で、ＢＵＦは光遮断層を覆うバッファ層であり、ＧＩはバッファ層を覆う第１絶縁層（または、ゲート絶縁層）であり、ＩＬＤはゲート金属層を覆う第２絶縁層（または、層間絶縁層）であり、ＰＡＳは第２絶縁層を覆う第３絶縁層（または、保護層）であり、ＯＣは第３絶縁層を覆う第４絶縁層（または、平坦化層）である。
図面から分かるように、水平ラインに該当する第１スキャンライン（ＧＬ１）は、第１電源ライン（ＥＶＤＤ）、センシングライン（ＶＲＥＦ）、及び第１データライン〜第４データライン（ＤＬ１〜ＤＬ４）を含む垂直ラインと交差する領域を有する。これらは各々ゲート金属層と光遮断層により形成されるところ、層間に高さの差が存在しても相互に交差する領域で異種金属層の間のショートなどの問題（エッチング工程時、エッチング偏差などに起因する）の発生確率が高い。
このような問題を解消するために、第１実施形態では、リペア工程時における、レーザーによる信号ライン及び電源ラインなどの配線または電極の損傷を防止すると共に、リペア工程の容易性を付加するためにゲートリダンダンシー構造を利用する。
第１実施形態のゲートリダンダンシー構造は、表示領域内の全ての第１スキャンライン（ＧＬ１）を２つのライン（ＧＬＴ、ＧＬＢ）で形成し、これらの間に２ラインを相互に連結するスキャン連結ライン（ＧＬＩ）を形成する。このために、第１実施形態は異種ライン間の交差領域で異種金属層間のショート（Short）の発生時、第１スキャンライン（ＧＬ１）のラインのうちの１つを除去する方式によりショートによる問題を解消することができる。例えば、図１１で、第１上側スキャンライン（ＧＬＴ）と下層の第４データライン（ＤＬ４）との間におけるショートの発生時、第１切断領域（ＣＡ１）と第２切断領域（ＣＡ２）をレーザーで除去すれば、ショートによる問題は解消される。第１切断領域（ＣＡ１）と第２切断領域（ＣＡ２）を切断しても第１下側スキャンライン（ＧＬＢ）が存在するので、第１スキャンライン（ＧＬ１）は電気的機能及び構造的機能を円滑に発揮することができる。
併せて、第１実施形態のようなゲートリダンダンシー方式は、第１スキャンライン（ＧＬ１）と連結されたトランジスタ（ＳＷ、ＳＴ）のゲート電極とソース及びドレイン電極の間の不良（ＧＤＳ不良）まで対応することができる。例えば、図１１で、スイッチングトランジスタ（ＳＷ）及びセンシングトランジスタ（ＳＴ）のゲート電極になる第１上側スキャンライン（ＧＬＴ）と下層の第１電源ライン（ＥＶＤＤ）との間におけるショート（Short）の発生時、第３切断領域（ＣＡ３）と第４切断領域（ＣＡ４）をレーザーで除去すれば、ショートによる問題は解消される。第３切断領域（ＣＡ３）と第４切断領域（ＣＡ４）を切断しても第１下側スキャンライン（ＧＬＢ）が存在するので、第１スキャンライン（ＧＬ１）は電気的機能及び構造的機能を円滑に発揮することができる。この際、第３切断領域（ＣＡ３）と第４切断領域（ＣＡ４）でない第７切断領域（ＣＡ７）と第８切断領域（ＣＡ８）または第９切断領域（ＣＡ９）を共に切断しても第１上側スキャンライン（ＧＬＴ）が存在するので、第１スキャンライン（ＧＬ１）は電気的機能及び構造的機能を円滑に発揮することができる。
また、第１実施形態のようなゲートリダンダンシー方式は、リペア工程を実現するためのリペアマージンを考慮しなくても良いほどに多くのリペア区間を有するので、空間的制約（多様な不良対応不可及びリペア不良誘発）を受けない。これは、先に紹介された２つの例を参照すれば、明確に理解される。
実験例は、図１３（ａ）に示したように、第２絶縁層（ＩＬＤ）の下層に位置するゲート金属層（ＧＡＴ）により水平ラインに該当するスキャンラインを形成する。そして、第２絶縁層（ＩＬＤ）の上部に位置するソースドレイン金属層（ＳＤ）により垂直ラインに該当する第１電源ライン、センシングライン、第１データライン〜第４データラインを形成する。
第１実施形態は、図１３（ｂ）に示したように、第２絶縁層（ＩＬＤ）の下層に位置するゲート金属層（ＧＡＴ）により水平ラインに該当するスキャンラインを形成する。そして、バッファ層（ＢＵＦ）の下層に位置する光遮断層（ＬＳ）により垂直ラインに該当する第１電源ライン、センシングライン、第１データライン〜第４データラインを形成する。
図１３の（ａ）及び（ｂ）を比較すると分かるように、光遮断層（ＬＳ）とゲート金属層（ＧＡＴ）との間にはバッファ層（ＢＵＦ）及び第１絶縁層（ＧＩ）を含む２つ以上の絶縁層が存在する。このために、第１実施形態に沿って水平ラインと垂直ラインを形成すれば、異種ライン間の垂直距離が増加するので、実験例と対比したショート発生確率はより低くなる。また、第１実施形態は異種ライン間の垂直距離が増加するので、工程上で発生する異物（エッチング副産物など）による不良（異物性ショート）の発生確率も低くなる。
第１実施形態は第１上側スキャンライン（ＧＬＴ）、第１下側スキャンライン（ＧＬＢ）、及びスキャン連結ライン（ＧＬＩ）を有する構造に第１スキャンライン（ＧＬ１）を変更すると共に、垂直ラインを最下層に位置する光遮断層に変更したことを一例にした。しかしながら、以下の実施形態のような構造でも本発明を達成できるが、これを説明すると、次の通りである。参考に、本発明は前述した第１実施形態と共に、以下の第２及び第３実施形態を結合して組み合わせることもできる。
＜第２実施形態＞
図１４は第２実施形態に係るサブピクセルの平面レイアウトをより詳しく示す図であり、図１５は第２実施形態の改善点を説明するための図である。
図１４に示したように、回路領域（ＤＲＡ）の上端領域には駆動トランジスタ（ＤＲ）とキャパシタ（Ｃｓｔ）が配置される。第１方向（垂直）の第１電源ライン（ＥＶＤＤ）に連結され、第２方向（水平）に配置された第１電源連結ライン（ＥＶＤＤＣ）と隣接する部分は、回路領域（ＤＲＡ）の上端領域として定義される。
回路領域（ＤＲＡ）の下端領域には、スイッチングトランジスタ（ＳＷ）、センシングトランジスタ（ＳＴ）、及び第１スキャンライン（ＧＬ１）が配置される。第２方向に配置された第１スキャンライン（ＧＬ１）を基準に、スイッチングトランジスタ（ＳＷ）とセンシングトランジスタ（ＳＴ）は同一線上に位置する。第１方向のセンシングライン（ＶＲＥＦ）に連結され、第２方向に配置されたセンシング連結ライン（ＶＲＥＦＣ）と隣接する部分は、回路領域（ＤＲＡ）の下端領域として定義される。
図１４及び図１５に示したように、第２実施形態は、第１スキャンライン（ＧＬ１）、第１電源ライン（ＥＶＤＤ）、センシングライン（ＶＲＥＦ）、第１データライン〜第４データライン（ＤＬ１〜ＤＬ４）、第１電源連結ライン（ＥＶＤＤＣ）、及びセンシング連結ライン（ＶＲＥＦＣ）を次のような金属層で形成する。
第１スキャンライン（ＧＬ１）は、ゲート金属層（ＧＡＴ）で形成される。第１スキャンライン（ＧＬ１）は、表示領域内の全ての領域で２つのライン（ＧＬＴ、ＧＬＢ）と多数のスキャン連結ライン（ＧＬＩ）を有する。第１スキャンライン（ＧＬ１）は、第１上側スキャンライン（ＧＬＴ）、第１下側スキャンライン（ＧＬＢ）、及びスキャン連結ライン（ＧＬＩ）を含む。第１上側スキャンライン（ＧＬＴ）は回路領域（ＤＲＡ）の中央領域の近くに配置され、第１下側スキャンライン（ＧＬＢ）は回路領域（ＤＲＡ）の下端領域の近くに配置される。第１上側スキャンライン（ＧＬＴ）と第１下側スキャンライン（ＧＬＢ）は離隔して配置される。スキャン連結ライン（ＧＬＩ）は、分離された２ラインを電気的に連結する。
第１電源ライン（ＥＶＤＤ）、センシングライン（ＶＲＥＦ）、第１データライン〜第４データライン（ＤＬ１〜ＤＬ４）は、ゲート金属層（ＧＡＴ）より上層に位置するソースドレイン金属層（ＳＤ）で形成される。第１電源連結ライン（ＥＶＤＤＣ）とセンシング連結ライン（ＶＲＥＦＣ）は、ゲート金属層（ＧＡＴ）より下層に位置する光遮断層で形成される。センシング連結ライン（ＶＲＥＦＣ）はセンシングライン（ＶＲＥＦ）に連結され、第１電源連結ライン（ＥＶＤＤＣ）と離隔して水平方向に配置された部分と垂直方向に配置された部分を有する。
図面から分かるように、水平ラインに該当する第１スキャンライン（ＧＬ１）は、第１電源ライン（ＥＶＤＤ）、センシングライン（ＶＲＥＦ）、及び第１データライン〜第４データライン（ＤＬ１〜ＤＬ４）を含む垂直ラインと交差する領域を有する。これらは各々ゲート金属層とソースドレイン金属層により形成されるところ、層間に高さの差が存在しても相互に交差する領域で異種金属層の間のショートなどの問題（エッチング工程時、エッチング偏差などに起因する）の発生確率が高い。
このような問題を解消するために、第２実施形態では、リペア工程時における、レーザーによる信号ライン及び電源ラインなどの配線または電極の損傷を防止すると共に、リペア工程の容易性を付加するためにゲートリダンダンシー構造を利用する。
第２実施形態のゲートリダンダンシー構造は、表示領域内の全ての第１スキャンライン（ＧＬ１）を２つのライン（ＧＬＴ、ＧＬＢ）で形成し、これらの間に２ラインを相互に連結するスキャン連結ライン（ＧＬＩ）を形成する。このために、第２実施形態は異種ライン間の交差領域で異種金属層の間のショート（Short）の発生時、第１スキャンライン（ＧＬ１）のラインのうちの１つを除去する方式によりショートによる問題を解消することができる。例は、第１実施形態と同一であるので、ここでは述べない。
併せて、第２実施形態のようなゲートリダンダンシー方式は、第１スキャンライン（ＧＬ１）と連結されたトランジスタ（ＳＷ、ＳＴ）のゲート電極とソース及びドレイン電極の間の不良（ＧＤＳ不良）まで対応することができる。例は、第１実施形態と同一であるので、ここでは述べない。
また、第２実施形態のようなゲートリダンダンシー方式は、リペア工程を実行するためのリペアマージンを考慮しなくても良いほどに多くのリペア区間を有するので、空間的制約（多様な不良対応不可及びリペア不良誘発）を受けない。これは、第１実施形態で紹介された２つの例を参照すれば、明確に理解される。
以上、第２実施形態から分かるように、従来の方式によって水平ラインを形成しても本発明のようなゲートリダンダンシー構造によると、第１実施形態と類似／同一の効果を奏することが分かる。
＜第３実施形態＞
図１６は第３実施形態に係るサブピクセルの平面レイアウトをより詳しく示す図であり、図１７は第３実施形態の改善点を説明するための図である。
図１６に示したように、回路領域（ＤＲＡ）の上端領域には駆動トランジスタ（ＤＲ）とキャパシタ（Ｃｓｔ）が配置される。第１方向（垂直）の第１電源ライン（ＥＶＤＤ）に連結され、第２方向（水平）に配置された第１電源連結ライン（ＥＶＤＤＣ）と隣接する部分は、回路領域（ＤＲＡ）の上端領域として定義される。
回路領域（ＤＲＡ）の下端領域には、スイッチングトランジスタ（ＳＷ）、センシングトランジスタ（ＳＴ）、及び第１スキャンライン（ＧＬ１）が配置される。第２方向に配置された第１スキャンライン（ＧＬ１）を基準に、スイッチングトランジスタ（ＳＷ）とセンシングトランジスタ（ＳＴ）は同一線上に位置する。第１方向のセンシングライン（ＶＲＥＦ）に連結され、第２方向に配置されたセンシング連結ライン（ＶＲＥＦＣ）と隣接する部分は、回路領域（ＤＲＡ）の下端領域として定義される。
図１６及び図１７に示したように、第３実施形態は、第１スキャンライン（ＧＬ１）、第１電源ライン（ＥＶＤＤ）、センシングライン（ＶＲＥＦ）、第１データライン〜第４データライン（ＤＬ１〜ＤＬ４）、第１電源連結ライン（ＥＶＤＤＣ）、及びセンシング連結ライン（ＶＲＥＦＣ）を次のような金属層で形成する。
第１スキャンライン（ＧＬ１）は、ゲート金属層（ＧＡＴ）及び光遮断層（ＬＳ）の組み合わせにより形成される。第１スキャンライン（ＧＬ１）は、表示領域内の全ての領域で２つのライン（ＧＬＴ、ＧＬＢ）と多数のスキャン連結ライン（ＧＬＩ）を有する。第１スキャンライン（ＧＬ１）は、第１上側スキャンライン（ＧＬＴ）、第１下側スキャンライン（ＧＬＢ）、及びスキャン連結ライン（ＧＬＩ）を含む。第１上側スキャンライン（ＧＬＴ）は回路領域（ＤＲＡ）の中央領域の近くに配置され、第１下側スキャンライン（ＧＬＢ）は回路領域（ＤＲＡ）の下端領域の近くに配置される。
第１上側スキャンライン（ＧＬＴ）及び第１下側スキャンライン（ＧＬＢ）は、ゲート金属層（ＧＡＴ）で形成される。一方、スキャン連結ライン（ＧＬＩ）は光遮断層（ＬＳ）で形成される。スキャン連結ライン（ＧＬＩ）は、第１上側スキャンライン（ＧＬＴ）と対応する領域に形成された第１コンタクトホール（ＣＨ１）（第１コンタクト領域）と第１下側スキャンライン（ＧＬＢ）と対応する領域に形成された第２コンタクトホール（ＣＨ２）（第２コンタクト領域）を有する。スキャン連結ライン（ＧＬＩ）の第１コンタクトホール（ＣＨ１）及び第２コンタクトホール（ＣＨ２）を通じて第１上側スキャンライン（ＧＬＴ）と第１下側スキャンライン（ＧＬＢ）は電気的に連結される。即ち、第１上側スキャンライン（ＧＬＴ）と第１下側スキャンライン（ＧＬＢ）は離隔して配置され、異種の金属層により電気的に連結される。
第１電源ライン（ＥＶＤＤ）、センシングライン（ＶＲＥＦ）、及び第１データライン〜第４データライン（ＤＬ１〜ＤＬ４）は、ゲート金属層（ＧＡＴ）より下層に位置する光遮断層（ＬＳ）で形成される。第１電源ライン（ＥＶＤＤ）、センシングライン（ＶＲＥＦ）、第１データライン〜第４データライン（ＤＬ１〜ＤＬ４）が光遮断層（ＬＳ）で形成されることによって、第１電源連結ライン（ＥＶＤＤＣ）とセンシング連結ライン（ＶＲＥＦＣ）はゲート金属層（ＧＡＴ）より上層に位置するソースドレイン金属層で形成される。センシング連結ライン（ＶＲＥＦＣ）はセンシングライン（ＶＲＥＦ）に連結され、第１電源連結ライン（ＥＶＤＤＣ）と離隔して水平方向に配置された部分と垂直方向に配置された部分を有する。
図面から分かるように、水平ラインに該当する第１スキャンライン（ＧＬ１）は、第１電源ライン（ＥＶＤＤ）、センシングライン（ＶＲＥＦ）、及び第１データライン〜第４データライン（ＤＬ１〜ＤＬ４）を含む垂直ラインと交差する領域を有する。これらは各々ゲート金属層とソースドレイン金属層により形成されるところ、層間に高さの差が存在しても相互に交差する領域で異種金属層の間のショートなどの問題（エッチング工程時、エッチング偏差などに起因する）の発生確率が高い。
このような問題を解消するために、第３実施形態では、リペア工程時における、レーザーによる信号ライン及び電源ラインなどの配線または電極の損傷を防止すると共に、リペア工程の容易性を付加するためにゲートリダンダンシー構造を利用する。
第３実施形態のゲートリダンダンシー構造は、表示領域内の全ての第１スキャンライン（ＧＬ１）を２つのライン（ＧＬＴ、ＧＬＢ）で形成し、これらの間に２ラインを相互に連結するスキャン連結ライン（ＧＬＩ）を形成する。このために、第３実施形態は、異種ライン間の交差領域で異種金属層の間のショート（Short）の発生時、第１スキャンライン（ＧＬ１）のラインのうちの１つを除去する方式によりショートによる問題を解消することができる。例は、第１実施形態と同一であるので、ここでは述べない。
併せて、第３実施形態のようなゲートリダンダンシー方式は、第１スキャンライン（ＧＬ１）と連結されたトランジスタ（ＳＷ、ＳＴ）のゲート電極とソース及びドレイン電極の間の不良（ＧＤＳ不良）まで対応することができる。例は、第１実施形態と同一であるので、ここでは述べない。
また、第３実施形態のようなゲートリダンダンシー方式は、リペア工程を実行するためのリペアマージンを考慮しなくても良いほどに多くのリペア区間を有するので、空間的制約（多様な不良対応不可及びリペア不良誘発）を受けない。これは、第１実施形態で紹介された２種類の例を参照すれば、明確に理解される。
以上、第３実施形態から分かるように、第１実施形態の方式によって水平ラインを形成し、ゲート金属層と光遮断層を組み合せてゲートリダンダンシー構造を形成しても第１実施形態と類似／同一の効果を奏することが分かる。一方、第３実施形態ではスキャン連結ライン（ＧＬＩ）が光遮断層（ＬＳ）として選択された例を示したが、これはゲート金属層として選択されてもよい。
以上、本発明では、第１実施形態から第３実施形態を区分して説明したが、第１実施形態から第３実施形態は１つ以上の実施形態を結合して組み合わせて垂直及び水平ラインを最適化することもできる。
本特許出願は、２０１６年１１月３０日付けで韓国に出願した特許出願番号第１０−２０１６−０１６１５１７号に対して優先権を主張し、その全ての内容は参考文献として本特許出願に併合される。

Claims (12)

  1. 基板上に形成され、光を発する発光素子が配置された発光領域と前記発光素子を駆動する回路が配置された回路領域を有するサブピクセルと、
    前記回路領域で水平方向に配置される少なくとも１つのスキャンラインとを含み、
    前記スキャンラインは、
    上側スキャンラインと、
    前記上側スキャンラインと相互に離隔して配置された下側スキャンラインと、
    前記上側スキャンラインと前記下側スキャンラインとの間に配置され、前記上側スキャンラインと前記下側スキャンラインとを電気的に連結するスキャン連結ラインとを含む、表示装置。
  2. 前記スキャンラインが、
    前記回路領域に位置する、スイッチングトランジスタのゲート電極及びセンシングトランジスタのゲート電極に連結された、請求項１に記載の表示装置。
  3. 前記上側スキャンライン、前記下側スキャンライン、及び前記スキャン連結ラインは、全て同一の金属層により形成され、
    または、少なくとも１つだけが異なる金属層により形成された、請求項１に記載の表示装置。
  4. 前記上側スキャンラインと前記下側スキャンラインは、前記回路領域に位置するトランジスタのゲート電極を構成するゲート金属層により形成され、
    前記スキャン連結ラインは、前記ゲート金属層より下層に位置する光遮断層により形成された、請求項１に記載の表示装置。
  5. 前記スキャン連結ラインは、
    前記上側スキャンラインと対応する位置に形成された第１コンタクト領域と、
    前記下側スキャンラインと対応する位置に形成された第２コンタクト領域とを含む、請求項４に記載の表示装置。
  6. 前記基板上で垂直方向に配置された、データライン、センシングライン、及び電源ラインを有する垂直ラインを含み、
    前記垂直ラインは、前記基板の最も下の層に存在する光遮断層により形成された、請求項１に記載の表示装置。
  7. 前記基板上で水平方向に配置され、前記電源ラインに連結された電源連結ラインと、
    前記電源連結ラインと離隔して前記水平方向に配置された部分と垂直方向に配置された部分を有し、前記センシングラインに連結されたセンシング連結ラインとを含み、
    前記センシング連結ラインと前記電源連結ラインは、
    前記回路領域に位置するトランジスタのソース及びドレイン電極を構成するソースドレイン金属層により形成された、請求項６に記載の表示装置。
  8. 前記スキャンラインは、
    前記センシング連結ラインと前記電源連結ラインとの間に水平方向に配されたはしご形状を有する、請求項７に記載の表示装置。
  9. サブピクセルと、
    前記サブピクセルに連結されたスキャンラインとを含み、
    前記スキャンラインは水平方向に配されたはしご形状を有する、表示装置。
  10. 前記スキャンラインは、
    上側スキャンラインと、
    前記上側スキャンラインと相互に離隔して配置された下側スキャンラインと、
    前記上側スキャンラインと前記下側スキャンラインとの間に配置され、前記上側スキャンラインと前記下側スキャンラインとを電気的に連結するスキャン連結ラインを含み、
    前記上側スキャンライン、前記下側スキャンライン、及び前記スキャン連結ラインは、全て同一の金属層により形成された、請求項９に記載の表示装置。
  11. 前記スキャンラインは、
    上側スキャンラインと、
    前記上側スキャンラインと相互に離隔して配置された下側スキャンラインと、
    前記上側スキャンラインと前記下側スキャンラインとの間に配置され、前記上側スキャンラインと前記下側スキャンラインとを電気的に連結するスキャン連結ラインを含み、
    前記上側スキャンライン、前記下側スキャンライン、及び前記スキャン連結ラインは、少なくとも１つだけが異なる金属層により形成された、請求項９に記載の表示装置。
  12. 前記スキャンラインは、
    上側スキャンラインと、
    前記上側スキャンラインと相互に離隔して配置された下側スキャンラインと、
    前記上側スキャンラインと前記下側スキャンラインとの間に配置され、前記上側スキャンラインと前記下側スキャンラインとを電気的に連結するスキャン連結ラインを含み、
    前記上側スキャンラインと前記下側スキャンラインは、前記回路領域に位置するトランジスタのゲート電極を構成するゲート金属層により形成され、
    前記スキャン連結ラインは、前記ゲート金属層より下層に位置する光遮断層により形成された、請求項９に記載の表示装置。
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