JP2018085389A - ドライエッチング方法及び半導体装置の製造方法 - Google Patents

ドライエッチング方法及び半導体装置の製造方法 Download PDF

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Abstract

【課題】アスペクト比が高い開口部を安定して形成することができるドライエッチング方法及び半導体装置の製造方法を提供する。
【解決手段】ドライエッチング方法は、第１導電性部材、前記第１導電性部材上に設けられた第１絶縁膜、前記第１絶縁膜上に設けられた第２導電性部材、及び、前記第２導電性部材上に設けられた第２絶縁膜を含む被加工材を、イオン種を用いてバイアス電力を断続的に印加しながら前記第２絶縁膜をエッチングすることにより、前記第２導電性部材を露出させる第１工程を備える。前記バイアス電力を連続して印加する時間を５０マイクロ秒以下とし、前記バイアス電力のデューティ比を５０％以下とする。
【選択図】図２

Description

実施形態は、ドライエッチング方法及び半導体装置の製造方法に関する。
従来より、半導体記憶装置においては、回路を微細化することに大容量化を図ってきた。しかしながら、微細化技術は限界を迎えつつあるため、より一層の大容量化を図るために、積層型の半導体記憶装置が提案されている。積層型の半導体記憶装置は、半導体基板上に２種類の膜を交互に積層させて積層体を形成した後、ドライエッチングにより積層体にホールを形成し、ホール内にチャネルとなる半導体部材を形成することにより、製造される。このため、大容量の積層型の半導体記憶装置を製造するためには、アスペクト比が高いホールを安定して形成する技術が必要となる。
特開２０１４−１８７２３１号公報 特開２０００−０９１３２５号公報
実施形態の目的は、アスペクト比が高い開口部を安定して形成することができるドライエッチング方法及び半導体装置の製造方法を提供することである。
実施形態に係るドライエッチング方法は、第１導電性部材、前記第１導電性部材上に設けられた第１絶縁膜、前記第１絶縁膜上に設けられた第２導電性部材、及び、前記第２導電性部材上に設けられた第２絶縁膜を含む被加工材を、イオン種を用いてバイアス電力を断続的に印加しながら前記第２絶縁膜をエッチングすることにより、前記第２導電性部材を露出させる第１工程を備える。前記バイアス電力を連続して印加する時間を５０マイクロ秒以下とし、前記バイアス電力のデューティ比を５０％以下とする。
実施形態に係る半導体装置の製造方法は、第１導電性部材、前記第１導電性部材上に設けられた第１絶縁膜、前記第１絶縁膜上に設けられた第２導電性部材、及び、前記第２導電性部材上に設けられた第２絶縁膜を含む被加工材を、イオン種を用いてバイアス電力を断続的に印加しながら前記第２絶縁膜をエッチングすることにより、前記第２導電性部材を露出させる第１工程を備える。前記バイアス電力を連続して印加する時間を５０マイクロ秒以下とし、前記バイアス電力のデューティ比を５０％以下とする。
第１の実施形態において使用するドライエッチング装置を示す図である。 （ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電力及び信号の値をとって、第１の実施形態に係るドライエッチング方法を示すタイミングチャートである。 第１の実施形態に係る半導体装置の製造方法を示す平面図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の実施形態に係る半導体装置の柱状部材を示す断面図である。 第１の実施形態に係る半導体装置の柱状部材を示す断面図である。 横軸に時間をとり、縦軸に各電力及び信号の値をとって、第２の実施形態に係るドライエッチング方法を示すタイミングチャートである。 第２の実施形態に係る半導体装置の製造方法を示す断面図である。 横軸に時間をとり、縦軸に各電位をとって、試験例１におけるサンプル各部の電位変化を示すグラフ図である。 横軸に時間をとり、縦軸に電位差ΔＶｓｂの絶対値をとって、試験例１におけるオン期間Ｔｏｎ及びオフ期間Ｔｏｆｆの電位差ΔＶｓｂの変化を示すグラフ図である。
（第１の実施形態）
以下、第１の実施形態について説明する。
先ず、本実施形態において使用するドライエッチング装置について説明する。
図１は、本実施形態において使用するドライエッチング装置を示す図である。
なお、図１は、実際の装置よりも大幅に簡略化して描かれている。
図１に示すように、本実施形態において使用するドライエッチング装置１００においては、チャンバー１０１及び電源部１０２が設けられている。チャンバー１０１においては、チャンバー本体１１０が設けられており、チャンバー本体１１０には、ガス導入管１１１及びガス排出管１１２が取り付けられている。ガス導入管１１１及びガス排出管１１２はチャンバー本体１１０内に連通されている。ガス排出管１１２には、ポンプ１１３が接続されている。チャンバー本体１１０内には、ガス導入管１１１を介して各種のガスが導入される。また、ポンプ１１３が駆動することにより、ガス排出管１１２を介して、チャンバー本体１１０内からガスが排出される。
チャンバー本体１１０内には、電極１１４及び対向電極１１５が相互に対向して配置されている。電極１１４と対向電極１１５との間には、電源部１０２から電力が供給される。電極１１４上には、被加工材であるウェーハ７０が載置される。対向電極１１５はガス導入管１１１に接続されており、対向電極１１５に設けられた複数の吹出口（図示せず）を介して、ガスが導入される。
電源部１０２においては、高周波（ＨＦ：High Frequency）電源１２１、整合器１２２、低周波（ＬＦ：Low Frequency）電源１２３、整合器１２４、パルス発生器１２５、スイッチ１２６が設けられている。高周波電源１２１の一端は接地されており、他端は整合器１２２の一端に接続されている。整合器１２２の他端は電極１１４に接続されている。低周波電源１２３の一端は接地されており、他端は整合器１２４の一端に接続されている。整合器１２４の他端はスイッチ１２６の第１の入力端子に接続されている。パルス発生器１２５はスイッチ１２６の第２の入力端子に接続されている。スイッチ１２６の出力端子は、電極１１４に接続されている。
高周波電源１２１は、周波数が例えば４０ＭＨｚ以上、例えば６０ＭＨｚの交流電力ＰＨを出力する。低周波電源１２３は、周波数が例えば２０ＭＨｚ以下、例えば２ＭＨｚの交流電力ＰＬを出力する。交流電力ＰＬには、対向電極１１５の電位に対して相対的に負の直流成分が含まれる。パルス発生器１２５は、オンとオフが交互に繰り返されるパルス信号ＳＰを出力する。パルス発生器１２５は、パルス信号ＳＰの周波数及びデューティ比を任意に制御することができる。なお、デューティ比とは、１周期の時間に対するオン時間の比率である。パルス信号ＳＰの周波数は例えば１ＭＨｚ以下、例えば５ｋＨｚである。スイッチ１２６には、交流電力ＰＬ及びパルス信号ＳＰが入力され、パルス信号ＳＰの値がオンのときは交流電力ＰＬを出力し、パルス信号ＳＰの値がオフのときは何も出力しない。整合器１２２は、高周波電源１２１に交流電力ＰＬが回り込まないようなハイパスフィルタであり、整合器１２４は、低周波電源１２３に交流電力ＰＨが回り込まないようなローパスフィルタである。交流電力ＰＨ、交流電力ＰＬ及びパルス信号ＳＰは重畳波ＷＳとなり、電極１１４に印加される。交流電力ＰＨ及び交流電力ＰＬは、ＲＦ（Radio Frequency）電力を構成する。また、交流電力ＰＬ及びパルス信号ＳＰは、バイアス電力を構成する。
次に、本実施形態に係る半導体装置の製造方法について説明する。
本実施形態に係る半導体装置の製造方法は、例えば、積層型の半導体記憶装置の製造方法であり、本実施形態に係るドライエッチング方法を含んでいる。
図２（ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電力及び信号の値をとって、本実施形態に係るドライエッチング方法を示すタイミングチャートであり、（ａ）は交流電力ＰＨ、交流電力ＰＬ及びパルス信号ＳＰの各波形を示し、（ｂ）は第２ステップにおける重畳波ＷＳの波形を示し、（ｃ）は（ｂ）の一部拡大図である。
図３は、本実施形態に係る半導体装置の製造方法を示す平面図である。
図４〜図８は、本実施形態に係る半導体装置の製造方法を示す断面図である。
図４は、図３に示すＡ−Ａ’線による断面図である。
図９及び図１０は、本実施形態に係る半導体装置の柱状部材を示す断面図である。
図９は図８の領域Ｂを示す。
図１０は、図９に示す断面に対して直交した断面を示す。
なお、図４〜図８は、半導体装置の中間構造体を模式的に示す図であり、図を見やすくするために、各構成要素は実際よりも少なく、且つ、大きく描かれている。
先ず、図３に示すように、シリコンウェーハ１０を準備する。シリコンウェーハ１０には格子状のダイシングラインＤＬが設定されており、ダイシングラインＤＬによって囲まれた矩形の領域が、ダイシング後にチップＴｐとなる領域である。チップＴｐ毎に、半導体装置が形成される。
図４に示すように、シリコンウェーハ１０上に、例えばシリコン酸化物（ＳｉＯ）からなる絶縁膜１１を形成する。次に、絶縁膜１１上に、例えばポリシリコン（Ｓｉ）及び金属材料からなる導電部材１２を形成する。次に、シリコン酸化層１３及びシリコン窒化層１４を交互に形成することにより、積層体１５を形成する。次に、積層体１５の端部を階段状に加工する。次に、例えば、シリコン酸化物を堆積させることにより、層間絶縁膜１６を形成する。次に、積層体１５及び層間絶縁膜１６の上面に対して、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）等の平坦化処理を施す。
次に、シリコンウェーハ１０のダイシングラインＤＬ（図３参照）を含む領域に格子状のトレンチを形成し、トレンチ内を例えばシリコン酸化物によって埋め込むことにより、絶縁部材１７を形成する。これにより、導電部材１２はチップＴｐ毎に分断される。なお、導電部材１２は、各チップＴｐ内において、複数のブロック毎に分断されてもよい。次に、積層体１５上及び層間絶縁膜１６上に、レジストパターン１９を形成する。レジストパターン１９には、ホール状の開口部１９ａを形成する。シリコンウェーハ１０からレジストパターン１９までの積層体を、ウェーハ７０という。上述の如く、導電部材１２は絶縁部材１７によって分断されているため、導電部材１２における各チップＴｐ内に配置された部分は、ウェーハ７０の外面に露出しておらず、外面から絶縁されている。
次に、図１に示すように、ウェーハ７０をドライエッチング装置１００の電極１１４上に載置する。そして、ポンプ１１３を駆動させることにより、ガス排出管１１２を介して、チャンバー本体１１０内の大気を排出すると共に、ガス導入管１１１を介して、チャンバー本体１１０内に、フッ素を含むガス、例えば、ＣＦ４、ＣＨ２Ｆ２、Ｃ４Ｆ６、Ｃ４Ｆ８、ＳＦ６、又は、ＮＦ３等のガスと、酸素ガス（Ｏ２）と、希ガス、例えば、アルゴンガス（Ａｒ）との混合ガスを導入する。フッ素を含むガスとしては、例えば、オクタフルオロシクロブタンガス（Ｃ４Ｆ８）を導入する。
この状態で、ドライエッチング装置１００の電源部１０２を駆動して、電極１１４に電力を供給する。そして、図２（ａ）〜（ｃ）に示す第１ステップを実行する。具体的には、高周波電源１２１から交流電力ＰＨを出力し、低周波電源１２３から交流電力ＰＬを出力する。また、パルス発生器１２５からは常にオンの信号を出力する。換言すれば、任意の周波数でデューティ比が１００％のパルス信号ＳＰを出力する。これにより、交流電力ＰＨ、交流電力ＰＬ及びパルス信号ＳＰが重畳された重畳波ＷＳが電極１１４に印加される。この結果、エッチングガスが陽イオンと電子に電離して、チャンバー本体１１０内にプラズマ２００が形成される。そして、プラズマ２００中の陽イオンが、バイアス電力によってウェーハ７０に向けて加速され、ウェーハ７０をエッチングする。表１に、第１ステップにおける条件例を示す。
Figure 2018085389
これにより、図５に示すように、レジストパターン１９をマスクとして、積層体１５がエッチングされる。この結果、積層体１５にメモリホールＭＨが形成される。このとき、シリコンウェーハ１０は、電極１１４により負に帯電し、シリコンウェーハ１０の電位Ｖｓは負となる。また、ウェーハ７０の表面の電位は、シリコンウェーハ１０の電位Ｖｓと等しくなる。なお、図５〜図７においては、陽イオンを「＋」を円で囲んだ記号で表し、電子を「−」を円で囲んだ記号で表している。
一方、バイアス電力により、メモリホールＭＨ内には、プラズマ２００中の陽イオンが略垂直に引き込まれる。このとき、プラズマ２００中の電子も無秩序な運動によりメモリホールＭＨ内に進入するが、電子の進入量は陽イオンの進入量よりも少ない。このため、エッチングの進行に伴い、メモリホールＭＨの底面は正に帯電し、メモリホールＭＨの底面の電位Ｖｂは、電位Ｖｓに対して正となる。この結果、シリコンウェーハ１０の電位ＶｓとメモリホールＭＨの底面の電位Ｖｂとの電位差ΔＶｓｂの絶対値｜ΔＶｓｂ｜は、放電時間に依存して増加する。
そこで、本実施形態においては、積層体１５におけるメモリホールＭＨの直下域に配置されたシリコン酸化層１３及びシリコン窒化層１４を残して第１ステップを終了する。そのため、電位差ΔＶｓｂによって絶縁膜１１の絶縁破壊が生じない。すなわち、第１ステップにおいては、メモリホールＭＨは積層体１５を貫通せず、導電部材１２には到達しない。但し、第１ステップによって、メモリホールＭＨの大部分、例えば、積層体１５の厚さの半分以上を占める部分を形成する。このため、第１ステップの条件はエッチングレート及び加工形状を重視して決定する。
次に、図２（ａ）〜（ｃ）に示す第２ステップを実行する。第２ステップにおいては、第１ステップとは異なり、パルス信号ＳＰの周波数を例えば５ｋＨｚとし、デューティ比を例えば２５％とする。これにより、パルス信号ＳＰの値がオンであるオン期間Ｔｏｎの長さは５０μｓｅｃ（マイクロ秒）となり、パルス信号ＳＰの値がオフであるオフ期間Ｔｏｆｆの長さは１５０μｓｅｃとなる。そして、交流電力ＰＨ、交流電力ＰＬ及びパルス信号ＳＰが重畳された重畳波ＷＳが電極１１４に印加される。なお、図２においては、図示の便宜上、交流電力ＰＬの周期とパルス信号ＳＰの周期がほぼ同じに描かれているが、実際には、交流電力ＰＬの周波数は例えば２ＭＨｚであり、パルス信号ＳＰの周期は例えば５ｋＨｚであるため、パルス信号ＳＰの周期は交流電力ＰＬの周期の例えば４００倍である。後述する図１１についても同様である。表２に、第２ステップにおける条件例を示す。
Figure 2018085389
オン期間Ｔｏｎには、バイアス電力が印加されるため、陽イオンがメモリホールＭＨ内に引き込まれてエッチングが進行すると共に、メモリホールＭＨの底面に正電荷が蓄積する。一方、オフ期間Ｔｏｆｆには、バイアス電力がゼロとなるため、陽イオンがメモリホールＭＨ内に引き込まれなくなる。このため、エッチングはほとんど進行しなくなるが、図６に示すように、メモリホールＭＨ内に蓄積された正電荷がメモリホールＭＨの外部の負電荷と結合して対消滅し、メモリホールＭＨの底面における正電荷が減少する。従って、オン期間Ｔｏｎとオフ期間Ｔｏｆｆとを繰り返すことにより、メモリホールＭＨの底面における正電荷の蓄積を抑制し、電位差ΔＶｓｂの絶対値の増大を抑制しつつ、エッチングを進行させることができる。
この結果、図７に示すように、積層体１５におけるメモリホールＭＨの直下域に配置された部分において絶縁破壊を生じさせることなく、メモリホールＭＨを導電部材１２まで到達させることができる。このとき、メモリホールＭＨの底面に蓄積された正電荷が導電部材１２に流入し、導電部材１２が正に帯電する。一方、シリコンウェーハ１０は負に帯電している。従って、絶縁膜１１には電圧が印加されるが、上述の第２ステップにおいて、メモリホールＭＨの底面の正電荷が低減されているため、絶縁膜１１に印加される電圧も軽減され、絶縁膜１１が絶縁破壊することも抑制できる。積層体１５及び絶縁膜１１の絶縁破壊をより確実に防止するためには、オン期間Ｔｏｎを５０μｓｅｃ以下とし、オフ期間Ｔｏｆｆを５０μｓｅｃ以上とし、パルス信号ＳＰのデューティ比を５０％以下とすることが好ましい。メモリホールＭＨが導電部材１２に確実に到達した時点で、第２ステップを停止し、エッチングを終了する。メモリホールＭＨの直径は例えば１５０ｎｍ（ナノメートル）以下であり、アスペクト比は５より大きい。
第２ステップにおいては、パルス信号ＳＰのデューティ比が低すぎると、オン期間Ｔｏｎが短くなるため、エッチング速度が低下して加工が進まないか、又は、メモリホールＭＨの側面が垂直面から傾斜して加工形状が劣化する。一方、デューティ比が高すぎると、オフ期間Ｔｏｆｆが短くなるため、電位差ΔＶｓｂが大きくなり、絶縁破壊が生じる可能性が増加する。このため、パルス信号ＳＰのデューティ比は、エッチング特性の確保と電位差ΔＶｓｂの緩和が両立する範囲内で設定する。
次に、図８に示すように、ドライエッチング装置１００からウェーハ７０を取り出す。そして、メモリホールＭＨ内に柱状部材２０を形成する。以下、この工程及び柱状部材２０の構造について、詳細に説明する。
図９及び図１０に示すように、メモリホールＭＨの底面において、導電部材１２を起点としてシリコンをエピタキシャル成長させて、エピタキシャルシリコン部材（図示せず）を形成する。次に、メモリホールＭＨの内面上にシリコン酸化層３３を形成する。次に、シリコン窒化物（ＳｉＮ）を堆積させて電荷蓄積膜３２を形成する。次に、シリコン酸化物、シリコン窒化物及びシリコン酸化物をこの順に堆積させて、シリコン酸化層３１ｃ、シリコン窒化層３１ｂ及びシリコン酸化層３１ａを形成することにより、トンネル絶縁膜３１を形成する。
次に、シリコンを堆積させてカバーシリコン層（図示せず）を形成し、ＲＩＥを施して、カバーシリコン層、トンネル絶縁膜３１、電荷蓄積膜３２及びシリコン酸化層３３を除去して、エピタキシャルシリコン部材を露出させる。次に、シリコンを堆積させて、ボディシリコン層を形成する。ボディシリコン層はエピタキシャルシリコン部材及びトンネル絶縁膜３１に接する。カバーシリコン層及びボディシリコン層により、シリコンピラー３０が形成される。次に、シリコン酸化物を堆積させることにより、コア部材２９を形成する。コア部材２９により、メモリホールＭＨが埋め込まれる。このようにして、柱状部材２０が形成される。
次に、図８に示すように、積層体１５にスリット（図示せず）を形成する。スリットは積層体１５を貫通する。次に、例えば熱燐酸を用いたウェットエッチングを施すことにより、スリットを介してシリコン窒化層１４（図７参照）を除去する。これにより、シリコン酸化層１３間にスペースが形成される。
次に、図９及び図１０に示すように、スリットを介してアルミニウム酸化物を堆積させて、スペースの内面上にアルミニウム酸化層３４を形成する。シリコン酸化層３３及びアルミニウム酸化層３４により、ブロック絶縁膜３５が構成される。トンネル絶縁膜３１、電荷蓄積膜３２及びブロック絶縁膜３５により、メモリ膜３６が形成される。
次に、スリットを介してチタン窒化物及びチタンを堆積させることにより、アルミニウム酸化層３４上にバリアメタル層３９を形成する。次に、スリットを介してスペース内にタングステンを堆積させて、本体部３８を形成する。次に、エッチングを施すことにより、スリット内からタングステン、チタン、チタン窒化物及びアルミニウム酸化物を除去し、スペース内にのみ残留させる。これにより、スペース内に、本体部３８及びバリアメタル層３９を含む電極膜４０が形成される。このようにして、シリコン窒化層１４が電極膜４０に置換される。次に、図３に示すように、ダイシングラインＤＬに沿ってウェーハ７０を切断し、複数のチップＴｐに分断する。このようにして、本実施形態に係る半導体装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、メモリホールＭＨを形成するためのドライエッチングを、第１ステップと第２ステップに分けて実行している。具体的には、エッチングの開始時からメモリホールＭＨが積層体１５を貫通する直前まで第１ステップを実行し、その後、エッチングの終了まで第２ステップを実行する。
そして、第１ステップの条件は、エッチングレート及び加工形状を重視して決定されている。具体的には、パルス信号ＳＰの値は常にオンとし、交流電力ＰＬを連続的に印加する。これにより、積層体１５のエッチングを精度良く効率的に実施することができる。また、第２ステップの条件は、電位差ΔＶｓｂの緩和を考慮して決定されているため、積層体１５及び絶縁膜１１の絶縁破壊を抑制しつつ、エッチングを終端させることができる。この結果、アスペクト比が高いメモリホールＭＨを安定して形成することができる。
これに対して、仮に、第１ステップのみでメモリホールＭＨを形成すると、メモリホールＭＨの底面に正電荷が蓄積されていき、電位差ΔＶｓｂの絶対値は、放電時間に応じて増加する。この結果、メモリホールＭＨが導電部材１２に到達する直前において、絶縁膜１１にアーキングが発生し、絶縁破壊される可能性がある。
仮に、第１ステップのみでメモリホールＭＨを形成すると、メモリホールＭＨの底面に正電荷が蓄積されていき、電位差ΔＶｓｂの絶対値は、放電時間に応じて増加する。この結果、メモリホールＭＨが導電部材１２に到達したときに、メモリホールＭＨの底面に蓄積された正電荷が導電部材１２に注入され、シリコンウェーハ１０と導電部材１２との間に電圧が発生し、絶縁膜１１に電界が印加される。これにより、絶縁膜１１にアーキングが発生し、絶縁破壊される可能性がある。
メモリホールＭＨの底面又は導電部材１２に大量の正電荷が蓄積された状態でアーキングが発生すると、絶縁破壊された部分に大電流が流れ、大きなジュール熱が発生する。これにより、電流経路の温度がシリコン酸化物の融点（約１６００℃）を超えると、電流経路の周辺の構造体が溶解する。この結果、単なる絶縁破壊よりも大きな部分が破壊されてしまう。
なお、本実施形態における第１ステップ及び第２ステップの条件は、上述の表１及び表２に記載した例には限定されない。例えば、第１ステップにおいて、パルス信号ＳＰのデューティ比を１００％未満とし、交流電力ＰＬが印加されない期間を設けてもよい。但し、この場合、第１ステップにおけるパルス信号ＳＰのデューティ比は第２ステップにおけるパルス信号ＳＰのデューティ比よりも高くし、例えば、５０％以上とする。
（第２の実施形態）
次に、第２の実施形態について説明する。
図１１は、横軸に時間をとり、縦軸に各電力及び信号の値をとって、本実施形態に係るドライエッチング方法を示すタイミングチャートである。
図１１に示すように、本実施形態に係る半導体装置の製造方法においては、前述の第１の実施形態と比較して、第１ステップと第２ステップとの間に、第３ステップが設けられている点が異なっている。すなわち、本実施形態に係るドライエッチングは、第１ステップ、第３ステップ、第２ステップの順に実行する。本実施形態における第１ステップ及び第２ステップの内容は、それぞれ、第１の実施形態の第１ステップ及び第２ステップの内容と同じである。表３に、第３ステップにおける条件例を示す。
Figure 2018085389
図１１及び表３に示すように、第１ステップが終了した後、Ｃ４Ｆ８ガス及びＯ２ガスの供給を停止し、アルゴンガス（Ａｒ）の流量を６０ｓｃｃｍから２００ｓｃｃｍに増加させる。また、低周波電源１２３が交流電力ＰＬ（２ＭＨｚ）の出力を停止し、高周波電源１２１が交流電力ＰＨ（６０ＭＨｚ）の出力を２０００Ｗから２５００Ｗに増加させる。これにより、第３ステップが開始される。
第３ステップにおいては、交流電力ＰＬを停止するため、パルス信号ＳＰの値によらず、電極１１４に交流電力ＰＬは供給されなくなる。従って、パルス信号ＳＰの周波数及びデューティ比は任意である。なお、低周波電源１２３が交流電力ＰＬを出力したまま、パルス発生器１２５がパルス信号ＳＰの値を常にオフ、すなわち、任意の周波数でデューティ比を０％としてもよい。一方、交流電力ＰＨを供給し続けることにより、プラズマ２００は維持される。しかし、交流電力ＰＬを停止することにより、バイアス電力は印加されなくなり、陽イオンがメモリホールＭＨ内に引き込まれなくなる。
これにより、図１２に示すように、第１ステップにおいてメモリホールＭＨの底面に蓄積された正電荷が、メモリホールＭＨ外の負電荷と結合して対消滅する。この結果、電位差ΔＶｓｂの絶対値が減少する。このとき、Ｃ４Ｆ８ガス及びＯ２ガスの供給を停止することにより、チャンバー本体１１０内がアルゴンガスに置換される。この結果、Ｃ４Ｆ８ガス及びＯ２ガスのラジカル種による等方性エッチングを抑制できる。このようにして、第１ステップにおいてメモリホールＭＨの底面に蓄積された正電荷の少なくとも一部を、第３ステップにおいて消滅させる。
この状態で、第２ステップに移行する。すなわち、図１１及び表２に示すように、Ｃ４Ｆ８ガス及びＯ２ガスの供給を再開すると共に、アルゴンガスの流量を２００ｓｃｃｍから６０ｓｃｃｍに減少させる。これにより、プラズマ２００中において反応性の陽イオンが増加する。また、交流電力ＰＬ（２ＭＨｚ）の出力を再開し、交流電力ＰＨ（６０ＭＨｚ）の出力を２５００Ｗから２０００Ｗに減少させる。そして、周波数が５ｋＨｚ、デューティ比が２５％のパルス信号ＳＰを出力する。これにより、第２ステップが進行し、メモリホールＭＨの残部が形成される。
次に、本実施形態の効果について説明する。
本実施形態においては、第１ステップの後に第３ステップを実行することにより、第１ステップにおいてメモリホールＭＨの底面に蓄積された正電荷を消失させ、電位差ΔＶｓｂの絶対値を低減する。その後、第２ステップを実行する。これにより、第２ステップにおけるアーキングの発生をより効果的に抑制することができる。また、交流電力ＰＨを増加させることにより、電位差ΔＶｓｂの緩和をより一層促進することができる。
本実施形態における上記以外の方法は、前述の第１の実施形態と同様である。
なお、前述の各実施形態においては、積層型の半導体記憶装置１の製造プロセスにおいて、メモリホールを形成する際に、上述のドライエッチング方法を適用する例を示したが、これには限定されない。例えば、半導体記憶装置１の製造プロセスにおいて、層間絶縁膜１６に電極膜４０に接続するためのコンタクトホールを形成する際に、上述のドライエッチング方法を適用してもよい。また、積層体１５にスリットを形成する際に、各実施形態に係るドライエッチング方法を適用してもよい。または、積層型の半導体記憶装置以外の半導体装置の製造プロセスにおいて、ホール又はスリットを形成する際に、各実施形態に係るドライエッチング方法を適用してもよい。
より一般的には、第１導電性部材、第１絶縁膜、第２導電性部材及び第２絶縁膜がこの順に積層された構造体であって、第２導電性部材が構造体の表面に露出していない構造体において、第２絶縁膜から第２導電性部材にかけて、イオン種を用いて、ホール又はスリット等の開口部を形成する場合に、前述の各実施形態を適用すれば、第２絶縁膜及び第１絶縁膜におけるアーキングを抑制することができる。また、エッチングの対象となる構造体には、第２導電性部材の電荷を逃がす避雷針のような構造を設ける場合もあるが、このような構造体についても、前述の各実施形態を適用することができる。但し、前述の各実施形態は、このような構造が設けられていない構造体をエッチングする場合に、特に有効である。
仮に、第２ステップを実行せず、第１ステップのみでホール又はスリットを形成しようとすると、ホールの直径又はスリットの幅が１５０ｎｍ以下であり、アスペクト比が５よりも大きい場合に、アーキングの発生が顕著となる。このため、このような加工において、前述の各実施形態の効果が特に大きい。
また、前述の各実施形態においては、スイッチ１２６を用いて、第２ステップのオン期間Ｔｏｎでは交流電力ＰＬを出力し、オフ期間Ｔｏｆｆでは交流電力ＰＬを出力しない例を示したが、これには限定されない。例えば、スイッチ１２６の代わりにフィルタ等の出力変調器を設け、オフ期間Ｔｏｆｆには微弱な交流電力ＰＬを出力してもよい。オフ期間Ｔｏｆｆにおける交流電力ＰＬの出力が、オン期間Ｔｏｎにおける交流電力ＰＬの出力に対して十分に小さければ、交流電力ＰＬを遮断した場合と実質的に同等な効果を得ることができる。
（試験例１）
次に、試験例について説明する。
図１３は、横軸に時間をとり、縦軸に各電位をとって、本試験例におけるサンプル各部の電位変化を示すグラフ図である。
図１４は、横軸に時間をとり、縦軸に電位差ΔＶｓｂの絶対値をとって、本試験例におけるオン期間Ｔｏｎ及びオフ期間Ｔｏｆｆの電位差ΔＶｓｂの変化を示すグラフ図である。
本試験例においては、前述の第１の実施形態のウェーハ７０と同様なサンプルを作製し、第２ステップと同様なエッチングを行い、シリコンウェーハ１０の表面の電位Ｖｓ、及び、メモリホールＭＨの底面の電位Ｖｂを測定した。
その結果、図１３に示すように、初期状態における電位Ｖｓ及び電位Ｖｂは共に０Ｖであり、従って、電位差ΔＶｓｂも０Ｖであった。その後、バイアス電力がオンとなるオン期間Ｔｏｎが進行すると、電位Ｖｓ及び電位Ｖｂが共に負となり、その絶対値が増加した。このとき、電位Ｖｓの絶対値の増加率は電位Ｖｂの絶対値の増加率よりも大きくなり、従って、電位差ΔＶｓｂの絶対値も増加した。次に、バイアス電力がオフとなるオフ期間Ｔｏｆｆになると、電位Ｖｓ及び電位Ｖｂの値は負のまま、その絶対値が減少した。このとき、電位Ｖｓの絶対値の減少率は電位Ｖｂの絶対値の減少率よりも大きく、電位Ｖｓと電位Ｖｂはほぼ等しくなった。従って、電位差ΔＶｓｂの絶対値は減少し、０に収束した。なお、図１３に実線で示すように、オン期間Ｔｏｎを続行すると、電位Ｖｓは一定値に収束し、電位Ｖｂの絶対値の減少に伴って、電位差ΔＶｓｂの絶対値は増加した。
また、オン期間Ｔｏｎを５０μｓｅｃよりも長くすると、アーキングが発生した。第２ステップにおいて、バイアス電力を印加し続けると、１枚のウェーハ７０に数百ないし数千ヶ所のアーキングが発生した。このため、オン期間Ｔｏｎは５０μｓｅｃ以下とすることが好ましい。
図１４に示すように、オン期間Ｔｏｎを５０μｓｅｃとし、その後、オフ期間Ｔｏｆｆを進行させると、オフ期間Ｔｏｆｆが５０μｓｅｃ経過した時点で、ΔＶｓｂがほぼ０となった。このため、オフ期間Ｔｏｆｆは５０μｓｅｃ以上とすることが好ましい。
（試験例２）
次に、試練例２について説明する。
本試験例においては、プラズマシミュレーションを行い、バイアス電力がオンの場合と、バイアス電力がオフの場合において、メモリホールＭＨの底面及びメモリホールＭＨの開口部付近について、陽イオンのフラックス及び電子のフラックスを算出した。その結果、バイアス電力がオンのとき、メモリホールＭＨの底面においては、陽イオンのフラックスが電子のフラックスより多く、間口部付近においては、底面と比較して、陽イオンのフラックスと電子のフラックスとの差が小さかった。このため、メモリホールＭＨの底面における陽イオンの蓄積に起因して、底面と開口部付近との間で電位差が発生することが、また、メモリホールＭＨの開口部付近とシリコンウェーハ１０とは、ウェーハ７０の外面を介して導通されているため、電位差ΔＶｓｂが生じることが確認された。
以上説明した実施形態によれば、アスペクト比が高い開口部を安定して形成することができるドライエッチング方法及び半導体装置の製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１：半導体装置、１０：シリコンウェーハ、１１：絶縁膜、１２：導電部材、１３：シリコン酸化層、１４：シリコン窒化層、１５：積層体、１６：層間絶縁膜、１７：絶縁部材、１９：レジストパターン、１９ａ：開口部、２０：柱状部材、２９：コア部材、３０：シリコンピラー、３１：トンネル絶縁膜、３１ａ：シリコン酸化層、３１ｂ：シリコン窒化層、３１ｃ：シリコン酸化層、３２：電荷蓄積膜、３３：シリコン酸化層、３４：アルミニウム酸化層、３５：ブロック絶縁膜、３６：メモリ膜、３８：本体部、３９：バリアメタル層、４０：電極膜、７０：ウェーハ、１００：ドライエッチング装置、１０１：チャンバー、１０２：電源部、１１０：チャンバー本体、１１１：ガス導入管、１１２：ガス排出管、１１３：ポンプ、１１４：電極、１１５：対向電極、１２１：高周波電源、１２２：整合器、１２３：低周波電源、１２４：整合器、１２５：パルス発生器、１２６：スイッチ、ＤＬ：ダイシングライン、ＭＨ：メモリホール、ＰＨ：交流電力、ＰＬ：交流電力、ＳＰ：パルス信号、Ｔｏｆｆ：オフ期間、Ｔｏｎ：オン期間、Ｔｐ：チップ、Ｖｂ：メモリホール底面の電位、Ｖｓ：シリコンウェーハの電位、ＷＳ：重畳波、ΔＶｓｂ：電位差

Claims (11)

  1. 第１導電性部材、前記第１導電性部材上に設けられた第１絶縁膜、前記第１絶縁膜上に設けられた第２導電性部材、及び、前記第２導電性部材上に設けられた第２絶縁膜を含む被加工材を、イオン種を用いてバイアス電力を断続的に印加しながら前記第２絶縁膜をエッチングすることにより、前記第２導電性部材を露出させる第１工程を備え、
    前記バイアス電力を連続して印加する時間を５０マイクロ秒以下とし、前記バイアス電力のデューティ比を５０％以下とするドライエッチング方法。
  2. 前記バイアス電力を連続して印加しない時間を５０マイクロ秒以上とする請求項１記載のドライエッチング方法。
  3. 第１周波数の第１交流電力、前記第１周波数よりも低い第２周波数の第２交流電力、及び、前記第２周波数よりも低い第３周波数のパルス信号を前記被加工材に印加し、前記バイアス電力は前記第２交流電力及び前記パルス信号の重畳波である請求項１または２に記載のドライエッチング方法。
  4. 第１導電性部材、前記第１導電性部材上に設けられた第１絶縁膜、前記第１絶縁膜上に設けられた第２導電性部材、及び、前記第２導電性部材上に設けられた第２絶縁膜を含む被加工材を、イオン種を用いてバイアス電力を断続的に印加しながら前記第２絶縁膜をエッチングすることにより、前記第２導電性部材を露出させる第１工程を備え、
    前記バイアス電力を連続して印加する時間を５０マイクロ秒以下とし、前記バイアス電力のデューティ比を５０％以下とする半導体装置の製造方法。
  5. シリコン酸化層及びシリコン窒化層を交互に積層させることにより、前記第２絶縁膜を形成する工程をさらに備えた請求項４記載の半導体装置の製造方法。
  6. 前記バイアス電力を連続して印加しない時間を５０マイクロ秒以上とする請求項４または５に記載の半導体装置の製造方法。
  7. 第１周波数の第１交流電力、前記第１周波数よりも低い第２周波数の第２交流電力、及び、前記第２周波数よりも低い第３周波数のパルス信号を前記被加工材に印加し、前記バイアス電力は前記第２交流電力及び前記パルス信号の重畳波である請求項４〜６のいずれか１つに記載の半導体装置の製造方法。
  8. 前記第２導電性部材は前記被加工材の表面に露出しておらず、かつ、前記第１導電性部材から電気的に絶縁されている請求項４〜７のいずれか１つに記載の半導体装置の製造方法。
  9. 前記第１工程の前に、イオン種を用いてバイアス電力を印加しながら前記第２導電性部材を露出させないように前記第２絶縁膜をエッチングする第２工程をさらに備えた請求項４〜８のいずれか１つに記載の半導体装置の製造方法。
  10. 前記第２工程において、前記バイアス電力は継続的に印加するか、前記第１工程よりも高いデューティ比で断続的に印加する請求項９記載の半導体装置の製造方法。
  11. 前記第２工程の後、前記第１工程の前に、バイアス電力を印加しない第３工程をさらに備えた請求項９または１０に記載の半導体装置の製造方法。
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