JP2018082506A - Ｄｃｄｃコンバータ - Google Patents

Abstract

【課題】スイッチング損失を抑制し得るＤＣＤＣコンバータを、制御の複雑化及び構造の大型化を抑えて実現する。【解決手段】ＤＣＤＣコンバータ１は、複数のスイッチング回路部１１，１２が並列に接続される並列回路部１０と主インダクタＬａとを有する。スイッチング回路部１１は、ハイサイド側の第１スイッチング素子Ｈ１と、ローサイド側の第２スイッチング素子Ｌ１と、第１スイッチング素子Ｈ１と第２スイッチング素子Ｌ１とを接続する接続部１１Ａに一端部が電気的に接続される補助インダクタＬｂ１とを備える。スイッチング回路部１２もスイッチング回路部１１と同様の構成をなす。主インダクタＬａは、複数のスイッチング回路部１１，１２における各々の補助インダクタＬｂ１，Ｌｂ２の他端部と第２導電路２２との間に配置される。【選択図】図１

Description

本発明は、ＤＣＤＣコンバータに関するものである。

ＤＣＤＣコンバータでは、スイッチング素子のオンオフ動作時にスイッチング損失が発生するため、これらの損失を抑制することが求められる。スイッチング損失を抑制する方法としては、特許文献１のような方法が提案されている。特許文献１には、スイッチング素子をゼロ電流又はゼロ電圧で動作させるソフトスイッチング方式に関する技術が開示されており、具体的には、昇降圧回路部に共振用コンデンサとインダクタを設け、共振現象を利用してソフトスイッチング動作を行う構成となっている。

特開２０１４−２３６６２０号公報

しかし、特許文献１で開示されるＤＣＤＣコンバータのように共振現象を利用してソフトスイッチング動作を行う構成とすると、共振現象を利用することに起因する高耐圧化や制御系の複雑化の問題が生じやすい。例えば、特許文献１の方式では、瞬時的に発生する過大な共振電圧又は共振電流に対応しなければならないため素子の大型化や並列数の増加を招きやすい。また、共振電圧又は共振電流の制御が必要であるため複雑な制御系が要求され、この点で素子数の増加を招きやすい。

本発明は、本発明は上述した事情に基づいてなされたものであり、スイッチング損失を抑制し得るＤＣＤＣコンバータを、制御の複雑化及び構造の大型化を抑えて実現することを目的とするものである。

第１の発明のＤＣＤＣコンバータは、
第１導電路に電気的に接続されたハイサイド側の第１スイッチング素子と、前記第１スイッチング素子と前記第１導電路よりも低い電位に保たれる基準導電路との間において前記第１スイッチング素子と直列に接続されるローサイド側の第２スイッチング素子と、前記第１スイッチング素子と前記第２スイッチング素子とを接続する接続部に一端部が電気的に接続される補助インダクタとを備えたスイッチング回路部が、並列に複数接続される並列回路部と、
複数の前記スイッチング回路部における各々の前記補助インダクタの他端部と第２導電路との間に配置される主インダクタと、
複数の前記スイッチング回路部における各々の前記第１スイッチング素子及び前記第２スイッチング素子に対してＰＷＭ信号を出力するとともに、各々の前記スイッチング回路部に対し、前記第１スイッチング素子へオン信号を出力した後に前記第２スイッチング素子へオン信号を出力する切替動作を周期的に行う駆動部と、
を有する。

第２の発明のＤＣＤＣコンバータは、
第１導電路に電気的に接続されたハイサイド側の第１スイッチング素子と、前記第１スイッチング素子と前記第１導電路よりも低い電位に保たれる基準導電路との間において前記第１スイッチング素子と直列に接続されるローサイド側の第２スイッチング素子と、前記第１スイッチング素子と前記第２スイッチング素子とを接続する接続部に一端部が電気的に接続される補助インダクタとを備えたスイッチング回路部が、並列に複数接続される並列回路部と、
複数の前記スイッチング回路部における各々の前記補助インダクタの他端部と第２導電路との間に配置される主インダクタと、
複数の前記スイッチング回路部における各々の前記第１スイッチング素子及び前記第２スイッチング素子に対してＰＷＭ信号を出力するとともに、各々の前記スイッチング回路部に対し、前記第２スイッチング素子へオン信号を出力した後に前記第１スイッチング素子へオン信号を出力する切替動作を周期的に行う駆動部と、
を有する。

第１の発明のＤＣＤＣコンバータは、スイッチング回路部が並列に複数接続される並列回路部を備え、各々のスイッチング回路部において、ハイサイド側の第１スイッチング素子とローサイド側の第２スイッチング素子との間の接続部から主インダクタまでの経路間に補助インダクタが配置される。このような構成において、各々のスイッチング回路部に対し、第１スイッチング素子へオン信号を出力した後に第２スイッチング素子へオン信号を出力する切替動作を周期的に行うと、第１導電路に印加された電圧を降圧して第２導電路に印加する降圧動作を行うことができ、この降圧動作において、第１スイッチング素子をオフ状態からオン状態に切り替えるときに第１スイッチング素子に流れる通電電流を遅延させることができる。従って、第１スイッチング素子のターンオン直後の電流を確実に低減することができ、スイッチング損失を効果的に抑えることができる。

第２の発明のＤＣＤＣコンバータは、スイッチング回路部が並列に複数接続される並列回路部を備え、各々のスイッチング回路部において、ハイサイド側の第１スイッチング素子とローサイド側の第２スイッチング素子との間の接続部から主インダクタまでの経路間に補助インダクタが配置される。このような構成において、各々のスイッチング回路部に対し、第２スイッチング素子へオン信号を出力した後に第１スイッチング素子へオン信号を出力する切替動作を周期的に行うと、第２導電路に印加された電圧を昇圧して第１導電路に印加する昇圧動作を行うことができ、この昇圧動作において、第２スイッチング素子をオフ状態からオン状態に切り替えるときに第２スイッチング素子に流れる通電電流を遅延させることができる。従って、第２スイッチング素子のターンオン直後の電流を確実に低減することができ、スイッチング損失を効果的に抑えることができる。

図１は、実施例１のＤＣＤＣコンバータを備えた車載用電源システムを概略的に示す回路図である。 図２は、実施例１のＤＣＤＣコンバータが降圧動作を行う場合における、各スイッチング回路部の第１スイッチング素子及び第２スイッチング素子に与えるゲート信号と、各補助インダクタを流れる電流と、主インダクタを流れる電流との関係を示すタイミングチャートである。 図３は、実施例１のＤＣＤＣコンバータが降圧動作を行う場合における、第１スイッチング素子のドレインソース間電圧と、第１スイッチング素子を流れる通電電流と、第１スイッチング素子で生じる損失（スイッチ損）との関係を示すタイミングチャートである。 図４は、実施例１のＤＣＤＣコンバータが昇圧動作を行う場合における、各スイッチング回路部の第１スイッチング素子及び第２スイッチング素子に与えるゲート信号と、各補助インダクタを流れる電流と、主インダクタを流れる電流との関係を示すタイミングチャートである。

ここで、発明の望ましい例を示す。
第１の発明において、駆動部は、複数のスイッチング回路部の各々の第１スイッチング素子に対して位相をずらしてＰＷＭ信号を出力し、各々のスイッチング回路部に対し第１スイッチング素子へのオン信号の終了後に第２スイッチング素子へのオン信号を出力し、当該第２スイッチング素子へのオン信号の終了後に、次に動作するスイッチング回路部の第１スイッチング素子に対してオン信号を出力するように機能してもよい。

このような構成をなすＤＣＤＣコンバータは、各スイッチング回路部において第２スイッチング素子による同期整流が終了したときに第２スイッチング素子でボディダイオード通電が開始する場合に、次に動作するスイッチング回路部の第１スイッチング素子をオン状態とすることで、第２スイッチング素子での還流を抑制することができる。

第２の発明において、駆動部は、複数のスイッチング回路部の各々の第２スイッチング素子に対して位相をずらしてＰＷＭ信号を出力し、各々のスイッチング回路部に対し第２スイッチング素子へのオン信号の終了後に第１スイッチング素子へのオン信号を出力し、当該第１スイッチング素子へのオン信号の終了後に、次に動作するスイッチング回路部の第２スイッチング素子に対してオン信号を出力するように機能してもよい。

このような構成をなすＤＣＤＣコンバータは、各スイッチング回路部において第１スイッチング素子による同期整流が終了したときに第１スイッチング素子でボディダイオード通電が開始する場合に、次に動作するスイッチング回路部の第２スイッチング素子をオン状態とすることで、第１スイッチング素子での還流を抑制することができる。

第１、第２のいずれの発明においても、複数の補助インダクタのインダクタンスはいずれも主インダクタのインダクタンスよりも小さい値であってもよい。

この構成によれば、ターンオン直後の通電電流を遅延させてスイッチング損失を低減し得るＤＣＤＣコンバータを補助インダクタの大型化を抑えて実現することができる。

＜実施例１＞
以下、本発明をより具体化した実施例１について説明する。
図１で示すＤＣＤＣコンバータ１は、例えば、車両に搭載されて電圧変換を行う車載用のＤＣＤＣコンバータとして構成されており、図１で示す車載用電源システム１００の一部をなす。車載用電源システム１００は、第１電源部９１と第２電源部９２とＤＣＤＣコンバータ１とを備え、車両に搭載された様々な電気部品に電力を供給し得るシステムとして構成されている。

第１電源部９１は、例えば、リチウムイオン電池、或いは電気二重層キャパシタ等の蓄電手段によって構成され、車両動作時に第１の所定電圧を発生させるものである。例えば、車両動作時に第１電源部９１の高電位側の端子は４８Ｖに保たれ、低電位側の端子はグラウンド電位（０Ｖ）に保たれる。

第１電源部９１の高電位側の端子に電気的に接続された配線部８１は、後述する第１導電路２１に電気的に接続された導電路であり、ＤＣＤＣコンバータ１の動作停止時や後述する降圧動作時には第１電源部９１の出力電圧（例えば４８Ｖ）が印加される。また、後述する昇圧動作時には電圧変換部３による出力電圧が印加される。

第２電源部９２は、例えば、鉛蓄電池等の蓄電手段によって構成されるとともに第１電源部９１で発生する第１の所定電圧よりも低い第２の所定電圧を発生させるものである。例えば、第２電源部９２の高電位側の端子は１２Ｖに保たれ、低電位側の端子はグラウンド電位（０Ｖ）に保たれる。

第２電源部９２の高電位側の端子に電気的に接続された配線部８２は、後述する第２導電路２２に電気的に接続された導電路であり、ＤＣＤＣコンバータ１の動作停止時や後述する昇圧動作時には第２電源部９２の出力電圧（例えば１２Ｖ）が印加される。また、後述する降圧動作時には電圧変換部３による出力電圧が印加される。

ＤＣＤＣコンバータ１は、第１導電路２１に印加された直流電圧を降圧し、第２導電路２２に所望の出力電圧を印加する降圧動作と、第２導電路２２に印加された直流電圧を昇圧し、第１導電路２１に所望の出力電圧を印加する昇圧動作とを行い得る双方向型の昇降圧コンバータとして構成されている。

ＤＣＤＣコンバータ１には、上述した配線部８１に接続された第１導電路２１と、上述した配線部８２に接続された第２導電路２２と、これら第１導電路２１及び第２導電路２２の電位よりも低い一定の基準電位に保たれる基準導電路２３とが設けられている。更に、ＤＣＤＣコンバータ１には、電圧変換部３、駆動部５、図示しない電流検出部や電圧検出部などが設けられている。

第１導電路２１は、相対的に高い電圧が印加される高圧側の電源ラインとして構成されている。この第１導電路２１は、第１電源部９１の高電位側の端子に導通するとともに、第１電源部９１から所定の直流電圧が印加される構成をなす。電圧変換部３が後述する降圧動作を行う場合には、第１導電路２１が入力側の導電路となり、電圧変換部３が後述する昇圧動作を行う場合には、第１導電路２１が出力側の導電路となる。

第２導電路２２は、相対的に低い電圧が印加される低圧側の電源ラインとして構成されている。この第２導電路２２は、例えば、第２電源部９２の高電位側の端子に導通するとともに、第２電源部９２から第１電源部９１の出力電圧よりも小さい直流電圧が印加される構成をなす。電圧変換部３が後述する降圧動作を行う場合には、第２導電路２２が出力側の導電路となり、電圧変換部３が後述する昇圧動作を行う場合には、第２導電路２２が入力側の導電路となる。

基準導電路２３は、ＤＣＤＣコンバータ１の外部に設けられた図示しないグラウンド部に電気的に接続されている。グラウンド部は、０Ｖのグラウンド電位に保たれ、基準導電路２３もこのグラウンド電位で維持されるグラウンド路として機能する。

電圧変換部３は、並列回路部１０と主インダクタＬａとを備えた構成をなし、更に、第１導電路２１とグラウンドとの間に接続される図示しないコンデンサや、第２導電路２２とグラウンドとの間に配置される図示しないコンデンサなども備える。

並列回路部１０は、２つのスイッチング回路部１１，１２が並列に接続された構成をなす。これらスイッチング回路部１１及びスイッチング回路部１２は、例えば同一の等価回路構成となっている。

スイッチング回路部１１は、第１導電路２１に電気的に接続されたハイサイド側の第１スイッチング素子Ｈ１と、第１スイッチング素子Ｈ１と第１導電路２１よりも低い電位に保たれる基準導電路２３との間において第１スイッチング素子Ｈ１と直列に接続されるローサイド側の第２スイッチング素子Ｌ１と、第１スイッチング素子Ｈ１と第２スイッチング素子Ｌ１とを接続する導電路である接続部１１Ａに一端部が電気的に接続される補助インダクタＬｂ１とを備える。

ハイサイド側の第１スイッチング素子Ｈ１は、例えばＮチャネル型のＭＯＳＦＥＴとして構成され、ドレインが第１導電路２１に電気的に接続されるとともにソースが補助インダクタＬｂ１の一端部及び第２スイッチング素子Ｌ１のドレインに電気的に接続された構成をなす。ローサイド側の第２スイッチング素子Ｌ１は、例えばＮチャネル型のＭＯＳＦＥＴとして構成され、ドレインが第１スイッチング素子Ｈ１のソース及び補助インダクタＬｂ１の一端部に電気的に接続されるとともにソースが基準導電路２３に電気的に接続された構成をなす。接続部１１Ａは、第１スイッチング素子Ｈ１のソースと第２スイッチング素子Ｌ１のドレインとを電気的に接続する導電路である。補助インダクタＬｂ１は、一端部が第１スイッチング素子Ｈ１のソース及び第２スイッチング素子Ｌ１のドレインに電気的に接続され、他端部が主インダクタＬａの一端部及び補助インダクタＬｂ２の他端部に電気的に接続されている。補助インダクタＬｂ１は、後述する主インダクタＬａよりもインダクタンスが小さいコイルとして構成され、スイッチング動作時の通電電流を遅延させる補助コイルとして機能する。

スイッチング回路部１２は、第１導電路２１に電気的に接続されたハイサイド側の第１スイッチング素子Ｈ２と、第１スイッチング素子Ｈ２と基準導電路２３との間において第１スイッチング素子Ｈ２と直列に接続されるローサイド側の第２スイッチング素子Ｌ２と、第１スイッチング素子Ｈ２と第２スイッチング素子Ｌ２とを接続する導電路である接続部１２Ａに一端部が電気的に接続される補助インダクタＬｂ２とを備える。

ハイサイド側の第１スイッチング素子Ｈ２は、例えばＮチャネル型のＭＯＳＦＥＴとして構成され、ドレインが第１導電路２１に電気的に接続されるとともにソースが補助インダクタＬｂ２の一端部及び第２スイッチング素子Ｌ２のドレインに電気的に接続された構成をなす。ローサイド側の第２スイッチング素子Ｌ２は、例えばＮチャネル型のＭＯＳＦＥＴとして構成され、ドレインが第１スイッチング素子Ｈ２のソース及び補助インダクタＬｂ２の一端部に電気的に接続されるとともにソースが基準導電路２３に電気的に接続された構成をなす。接続部１２Ａは、第１スイッチング素子Ｈ２のソースと第２スイッチング素子Ｌ２のドレインとを電気的に接続する導電路である。補助インダクタＬｂ２は、一端部が第１スイッチング素子Ｈ２のソース及び第２スイッチング素子Ｌ２のドレインに電気的に接続され、他端部が主インダクタＬａの一端部及び補助インダクタＬｂ１の他端部に電気的に接続されている。補助インダクタＬｂ２は、後述する主インダクタＬａよりもインダクタンスが小さいコイルとして構成され、スイッチング動作時の通電電流を遅延させる補助コイルとして機能する。両補助インダクタＬｂ１，Ｌｂ２のインダクタンスは同程度であり、主インダクタＬａのインダクタンスの１／１０程度となっている。

主インダクタＬａは、複数のスイッチング回路部１１，１２における各々の補助インダクタＬｂ１，Ｌｂ２の他端部と第２導電路２２との間に配置されるチョークコイルとして構成される。主インダクタＬａの一端部は、両スイッチング回路部１１，１２の補助インダクタＬｂ１，Ｌｂ２の他端部にそれぞれ電気的に接続され、主インダクタＬａの他端部は第２導電路２２に電気的に接続されている。主インダクタＬａのインダクタンスは両補助インダクタＬｂ１，Ｌｂ２のインダクタンスよりも大きくなっている。

駆動部５は、例えばＣＰＵ、ＲＯＭ、ＲＡＭ、ＡＤ変換器等を有する制御回路５Ｂ（マイクロコンピュータ等）と、第１スイッチング素子Ｈ１，Ｈ２及び第２スイッチング素子Ｌ１，Ｌ２の各ゲートに与えるゲート信号を生成する駆動回路５Ａとを備える。

ＤＣＤＣコンバータ１は、第１導電路２１の電圧を検出する図示しない第１電圧検出回路を備える。第１電圧検出回路は、第１導電路２１の電圧を示す値を駆動部５に入力し得る構成であればよく、第１導電路２１に印加された電圧の値（アナログ電圧値）を直接駆動部５に入力する回路であってもよく、第１導電路２１に印加された電圧を分圧回路によって分圧し、分圧されたアナログ電圧値を駆動部５に入力する回路などであってもよい。また、ＤＣＤＣコンバータ１は、第１導電路２１を流れる電流を検出する第１電流検出回路を備える。第１電流検出回路は、公知の電流検出回路として構成され、例えば、第１導電路２１に介在する抵抗器及び差動増幅器を有し、抵抗器に生じた電圧降下を差動増幅器で増幅してアナログ電圧値として駆動部５に入力する回路などとすることができる。

ＤＣＤＣコンバータ１は、第２導電路２２の電圧を検出する図示しない第２電圧検出回路を備える。第２電圧検出回路は、第２導電路２２の電圧を示す値を駆動部５に入力し得る構成であればよく、第２導電路２２に印加された電圧の値（アナログ電圧値）を直接駆動部５に入力する回路であってもよく、第２導電路２２に印加された電圧を分圧回路によって分圧し、分圧されたアナログ電圧値を駆動部５に入力する回路などであってもよい。また、ＤＣＤＣコンバータ１は、第２導電路２２を流れる電流を検出する第２電流検出回路を備える。第２電流検出回路は、公知の電流検出回路として構成され、例えば、第２導電路２２に介在する抵抗器及び差動増幅器を有し、抵抗器に生じた電圧降下を差動増幅器で増幅してアナログ電圧値として駆動部５に入力する回路などとすることができる。

次に、ＤＣＤＣコンバータ１で行われる降圧動作について説明する。
駆動部５は、所定の降圧動作開始条件の成立時に第１導電路２１に印加された電圧を降圧して第２導電路２２に印加する駆動動作を開始する。「所定の降圧動作開始条件の成立時」は、特に限定されない。例えば、イグニッションスイッチがオフ状態からオン状態に切り替わった時などであってもよく、ＤＣＤＣコンバータ１の外部装置からＤＣＤＣコンバータ１に対して降圧指令が与えられた時などであってもよい。

上述した所定の降圧動作開始条件が成立した場合、駆動部は第１モード（降圧モード）で動作する。駆動部５は、第１モード（降圧モード）で動作する場合、複数のスイッチング回路部１１，１２における各々の第１スイッチング素子及び第２スイッチング素子に対してＰＷＭ信号を出力するとともに、スイッチング回路部１１，１２の各々に対し、第１スイッチング素子へオン信号を出力した後に第２スイッチング素子へオン信号を出力する切替動作を周期的に行う。具体的には、図２で示すゲート信号（Ｈ１）のように、第１スイッチング素子Ｈ１のゲートに対してＰＷＭ信号を出力し、ゲート信号（Ｌ１）のように第２スイッチング素子Ｌ１のゲートに対して同期整流を行うためのＰＷＭ信号を第１スイッチング素子Ｈ１に対するＰＷＭ信号と相補的に出力する。また、図２で示すゲート信号（Ｈ２）のように、第１スイッチング素子Ｈ２のゲートに対してＰＷＭ信号を出力し、ゲート信号（Ｌ２）のように第２スイッチング素子Ｌ２のゲートに対して同期整流を行うためのＰＷＭ信号を第１スイッチング素子Ｈ２に対するＰＷＭ信号と相補的に出力する。駆動部５が第１スイッチング素子Ｈ１，Ｈ２のゲートに出力するＰＷＭ信号のデューティは同一であり、具体的には、第２導電路２２に印加される電圧（出力電圧）を所望の目標電圧とするようにフィードバック制御によってＰＷＭ信号のデューティは調整される。なお、本構成では、制御回路５Ｂがデューティを決定するフィードバック演算を短い時間間隔で行う。そして、デューティが更新される毎に、駆動回路５Ａは、更新されたデューティに応じたＰＷＭ信号を第１スイッチング素子Ｈ１，Ｈ２のゲートに出力し、第２スイッチング素子Ｌ１，Ｌ２のゲートに対しては同期整流を行うためのＰＷＭ信号を出力する。

スイッチング回路部がＮ個存在し、第１スイッチング素子及び第２スイッチング素子に与えるＰＷＭ信号の周期がＴである場合、駆動部５は、複数のスイッチング回路部のそれぞれの第１スイッチング素子に対し、Ｔ／Ｎの時間をずらして異なる位相でＰＷＭ信号をそれぞれ出力する。例えば、図１のように２つのスイッチング回路部１１，１２が存在する場合、即ち、Ｎ＝２である場合、駆動部５は、第１モード（降圧モード）で動作するときに、図２のように２つのスイッチング回路部１１，１２の各々の第１スイッチング素子に対してＴ／２だけ時間をずらして異なる位相でＰＷＭ信号を出力する。具体的には、各々のスイッチング回路部１１，１２に対し第１スイッチング素子へのオン信号の終了後に第２スイッチング素子へのオン信号を出力し、当該第２スイッチング素子へのオン信号の終了後に、次に動作するスイッチング回路部の第１スイッチング素子に対してオン信号を出力する。

例えば、図２のようにスイッチング回路部１１に対し、第１スイッチング素子Ｈ１へのオン信号の終了タイミングＴ１の後に到来する開始タイミングＴ２を開始時点として第２スイッチング素子Ｌ１へのオン信号を出力するように、終了タイミングＴ１と開始タイミングＴ２の間にデッドタイムを設定しつつ各スイッチング素子へのＰＷＭ信号を出力する。そして、第２スイッチング素子Ｌ１へのオン信号の終了タイミングＴ３の後の開始タイミングＴ４を開始時点として次に動作するスイッチング回路部１２の第１スイッチング素子Ｈ２に対してオン信号を出力するように、終了タイミングＴ３と開始タイミングＴ４の間にデッドタイムを設定しつつ第１スイッチング素子Ｈ２に対するＰＷＭを出力する。同様に、スイッチング回路部１２に対し、第１スイッチング素子Ｈ２へのオン信号の終了タイミングＴ５の後に到来する開始タイミングＴ６を開始時点として第２スイッチング素子Ｌ２へのオン信号を出力するように、終了タイミングＴ５と開始タイミングＴ６の間にデッドタイムを設定しつつ各スイッチング素子へのＰＷＭ信号を出力する。そして、第２スイッチング素子Ｌ２へのオン信号の終了タイミングＴ７の後の開始タイミングＴ８を開始時点として次に動作するスイッチング回路部１１の第１スイッチング素子Ｈ１に対してオン信号を出力するように、終了タイミングＴ７と開始タイミングＴ８の間にデッドタイムを設定しつつ第１スイッチング素子Ｈ１に対するＰＷＭを出力する。

図３は、第１スイッチング素子がオン動作する際の第１スイッチング素子のドレインソース間電圧、第１スイッチング素子を流れる通電電流、第１スイッチング素子で生じるスイッチング損失（スイッチ損）の変化を経時的に示すチャートである。第１スイッチング素子Ｈ１，Ｈ２のいずれにおいても、図３のような関係が生じる。

駆動部５が第１モード（降圧モード）で動作する場合、図２のように第１スイッチング素子Ｈ１に対するゲート信号がオン信号に切り替わることに応じて第１スイッチング素子Ｈ１がオン動作し、補助インダクタＬｂ１（補助コイル）を通じて主インダクタＬａ（チョークコイル）への電流供給が開始する。このオン動作の際には、図３のように補助インダクタＬｂ１の存在によって第１スイッチング素子Ｈ１を流れる通電電流が遅延して急上昇が抑えられ、例えば第１スイッチング素子Ｈ１のドレインソース間電圧が０Ｖ近くになった状態で電流が立ち上がることになる。従って、第１スイッチング素子Ｈ１がオン状態に切り替わる際のスイッチング損失が確実に抑えられる。このような効果は第１スイッチング素子Ｈ２がオン動作する場合にも同様に生じる。

なお、第１スイッチング素子Ｈ１のオン動作時には実際には寄生容量などに起因する突入電流が生じるため僅かなスイッチング損失が生じるが、このスイッチング損失は、補助インダクタＬｂ１が存在しない一般的な同期整流方式でのスイッチングと比較して十分に小さくなる。第１スイッチング素子Ｈ１のオフ動作時には一般的なハードスイッチングと同程度の損失が生じる。

また、図１のＤＣＤＣコンバータ１では、図２のように同期整流用の第２スイッチング素子Ｌ１に対するゲート信号（Ｌ１）が時間Ｔ３でオン信号からオフ信号に切り替わると、これに応じて第２スイッチング素子Ｌ１がオフ動作し、第２スイッチング素子Ｌ１のボディダイオードを通じた電流の還流が開始する。しかし、時間Ｔ３の後、時間Ｔ４で次の第１スイッチング素子Ｈ２のオン動作が開始するため、第２スイッチング素子Ｌ１のボディダイオードを通じた電流の還流を抑制又は停止することができる。なお、このような効果は第２スイッチング素子Ｌ２がオフ動作した後に第１スイッチング素子Ｈ１がオン動作する場合にも同様に生じる。

次に、ＤＣＤＣコンバータ１で行われる昇圧動作について説明する。
駆動部５は、所定の昇圧動作開始条件の成立時に第２導電路に印加された電圧を昇圧して第１導電路に印加する駆動動作を開始する。「所定の昇圧動作開始条件の成立時」は、特に限定されない。例えば、イグニッションスイッチがオフ状態からオン状態に切り替わった時などであってもよく、ＤＣＤＣコンバータ１の外部装置からＤＣＤＣコンバータ１に対して昇圧指令が与えられた時などであってもよい。

駆動部５は、所定の昇圧動作開始条件が成立した場合、駆動部５は第２モード（昇圧モード）で動作する。駆動部５は、第２モード（昇圧モード）で動作する場合、複数のスイッチング回路部１１，１２における各々の第１スイッチング素子及び第２スイッチング素子に対してＰＷＭ信号を出力するとともに、スイッチング回路部１１，１２の各々に対し、第２スイッチング素子へオン信号を出力した後に第１スイッチング素子へオン信号を出力する切替動作を周期的に行う。具体的には、図４で示すゲート信号（Ｌ１）のように、第２スイッチング素子Ｌ１のゲートに対してＰＷＭ信号を出力し、ゲート信号（Ｈ１）のように第１スイッチング素子Ｈ１のゲートに対して同期整流を行うためのＰＷＭ信号を第２スイッチング素子Ｌ１に対するＰＷＭ信号と相補的に出力する。また、図４で示すゲート信号（Ｌ２）のように、第２スイッチング素子Ｌ２のゲートに対してＰＷＭ信号を出力し、ゲート信号（Ｈ２）のように第１スイッチング素子Ｈ２のゲートに対して同期整流を行うためのＰＷＭ信号を第２スイッチング素子Ｌ２に対するＰＷＭ信号と相補的に出力する。駆動部５が第２スイッチング素子Ｌ１，Ｌ２のゲートに出力するＰＷＭ信号のデューティは同一であり、具体的には、第１導電路２１に印加される電圧（出力電圧）を所望の目標電圧とするようにフィードバック制御によってＰＷＭ信号のデューティは調整される。なお、本構成では、制御回路５Ｂがデューティを決定するフィードバック演算を短い時間間隔で行う。そして、デューティが更新される毎に、駆動回路５Ａは、更新されたデューティに応じたＰＷＭ信号を第２スイッチング素子Ｌ１，Ｌ２のゲートに出力し、第１スイッチング素子Ｈ１，Ｈ２のゲートに対しては同期整流を行うためのＰＷＭ信号を出力する。

スイッチング回路部がＮ個存在し、第１スイッチング素子及び第２スイッチング素子に与えるＰＷＭ信号の周期がＴである場合、駆動部５は、複数のスイッチング回路部のそれぞれの第１スイッチング素子に対し、Ｔ／Ｎの時間をずらして異なる位相でＰＷＭ信号をそれぞれ出力する。例えば、図１のように２つのスイッチング回路部１１，１２が存在する場合、即ち、Ｎ＝２である場合、駆動部５は、第２モード（昇圧モード）で動作するときに、図４のように２つのスイッチング回路部１１，１２の各々の第２スイッチング素子に対してＴ／２だけ時間をずらして異なる位相でＰＷＭ信号を出力する。具体的には、各々のスイッチング回路部１１，１２に対し第２スイッチング素子へのオン信号の終了後に第１スイッチング素子へのオン信号を出力し、当該第１スイッチング素子へのオン信号の終了後に、次に動作するスイッチング回路部の第２スイッチング素子に対してオン信号を出力する。

例えば、図４のようにスイッチング回路部１１に対し、第２スイッチング素子Ｌ１へのオン信号の終了タイミングＴ１１の後に到来する開始タイミングＴ１２を開始時点として第１スイッチング素子Ｈ１へのオン信号を出力するように、終了タイミングＴ１１と開始タイミングＴ１２の間にデッドタイムを設定しつつ各スイッチング素子へのＰＷＭ信号を出力する。そして、第１スイッチング素子Ｈ１へのオン信号の終了タイミングＴ１３の後の開始タイミングＴ１４を開始時点として次に動作するスイッチング回路部１２の第２スイッチング素子Ｌ２に対してオン信号を出力するように、終了タイミングＴ１３と開始タイミングＴ１４の間にデッドタイムを設定しつつ第２スイッチング素子Ｌ２に対するＰＷＭを出力する。同様に、スイッチング回路部１２に対し、第２スイッチング素子Ｌ２へのオン信号の終了タイミングＴ１５の後に到来する開始タイミングＴ１６を開始時点として第１スイッチング素子Ｈ２へのオン信号を出力するように、終了タイミングＴ１５と開始タイミングＴ１６の間にデッドタイムを設定しつつ各スイッチング素子へのＰＷＭ信号を出力する。そして、第１スイッチング素子Ｈ２へのオン信号の終了タイミングＴ１７の後の開始タイミングＴ１８を開始時点として次に動作するスイッチング回路部１１の第２スイッチング素子Ｌ１に対してオン信号を出力するように、終了タイミングＴ１７と開始タイミングＴ１８の間にデッドタイムを設定しつつ第２スイッチング素子Ｌ１に対するＰＷＭを出力する。

このように駆動部５が第２モード（昇圧モード）で動作する場合、図４のように第２スイッチング素子Ｌ１に対するゲート信号（Ｌ１）がオフ信号からオン信号に切り替わることに応じて第２スイッチング素子Ｌ１がオン動作し、主インダクタＬａ（チョークコイル）及び補助インダクタＬｂ１（補助コイル）を通って電流が流れる。このオン動作の際には、補助インダクタＬｂ１の存在によって第２スイッチング素子Ｌ１を流れる通電電流が遅延して急上昇が抑えられ、例えば第２スイッチング素子Ｌ１のドレインソース間電圧が０Ｖ近くになった状態で電流が立ち上がることになる。従って、第２スイッチング素子Ｌ１がオン状態に切り替わる際のスイッチング損失が確実に抑えられる。このような効果は第２スイッチング素子Ｌ２がオン動作する場合にも同様に生じる。

また、図１のＤＣＤＣコンバータ１では、昇圧動作する際に、図４のように同期整流用の第１スイッチング素子Ｈ１に対するゲート信号（Ｈ１）が時間Ｔ１３でオン信号からオフ信号に切り替わると、これに応じて第１スイッチング素子Ｈ１がオフ動作し、第１スイッチング素子Ｈ１のボディダイオードを通じた電流の還流が開始する。しかし、時間Ｔ１３の後、時間Ｔ１４で次の第２スイッチング素子Ｌ２のオン動作が開始するため、第１スイッチング素子Ｈ１のボディダイオードを通じた電流の還流を抑制又は停止することができる。なお、このような効果は第１スイッチング素子Ｈ２がオフ動作した後に第２スイッチング素子Ｌ１がオン動作する場合にも同様に生じる。

次に、本構成のＤＣＤＣコンバータ１の効果を例示する。
ＤＣＤＣコンバータ１は、複数のスイッチング回路部１１，１２が並列に接続されてなる並列回路部１０を備える。スイッチング回路部１１は、ハイサイド側の第１スイッチング素子Ｈ１とローサイド側の第２スイッチング素子Ｌ１との間の接続部１１Ａから主インダクタＬａまでの経路間に補助インダクタＬｂ１が配置される。スイッチング回路部１２は、ハイサイド側の第１スイッチング素子Ｈ２とローサイド側の第２スイッチング素子Ｌ２との間の接続部１２Ａから主インダクタＬａまでの経路間に補助インダクタＬｂ２が配置される。

このような構成において、スイッチング回路部１１，１２の各々に対し、第１スイッチング素子へオン信号を出力した後に第２スイッチング素子へオン信号を出力する切替動作を周期的に行うと、第１導電路２１に印加された電圧を降圧して第２導電路２２に印加する降圧動作を行うことができ、この降圧動作において、各スイッチング回路部の第１スイッチング素子をオフ状態からオン状態に切り替えるときに第１スイッチング素子に流れる通電電流を遅延させることができる。従って、第１スイッチング素子のターンオン直後の電流を確実に低減することができ、降圧動作時においてスイッチング損失を効果的に抑えることができる。

また、スイッチング回路部１１，１２の各々に対し、第２スイッチング素子へオン信号を出力した後に第１スイッチング素子へオン信号を出力する切替動作を周期的に行うと、第２導電路２２に印加された電圧を昇圧して第１導電路２１に印加する昇圧動作を行うことができ、この昇圧動作において、第２スイッチング素子をオフ状態からオン状態に切り替えるときに第２スイッチング素子に流れる通電電流を遅延させることができる。従って、第２スイッチング素子のターンオン直後の電流を確実に低減することができ、昇圧動作時においてもスイッチング損失を効果的に抑えることができる。

駆動部５は、降圧動作を行う場合、複数のスイッチング回路部１１，１２の各々の第１スイッチング素子に対して位相をずらしてＰＷＭ信号を出力し、スイッチング回路部１１，１２の各々に対し、第１スイッチング素子へのオン信号の終了後に第２スイッチング素子へのオン信号を出力し、当該第２スイッチング素子へのオン信号の終了後に、次に動作するスイッチング回路部の第１スイッチング素子に対してオン信号を出力する。例えば、スイッチング回路部１１に対し、第１スイッチング素子Ｈ１へのオン信号の終了後に第２スイッチング素子Ｌ１へのオン信号を出力するように各スイッチング素子へのＰＷＭ信号を出力し、第２スイッチング素子Ｌ１へのオン信号の終了後に、次に動作するスイッチング回路部１２の第１スイッチング素子Ｈ２に対してオン信号を出力するように第１スイッチング素子Ｈ２に対するＰＷＭを出力する。同様に、スイッチング回路部１２に対し、第１スイッチング素子Ｈ２へのオン信号の終了後に第２スイッチング素子Ｌ２へオン信号を出力するように各スイッチング素子へのＰＷＭ信号を出力し、第２スイッチング素子Ｌ２へのオン信号の終了後に、次に動作するスイッチング回路部１１の第１スイッチング素子Ｈ１に対してオン信号を出力するように第１スイッチング素子Ｈ１に対するＰＷＭ信号を出力する。

このように構成されるＤＣＤＣコンバータ１は、スイッチング回路部１１，１２の各々において第２スイッチング素子による同期整流が終了したときに当該第２スイッチング素子でボディダイオード通電が開始する場合に、次に動作するスイッチング回路部の第１スイッチング素子をオン状態とすることで、第２スイッチング素子での還流を抑制することができる。これにより、サージ電圧を抑制することが可能となり、ひいてはスイッチング素子の低耐圧化を図ることができる。例えば、スイッチング回路部１１において第２スイッチング素子Ｌ１による同期整流が終了したときに当該第２スイッチング素子Ｌ１のボディダイオードで通電が開始する場合に、次に動作するスイッチング回路部１２の第１スイッチング素子Ｈ２をオン状態とすることで、第２スイッチング素子Ｌ１での還流を抑制することができる。同様に、スイッチング回路部１２において第２スイッチング素子Ｌ２による同期整流が終了したときに当該第２スイッチング素子Ｌ２のボディダイオードで通電が開始する場合に、次に動作するスイッチング回路部１１の第１スイッチング素子Ｈ１をオン状態とすることで、第２スイッチング素子Ｌ２での還流を抑制することができる。

昇圧動作時も同様であり、駆動部５は、昇圧動作を行う場合、複数のスイッチング回路部１１，１２の各々の第２スイッチング素子Ｌ１，Ｌ２に対して位相をずらしてＰＷＭ信号を出力し、各々のスイッチング回路部１１，１２に対し第２スイッチング素子へのオン信号の終了後に第１スイッチング素子へのオン信号を出力し、当該第１スイッチング素子へのオン信号の終了後に、次に動作するスイッチング回路部の第２スイッチング素子に対してオン信号を出力する。

このような構成をなすＤＣＤＣコンバータ１は、各スイッチング回路部１１，１２において第１スイッチング素子による同期整流が終了したときに第１スイッチング素子でボディダイオード通電が開始する場合に、次に動作するスイッチング回路部の第２スイッチング素子をオン状態とすることで、第１スイッチング素子での還流を抑制することができる。

また、本構成では、主インダクタＬａを流れる通電電流の周波数が、駆動周波数ｆ（１／Ｔ）のＮ倍（図１の例ではＮ＝２）となるため、見かけ上のコイルの高周波化を図ることができる。

また、ＤＣＤＣコンバータ１は、複数の補助インダクタＬｂ１，Ｌｂ２のインダクタンスがいずれも主インダクタＬａのインダクタンスよりも小さい値となっており、主インダクタＬａと比較して小型の部品を使用できるようになっている。

この構成によれば、ターンオン直後の通電電流を遅延させてスイッチング損失を低減し得るＤＣＤＣコンバータ１を補助インダクタＬｂ１，Ｌｂ２の大型化を抑えて実現することができる。

＜他の実施例＞
本発明は上記記述及び図面によって説明した実施例に限定されるものではなく、例えば次のような実施例も本発明の技術的範囲に含まれる。また、上述した実施例や後述する実施例は矛盾しない範囲で組み合わせることが可能である。

実施例１のＤＣＤＣコンバータ１は、降圧動作のみを行う構成としてもよい。即ち、駆動部５が第１モード（降圧モード）の動作を行い、第２モード（昇圧モード）の動作を行わない構成であってもよい。

実施例１のＤＣＤＣコンバータ１は、昇圧動作のみを行う構成としてもよい。即ち、駆動部５が第２モード（昇圧モード）の動作を行い、第１モード（降圧モード）の動作を行わない構成であってもよい。

実施例１では、２つの複数のスイッチング回路部１１，１２が並列に接続された構成で並列回路部１０が構成されるが、スイッチング回路部１１，１２と同様の構成をなすＮ個（Ｎは３以上）のスイッチング回路部が並列に接続される形で並列回路部１０が構成されていてもよい。この場合、駆動部が第１モード（降圧モード）で動作する場合、各スイッチング回路部の第１スイッチング素子に対してＴ／Ｎ（Ｔは、ＰＷＭ信号の周期）ずつ時間をずらして異なる位相でＰＷＭ信号を出力し、各スイッチング回路部の第２スイッチング素子は、次に動作するスイッチング回路部の第１スイッチング素子のオン動作前にオフ動作を完了させるように同期整流を行えばよい。また、駆動部が第２モード（昇圧モード）で動作する場合、各スイッチング回路部の第２スイッチング素子に対してＴ／Ｎ（Ｔは、ＰＷＭ信号の周期）ずつ時間をずらして異なる位相でＰＷＭ信号を出力し、各スイッチング回路部の第１スイッチング素子は、次に動作するスイッチング回路部の第２スイッチング素子のオン動作前にオフ動作を完了させるように同期整流を行えばよい。

実施例１では、電圧変換部３が１つのみのＤＣＤＣコンバータ１を例示したが、第１導電路２１と第２導電路２２との間に電圧変換部３が複数個並列に接続された多相式のＤＣＤＣコンバータとしてもよい。

１…ＤＣＤＣコンバータ
５…駆動部
１０…並列回路部
１１，１２…スイッチング回路部
１１Ａ，１２Ａ…接続部
２１…第１導電路
２２…第２導電路
２３…基準導電路
Ｈ１，Ｈ２…第１スイッチング素子
Ｌ１，Ｌ２…第２スイッチング素子
Ｌａ…主インダクタ
Ｌｂ１，Ｌｂ２…補助インダクタ

Claims (5)

1. 第１導電路に電気的に接続されたハイサイド側の第１スイッチング素子と、前記第１スイッチング素子と前記第１導電路よりも低い電位に保たれる基準導電路との間において前記第１スイッチング素子と直列に接続されるローサイド側の第２スイッチング素子と、前記第１スイッチング素子と前記第２スイッチング素子とを接続する接続部に一端部が電気的に接続される補助インダクタとを備えたスイッチング回路部が、並列に複数接続される並列回路部と、
   複数の前記スイッチング回路部における各々の前記補助インダクタの他端部と第２導電路との間に配置される主インダクタと、
   複数の前記スイッチング回路部における各々の前記第１スイッチング素子及び前記第２スイッチング素子に対してＰＷＭ信号を出力するとともに、各々の前記スイッチング回路部に対し、前記第１スイッチング素子へオン信号を出力した後に前記第２スイッチング素子へオン信号を出力する切替動作を周期的に行う駆動部と、
   を有するＤＣＤＣコンバータ。
2. 前記駆動部は、複数の前記スイッチング回路部の各々の前記第１スイッチング素子に対して位相をずらしてＰＷＭ信号を出力し、各々の前記スイッチング回路部に対し前記第１スイッチング素子へのオン信号の終了後に前記第２スイッチング素子へのオン信号を出力し、当該第２スイッチング素子へのオン信号の終了後に、次に動作する前記スイッチング回路部の前記第１スイッチング素子に対してオン信号を出力する請求項１に記載のＤＣＤＣコンバータ。
3. 第１導電路に電気的に接続されたハイサイド側の第１スイッチング素子と、前記第１スイッチング素子と前記第１導電路よりも低い電位に保たれる基準導電路との間において前記第１スイッチング素子と直列に接続されるローサイド側の第２スイッチング素子と、前記第１スイッチング素子と前記第２スイッチング素子とを接続する接続部に一端部が電気的に接続される補助インダクタとを備えたスイッチング回路部が、並列に複数接続される並列回路部と、
   複数の前記スイッチング回路部における各々の前記補助インダクタの他端部と第２導電路との間に配置される主インダクタと、
   複数の前記スイッチング回路部における各々の前記第１スイッチング素子及び前記第２スイッチング素子に対してＰＷＭ信号を出力するとともに、各々の前記スイッチング回路部に対し、前記第２スイッチング素子へオン信号を出力した後に前記第１スイッチング素子へオン信号を出力する切替動作を周期的に行う駆動部と、
   を有するＤＣＤＣコンバータ。
4. 前記駆動部は、複数の前記スイッチング回路部の各々の前記第２スイッチング素子に対して位相をずらしてＰＷＭ信号を出力し、各々の前記スイッチング回路部に対し前記第２スイッチング素子へのオン信号の終了後に前記第１スイッチング素子へのオン信号を出力し、当該第１スイッチング素子へのオン信号の終了後に、次に動作する前記スイッチング回路部の前記第２スイッチング素子に対してオン信号を出力する請求項３に記載のＤＣＤＣコンバータ。
5. 複数の前記補助インダクタのインダクタンスはいずれも前記主インダクタのインダクタンスよりも小さい請求項１から請求項４のいずれか一項に記載のＤＣＤＣコンバータ。

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