JP2018063743A - 半導体装置、電子機器、半導体ウエハ - Google Patents

半導体装置、電子機器、半導体ウエハ Download PDF

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隆之 池田
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清 加藤
熱海 知昭
Tomoaki Atami
知昭 熱海
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Abstract

【課題】長期間安定してデータの保持が可能な半導体装置を提供する。【解決手段】記憶素子の書き込み用トランジスタに、バックゲートを有するトランジスタを用いる。該トランジスタがnチャネル型トランジスタである場合は、記憶の保持動作時にバックゲートに負電位を供給する。バックゲートに負電位を保持したまま、負電位の供給を停止する。バックゲートの電位上昇を検知した場合は、バックゲートに負電位を供給する。【選択図】図1

Description

本発明の一態様は、半導体装置、ならびに半導体装置の駆動方法に関する。または、本発明の一態様は、電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置(液晶表示装置、発光表示装置など)、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。
半導体材料を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路(IC)や画像表示装置(単に表示装置とも表記する)のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
特許文献1には、酸化物半導体をチャネル形成領域に有するトランジスタ(以下「酸化物半導体トランジスタ」という)を、DRAM(Dynamic Random Access Memory)に用いた例が開示されている。酸化物半導体トランジスタは、トランジスタがオフ状態の時にソースとドレインの間に流れる電流(オフ電流)が非常に小さいので、リフレッシュ期間が長く、消費電力の少ないDRAMを作製することができる。
また、特許文献2には、酸化物半導体トランジスタを用いた不揮発性メモリが開示されている。これら不揮発性メモリは、フラッシュメモリと異なり、書き換え可能回数に制限がなく、高速な動作が容易に実現でき、消費電力も少ない。
また、特許文献2には、酸化物半導体トランジスタに第2のゲート電極を設けて、トランジスタのしきい値を制御し、トランジスタのオフ電流を下げた例が開示されている。
また、特許文献2および特許文献3には、上述の第2のゲートを駆動するための回路の構成例が開示されている。
特開2013−168631号公報 特開2012−069932号公報 特開2012−146965号公報
本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一とする。本発明の一態様は、情報の書き込み速度が速い半導体装置を提供することを課題の一とする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一とする。本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
記憶素子の書き込み用トランジスタに、バックゲートを有するトランジスタを用いる。該トランジスタがnチャネル型トランジスタである場合は、記憶の保持動作時にバックゲートに負電位を供給する。バックゲートに負電位を保持したまま、負電位の供給を停止する。バックゲートの電位上昇を検知した場合は、バックゲートに負電位を供給する。
本発明の一態様は、記憶部と、電位生成部と、電位比較部と、制御部と、を有し、記憶部は、トランジスタと、容量素子と、を有し、トランジスタは、第1のゲートと、第2のゲートと、を有し、記憶部は、第1のゲートに電位を供給してトランジスタのオン状態またはオフ状態を制御する機能を有し、記憶部は、トランジスタをオン状態にして容量素子に電荷を供給する機能を有し、電位生成部は、第2のゲートに電位を供給する機能を有し、電位比較部は、第2のゲートの電位と基準電位を比較する機能を有し、制御部は、電位比較部から出力された信号に応じて、電位生成部が供給する電位を決定する機能を有する半導体装置である。
また、上記半導体装置は、トランジスタをオフ状態にして、容量素子の電荷を保持する機能を有する。第1のゲートはトランジスタのゲートとして機能できる。また、第2のゲートはトランジスタのバックゲートとして機能できる。第1のゲートは半導体層を介して第2のゲートと重なる領域を有する。
トランジスタの半導体層は、酸化物半導体を含むことが好ましい。
本発明の一態様は、上記の半導体装置と、アンテナ、バッテリ、操作スイッチ、マイク、または、スピーカと、を有する電子機器である。
本発明の一態様は、複数の半導体装置と、分離領域と、を有する半導体ウエハである。
本発明の一態様により、長期間においてデータの保持が可能な半導体装置を提供できる。本発明の一態様により、情報の書き込み速度が速い半導体装置を提供できる。本発明の一態様により、消費電力を抑えることができる半導体装置を提供できる。本発明の一態様により、新規な半導体装置を提供できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の回路構成を示すブロック図。 記憶素子に用いる回路の一例を示す図。 負電位生成部に用いる回路の一例を示す図。 電位保持部およびレベルシフタに用いる回路の一例を示す図。 電位比較部に用いる回路の一例を示す図。 電位比較部に用いる回路の一例を示す図。 半導体装置の動作例を示すフローチャート。 半導体装置の動作例を示すフローチャート。 半導体装置の回路構成を示すブロック図。 トランジスタの一例を説明する図。 トランジスタ特性の一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 エネルギーバンド構造を説明する図。 CPUの構成例を示すブロック図。 本発明の一態様に係るRFタグのブロック図。 本発明の一態様に係るRFタグの使用例を説明する図。 撮像装置の構成例を説明する図。 周辺回路の構成例を説明する図。 撮像装置の構成例を説明する図。 撮像装置の一例を示す回路図。 撮像装置の構成例を示す図。 撮像装置の構成例を示す図。 本発明の一態様に係る半導体ウエハの上面図。 電子部品の作製工程例を説明するフローチャートおよび斜視模式図。 表示装置の一例を説明する図。 表示装置の一例を説明する図。 駆動回路の構成例を説明する図。 表示装置の一例を説明する図。 表示装置の一例を説明する図。 表示モジュールの一例を説明する図。 本発明の一態様に係る電子機器を説明する図。 本発明の一態様に係る電子機器を説明する図。 本発明に係る酸化物半導体の原子数比の範囲を説明する図。 InMZnOの結晶を説明する図。 CAAC−OSおよび単結晶酸化物半導体のXRDによる構造解析を説明する図、ならびにCAAC−OSの制限視野電子回折パターンを示す図。 CAAC−OSの断面TEM像、ならびに平面TEM像およびその画像解析像。 nc−OSの電子回折パターンを示す図、およびnc−OSの断面TEM像。 a−like OSの断面TEM像。 In−Ga−Zn酸化物の電子照射による結晶部の変化を示す図。 エネルギーバンド構造を説明する図。 実施例1に係る図。 実施例1に係る図。 実施例2に係る図。 実施例2に係る図。 実施例2に係る図。 実施例2に係る図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
また、図面などにおいて示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面などに開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。
また、特に上面図(「平面図」ともいう。)や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
本明細書等における「第1」、「第2」などの序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層A上の電極B」の表現であれば、絶縁層Aの上に電極Bが直接接して形成されている必要はなく、絶縁層Aと電極Bとの間に他の構成要素を含むものを除外しない。
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、XとYとが接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース(ソース領域またはソース電極)とドレイン(ドレイン領域またはドレイン電極)との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅(以下、「実効的なチャネル幅」ともいう。)と、トランジスタの上面図において示されるチャネル幅(以下、「見かけ上のチャネル幅」ともいう。)と、が異なる場合がある。例えば、ゲート電極が半導体層の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体層の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅(SCW:Surrounded Channel Width)」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面TEM像などを解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が0.1原子%未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のDOS(Density of States)が高くなることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第1族元素、第2族元素、第13族元素、第14族元素、第15族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第1族元素、第2族元素、第13族元素、第15族元素などがある。
また、本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」および「直交」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
なお、本明細書等において、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」(これらの同意語を含む)などと言う場合は、明示されている場合を除き、プラスマイナス20%の誤差を含むものとする。
また、本明細書等において、フォトリソグラフィ法によりレジストマスクを形成し、その後にエッチング工程を行う場合は、特段の説明がない限り、当該レジストマスクは、エッチング工程終了後に除去するものとする。
また、本明細書等において、高電源電位VDD(「VDD」または「H電位」ともいう。)とは、低電源電位VSSよりも高い電位の電源電位を示す。また、低電源電位VSS(「VSS」または「L電位」ともいう。)とは、高電源電位VDDよりも低い電位の電源電位を示す。また、接地電位(「GND」または「GND電位」ともいう。)をVDDまたはVSSとして用いることもできる。例えばVDDが接地電位の場合には、VSSは接地電位より低い電位であり、VSSが接地電位の場合には、VDDは接地電位より高い電位である。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント型(ノーマリーオフ型)の電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、nチャネル型のトランジスタとする。よって、そのしきい値電圧(「Vth」ともいう。)は、明示されている場合を除き、0Vよりも大きいものとする。
(実施の形態1)
本実施の形態では、本発明の一態様である半導体装置100について、図面を参酌しながら説明する。図1は半導体装置100の回路構成を示すブロック図である。
<半導体装置100の回路構成>
半導体装置100は、負電位生成部101(負電位生成部101a、負電位生成部101b)、電位保持部102、バックゲート制御信号生成部103、レベルシフタ104(レベルシフタ104a、レベルシフタ104b)、電位比較部106、制御部107、クロック生成部108、および記憶部110を有する。
負電位生成部101aは電位保持部102と電気的に接続され、電位保持部102はノード121を介して、記憶部110および電位比較部106と電気的に接続される。負電位生成部101bはノード122を介して電位比較部106と電気的に接続される。バックゲート制御信号生成部103はレベルシフタ104aおよびレベルシフタ104bと電気的に接続される。レベルシフタ104aはノード121と電気的に接続され、レベルシフタ104bはノード122と電気的に接続される。クロック生成部108は制御部107と電気的に接続される。制御部107は負電位生成部101および電位比較部106と電気的に接続される。
〔記憶部110〕
記憶部110は複数の記憶素子を有する。記憶素子として用いることができる回路の一例を図2(A)、図2(B)に示す。
図2(A)に示す記憶素子111は、トランジスタ151、トランジスタ152、および容量素子153を有している。また、トランジスタ151はバックゲートを有するトランジスタである。
トランジスタ151として、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ(「OSトランジスタ」ともいう。)を用いることが好ましい。OSトランジスタはオフ電流が極めて小さいため、記憶素子111の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い記憶装置が実現できる。
図2(A)において、配線161はトランジスタ152のソースまたはドレインの一方と電気的に接続され、配線162はトランジスタ152のソースまたはドレインの他方と電気的に接続される。また、配線163はトランジスタ151のソースまたはドレインの一方と電気的に接続され、配線164はトランジスタ151のゲートと電気的に接続されている。また、トランジスタ151のバックゲートは配線166と電気的に接続されている。また、配線166はノード121(図1参照。)と電気的に接続される。
トランジスタ151のソースまたはドレインの他方、トランジスタ152のゲート、および容量素子153の電極の一方は、ノード171と電気的に接続されている。また、配線165は容量素子153の電極の他方と電気的に接続されている。
図2(A)に示す記憶素子111は、ノード171に与えられた電荷を保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
[書き込み動作、保持動作]
情報の書き込みおよび保持について説明する。まず、配線164の電位を、トランジスタ151がオン状態となる電位にする。これにより、配線163の電位が、ノード171に与えられる。即ち、ノード171に所定の電荷が与えられる(書き込み)。この時、配線166に後述する負電位(GNDよりも低い電位)よりも高い電位を供給する。なお、配線166に正電位(GNDよりも高い電位)を供給すると、トランジスタ151の見かけ上のVthを小さくすることができ、書き込み速度を速めることができる。なお、GNDを基準として、GNDと正電位との電位差を「正電圧」という。
ここでは、ノード171に、異なる二つの電位レベルを与える電荷(以下、「Lowレベル電荷」、「Highレベル電荷」という。)のどちらかが与えられるものとする。その後、配線164の電位を、トランジスタ151がオフ状態となる電位とすることで、ノード171に電荷が保持される。この時、配線166に負電位(GNDよりも低い電位。)を供給すると、トランジスタ151の見かけ上のVthが大きくなる。すると、配線164への電位供給を停止した後も長期間に渡ってノード171に与えられた電荷を保持することが可能となる。なお、GNDを基準として、GNDと負電位との電位差を「負電圧」という。
なお、Highレベル電荷は、Lowレベル電荷よりもノード171に高い電位を与える電荷とする。また、トランジスタ152にpチャネル型のトランジスタを用いる場合、Highレベル電荷およびLowレベル電荷は、どちらもトランジスタのしきい値電圧よりも高い電位を与える電荷とする。また、トランジスタ152にnチャネル型のトランジスタを用いる場合、Highレベル電荷およびLowレベル電荷は、どちらもトランジスタのしきい値電圧よりも低い電位を与える電荷である。すなわち、Highレベル電荷とLowレベル電荷は、どちらもトランジスタがオフ状態となる電位を与える電荷である。
[読み出し動作]
次に情報の読み出しについて説明する。配線161に配線162の電位と異なる所定の電位(定電位)を与えた状態で、配線165に読み出し電位Vを与えると、ノード171に保持されている情報を読み出すことができる。
Highレベル電荷により与えられる電位をV、Lowレベル電荷により与えられる電位をVとすると、読み出し電位Vは、{(Vth−V)+(Vth+V)}/2とすればよい。なお、情報の読み出しをしないときの配線165の電位は、トランジスタ152にpチャネル型のトランジスタを用いる場合はVより高い電位とし、トランジスタ152にnチャネル型のトランジスタを用いる場合はVより低い電位とすればよい。
例えば、トランジスタ152にpチャネル型のトランジスタを用いる場合、トランジスタ152のVthが−2Vであり、Vを1V、Vを−1Vとすると、Vを−2Vとすればよい。ノード171に書き込まれた電位がVのとき、配線165にVが与えられると、トランジスタ152のゲートにV+V、すなわち−1Vが印加される。−1VはVthよりも高いため、トランジスタ152はオン状態にならない。よって、配線162の電位は変化しない。また、ノード171に書き込まれた電位がVのとき、配線165にVが与えられると、トランジスタ152のゲートにV+V、すなわち−3Vが印加される。−3VはVthよりも低いため、トランジスタ152がオン状態になる。よって、配線162の電位が変化する。
また、トランジスタ152にnチャネル型のトランジスタを用いる場合、トランジスタ152のVthが2Vであり、Vを1V、Vを−1Vとすると、Vを2Vとすればよい。ノード171に書き込まれた電位がVのとき、配線165にVが与えられると、トランジスタ152のゲートにV+V、すなわち3Vが印加される。3VはVthよりも高いため、トランジスタ152はオン状態になる。よって、配線162の電位が変化する。また、ノード171に書き込まれた電位がVのとき、配線165にVが与えられると、トランジスタ152のゲートにV+V、すなわち1Vが印加される。1VはVthよりも低いため、トランジスタ152はオン状態にならない。よって、配線162の電位は変化しない。
配線162の電位を判別することで、ノード171に保持されている情報を読み出すことができる。
図2(B)に示す記憶素子112は、トランジスタ152を有さない点が記憶素子111と異なる。
[書き込み動作、保持動作]
記憶素子112も、図2(A)に示した記憶素子と同様の動作により情報の書き込みおよび保持が可能である。
[読み出し動作]
図2(B)に示す記憶素子112における、情報の読み出しについて説明する。配線164にトランジスタ151がオン状態になる電位が与えられると、浮遊状態である配線163と容量素子153とが導通し、配線163と容量素子153の間で電荷が再分配される。その結果、配線163の電位が変化する。配線163の電位の変化量は、ノード171の電位(またはノード171に蓄積された電荷)によって、異なる値をとる。
例えば、ノード171の電位をV、容量素子153の容量をC、配線163が有する容量成分をCB、電荷が再分配される前の配線163の電位をVB0とすると、電荷が再分配された後の配線163の電位は、(CB×VB0+C×V)/(CB+C)となる。したがって、メモリセルの状態として、ノード171の電位がV1とV0(V1>V0)の2つの状態をとるとすると、電位V1を保持している場合の配線163の電位(=(CB×VB0+C×V1)/(CB+C))は、電位V0を保持している場合の配線163の電位(=(CB×VB0+C×V0)/(CB+C))よりも高くなることがわかる。
そして、配線163の電位を所定の電位と比較することで、情報を読み出すことができる。
以上に示した記憶素子は、トランジスタ151にOSトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合(ただし、電位は固定されていることが好ましい)であっても、長期にわたって記憶内容を保持することが可能である。
また、記憶素子111および記憶素子112は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。特に記憶素子111では、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が全く生じない。即ち、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した記憶装置を実現できる。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
〔負電位生成部101〕
図3(A)に、負電位生成部101aおよび負電位生成部101bに用いることができる回路図を例示する。図3(A)に示す回路は、チャージポンプ方式の負電位生成回路である。
図3(A)に示す負電位生成部101a(負電位生成部101b)は、トランジスタ212_1乃至トランジスタ212_3、容量素子214_1乃至容量素子214_3、インバータ216、およびインバータ217を有する。
トランジスタ212_1のソースまたはドレインの一方は、端子211と電気的に接続される。トランジスタ212_1のソースまたはドレインの他方は、トランジスタ212_1のゲートおよびトランジスタ212_2のソースまたはドレインの一方と電気的に接続される。トランジスタ212_2のソースまたはドレインの他方は、トランジスタ212_2のゲートおよびトランジスタ212_3のソースまたはドレインの一方と電気的に接続される。トランジスタ212_3のソースまたはドレインの他方は、トランジスタ212_3のゲートおよび端子213と電気的に接続される。
容量素子214_1の一方の電極は、トランジスタ212_1のソースまたはドレインの他方と電気的に接続される。容量素子214_1の他方の電極は、インバータ217の出力端子と電気的に接続される。容量素子214_2の一方の電極は、トランジスタ212_2のソースまたはドレインの他方と電気的に接続される。容量素子214_2の他方の電極は、インバータ216の出力端子と電気的に接続される。容量素子214_3の一方の電極は、トランジスタ212_3のソースまたはドレインの他方と電気的に接続される。容量素子214_3の他方の電極は、インバータ217の出力端子と電気的に接続される。
インバータ216の入力端子は端子215と電気的に接続され、インバータ216の出力端子はインバータ217の入力端子と電気的に接続される。
例えば、端子211にL電位を供給し、H電位とL電位に交互に変化するクロック信号を端子215に供給することで、端子213に、L電位よりも低い電位(負電位)を供給することができる。また、負電位生成部101a(負電位生成部101b)に用いるトランジスタと容量素子の数を増やすことで、さらに低い電位を供給することができる。
また、図3(B)に示す負電位生成部101a(負電位生成部101b)のように、トランジスタ212_1乃至トランジスタ212_3としてバックゲートを有するトランジスタを用いてもよい。図3(B)では、トランジスタ212_1乃至トランジスタ212_3のそれぞれにおいて、ゲートとバックゲートを同電位とした回路図を示している。
また、図3(C)に示す負電位生成部101a(負電位生成部101b)のように、インバータ217を設けずに、容量素子214_1の他方の電極および容量素子214_3の他方の電極を端子215と電気的に接続してもよい。
また、本実施の形態ではトランジスタ212_1乃至トランジスタ212_3にnチャネル型のトランジスタを用いる場合について示しているが、pチャネル型のトランジスタを用いることも可能である。トランジスタ212_1乃至トランジスタ212_3にpチャネル型のトランジスタを用いる場合の回路構成は、上記説明中の、ソースまたはドレインの一方と他方を読み換えて理解できる。また、トランジスタ212_1乃至トランジスタ212_3にnチャネル型のトランジスタとpチャネル型のトランジスタを混在させてもよい。
負電位生成部101aは、ノード121(図1参照。)に負電位を供給する機能を有する。よって、負電位生成部101aは、配線166(図2(A)、図2(B)参照。)に負電位を供給する機能を有する。
負電位生成部101bは、ノード122(図1参照。)に負電位を供給する機能を有する。なお、負電位生成部101bから供給される電位は、電位比較部106で基準電位として用いる。
なお、チャネルが形成される半導体層にシリコンを用いたトランジスタ(「Siトランジスタ」ともいう。)は、OSトランジスタに比べてオフ電流が大きい。トランジスタ212_1乃至トランジスタ212_3にSiトランジスタを用いて、端子211をGNDとしたまま負電位生成部101a(負電位生成部101b)の動作を停止すると、端子213の電位がGNDとなる。負電位生成部101a(負電位生成部101b)の動作停止は、端子215へのクロック信号の供給を停止するか、インバータ216またはインバータ217への電源供給を停止することで実現できる。
〔電位保持部102〕
図4(A)に、電位保持部102に用いることができる回路図を例示する。電位保持部102は、トランジスタ222、および容量素子224を有する。
トランジスタ222のソースまたはドレインの一方は、端子221と電気的に接続される。トランジスタ222のソースまたはドレインの他方は、トランジスタ222のゲートおよび端子223と電気的に接続される。
容量素子224の一方の電極は、トランジスタ222のソースまたはドレインの他方と電気的に接続される。容量素子224の他方の電極は、配線225と電気的に接続される。配線225に供給される電位は、固定電位であればどのような電位でもよい。例えば、配線225をGNDとすればよい。
端子221は、負電位生成部101aが有する端子213と電気的に接続される。負電位生成部101aから端子221に負電位が供給されると、端子223の電位が端子221よりも高くなる。すると、トランジスタ222がオン状態となり、端子223に負電位が供給される。よって、ノード121に負電位が供給される。なお、実際には、ノード121には負電位からトランジスタ222のVth分変化した電位が供給される。説明をわかりやすくするため、本実施の形態などでは、負電位からVth分変化した電位も負電位と称する。
ノード121に負電位を供給した後、負電位生成部101aの動作を停止する。また、端子221にL電位を供給する。すると、L電位は負電位よりも高い電位であるため、トランジスタ222がオフ状態となり、ノード121の電位が保持される。
なお、図4(B)に示すように、トランジスタ222としてバックゲートを有するトランジスタを用いてもよい。図4(B)では、トランジスタ222のゲートとバックゲートを同電位とした回路図を示している。
トランジスタ222として、OSトランジスタを用いることが好ましい。OSトランジスタはオフ電流が極めて少ないので、ノード121の電位を長期間保持することができる。また、トランジスタ222のチャネル長は、長いほうが好ましい。
また、トランジスタ222にpチャネル型のトランジスタを用いることも可能である。トランジスタ222にpチャネル型のトランジスタを用いる場合の回路構成は、上記説明中の、ソースまたはドレインの一方と他方を読み換えて理解できる。
〔バックゲート制御信号生成部103、レベルシフタ104〕
図4(C)に、レベルシフタ104に用いることができる回路図を例示する。本実施の形態では、レベルシフタ104aとして容量素子224aを用いる。レベルシフタ104bとして容量素子224bを用いる。容量素子224aの一方の電極はノード121と電気的に接続され、他方の電極は端子241と電気的に接続される。容量素子224bの一方の電極はノード122と電気的に接続され、他方の電極は端子241と電気的に接続される。端子241、容量素子224aの他方の電極、および容量素子224bの他方の電極が電気的に接続する節点をノード243とよぶ。
バックゲート制御信号生成部103は、端子241に電位を供給する機能を有する。端子241に供給された電位は、レベルシフタ104aによって、ノード121に加算される。また、端子241に供給された電位は、レベルシフタ104bによって、ノード122に加算される。
〔電位比較部106〕
図5(A)および図5(B)に、電位比較部106に用いることができる回路図を例示する。電位比較部106は、コンパレータ261、トランジスタ262、トランジスタ265、容量素子263、および容量素子266を有する。
トランジスタ262のソースまたはドレインの一方は、配線235と電気的に接続され、他方はノード264と電気的に接続される。また、トランジスタ262のゲートは端子233と電気的に接続される。トランジスタ265のソースまたはドレインの一方は、配線236と電気的に接続され、他方はノード267と電気的に接続される。また、トランジスタ265のゲートは端子233と電気的に接続される。
また、図5(B)に示すように、トランジスタ262およびトランジスタ265として、バックゲートを有するトランジスタを用いてもよい。トランジスタ262のバックゲートは端子233と電気的に接続すればよい。トランジスタ265のバックゲートは端子233と電気的に接続すればよい。
容量素子263の一方の電極は端子231と電気的に接続され、他方はノード264と電気的に接続される。容量素子266の一方の電極は端子232と電気的に接続され、他方はノード267と電気的に接続される。
コンパレータ261の非反転入力端子はノード264と電気的に接続され、反転入力端子はノード267と電気的に接続される。また、コンパレータ261の出力端子は端子234と電気的に接続される。また、端子231はノード121と電気的に接続される。端子232はノード122と電気的に接続される。
続いて、電位比較部106の動作について説明する。
[リセット動作]
端子231および端子232に電位が供給された後、端子233からトランジスタ262およびトランジスタ265をオン状態とする電位(リセット信号)を供給する。すると、ノード264に配線235の電位が供給され、ノード267に配線236の電位が供給される。配線235と配線236には同じ電位が供給される。例えば、GNDが供給される。なお、配線235と配線236に供給される電位は、正電位または負電位であっても構わない。
その後、端子233にトランジスタ262およびトランジスタ265をオフ状態とする電位が供給されると、ノード264およびノード267がフローティング状態となり、ノード264およびノード267に電荷(電位)が保持される。
なお、トランジスタ262およびトランジスタ265としては、OSトランジスタを用いることが好ましい。OSトランジスタはオフ電流が極めて小さいため、ノード264およびノード267の電荷をより確実に保持することが可能である。また、トランジスタ262およびトランジスタ265のチャネル長は、長いほうが好ましい。
[比較動作]
ノード267の電位を基準電位として用いる。ノード267は基準電位保持部として機能する。また、ノード267の電位は、端子232の電位と連動する。よって、端子232に供給される電位も基準電位といえる。なお、端子232に供給される電位は固定電位が好ましい。ただし、端子232に供給される電位は、レベルシフタ104bによって変動する場合がある。また、端子232に供給される電位は、正電位または負電位であっても構わない。
コンパレータ261は、ノード264の電位がノード267よりも高くなると、端子234にH電位を出力する。よって、コンパレータ261は、端子231の電位が端子232の電位よりも高くなると、端子234にH電位を出力する。
[変形例]
図6(A)および図6(B)に電位比較部106の変形例を示す。図6(A)に示す電位比較部106aは、電位比較部106と比較して、トランジスタ265、配線235、および配線236を有さず、トランジスタ262のソースまたはドレインの一方をノード264と電気的に接続し、他方をノード267と電気的に接続する点が異なる。
また、図6(B)に示す電位比較部106bは、電位比較部106aと比較して、容量素子266を有さず端子232とノード267を電気的に接続している点が異なる。
電位比較部106aおよび電位比較部106bは、電位比較部106と同様に動作することができる。また、電位比較部106よりも構成要素が少ないため、半導体装置100の占有面積を小さくすることができる。
〔制御部107、クロック生成部108〕
制御部107はクロック生成部108で生成されるクロック信号を基準として動作する。制御部107は端子234と電気的に接続される。コンパレータ261の出力は端子234を介して制御部107に入力される。また、制御部107は、電位比較部106の端子233にリセット信号を供給する機能を有する。また、制御部107は、負電位生成部101およびバックゲート制御信号生成部103と電気的に接続され、両者の動作を制御する機能を有する。
<半導体装置100の動作>
次に、半導体装置100の動作について、図7および図8に示すフローチャートを用いて説明する。
〔書き込み動作〕
記憶部110が有する記憶素子111に情報を書き込む動作について説明する。まず、制御部107がバックゲート制御信号生成部103に書き込み動作を行なうための制御信号を出力する(ステップS601)。
当該制御信号が入力されると、バックゲート制御信号生成部103は書き込み動作信号Vをノード243に出力する(ステップS602)。書き込み動作信号Vは、ノード121に供給された負電圧の絶対値と等しい正電圧以上の電位、かつ、当該正電圧にしきい値電圧を加算した電圧未満の電位であることが好ましい。
ノード243に書き込み動作信号Vが入力されると、レベルシフタ104aによって書き込み動作信号Vがノード121の電位に加算される。また、レベルシフタ104bによって書き込み動作信号Vがノード122の電位に加算される。ノード121およびノード122の電位はどちらも書き込み動作信号V分上昇する(ステップS603)。
なお、実際には、ノード121の電位上昇は容量素子224aとノード121に生じる寄生容量の容量比で決定される。同様に、ノード122の電位上昇は容量素子224bとノード122に生じる寄生容量の容量比で決定される。説明をわかりやすくするため、本実施の形態などでは、容量素子224aの静電容量は、ノード121に生じる寄生容量の静電容量よりも十分に大きいものとする。よって、ノード121の電位は、書き込み動作信号V分上昇できるものとする。また、容量素子224bの静電容量は、ノード122に生じる寄生容量の静電容量よりも十分大きいものとする。よって、ノード122の電位は、書き込み動作信号V分上昇できるものとする。
ノード121とノード122の電位が上昇すると、電位比較部106の端子231と端子232の電位も上昇する。ただし、どちらの端子も書き込み動作信号V分上昇するため、両端子間の電位差は変化しない。よって、電位比較部106(コンパレータ261)の出力電位は変化しない。なお、書き込み動作時は電位比較部106への電源供給を停止してもよい。
ノード121の電位が上昇すると、配線166(図2(A)参照。)の電位が上昇し、トランジスタ151のバックゲートの電位が上昇する(ステップS604)。すると、トランジスタ151の見かけ上のVthを小さくすることができる(ステップS605)。よって、記憶素子111に情報を書き込む速度を速めることができる。この後、記憶素子111に情報を書き込む(ステップS606)。
書き込み動作において、記憶部110が有する複数の記憶素子111全てのバックゲートの電位を同時に制御してもよい。また、ワード線毎にバックゲートの電位を制御してもよい。複数の記憶素子111がブロック単位でまとめられている場合は、ブロック毎に電位保持部102、バックゲート制御信号生成部103、レベルシフタ104、電位比較部106などを設けて、ブロック毎にバックゲートの電位を制御してもよい。また、ブロック毎にバックゲート制御信号生成部103を設けた場合は、バックゲート制御信号生成部103の出力をブロックの選択信号として用いることも可能である。
〔保持動作〕
記憶素子111に情報が書き込まれた後に、当該情報を保持する動作について説明する。まず、制御部107がバックゲート制御信号生成部103に保持動作を行なうことを知らせる信号を出力する(ステップS651)。
当該制御信号がバックゲート制御信号生成部103に入力されると、バックゲート制御信号生成部103の動作が停止する(ステップS652)。バックゲート制御信号生成部103の動作を停止することで、半導体装置100の消費電力を低減することができる。また、バックゲート制御信号生成部103から保持動作信号Vをノード243に出力してもよい。保持動作信号Vは、GND以下の電位であることが好ましい。
次に、負電位生成部101aおよび負電位生成部101bを動作させて、両者から負電位を出力する(ステップS653)。負電位生成部101aから出力された負電位は、ノード121を介して配線166(図2(A)参照。)に供給される。よって、トランジスタ151のバックゲートの電位が下降し、トランジスタ151の見かけ上のVthが大きくなる(ステップS654)。すると、配線164への電位供給を停止した後も長期間に渡って情報を保持することが可能となる。
次に、端子211にGNDを供給したまま負電位生成部101aの動作を停止する(ステップS655)。すると、電位保持部102の端子221がGNDとなり、トランジスタ222がオフ状態となる。よって、ノード121の電位が保持される。
次に、電位比較部106のリセット動作を行なう(ステップS656)。
次に、ノード121の電位が上昇していないかを調べる(ステップS657)。ノード121の電位が上昇すると、トランジスタ151の見かけ上のVthが小さくなるため、記憶素子111に書き込まれた情報の保持が難しくなる。
ノード121の電位が上昇すると、電位比較部106からH電位が出力される。制御部107は、電位比較部106からH電位が入力されると、負電位生成部101aを動作させて、ノード121に負電位を供給する(ステップS653に戻る。)。
保持動作中は常に負電位生成部101aから負電位を出力しても構わないが、消費電力が増加する恐れがある。電位比較部106によってノード121の電位変化を検知することにより、負電位生成部101aを常に動作させる必要がないため、半導体装置100の消費電力を低減することができる。
また、半導体装置100の動作を書き込み動作に切り替える場合、保持動作を終了する(ステップS658)。
〔読み出し動作〕
記憶素子として記憶素子111を用いる場合は、保持動作のまま保持されている情報を読み出す。また、記憶素子として記憶素子112を用いている場合は、書き込み動作に切り換えてから、保持されている情報を読み出す。
<半導体装置100の変形例>
半導体装置100の変形例として、図9に半導体装置100aを示す。図9は半導体装置100aの回路構成を示すブロック図である。半導体装置100aは、半導体装置100からレベルシフタ104bを除いた構成を有する。
半導体装置100aでは、書き込み動作時に電位比較部106からH電位が出力されるが、書き込み動作時は制御部107が電位比較部106からの入力を無視すればよい。また、書き込み動作時は電位比較部106への電源供給を停止してもよい。
本実施の形態は、他の実施の形態または実施例などに記載した構成と、適宜組み合わせて実施することが可能である。
(実施の形態2)
本実施の形態では、上記実施の形態に示した半導体装置に用いることができるトランジスタの構造例を説明する。
<トランジスタの構造例>
本発明の一態様の半導体装置は、ボトムゲート型のトランジスタや、トップゲート型トランジスタなどの様々な形態のトランジスタを用いて作製することができる。よって、既存の製造ラインに合わせて、使用する半導体層の材料やトランジスタ構造を容易に置き換えることができる。
〔ボトムゲート型トランジスタ〕
図10(A1)は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタ410の断面図である。トランジスタ410は、基板471上に絶縁層472を介して電極415を有する。また、電極415上に絶縁層426を介して半導体層416を有する。電極415はゲート電極として機能できる。絶縁層426はゲート絶縁層として機能できる。
また、半導体層416のチャネル形成領域上に絶縁層422を有する。また、半導体層416の一部と接して、絶縁層426上に電極417aおよび電極417bを有する。電極417aの一部、および電極417bの一部は、絶縁層422上に形成される。
絶縁層422は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層422を設けることで、電極417aおよび電極417bの形成時に生じる半導体層416の露出を防ぐことができる。よって、電極417aおよび電極417bの形成時に、半導体層416のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
また、トランジスタ410は、電極417a、電極417bおよび絶縁層422上に絶縁層428を有し、絶縁層428の上に絶縁層429を有する。
なお、半導体層416に酸化物半導体を用いる場合、電極417aおよび電極417bの、少なくとも半導体層416と接する部分に、半導体層416の一部から酸素を奪い、酸素欠損を生じさせることが可能な材料を用いることが好ましい。半導体層416中の酸素欠損が生じた領域はキャリア濃度が増加し、当該領域はn型化し、n型領域(n層)となる。したがって、当該領域はソース領域またはドレイン領域として機能することができる。酸化物半導体から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができる。
半導体層416にソース領域およびドレイン領域が形成されることにより、電極417aおよび電極417bと半導体層416の接触抵抗を低減することができる。よって、電界効果移動度や、しきい値電圧などの、トランジスタの電気特性を良好なものとすることができる。
半導体層416にシリコンなどの半導体を用いる場合は、半導体層416と電極417aの間、および半導体層416と電極417bの間に、n型半導体またはp型半導体として機能する層を設けることが好ましい。n型半導体またはp型半導体として機能する層は、トランジスタのソース領域またはドレイン領域として機能することができる。
絶縁層429は、外部からのトランジスタへの不純物の拡散を防ぐ、または低減する機能を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層429を省略することもできる。
なお、半導体層416に酸化物半導体を用いる場合、絶縁層429の形成前または形成後、もしくは絶縁層429の形成前後に加熱処理を行ってもよい。加熱処理を行うことで、絶縁層429や他の絶縁層中に含まれる酸素を半導体層416中に拡散させ、半導体層416中の酸素欠損を補填することができる。または、絶縁層429を加熱しながら成膜することで、半導体層416中の酸素欠損を補填することができる。
図10(A2)に示すトランジスタ411は、絶縁層429上にバックゲートとして機能できる電極418を有する点がトランジスタ410と異なる。電極418は、電極415と同様の材料および方法で形成することができる。
[バックゲートについて]
一般に、バックゲートは導電層で形成される。ゲートとバックゲートは、両者で半導体層のチャネル形成領域を挟むように配置される。バックゲートはゲートと同様に機能させることができる。バックゲートの電位は、ゲート電極と同電位としてもよいし、GND電位や、任意の電位としてもよい。
また、バックゲートの電位をゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧(Vth)を変化させることができる。図11にトランジスタの電気特性の一つであるId−Vg特性(「Id−Vgカーブ」ともいう。)を示す。図11の横軸はトランジスタのゲート−ソース間電圧(Vg)を示す。また、縦軸はトランジスタのドレインに流れる電流(Id)を示す。実線435は、バックゲートに0Vを供給した時のId−Vgカーブを示す。
破線436は、バックゲートに0Vよりも高い電圧(正電圧)を供給した時のId−Vgカーブを示している。また、Id−Vgカーブが実線435の時のしきい値電圧を、Vth_Aとする。バックゲートに正電圧が供給されると、Id−Vgカーブがマイナス方向に移動する。また、Vthもマイナス方向に変化して、Vth_Aとなる。
破線434は、バックゲートに0Vよりも低い電圧(負電圧)を供給した時のId−Vgカーブを示している。また、Id−Vgカーブが実線435の時のしきい値電圧を、Vth_Bとする。バックゲートに負電圧が供給されると、Id−Vgカーブがプラス方向に移動する。すると、Vthもプラス方向に変化して、Vth_Bとなる。
電極415および電極418は、どちらもゲートとして機能することができる。よって、絶縁層426、絶縁層428、および絶縁層429は、それぞれがゲート絶縁層として機能することができる。なお、電極418は、絶縁層428と絶縁層429の間に設けてもよい。
なお、電極415または電極418の一方を、「ゲート」または「ゲート電極」という場合、他方を「バックゲート」または「バックゲート電極」という。例えば、トランジスタ411において、電極418を「ゲート電極」と言う場合、電極415を「バックゲート電極」と言う。なお、電極418を「ゲート電極」として用いる場合は、トランジスタ411をトップゲート型のトランジスタの一種と考えることができる。また、電極415および電極418のどちらか一方を、「第1のゲート」または「第1のゲート電極」といい、他方を「第2のゲート」または「第2のゲート電極」という場合がある。また、電極415および電極418のどちらか一方を、「バックゲート」または「バックゲート電極」という場合、他方を「フロントゲート」または「フロントゲート電極」、もしくは、「トップゲート」または「トップゲート電極」という場合がある。
半導体層416を挟んで電極415および電極418を設けることで、更には、電極415および電極418を同電位とすることで、半導体層416においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ411のオン電流が大きくなると共に、電界効果移動度が高くなる。
したがって、トランジスタ411は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ411の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、集積度の高い半導体装置を実現することができる。
また、ゲートとバックゲートは導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能(特に静電気などに対する電界遮蔽機能)を有する。なお、バックゲートを半導体層よりも大きく形成し、バックゲートで半導体層を覆うことで、電界遮蔽機能を高めることができる。
また、電極415(ゲート)および電極418(バックゲート)は、それぞれが外部からの電界を遮蔽する機能を有するため、絶縁層472側もしくは電極418上方に生じる荷電粒子等の電荷が半導体層416のチャネル形成領域に影響しない。この結果、ストレス試験(例えば、ゲートに負の電荷を印加するNGBT(Negative Gate Bias−Temperature)ストレス試験(「NBT」または「NBTS」ともいう。)。)による劣化が抑制される。また、ドレイン電圧の大きさにより、オン電流が流れ始めるゲート電圧(立ち上がり電圧)が変化する現象を軽減することができる。なお、この効果は、電極415および電極418が、同電位、または異なる電位の場合において生じる。
また、バックゲートを有するトランジスタは、ゲートに正の電荷を印加するPGBT(Positive Gate Bias−Temperature)ストレス試験(「PBT」または「PBTS」ともいう。)前後におけるしきい値電圧の変動も、バックゲートを有さないトランジスタより小さい。
なお、NGBTおよびPGBTなどのBTストレス試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化(経年変化)を短時間で評価することができる。特に、BTストレス試験前後におけるトランジスタのしきい値電圧の変動量は、信頼性を調べるための重要な指標となる。しきい値電圧の変動量が少ないほど、信頼性が高いトランジスタであるといえる。
また、電極415および電極418を有し、且つ電極415および電極418を同電位とすることで、しきい値電圧の変動量が低減される。このため、複数のトランジスタにおける電気特性のばらつきも同時に低減される。
また、バックゲートを、遮光性を有する導電膜で形成することで、バックゲート側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、信頼性の良好なパルス出力回路や半導体装置などを実現することができる。
図10(B1)に、ボトムゲート型のトランジスタの1つであるチャネル保護型のトランジスタ420の断面図を示す。トランジスタ420は、トランジスタ410とほぼ同様の構造を有しているが、開口414aおよび開口414bを有する絶縁層422が半導体層416を覆っている点が異なる。開口414aおよび開口414bは、半導体層416と重なる絶縁層422の一部を選択的に除去して形成される。
開口414aにおいて半導体層416と電極417aが電気的に接続している。また、開口414bにおいて、半導体層416と電極417bが電気的に接続している。絶縁層422を設けることで、電極417aおよび電極417bの形成時に生じる半導体層416の露出を防ぐことができる。よって、電極417aおよび電極417bの形成時に半導体層416の薄膜化を防ぐことができる。絶縁層422の、チャネル形成領域と重なる領域は、チャネル保護層として機能できる。
図10(B2)に示すトランジスタ421は、絶縁層429上にバックゲートとして機能できる電極418を有する点が、トランジスタ420と異なる。
また、トランジスタ420およびトランジスタ421は、トランジスタ410およびトランジスタ411よりも、電極417aと電極415の間の距離と、電極417bと電極415の間の距離が長くなる。よって、電極417aと電極415の間に生じる寄生容量を小さくすることができる。また、電極417bと電極415の間に生じる寄生容量を小さくすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現できる。
図10(C1)に示すトランジスタ425は、ボトムゲート型のトランジスタの1つであるチャネルエッチング型のトランジスタである。トランジスタ425は、絶縁層422を設けずに、半導体層416に接して電極417aおよび電極417bを形成する。このため、電極417aおよび電極417bの形成時に露出する半導体層416の一部がエッチングされる場合がある。一方、絶縁層422を設けないため、トランジスタの生産性を高めることができる。
図10(C2)に示すトランジスタ426は、絶縁層429上にバックゲートとして機能できる電極418を有する点が、トランジスタ425と異なる。
〔トップゲート型トランジスタ〕
図12(A1)に、トップゲート型のトランジスタの一種であるトランジスタ430の断面図を示す。トランジスタ430は、基板471の上に絶縁層472を介して半導体層416を有し、半導体層416および絶縁層472上に、半導体層416の一部に接する電極417a、および半導体層416の一部に接する電極417bを有し、半導体層416、電極417a、および電極417b上に絶縁層426を有し、絶縁層426上に電極415を有する。
トランジスタ430は、電極415および電極417a、並びに、電極415および電極417bが重ならないため、電極415および電極417aの間に生じる寄生容量、並びに、電極415および電極417bの間に生じる寄生容量を小さくすることができる。また、電極415を形成した後に、電極415をマスクとして用いて不純物455を半導体層416に導入することで、半導体層416中に自己整合(セルフアライメント)的に不純物領域を形成することができる(図12(A3)参照)。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
なお、不純物455の導入は、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。
不純物455としては、例えば、第13族元素または第15族元素などのうち、少なくとも一種類の元素を用いることができる。また、半導体層416に酸化物半導体を用いる場合は、不純物455として、希ガス、水素、および窒素のうち、少なくとも一種類の元素を用いることも可能である。
図12(A2)に示すトランジスタ431は、電極418および絶縁層447を有する点がトランジスタ430と異なる。トランジスタ431は、絶縁層472の上に形成された電極418を有し、電極418上に形成された絶縁層447を有する。電極418は、バックゲートとして機能することができる。よって、絶縁層447は、ゲート絶縁層として機能することができる。絶縁層447は、絶縁層426と同様の材料および方法により形成することができる。
トランジスタ411と同様に、トランジスタ431は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ431の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
図12(B1)に例示するトランジスタ440は、トップゲート型のトランジスタの1つである。トランジスタ440は、電極417aおよび電極417bを形成した後に半導体層416を形成する点が、トランジスタ430と異なる。また、図12(B2)に例示するトランジスタ441は、電極418および絶縁層447を有する点が、トランジスタ440と異なる。トランジスタ440およびトランジスタ441において、半導体層416の一部は電極417a上に形成され、半導体層416の他の一部は電極417b上に形成される。
トランジスタ411と同様に、トランジスタ441は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ441の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、集積度の高い半導体装置を実現できる。
図13(A1)に例示するトランジスタ442は、トップゲート型のトランジスタの1つである。トランジスタ442は、絶縁層429上に電極417aおよび電極417bを有する。電極417aおよび電極417bは、絶縁層428および絶縁層429に形成した開口部において半導体層416と電気的に接続する。
また、電極415と重ならない絶縁層426の一部が除去されている。また、トランジスタ442が有する絶縁層426の一部は、電極415の端部を越えて延伸している。
電極415と絶縁層426をマスクとして用いて不純物455を半導体層416に導入することで、半導体層416中に自己整合(セルフアライメント)的に不純物領域を形成することができる(図13(A3)参照)。
この時、半導体層416の電極415と重なる領域には不純物455が導入されず、電極415と重ならない領域に不純物455が導入される。また、半導体層416の絶縁層426を介して不純物455が導入された領域の不純物濃度は、絶縁層426を介さずに不純物455が導入された領域よりも低くなる。よって、半導体層416中の電極415と隣接する領域にLDD(Lightly Doped Drain)領域が形成される。
図13(A2)に示すトランジスタ443は、半導体層416の下方に電極418を有する点がトランジスタ442と異なる。また、電極418は絶縁層472を介して半導体層416と重なる。電極418は、バックゲート電極として機能することができる。
また、図13(B1)に示すトランジスタ444および図13(B2)に示すトランジスタ445のように、絶縁層426の電極415と重ならない領域を全て除去してもよい。また、図13(C1)に示すトランジスタ446および図13(C2)に示すトランジスタ447のように、絶縁層426の開口部以外を除去せずに残してもよい。
トランジスタ444乃至トランジスタ447も、電極415を形成した後に、電極415をマスクとして用いて不純物455を半導体層416に導入することで、半導体層416中に自己整合的に不純物領域を形成することができる。
〔s−channel型トランジスタ〕
図14に、半導体層416として酸化物半導体を用いたトランジスタ構造の一例を示す。図14(A)はトランジスタ451の上面図である。図14(B)は、図14(A)中に一点鎖線で示した部位L1−L2の断面図(チャネル長方向の断面図)である。図14(C)は、図14(A)中に一点鎖線で示した部位W1−W2の断面図(チャネル幅方向の断面図)である。
トランジスタ451は半導体層416、絶縁層426、絶縁層472、絶縁層482、絶縁層474、電極418、電極415、電極417a、および電極417bを有する。電極415はゲートとして機能できる。電極418はバックゲートゲートとして機能できる。絶縁層426、絶縁層472、絶縁層482、および絶縁層474はゲート絶縁層として機能できる。電極417aは、ソース電極またはドレイン電極の一方として機能できる。電極417bは、ソース電極またはドレイン電極の他方として機能できる。
基板471上に絶縁層475が設けられ、絶縁層475上に電極418および絶縁層473が設けられている。また、電極418および絶縁層473上に絶縁層474が設けられている。また、絶縁層474上に絶縁層482が設けられ、絶縁層482上に絶縁層472が設けられている。
絶縁層472に形成された凸部の上に半導体層416aが設けられ、半導体層416aの上に半導体層416bが設けられている。また、半導体層416b上に、電極417a、および電極417bが設けられている。半導体層416bの電極417aと重なる領域が、トランジスタ451のソースまたはドレインの一方として機能できる。半導体層416bの電極417bと重なる領域が、トランジスタ451のソースまたはドレインの他方として機能できる。
また、半導体層416bの一部と接して、半導体層416cが設けられている。また、半導体層416c上に絶縁層426が設けられ、絶縁層426の上に電極415が設けられている。
トランジスタ451は、部位W1−W2において、半導体層416bの上面および側面、並びに半導体層416aの側面が半導体層416cに覆われた構造を有する。また、絶縁層472に設けた凸部の上方に半導体層416bを設けることで、半導体層416bの側面を電極415で覆うことができる。すなわち、トランジスタ451は、電極415の電界によって、半導体層416bを電気的に取り囲むことができる構造を有している。このように、導電膜の電界によって、チャネルが形成される半導体層を電気的に取り囲むトランジスタの構造を、surrounded channel(s−channel)構造とよぶ。また、s−channel構造を有するトランジスタを、「s−channel型トランジスタ」もしくは「s−channelトランジスタ」ともいう。
s−channel構造では、半導体層416bの全体(バルク)にチャネルを形成することもできる。s−channel構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流を得ることができる。また、電極415の電界によって、半導体層416bに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、s−channel構造では、トランジスタのオフ電流をさらに小さくすることができる。
なお、絶縁層472の凸部を高くし、また、チャネル幅を小さくすることで、s−channel構造によるオン電流の増大効果、オフ電流の低減効果などをより高めることができる。また、半導体層416bの加工時に、露出する半導体層416aを除去してもよい。この場合、半導体層416aと半導体層416bの側面が揃う場合がある。
また、トランジスタ451上に絶縁層428が設けられ、絶縁層428上に絶縁層429が設けられている。また、絶縁層429上に電極425a、電極425b、および電極425c、が設けられている。電極425aは、絶縁層429および絶縁層428に設けられた開口部で、コンタクトプラグを介して電極417aと電気的に接続されている。電極425bは、絶縁層429および絶縁層428に設けられた開口部で、コンタクトプラグを介して電極417bと電気的に接続されている。電極425cは、絶縁層429および絶縁層428に設けられた開口部で、コンタクトプラグを介して電極415と電気的に接続されている。
なお、絶縁層482を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケートなどで形成することで、絶縁層482を電荷捕獲層として機能させることができる。絶縁層482に電子を注入することで、トランジスタのしきい値電圧を変動させることが可能である。絶縁層482への電子の注入は、例えば、トンネル効果を利用すればよい。電極418に正電圧を印加することによって、トンネル電子を絶縁層482に注入することができる。
<積層された半導体層のエネルギーバンド構造>
[半導体層416のエネルギーバンド構造(1)]
ここで、半導体層416a、半導体層416b、および半導体層416cに酸化物半導体を用いて、これらの積層により構成される半導体層416の機能およびその効果について、図23(A)に示すエネルギーバンド構造図を用いて説明する。図23(A)は、図14(B)にD1−D2の一点鎖線で示した部位のエネルギーバンド構造を示している。すなわち、図23(A)は、トランジスタ451のチャネル形成領域のエネルギーバンド構造を示している。
図23(A)中、Ec382、Ec383a、Ec383b、Ec383c、Ec386は、それぞれ、絶縁層472、半導体層416a、半導体層416b、半導体層416c、絶縁層426の伝導帯下端のエネルギーを示している。
ここで、電子親和力は、真空準位と価電子帯上端のエネルギーとの差(「イオン化ポテンシャル」ともいう。)からバンドギャップを引いた値となる。なお、バンドギャップは、分光エリプソメータ(HORIBA JOBIN YVON社 UT−300)を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析(UPS:Ultraviolet Photoelectron Spectroscopy)装置(PHI社 VersaProbe)を用いて測定できる。
なお、原子数比がIn:Ga:Zn=1:3:2のターゲットを用いて形成したIn−Ga−Zn酸化物のバンドギャップは約3.5eV、電子親和力は約4.5eVである。また、原子数比がIn:Ga:Zn=1:3:4のターゲットを用いて形成したIn−Ga−Zn酸化物のバンドギャップは約3.4eV、電子親和力は約4.5eVである。また、原子数比がIn:Ga:Zn=1:3:6のターゲットを用いて形成したIn−Ga−Zn酸化物のバンドギャップは約3.3eV、電子親和力は約4.5eVである。また、原子数比がIn:Ga:Zn=1:6:2のターゲットを用いて形成したIn−Ga−Zn酸化物のバンドギャップは約3.9eV、電子親和力は約4.3eVである。また、原子数比がIn:Ga:Zn=1:6:8のターゲットを用いて形成したIn−Ga−Zn酸化物のバンドギャップは約3.5eV、電子親和力は約4.4eVである。また、原子数比がIn:Ga:Zn=1:6:10のターゲットを用いて形成したIn−Ga−Zn酸化物のバンドギャップは約3.5eV、電子親和力は約4.5eVである。また、原子数比がIn:Ga:Zn=1:1:1のターゲットを用いて形成したIn−Ga−Zn酸化物のバンドギャップは約3.2eV、電子親和力は約4.7eVである。また、原子数比がIn:Ga:Zn=3:1:2のターゲットを用いて形成したIn−Ga−Zn酸化物のバンドギャップは約2.8eV、電子親和力は約5.0eVである。
絶縁層472と絶縁層426は絶縁物であるため、Ec382とEc386は、Ec383a、Ec383b、およびEc383cよりも真空準位に近い(電子親和力が小さい。)。
また、Ec383aは、Ec383bよりも真空準位に近い。具体的には、Ec383aは、Ec383bよりも0.07eV以上1.3eV以下、好ましくは0.1eV以上0.7eV以下、さらに好ましくは0.15eV以上0.4eV以下真空準位に近いことが好ましい。
また、Ec383cは、Ec383bよりも真空準位に近い。具体的には、Ec383cは、Ec383bよりも0.07eV以上1.3eV以下、好ましくは0.1eV以上0.7eV以下、さらに好ましくは0.15eV以上0.4eV以下真空準位に近いことが好ましい。
ここで、半導体層416aと半導体層416bとの間には、半導体層416aと半導体層416bとの混合領域を有する場合がある。また、半導体層416bと半導体層416cとの間には、半導体層416bと半導体層416cとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体層416a、半導体層416bおよび半導体層416cの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する(連続接合ともいう。)バンド構造となる。
このとき、電子は、半導体層416a中および半導体層416c中ではなく、半導体層416b中を主として移動する。したがって、半導体層416aと半導体層416bの界面における界面準位密度、並びに、半導体層416bと半導体層416cとの界面における界面準位密度を低くすることでトランジスタ451のオン電流を高くすることができる。
また、半導体層416aと絶縁層472の界面、および半導体層416cと絶縁層426の界面近傍には、不純物や欠陥に起因したトラップ準位390が形成され得るものの、半導体層416a、および半導体層416cがあることにより、半導体層416bと当該トラップ準位とを遠ざけることができる。
なお、トランジスタ451がs−channel構造を有する場合、部位W1−W2において、半導体層416bの全体にチャネルが形成される。したがって、半導体層416bが厚いほどチャネル領域は大きくなる。即ち、半導体層416bが厚いほど、トランジスタ451のオン電流を高くすることができる。例えば、10nm以上、好ましくは40nm以上、さらに好ましくは60nm以上、より好ましくは100nm以上の厚さの領域を有する半導体層416bとすればよい。ただし、トランジスタ451を有する半導体装置の生産性が低下する場合があるため、例えば、300nm以下、好ましくは200nm以下、さらに好ましくは150nm以下の厚さの領域を有する半導体層416bとすればよい。なお、チャネル形成領域が縮小していくと、半導体層416bが薄いほうがトランジスタの電気特性が向上する場合もある。よって、半導体層416bの厚さが10nm未満であってもよい。
また、トランジスタ451のオン電流を高くするためには、半導体層416cの厚さは小さいほど好ましい。例えば、10nm未満、好ましくは5nm以下、さらに好ましくは3nm以下の領域を有する半導体層416cとすればよい。一方、半導体層416cは、チャネルの形成される半導体層416bへ、隣接する絶縁体を構成する酸素以外の元素(水素、シリコンなど)が入り込まないようブロックする機能を有する。そのため、半導体層416cは、ある程度の厚さを有することが好ましい。例えば、0.3nm以上、好ましくは1nm以上、さらに好ましくは2nm以上の厚さの領域を有する半導体層416cとすればよい。
また、信頼性を高くするためには、半導体層416aは厚く、半導体層416cは薄いことが好ましい。例えば、10nm以上、好ましくは20nm以上、さらに好ましくは40nm以上、より好ましくは60nm以上の厚さの領域を有する半導体層416aとすればよい。半導体層416aの厚さを、厚くすることで、隣接する絶縁体と半導体層416aとの界面からチャネルの形成される半導体層416bまでの距離を離すことができる。ただし、トランジスタ451を有する半導体装置の生産性が低下する場合があるため、例えば、200nm以下、好ましくは120nm以下、さらに好ましくは80nm以下の厚さの領域を有する半導体層416aとすればよい。
なお、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。したがって、半導体層416bのシリコン濃度は低いほど好ましい。例えば、半導体層416bと半導体層416aとの間に、例えば、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)において、1×1019atoms/cm未満、好ましくは5×1018atoms/cm未満、さらに好ましくは2×1018atoms/cm未満のシリコン濃度となる領域を有する。また、半導体層416bと半導体層416cとの間に、SIMSにおいて、1×1019atoms/cm未満、好ましくは5×1018atoms/cm未満、さらに好ましくは2×1018atoms/cm未満のシリコン濃度となる領域を有する。
また、半導体層416bの水素濃度を低減するために、半導体層416aおよび半導体層416cの水素濃度を低減すると好ましい。半導体層416aおよび半導体層416cは、SIMSにおいて、2×1020atoms/cm以下、好ましくは5×1019atoms/cm以下、より好ましくは1×1019atoms/cm以下、さらに好ましくは5×1018atoms/cm以下の水素濃度となる領域を有する。また、半導体層416bの窒素濃度を低減するために、半導体層416aおよび半導体層416cの窒素濃度を低減すると好ましい。半導体層416aおよび半導体層416cは、SIMSにおいて、5×1019atoms/cm未満、好ましくは5×1018atoms/cm以下、より好ましくは1×1018atoms/cm以下、さらに好ましくは5×1017atoms/cm以下の窒素濃度となる領域を有する。
なお、酸化物半導体に銅が混入すると、電子トラップを生成する場合がある。電子トラップは、トランジスタのしきい値電圧がプラス方向へ変動させる場合がある。したがって、半導体層416bの表面または内部における銅濃度は低いほど好ましい。例えば、半導体層416b、銅濃度が1×1019atoms/cm以下、5×1018atoms/cm以下、または1×1018atoms/cm以下となる領域を有すると好ましい。
上述の3層構造は一例である。例えば、半導体層416aまたは半導体層416cのない2層構造としても構わない。または、半導体層416aの上もしくは下、または半導体層416c上もしくは下に、半導体層416a、半導体層416bおよび半導体層416cとして例示した半導体のいずれか一を有する4層構造としても構わない。または、半導体層416aの上、半導体層416aの下、半導体層416cの上、半導体層416cの下のいずれか二箇所以上に、半導体層416a、半導体層416bおよび半導体層416cとして例示した半導体のいずれか一を有するg層構造(gは5以上の整数)としても構わない。
特に、本実施の形態に例示するトランジスタ451は、チャネル幅方向において、半導体層416bの上面と側面が半導体層416cと接し、半導体層416bの下面が半導体層416aと接して形成されている。このように、半導体層416bを半導体層416aと半導体層416cで覆う構成とすることで、上記トラップ準位の影響をさらに低減することができる。
また、半導体層416a、および半導体層416cのバンドギャップは、半導体層416bのバンドギャップよりも広いほうが好ましい。
本発明の一態様によれば、電気特性のばらつきが少ないトランジスタを実現することができる。よって、電気特性のばらつきが少ない半導体装置を実現することができる。本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。よって、信頼性の良好な半導体装置を実現することができる。
また、酸化物半導体のバンドギャップは2eV以上あるため、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ(「OSトランジスタ」ともいう。)は、オフ電流を極めて小さくすることができる。具体的には、ソースとドレイン間の電圧が3.5V、室温(25℃)下において、チャネル幅1μm当たりのオフ電流を1×10−20A未満、1×10−22A未満、あるいは1×10−24A未満とすることができる。すなわち、オンオフ比を20桁以上150桁以下とすることができる。また、OSトランジスタは、ソースとドレイン間の絶縁耐圧が高い。OSトランジスタを用いることで、出力電圧が大きく高耐圧な半導体装置を提供することができる。
本発明の一態様によれば、消費電力が少ないトランジスタを実現することができる。よって、消費電力が少ない半導体装置を実現することができる。
また、目的によっては、バックゲートとして機能できる電極418を設けなくてもよい。図15(A)はトランジスタ451aの上面図である。図15(B)は、図15(A)中に一点鎖線で示した部位L1−L2の断面図である。図15(C)は、図15(A)中に一点鎖線で示した部位W1−W2の断面図である。トランジスタ451aは、トランジスタ451から電極418、絶縁層473、絶縁層474、および絶縁層482を省略した構成を有する。これらの電極や絶縁層を設けないことで、トランジスタの生産性を高めることができる。よって、半導体装置の生産性を高めることができる。
図16(A)乃至(E)に、トランジスタ451と異なる構成を有するトランジスタ451bを示す。図16(A)はトランジスタ451bの上面図である。図16(B)は、図16(A)中に一点鎖線で示した部位L1−L2の断面図である。図16(C)は、図16(A)中に一点鎖線で示した部位W1−W2の断面図である。図16(D)は、図16(B)中に示した部位491の拡大図である。図16(E)は、図16(B)中に示した部位492の拡大図である。
トランジスタ451bは、絶縁層483を有する点がトランジスタ451と異なる。絶縁層483は電極415上に設けられている。また、電極415は絶縁層483に覆われている。絶縁層426および絶縁層483は、それぞれが電極415の端部を越えて延伸し、当該延伸部分で接している。電極415を絶縁層483で覆うことで、絶縁層428に含まれる酸素が電極415内に移動しないように防ぐことができる。また、絶縁層483をALD法で形成することで、絶縁層483形成時の電極415の酸化を防ぐことができる。また、電極415は、絶縁層429、絶縁層428、および絶縁層483に設けられた開口部で、コンタクトプラグを介して電極425cと電気的に接続されている。
また、トランジスタ451bは、半導体層416cの形状がトランジスタ451と異なる。トランジスタ451bでは、電極417a、電極417b、半導体層416a、および半導体層416bが、半導体層416cで覆われている。特に、半導体層416bの側面が半導体層416cと接して覆われることが好ましい。半導体層416bの側面に接して半導体層416cを設けることにより、隣接する絶縁体に含まれる酸素以外の元素(水素、シリコンなど)の、半導体層416bの側面から内部への拡散を抑制することができる。また、半導体層416bに含まれる酸素の外方拡散を抑制することができる。
また、半導体層と絶縁層の界面または界面近傍には、不純物や欠陥に起因したトラップ準位390が形成されやすい。半導体層416bの側面と絶縁層428の間に半導体層416cを設けることにより、当該トラップ準位を半導体層416bの側面から遠ざけることができる。よって、トランジスタの電気特性のばらつきを低減することができる。
s−channel型トランジスタの他の一例を図17に示す。図17(A)はトランジスタ452の上面図である。図17(B)および図17(C)は、図17(A)中に一点鎖線で示した部位L1−L2および部位W1−W2の断面図である。
トランジスタ452は、トランジスタ451と同様の構成を有するが、電極417aおよび電極417bが半導体層416aおよび半導体層416bの側面と接している点が異なる。また、トランジスタ452を覆う絶縁層428として、トランジスタ451と同様の平坦な表面を有する絶縁層を用いてもよい。また、絶縁層429上に、電極425a、電極425b、および電極425cを設けてもよい。
s−channel型トランジスタの他の一例を図18に示す。図18(A)はトランジスタ453の上面図である。図18(B)は、図18(A)中に一点鎖線で示した部位L1−L2および部位W1−W2の断面図である。トランジスタ453も、トランジスタ451と同様に、絶縁層472に設けた凸部の上に半導体層416aおよび半導体層416bが設けられている。また、また、半導体層416b上に電極417a、および電極417bが設けられている。半導体層416bの電極417aと重なる領域が、トランジスタ453のソースまたはドレインの一方として機能できる。半導体層416bの電極417bと重なる領域が、トランジスタ453のソースまたはドレインの他方として機能できる。よって、半導体層416bの、電極417aと電極417bに挟まれた領域476が、チャネル形成領域として機能できる。
トランジスタ453は、絶縁層428の一部を除去して領域476と重なる領域に開口が設けられ、該開口の側面および底面に沿って半導体層416cが設けられている。また、該開口内に、半導体層416cを介して、かつ、該開口の側面および底面に沿って、絶縁層426が設けられている。また、該開口内に、半導体層416cおよび絶縁層426を介して、かつ、該開口の側面および底面に沿って、電極415が設けられている。
なお、該開口は、チャネル幅方向の断面において、半導体層416aおよび半導体層416bよりも大きく設けられている。よって、領域476において、半導体層416aおよび半導体層416bの側面は、半導体層416cに覆われている。
また、絶縁層428上に絶縁層429が設けられ、絶縁層429上に絶縁層477が設けられている。また、絶縁層477上に電極425a、電極425b、および電極425cが設けられている。電極425aは、絶縁層477、絶縁層429、および絶縁層428の一部を除去して形成した開口において、コンタクトプラグを介して電極417aと電気的に接続されている。また、電極425bは、絶縁層477、絶縁層429、および絶縁層428の一部を除去して形成した開口において、コンタクトプラグを介して電極417bと電気的に接続されている。また、電極425cは、絶縁層477および絶縁層429の一部を除去して形成した開口において、コンタクトプラグを介して電極415と電気的に接続されている。
また、目的によっては、バックゲートとして機能できる電極418を設けなくてもよい。図19(A)はトランジスタ453aの上面図である。図19(B)は、図19(A)中に一点鎖線で示した部位L1−L2および部位W1−W2の断面図である。トランジスタ453aは、トランジスタ453から電極418、絶縁層474、および絶縁層482を省略した構成を有する。これらの電極や絶縁層を設けないことで、トランジスタの生産性を高めることができる。よって、半導体装置の生産性を高めることができる。
s−channel型トランジスタの他の一例を図20に示す。図20(A)はトランジスタ454の上面図である。図20(B)は、図20(A)に一点鎖線で示した部位L1−L2の断面図である。図20(C)は、図20(A)に一点鎖線で示した部位W1−W2の断面図である。
トランジスタ454は、バックゲート電極を有するボトムゲート型のトランジスタの一種である。トランジスタ454は、絶縁層474上に電極415が形成され、電極415を覆って絶縁層426が設けられている。また、絶縁層426上の電極415と重なる領域に半導体層416が形成されている。トランジスタ454が有する半導体層416は、半導体層416aと半導体層416bの積層を有する。
また、半導体層416の一部に接して、絶縁層426上に電極417aおよび電極417bが形成されている。また、半導体層416の一部に接して、電極417aおよび電極417b上に絶縁層428が形成されている。また、絶縁層428上に絶縁層429が形成されている。また、絶縁層429上の半導体層416と重なる領域に電極418が形成されている。
絶縁層429上に設けられた電極418は、絶縁層429、絶縁層428、および絶縁層426に設けられた開口447aおよび開口447bにおいて、電極415と電気的に接続されている。よって、電極418と電極415には、同じ電位が供給される。また、開口447aおよび開口447bは、どちらか一方を設けなくてもよい。また、開口447aおよび開口447bの両方を設けなくてもよい。開口447aおよび開口447bの両方を設けない場合は、電極418と電極415に異なる電位を供給することができる。
[半導体層416のエネルギーバンド構造(2)]
図23(B)は、図20(B)にD3−D4の一点鎖線で示す部位のエネルギーバンド構造図である。図23(B)は、トランジスタ454のチャネル形成領域のエネルギーバンド構造を示している。
図23(B)中、Ec384は、絶縁層428の伝導帯下端のエネルギーを示している。半導体層416を半導体層416aと半導体層416bの2層とすることで、トランジスタの生産性を高めることができる。なお、半導体層416cを設けない分、トラップ準位390の影響を受けやすくなるが、半導体層416を単層構造とした場合よりも高い電界効果移動度を実現することができる。
また、目的によっては、バックゲートとして機能できる電極418を設けなくてもよい。図21(A)はトランジスタ454aの上面図である。図21(B)および図21(C)は、図21(A)中に一点鎖線で示した部位L1−L2および部位W1−W2の断面図である。トランジスタ454aは、トランジスタ454から電極418、開口447aおよび開口447bを省略した構成を有する。これらの電極や開口を設けないことで、トランジスタの生産性を高めることができる。よって、半導体装置の生産性を高めることができる。
図22に、s−channel構造を有するトランジスタの一例を示す。図22に例示するトランジスタ448は、前述したトランジスタ447とほぼ同様の構成を有する。トランジスタ448はバックゲートを有するトップゲート型のトランジスタの一種である。図22(A)はトランジスタ448の上面図である。図22(B)は、図22(A)に一点鎖線で示した部位L1−L2の断面図である。図22(C)は、図22(A)に一点鎖線で示した部位W1−W2の断面図である。
図22は、トランジスタ448を構成する半導体層416にシリコンなどの無機半導体層を用いる場合の構成例を示している。図22において、基板471の上に電極418が設けられ、電極418の上に絶縁層472が設けられている。また、絶縁層472が有する凸部の上に半導体層416が形成されている。
半導体層416は、半導体層416iと、2つの半導体層416tと、2つの半導体層416uとを有する。半導体層416iは、2つの半導体層416tの間に配置されている。また、半導体層416iと2つの半導体層416tは、2つの半導体層416uの間に配置されている。また、半導体層416iと重なる領域に電極415が設けられている。
トランジスタ448がオン状態の時に半導体層416iにチャネルが形成される。よって、半導体層416iはチャネル形成領域として機能する。また、半導体層416tは低濃度不純物領域(LDD)として機能する。また、半導体層416uは高濃度不純物領域として機能する。なお、2つの半導体層416tのうち、一方または両方の半導体層416tを設けなくてもよい。また、2つの半導体層416uのうち、一方の半導体層416uはソース領域として機能し、他方の半導体層416uはドレイン領域として機能する。
絶縁層429上に設けられた電極417aは、絶縁層426、絶縁層428、および絶縁層429に設けられた開口447cにおいて、半導体層416uの一方と電気的に接続されている。また、絶縁層429上に設けられた電極417bは、絶縁層426、絶縁層428、および絶縁層429に設けられた開口447dにおいて、半導体層416uの他方と電気的に接続されている。
絶縁層426上に設けられた電極415は、絶縁層426、および絶縁層472に設けられた開口447aおよび開口447bにおいて、電極418と電気的に接続されている。よって、電極415と電極418には、同じ電位が供給される。また、開口447aおよび開口447bは、どちらか一方を設けなくてもよい。また、開口447aおよび開口447bの両方を設けなくてもよい。開口447aおよび開口447bの両方を設けない場合は、電極418と電極415に異なる電位を供給することができる。
<成膜方法について>
本明細書等に示す電極などの導電層、絶縁層、および半導体層は、CVD(Chemical Vapor Deposition)法、蒸着法、またはスパッタリング法などを用いて形成することができる。一般に、CVD法は、プラズマを利用するプラズマCVD(PECVD:Plasma Enhanced CVD)法、熱を利用する熱CVD(TCVD:Thermal CVD)法などに分類できる。また、大気圧下で成膜を行なう常圧CVD(APCVD:Atmospheric Pressure CVD)法などもある。さらに用いる原料ガスによって金属CVD(MCVD:Metal CVD)法、有機金属CVD(MOCVD:Metal Organic CVD)法などに分類できる。
また、一般に、蒸着法は、抵抗加熱蒸着法、電子線蒸着法、MBE(Molecular Beam Epitaxy)法、PLD(Pulsed Laser Deposition)法、IAD(Ion beam Assisted Deposition)法、ALD(Atomic Layer Deposition)法などに分類できる。
プラズマCVD法は、比較的低温で高品質の膜が得られる。また、MOCVD法や蒸着法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくく、また、欠陥の少ない膜が得られる。
また、一般に、スパッタリング法は、DCスパッタリング法、マグネトロンスパッタリング法、RFスパッタリング法、イオンビームスパッタリング法、ECR(Electron Cyclotron Resonance)スパッタリング法、対向ターゲットスパッタリング法などに分類できる。
対向ターゲットスパッタリング法では、プラズマがターゲット間に閉じこめられるため、基板へのプラズマダメージを低減することができる。また、ターゲットの傾きによっては、スパッタリング粒子の基板への入射角度を浅くすることができるため、段差被覆性を高めることができる。
なお、CVD法およびALD法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ALD法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ALD法は、比較的成膜速度が遅いため、成膜速度の速いCVD法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
CVD法およびALD法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、CVD法およびALD法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、CVD法およびALD法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、トランジスタや半導体装置の生産性を高めることができる場合がある。
<使用可能な材料について>
〔基板〕
基板471として用いる材料に大きな制限はない。目的に応じて、透光性の有無や加熱処理に耐えうる程度の耐熱性などを勘案して決定すればよい。例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、基板471として、半導体基板、可撓性基板(フレキシブル基板)、貼り合わせフィルム、基材フィルムなどを用いてもよい。
半導体基板としては、例えば、シリコン、もしくはゲルマニウムなどを材料とした単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、もしくは酸化ガリウムを材料とした化合物半導体基板などがある。また、半導体基板は、単結晶半導体であってもよいし、多結晶半導体であってもよい。
可撓性基板、貼り合わせフィルム、基材フィルムなどの材料としては、例えば、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)、ポリテトラフルオロエチレン(PTFE)、ポリプロピレン、ポリエステル、ポリフッ化ビニル、ポリ塩化ビニル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネート、アラミド、エポキシ樹脂、アクリル樹脂などを用いることができる。
基板471に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板471に用いる可撓性基板は、例えば、線膨張率が1×10−3/K以下、5×10−5/K以下、または1×10−5/K以下である材質を用いればよい。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
〔絶縁層〕
絶縁層422、絶縁層426、絶縁層428、絶縁層429、絶縁層472、絶縁層473、絶縁層474、絶縁層475、絶縁層477、絶縁層482、および絶縁層483は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
なお、本明細書中において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)等を用いて測定することができる。
特に絶縁層475および絶縁層429は、不純物が透過しにくい絶縁性材料を用いて形成することが好ましい。例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁材料を、単層で、または積層で用いればよい。例えば、不純物が透過しにくい絶縁性材料として、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、窒化シリコンなどを挙げることができる。また、絶縁層475または絶縁層429として、絶縁性の高い酸化インジウム錫亜鉛(In−Sn−Zn酸化物)などを用いてもよい。
絶縁層475に不純物が透過しにくい絶縁性材料を用いることで、基板471側からの不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。絶縁層429に不純物が透過しにくい絶縁性材料を用いることで、絶縁層429側からの不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。
絶縁層422、絶縁層426、絶縁層428、絶縁層429、絶縁層472、絶縁層473、絶縁層474、絶縁層477、絶縁層482、および絶縁層483として、これらの材料で形成される絶縁層を複数積層して用いてもよい。絶縁層422、絶縁層426、絶縁層428、絶縁層429、絶縁層472、絶縁層473、絶縁層474、絶縁層477、絶縁層482、および絶縁層483の形成方法は特に限定されず、スパッタリング法、CVD法、MBE法またはPLD法、ALD法、スピンコート法などの各種形成方法を用いることができる。
例えば、熱CVD法を用いて、酸化アルミニウムを成膜する場合には、溶媒とアルミニウム前駆体化合物を含む液体(TMAなど)を気化させた原料ガスと、酸化剤としてHOの2種類のガスを用いる。なお、トリメチルアルミニウムの化学式はAl(CHである。また、他の材料液としては、トリス(ジメチルアミド)アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス(2,2,6,6−テトラメチル−3,5−ヘプタンジオナート)などがある。
例えば、PECVD法を用いて酸化シリコンまたは酸化窒化シリコンを形成する場合には、原料ガスとしてシリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
また、堆積性気体のガス流量に対する酸化性気体のガス流量を20倍以上100倍未満、または40倍以上80倍以下とし、処理室内の圧力を100Pa以下、または50Pa以下とすることで、欠陥量の少ない酸化窒化シリコン膜を形成することができる。
また、処理室内に載置された基板を280℃以上400℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を20Pa以上250Pa以下、さらに好ましくは100Pa以上250Pa以下とし、処理室内に設けられる電極に高周波電力を供給することで、緻密な酸化シリコンまたは酸化窒化シリコンを形成することができる。
また、酸化シリコンまたは酸化窒化シリコンを、有機シランガスを用いたCVD法を用いて形成することができる。有機シランガスとしては、珪酸エチル(TEOS:化学式Si(OC)、テトラメチルシラン(TMS:化学式Si(CH)、テトラメチルシクロテトラシロキサン(TMCTS)、オクタメチルシクロテトラシロキサン(OMCTS)、ヘキサメチルジシラザン(HMDS)、トリエトキシシラン(SiH(OC)、トリスジメチルアミノシラン(SiH(N(CH)などのシリコン含有化合物を用いることができる。有機シランガスを用いたCVD法を用いることで、被覆性の高い絶縁層を形成することができる。
また、絶縁層を、マイクロ波を用いたプラズマCVD法を用いて形成してもよい。マイクロ波とは300MHzから300GHzの周波数域を指す。マイクロ波において、電子温度が低く、電子エネルギーが小さい。また、供給された電力において、電子の加速に用いられる割合が少なく、より多くの分子の解離及び電離に用いられることが可能であり、密度の高いプラズマ(高密度プラズマ)を励起することができる。このため、被成膜面及び堆積物へのプラズマダメージが少なく、欠陥の少ない絶縁層を形成することができる。
また、半導体層416として酸化物半導体を用いる場合、半導体層416中の水素濃度の増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。特に、半導体層416と接する絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素濃度を、SIMSにおいて、2×1020atoms/cm以下、好ましくは5×1019atoms/cm以下、より好ましくは1×1019atoms/cm以下、さらに好ましくは5×1018atoms/cm以下とする。また、半導体層416中の窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。特に、半導体層416と接する絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、SIMSにおいて、5×1019atoms/cm未満、好ましくは5×1018atoms/cm以下、より好ましくは1×1018atoms/cm以下、さらに好ましくは5×1017atoms/cm以下とする。
なお、SIMS分析によって測定された濃度は、プラスマイナス40%の変動を含む場合がある。
また、半導体層416として酸化物半導体を用いる場合、絶縁層は、加熱により酸素が放出される絶縁層(「過剰酸素を含む絶縁層」ともいう。)を用いて形成することが好ましい。特に、半導体層416と接する絶縁層は、過剰酸素を含む絶縁層とすることが好ましい。例えば、当該絶縁層の表面温度が100℃以上700℃以下、好ましくは100℃以上500℃以下の加熱処理で行われるTDS分析において、酸素原子に換算した酸素の脱離量が1.0×1018atoms/cm以上、1.0×1019atoms/cm以上、または1.0×1020atoms/cm以上である絶縁層が好ましい。
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。酸素を添加するためのガスとしては、16もしくは18などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。また、プラズマ処理で酸素の添加を行う場合、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させることで、絶縁層への酸素添加量を増加させることができる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。
また、酸素を含む雰囲気中でスパッタリング法により絶縁層を成膜することで、当該絶縁層の被形成層に酸素を導入することができる。
また、一般に、容量素子は対向する二つの電極の間に誘電体を挟む構成を有し、誘電体の厚さが薄いほど(対向する二つの電極間距離が短いほど)、また、誘電体の誘電率が大きいほど容量値が大きくなる。ただし、容量素子の容量値を増やすために誘電体を薄くすると、トンネル効果などに起因して、二つの電極間に意図せずに流れる電流(以下、「リーク電流」ともいう。)が増加しやすくなり、また、容量素子の絶縁耐圧が低下しやすくなる。
トランジスタのゲート電極、ゲート絶縁層、半導体層が重畳する部分は、容量素子として機能する(以下、「ゲート容量」ともいう。)。なお、半導体層の、ゲート絶縁層を介してゲート電極と重畳する領域にチャネルが形成される。すなわち、ゲート電極とチャネル形成領域が、容量素子の二つの電極として機能する。また、ゲート絶縁層が容量素子の誘電体として機能する。ゲート容量の容量値は大きいほうが好ましいが、容量値を大きくするためにゲート絶縁層を薄くすると、前述のリーク電流の増加や、絶縁耐圧の低下といった問題が生じやすい。
そこで、誘電体として、ハフニウムシリケート(HfSi(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSi(x>0、y>0、z>0))、窒素が添加されたハフニウムアルミネート(HfAl(x>0、y>0、z>0))、酸化ハフニウム、または酸化イットリウムなどのhigh−k材料を用いると、誘電体を厚くしても、容量素子の容量値を十分確保することが可能となる。
例えば、誘電体として誘電率が大きいhigh−k材料を用いると、誘電体を厚くしても、誘電体として酸化シリコンを用いた場合と同等の容量値を実現できるため、容量素子を形成する二つの電極間に生じるリーク電流を低減できる。なお、誘電体をhigh−k材料と、他の絶縁材料との積層構造としてもよい。
また、絶縁層428は、平坦な表面を有する絶縁層である。絶縁層428としては、上記絶縁性材料のほかに、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(low−k材料)、シロキサン系樹脂、PSG(リンガラス)、BPSG(リンボロンガラス)等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層してもよい。
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたSi−O−Si結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基(例えばアルキル基やアリール基)やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
絶縁層428の形成方法は、特に限定されず、その材料に応じて、スパッタ法、SOG法、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法など)、印刷法(スクリーン印刷、オフセット印刷など)などを用いればよい。
また、試料表面にCMP処理を行なってもよい。CMP処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。
〔半導体層〕
半導体層416としては、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体などを用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
また、半導体層416として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
また、前述した通り、酸化物半導体のバンドギャップは2eV以上あるため、半導体層416に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することができる。また、OSトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な半導体装置などを提供できる。また、出力電圧が大きく高耐圧な半導体装置を提供することができる。
また、例えば、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタ(「結晶性Siトランジスタ」ともいう。)は、OSトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Siトランジスタは、OSトランジスタのように極めて少ないオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、OSトランジスタと結晶性Siトランジスタなどを組み合わせて用いてもよい。
以下、半導体層416として酸化物半導体を用いる場合について説明する。半導体層416に用いる酸化物半導体は、少なくともインジウム(In)または亜鉛(Zn)を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。酸化物半導体は、例えば、インジウムを含むと、キャリア移動度(電子移動度)が高くなる。また、酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
また、酸化物半導体は、元素Mを含むと好ましい。元素Mは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどである。そのほかの元素Mに適用可能な元素として、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。元素Mは、例えば、酸素との結合エネルギーが高い元素である。元素Mは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。
ただし、半導体層416に用いる酸化物半導体は、インジウムを含む酸化物に限定されない。酸化物半導体は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物、酸化ガリウムなどの、インジウムを含まず、亜鉛を含む酸化物、ガリウムを含む酸化物、スズを含む酸化物半導体などであっても構わない。
図43(A)、図43(B)、および図43(C)を用いて、本発明に係る酸化物半導体が有するインジウム、元素M及び亜鉛の原子数比の好ましい範囲について説明する。なお、図43には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素M、及び亜鉛の原子数比のそれぞれの項を[In]、[M]、および[Zn]とする。
図43(A)、図43(B)、および図43(C)において、破線は、[In]:[M]:[Zn]=(1+α):(1−α):1の原子数比(−1≦α≦1)となるライン、[In]:[M]:[Zn]=(1+α):(1−α):2の原子数比となるライン、[In]:[M]:[Zn]=(1+α):(1−α):3の原子数比となるライン、[In]:[M]:[Zn]=(1+α):(1−α):4の原子数比となるライン、および[In]:[M]:[Zn]=(1+α):(1−α):5の原子数比となるラインを表す。
また、一点鎖線は、[In]:[M]:[Zn]=1:1:βの原子数比(β≧0)となるライン、[In]:[M]:[Zn]=1:2:βの原子数比となるライン、[In]:[M]:[Zn]=1:3:βの原子数比となるライン、[In]:[M]:[Zn]=1:4:βの原子数比となるライン、[In]:[M]:[Zn]=2:1:βの原子数比となるライン、及び[In]:[M]:[Zn]=5:1:βの原子数比となるラインを表す。
また、二点鎖線は、[In]:[M]:[Zn]=(1+γ):2:(1−γ)の原子数比(−1≦γ≦1)となるラインを表す。また、図43に示す、[In]:[M]:[Zn]=0:2:1の原子数比またはその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
図43(A)および図43(B)では、本発明の一態様の酸化物半導体が有する、インジウム、元素M、及び亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図44に、[In]:[M]:[Zn]=1:1:1である、InMZnOの結晶構造を示す。また、図44は、b軸に平行な方向から観察した場合のInMZnOの結晶構造である。なお、図44に示すM、Zn、酸素を有する層(以下、(M,Zn)層)における金属元素は、元素Mまたは亜鉛を表している。この場合、元素Mと亜鉛の割合が等しいものとする。元素Mと亜鉛とは、置換が可能であり、配列は不規則である。
InMZnOは、層状の結晶構造(層状構造ともいう)をとり、図44に示すように、インジウム、および酸素を有する層(以下、In層)が1に対し、元素M、亜鉛、および酸素を有する(M,Zn)層が2となる。
また、インジウムと元素Mは、互いに置換可能である。そのため、(M,Zn)層の元素Mがインジウムと置換し、(In,M,Zn)層と表すこともできる。その場合、In層が1に対し、(In,M,Zn)層が2である層状構造をとる。
[In]:[M]:[Zn]=1:1:2となる原子数比の酸化物半導体は、In層が1に対し、(M,Zn)層が3である層状構造をとる。つまり、[In]および[M]に対し[Zn]が大きくなると、酸化物半導体が結晶化した場合、In層に対する(M,Zn)層の割合が増加する。
ただし、酸化物半導体中において、In層が1層に対し、(M,Zn)層の層数が非整数である場合、In層が1層に対し、(M,Zn)層の層数が整数である層状構造を複数種有する場合がある。例えば、[In]:[M]:[Zn]=1:1:1.5である場合、In層が1に対し、(M,Zn)層が2である層状構造と、(M,Zn)層が3である層状構造とが混在する層状構造となる場合がある。
例えば、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの[Zn]よりも、膜の[Zn]が小さくなる場合がある。
また、酸化物半導体中に複数の相が共存する場合がある(二相共存、三相共存など)。例えば、[In]:[M]:[Zn]=0:2:1の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、[In]:[M]:[Zn]=1:0:0を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、粒界(グレインバウンダリーともいう)が形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度(電子移動度)を高くすることができる。これは、インジウム、元素M及び亜鉛を有する酸化物半導体では、主として重金属のs軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、s軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなるためである。
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、[In]:[M]:[Zn]=0:1:0を示す原子数比、およびその近傍値である原子数比(例えば図43(C)に示す領域C)では、絶縁性が高くなる。
従って、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図43(A)の領域Aで示される原子数比を有することが好ましい。
また、図43(B)に示す領域Bは、[In]:[M]:[Zn]=4:2:3から4.1、およびその近傍値を示している。近傍値には、例えば、原子数比が[In]:[M]:[Zn]=5:3:4が含まれる。領域Bで示される原子数比を有する酸化物半導体は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
なお、酸化物半導体が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物半導体が層状構造を有する原子数比を示す領域であり、領域A乃至領域Cの境界は厳密ではない。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体は、キャリア密度が8×1011/cm未満、好ましくは1×1011/cm未満、さらに好ましくは1×1010/cm未満であり、1×10−9/cm以上とすればよい。
なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第14族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度(二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により得られる濃度)を、2×1018atoms/cm以下、好ましくは2×1017atoms/cm以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、SIMSにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、1×1018atoms/cm以下、好ましくは2×1016atoms/cm以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、SIMSにおいて、5×1019atoms/cm未満、好ましくは5×1018atoms/cm以下、より好ましくは1×1018atoms/cm以下、さらに好ましくは5×1017atoms/cm以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、SIMSにより得られる水素濃度を、1×1020atoms/cm未満、好ましくは1×1019atoms/cm未満、より好ましくは5×1018atoms/cm未満、さらに好ましくは1×1018atoms/cm未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
例えば、半導体層416として、熱CVD法でInGaZnO(X>0)膜を成膜する場合には、トリメチルインジウム(In(CH)、トリメチルガリウム(Ga(CH)、およびジメチル亜鉛(Zn(CH)を用いる。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム(Ga(C)を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛(Zn(C)を用いることもできる。
例えば、半導体層416として、ALD法で、InGaZnO(X>0)膜を成膜する場合には、In(CHガスとOガスを順次繰り返し導入してInO層を形成し、その後、Ga(CHガスとOガスを順次繰り返し導入してGaO層を形成し、更にその後Zn(CHガスとOガスを順次繰り返し導入してZnO層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてInGaO層やInZnO層、GaInO層、ZnInO層、GaZnO層などの混合化合物層を形成しても良い。なお、Oガスに代えてAr等の不活性ガスで水をバブリングしたHOガスを用いても良いが、Hを含まないOガスを用いる方が好ましい。また、In(CHガスにかえて、In(Cガスやトリス(アセチルアセトナト)インジウムを用いても良い。なお、トリス(アセチルアセトナト)インジウムは、In(acac)とも呼ぶ。また、Ga(CHガスにかえて、Ga(Cガスやトリス(アセチルアセトナト)ガリウムを用いても良い。なお、トリス(アセチルアセトナト)ガリウムは、Ga(acac)とも呼ぶ。また、Zn(CHガスや、酢酸亜鉛を用いても良い。これらのガス種には限定されない。
酸化物半導体をスパッタリング法で成膜する場合、パーティクル数低減のため、インジウムを含むターゲットを用いると好ましい。また、元素Mの原子数比が高い酸化物ターゲットを用いた場合、ターゲットの導電性が低くなる場合がある。インジウムを含むターゲットを用いる場合、ターゲットの導電率を高めることができ、DC放電、AC放電が容易となるため、大面積の基板へ対応しやすくなる。したがって、半導体装置の生産性を高めることができる。
また、前述した通り、酸化物半導体をスパッタリング法で成膜する場合、ターゲットの原子数比を、例えば、In:M:Znが3:1:1、3:1:2、3:1:4、1:1:0.5、1:1:1、1:1:2、1:4:4、5:1:7、4:2:4.1、およびこれらの近傍などとすればよい。
スパッタリング法を用いて酸化物半導体を形成する場合、基板温度を100℃以上750℃以下、または150℃以上450℃以下、または200℃以上350℃以下として成膜することで、酸化物半導体の結晶性を高めることができる。
なお、酸化物半導体をスパッタリング法で成膜すると、ターゲットの原子数比からずれた原子数比の酸化物半導体が成膜される場合がある。特に、亜鉛は、ターゲットの原子数比よりも成膜された膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の40atomic%以上90atomic%程度以下となる場合がある。
半導体層416a、半導体層416b、および半導体層416cは、InもしくはGaの一方、または両方を含む材料で形成することが好ましい。代表的には、In−Ga酸化物(InとGaを含む酸化物)、In−Zn酸化物(InとZnを含む酸化物)、In−M−Zn酸化物(Inと、元素Mと、Znを含む酸化物。元素Mは、Al、Ti、Ga、Y、Zr、La、Ce、NdまたはHfから選ばれた1種類以上の元素で、Inよりも酸素との結合力が強い金属元素である。)がある。
半導体層416aおよび半導体層416cは、半導体層416bを構成する金属元素のうち、1種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いると、半導体層416aおよび半導体層416bとの界面、ならびに半導体層416cおよび半導体層416bとの界面に界面準位を生じにくくすることができる。よって、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧のばらつきを低減することが可能となる。よって、良好な電気特性を有する半導体装置を実現することが可能となる。
また、半導体層416bがIn−M−Zn酸化物であり、半導体層416aおよび半導体層416cもIn−M−Zn酸化物であるとき、半導体層416aおよび半導体層416cをIn:M:Zn=x:y:z[原子数比]、半導体層416bをIn:M:Zn=x:y:z[原子数比]とすると、y/xがy/xよりも大きくなるように半導体層416a、半導体層416c、および半導体層416bを選択することができる。好ましくは、y/xがy/xよりも1.5倍以上大きくなるように半導体層416a、半導体層416c、および半導体層416bを選択する。さらに好ましくは、y/xがy/xよりも2倍以上大きくなるように半導体層416a、半導体層416c、および半導体層416bを選択する。より好ましくは、y/xがy/xよりも3倍以上大きくなるように半導体層416a、半導体層416cおよび半導体層416bを選択する。yがx以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、yがxの3倍以上になると、トランジスタの電界効果移動度が低下してしまうため、yはxの3倍未満であると好ましい。半導体層416aおよび半導体層416cを上記構成とすることにより、半導体層416aおよび半導体層416cを、半導体層416bよりも酸素欠損が生じにくい層とすることができる。
なお、半導体層416aおよび半導体層416cがIn−M−Zn酸化物であるとき、Inおよび元素Mの和を100atomic%としたときのInと元素Mの原子数比率は、好ましくはInが50atomic%未満、元素Mが50atomic%以上、さらに好ましくはInが25atomic%未満、元素Mが75atomic%以上とする。また、半導体層416bがIn−M−Zn酸化物であるとき、Inおよび元素Mの和を100atomic%としたときのInと元素Mの原子数比率は好ましくはInが25atomic%以上、元素Mが75atomic%未満、さらに好ましくはInが34atomic%以上、元素Mが66atomic%未満とする。
例えば、InまたはGaを含む半導体層416a、およびInまたはGaを含む半導体層416cとしてIn:Ga:Zn=1:3:2、1:3:4、1:3:6、1:4:5、1:6:4、または1:9:6およびこれらの近傍の原子数比のターゲットを用いて形成したIn−Ga−Zn酸化物や、In:Ga=1:9などの原子数比のターゲットを用いて形成したIn−Ga酸化物や、酸化ガリウムなどを用いることができる。また、半導体層416bとしてIn:Ga:Zn=3:1:2、1:1:1、5:5:6、5:1:7、または4:2:4.1およびこれらの近傍の原子数比のターゲットを用いて形成したIn−Ga−Zn酸化物を用いることができる。なお、半導体層416a、半導体層416b、および半導体層416cの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス20%の変動を含む。
また、OSトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物及び酸素欠損を低減して高純度真性化し、半導体層416を真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。また、少なくとも半導体層416中のチャネル形成領域が真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。
特に、半導体層416b中の不純物および酸素欠損を低減して高純度真性化し、半導体層416bを真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。また、少なくとも半導体層416b中のチャネル形成領域が真性または実質的に真性と見なせる半導体層とすることが好ましい。
なお、実質的に真性と見なせる酸化物半導体層とは、酸化物半導体層中のキャリア密度が、8×1011/cm未満、好ましくは1×1011/cm未満、さらに好ましくは1×1010/cm未満であり、1×10−9/cm以上である酸化物半導体層をいう。
また、半導体層416に酸化物半導体層を用いる場合は、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)を用いることが好ましい。CAAC−OSは、c軸配向した複数の結晶部を有する酸化物半導体の一つである。なお、CAAC−OSについては他の実施の形態で詳細に説明する。
また、半導体層416に用いる酸化物半導体層は、CAACでない領域(Lateral Growth Buffer Region、「LGBR」ともいう。)が当該酸化物半導体層全体の20%未満であることが好ましい。
CAAC−OSは誘電率異方性を有する。具体的には、CAAC−OSはa軸方向およびb軸方向の誘電率よりも、c軸方向の誘電率が大きい。チャネルが形成される半導体層にCAAC−OSを用いて、ゲート電極をc軸方向に配置したトランジスタは、c軸方向の誘電率が大きいため、ゲート電極から生じる電界がCAAC−OS全体に届きやすい。よって、サブスレッショルドスイング値(S値)を小さくすることができる。また、半導体層にCAAC−OSを用いたトランジスタは、微細化によるS値の増大が生じにくい。
また、CAAC−OSはa軸方向およびb軸方向の誘電率が小さいため、ソースとドレイン間に生じる電界の影響が緩和される。よって、チャネル長変調効果や、短チャネル効果、などが生じにくく、トランジスタの信頼性を高めることができる。
ここで、チャネル長変調効果とは、ドレイン電圧がしきい値電圧よりも高い場合に、ドレイン側から空乏層が広がり、実効上のチャネル長が短くなる現象を言う。また、短チャネル効果とは、チャネル長が短くなることにより、しきい値電圧の低下などの電気特性の悪化が生じる現象を言う。微細なトランジスタほど、これらの現象による電気特性の劣化が生じやすい。
酸化物半導体層の形成後、酸素ドープ処理を行ってもよい。また、酸化物半導体層に含まれる水分または水素などの不純物をさらに低減して、酸化物半導体層を高純度化するために、加熱処理を行うことが好ましい。
例えば、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸化性ガス雰囲気下、又は超乾燥エア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)雰囲気下で、酸化物半導体層に加熱処理を施す。なお、酸化性ガス雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを10ppm以上含有する雰囲気をいう。また、不活性ガス雰囲気とは、前述の酸化性ガスが10ppm未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
また、加熱処理を行うことにより、不純物の放出と同時に絶縁層426に含まれる酸素を酸化物半導体層中に拡散させ、当該酸化物半導体層に含まれる酸素欠損を低減することができる。なお、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上、1%以上または10%以上含む雰囲気で加熱処理を行ってもよい。なお、加熱処理は、酸化物半導体層の形成後であればいつ行ってもよい。
加熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置であってもよい。例えば、電気炉や、LRTA(Lamp Rapid Thermal Anneal)装置、GRTA(Gas Rapid Thermal Anneal)装置等のRTA(Rapid Thermal Anneal)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。
加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下で行えばよい。処理時間は24時間以内が好ましい。24時間を超える加熱処理は生産性の低下を招くため好ましくない。
〔電極〕
電極415、電極417a、電極417b、電極418、電極425a、および電極425bを形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。これらの材料で形成される導電層を複数積層して用いてもよい。
また、電極415、電極417a、電極417b、電極418、電極425a、および電極425bを形成するための導電性材料に、インジウム錫酸化物(ITO:Indium Tin Oxide)、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物などの酸素を含む導電性材料、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を適用することもできる。また、前述した金属元素を含む材料と、酸素を含む導電性材料を組み合わせた積層構造とすることもできる。また、前述した金属元素を含む材料と、窒素を含む導電性材料を組み合わせた積層構造とすることもできる。また、前述した金属元素を含む材料、酸素を含む導電性材料、および窒素を含む導電性材料を組み合わせた積層構造とすることもできる。導電性材料の形成方法は特に限定されず、蒸着法、CVD法、スパッタリング法などの各種形成方法を用いることができる。
〔コンタクトプラグ〕
コンタクトプラグとしては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いることができる。また、当該材料の側面および底面を、チタン層、窒化チタン層またはこれらの積層からなるバリア層(拡散防止層)で覆ってもよい。この場合、バリア層も含めてコンタクトプラグという場合がある。
本実施の形態は、他の実施の形態または実施例などに記載した構成と、適宜組み合わせて実施することが可能である。
(実施の形態3)
本実施の形態では上述した半導体装置またはトランジスタの応用例について説明する。
<半導体装置の応用例>
〔CPU〕
上述した半導体装置はCPUの一部に用いることができる。図24は、CPUの構成例を示すブロック図である。
図24に示すCPUは、基板1190上に、ALU1191(ALU:Arithmetic logic unit、演算回路)、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1196、レジスタコントローラ1197、バスインターフェース1198(Bus I/F)、書き換え可能なROM1199、およびROMインターフェース1189(ROM I/F)を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用いる。ROM1199およびROMインターフェース1189は、別チップに設けてもよい。もちろん、図24に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。例えば、図24に示すCPUまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、CPUが内部演算回路やデータバスで扱えるビット数は、例えば8ビット、16ビット、32ビット、64ビットなどとすることができる。
バスインターフェース1198を介してCPUに入力された命令は、インストラクションデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195に入力される。
ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御するための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。
また、タイミングコントローラ1195は、ALU1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、およびレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ1195は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図24に示すCPUでは、レジスタ1196に、記憶素子が設けられている。レジスタ1196として、上述した記憶素子などを用いることができる。
本実施の形態では、本発明の一態様に係る半導体装置をCPUに用いる例として説明したが、本発明の一態様に係る半導体装置は、DSP(Digital Signal Processor)、カスタムLSI、PLD(Programmable Logic Device)等のLSI、RF(Radio Frequency)タグにも応用可能である。
〔RFタグ〕
上述した半導体装置はRFタグの一部に用いることができる。
本発明の一態様に係るRFタグは、内部に記憶回路(記憶装置)を有し、記憶回路に情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、RFタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには高い信頼性が要求される。
RFタグの構成について図25を用いて説明する。図25は、RFタグの構成例を示すブロック図である。
図25に示すようにRFタグ800は、通信器801(質問器、リーダ/ライタなどともいう)に接続されたアンテナ802から送信される無線信号803を受信するアンテナ804を有する。通信器801に上述したトランジスタを用いてもよい。またRFタグ800は、整流回路805、定電圧回路806、復調回路807、変調回路808、論理回路809、記憶回路810、ROM811を有している。なお、復調回路807に含まれる整流作用を示すトランジスタの半導体には、逆方向電流を十分に抑制することが可能な、例えば、酸化物半導体を用いてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の3つに大別される。RFタグ800は、そのいずれの方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ804は、通信器801に接続されたアンテナ802との間で無線信号803の送受信を行うためのものである。また、整流回路805は、アンテナ804で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波2倍圧整流し、後段の容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路805の入力側または出力側には、リミッタ回路を有してもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路806は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路806は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路809のリセット信号を生成するための回路である。
復調回路807は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路808は、アンテナ804より出力するデータに応じて変調をおこなうための回路である。
論理回路809は復調信号を解析し、処理を行うための回路である。記憶回路810は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ROM811は、固有番号(ID)などを格納し、処理に応じて出力を行うための回路である。
なお、上述の各回路は、適宜、取捨することができる。
記憶回路810に上述した記憶装置を用いることができる。本発明の一態様に係る記憶装置は、電源が遮断された状態であっても情報を保持できるため、RFタグに好適である。さらに本発明の一態様に係る記憶装置は、データの書き込みに必要な電力(電圧)が従来の不揮発性メモリに比べて低いため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
また、本発明の一態様に係る記憶装置は、不揮発性メモリとして用いることが可能であるため、ROM811に適用することもできる。その場合には、生産者がROM811にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したRFタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
本発明の一態様に係るRFタグの使用例について図26を用いて説明する。RFタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券、無記名債券、運転免許証や住民票などの証書(図26(A)参照。)、DVDソフトやビデオテープなどの記録媒体(図26(B)参照。)、皿やコップや瓶などの容器(図26(C)参照。)、包装紙や箱やリボンなどの包装用品、自転車などの移動体(図26(D)参照。)、鞄や眼鏡などの身の回り品、植物、動物、人体、衣類、生活用品、薬品や薬剤を含む医療品、または電子機器(例えば、液晶表示装置、EL表示装置、テレビジョン装置、または携帯電話。)などの物品、もしくは各物品に取り付ける荷札(図26(E)および図26(F)参照。)などに設けて使用することができる。
本発明の一態様に係るRFタグ800は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るRFタグ800は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券、無記名債券、または証書などに本発明の一態様に係るRFタグ800により、認証機能を付与することができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器、記録媒体、身の回り品、衣類、生活用品、または電子機器などに本発明の一態様に係るRFタグ800を取り付けることにより、検品システムなどのシステムの効率化を図ることができる。また、移動体に本発明の一態様に係るRFタグ800を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。以上のように、本発明の一態様に係るRFタグ800は、上述したような各用途に用いることができる。
〔撮像装置〕
上述したトランジスタを用いた撮像装置の一例について説明する。本実施の形態では、撮像装置610について、図面を参照して説明する。
図27(A)は、撮像装置610の構成例を示す平面図である。撮像装置610は、画素部640と、第1の回路660、第2の回路670、第3の回路680、及び第4の回路690を有する。なお、本明細書等において、第1の回路660乃至第4の回路690などを「周辺回路」もしくは「駆動回路」と呼ぶ場合がある。例えば、第1の回路660は周辺回路の一部と言える。
図27(B)は、画素部640の構成例を示す図である。画素部640は、p列q行(pおよびqは2以上の自然数)のマトリクス状に配置された複数の画素645(撮像素子)を有する。なお、図27(B)中のnは1以上p以下の自然数であり、mは1以上q以下の自然数である。
例えば、画素645を1920×1080のマトリクス状に配置すると、いわゆるフルハイビジョン(「2K解像度」、「2K1K」、「2K」などとも言われる。)の解像度で撮像可能な撮像装置610を実現することができる。また、例えば、画素645を4096×2160のマトリクス状に配置すると、いわゆるウルトラハイビジョン(「4K解像度」、「4K2K」、「4K」などとも言われる。)の解像度で撮像可能な撮像装置610を実現することができる。また、例えば、画素645を8192×4320のマトリクス状に配置すると、いわゆるスーパーハイビジョン(「8K解像度」、「8K4K」、「8K」などとも言われる。)の解像度で撮像可能な撮像装置610を実現することができる。画素645を増やすことで、16Kや32Kの解像度で撮像可能な撮像装置610を実現することも可能である。
第1の回路660および第2の回路670は、複数の画素645に接続し、複数の画素645を駆動するための信号を供給する機能を有する。また、第1の回路660は、画素645から出力されたアナログ信号を処理する機能を有していてもよい。また、第3の回路680は、周辺回路の動作タイミングを制御する機能を有していてもよい。例えば、クロック信号を生成する機能を有していてもよい。また、外部から供給されたクロック信号の周波数を変換する機能を有していてもよい。また、第3の回路680は、参照用電位信号(例えば、ランプ波信号など)を供給する機能を有していてもよい。
図28に第1の回路660の構成例を示す。図28に例示する第1の回路660は、信号処理回路661、列駆動回路662、出力回路663を有する。信号処理回路661は、列ごとに設けられた回路664を有する。また、回路664は、CDS(Correlated Double Sampling:相関二重サンプリング)方式でノイズの除去を行なうことができる回路664a(「CDS回路」ともいう。)、カウンタ回路664b、ラッチ回路664cを有する。また、回路664は、アナログ−デジタル変換の機能を有する。信号処理回路661は列並列型(カラム型)アナログ−デジタル変換装置として機能することができる。
回路664aは、コンパレータ、スイッチ、および容量素子を有する。コンパレータの2つの入力端子はスイッチを介して接続されている。なお、当該スイッチとして、トランジスタやMEMS(Micro Electro Mechanical Systems)素子などを用いてもよい。また、コンパレータの一方の端子は容量素子を介して配線667と接続されている。コンパレータの他方の端子は列ごとに設けられた配線623と接続される。なお、コンパレータの他方の端子と配線623は、容量素子を介して接続してもよい。
回路664aは、配線623から入力されるアナログ信号(撮像データ)と、配線667から入力される参照用電位信号(例えば、ランプ波信号)の電位を比較し、H電位またはL電位を出力する機能を有する。カウンタ回路664bには、配線668からクロック信号が入力され、回路664aから出力されるH電位またはL電位が入力される。カウンタ回路664bは、H電位またはL電位が入力されている期間を計測し、計測結果をNビットデジタル値のデジタル信号としてラッチ回路664cに出力する。また、カウンタ回路664bには、配線665からセット信号またはリセット信号が入力される。ラッチ回路664cは、該デジタル信号を保持する機能を有する。また、ラッチ回路664cには、配線666からセット信号またはリセット信号が入力される。
列駆動回路662は、列選択回路、水平駆動回路等とも呼ばれる。列駆動回路662は、ラッチ回路664cに保持されたデジタル信号を読み出す列を選択する選択信号を生成する。列駆動回路662は、シフトレジスタなどで構成することができる。列駆動回路662により列が順次選択され、選択された列のラッチ回路664cから出力されたデジタル信号が、配線669を介して出力回路663に入力される。配線669は水平転送線として機能することができる。
出力回路663に入力されたデジタル信号は、出力回路663で処理されて、撮像装置610の外部に出力される。出力回路663は、例えばバッファ回路で構成することができる。また、出力回路663は、撮像装置610の外部に信号を出力するタイミングを制御できる機能を有していてもよい。
また、第2の回路670は、信号を読み出す画素645を選択する選択信号を生成して出力する機能を有する。なお、第2の回路670を、行選択回路、又は垂直駆動回路と呼ぶ場合がある。このようにして、アナログ信号である撮像データを、Nビットデジタル値のデジタル信号に変換して、外部に出力することができる。
周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の1つを有する。周辺回路の一部または全部にICチップ等の半導体装置を用いてもよい。また、周辺回路の一部に本発明の一態様に係る半導体装置などを設けてもよい。
なお、周辺回路は、第1の回路660乃至第4の回路690のうち、少なくとも1つを省略してもよい。例えば、第1の回路660または第4の回路690の一方の機能を、第1の回路660または第4の回路690の他方に付加して、第1の回路660または第4の回路690の一方を省略してもよい。また、例えば、第2の回路670または第3の回路680の一方の機能を、第2の回路670または第3の回路680の他方に付加して、第2の回路670または第3の回路680の一方を省略してもよい。また、例えば、第1の回路660乃至第4の回路690のいずれか1つに、他の周辺回路の機能を付加することで、他の周辺回路を省略してもよい。
また、図29に示すように、第1の回路660乃至第4の回路690の上方に重ねて画素部640を設けてもよい。図29(A)は第1の回路660乃至第4の回路690の上方に重ねて画素部640を形成した撮像装置610の上面図である。また、図29(B)は、図29(A)に示した撮像装置610の構成を説明するための斜視図である。
第1の回路660乃至第4の回路690の上方に重ねて画素部640を設けることで、撮像装置610の大きさに対する画素部640の占有面積を大きくすることができる。よって、撮像装置610の受光感度を向上することができる。また、撮像装置610のダイナミックレンジを向上することができる。また、撮像装置610の解像度を向上することができる。また、撮像装置610で撮影した画像の品質を高めることができる。また、撮像装置610集積度を向上することができる。
[画素(撮像素子)]
次に、画素645に用いることができる回路の一例について説明する。図30(A)に示す画素645は、光電変換素子638、トランジスタ612、トランジスタ635、および容量素子633を有する。トランジスタ612のソースまたはドレインの一方は光電変換素子638と電気的に接続される。トランジスタ612のソースまたはドレインの他方はノード637(電荷蓄積部)を介してトランジスタ635のゲートと電気的に接続されている。
トランジスタ612として、OSトランジスタを用いることが好ましい。OSトランジスタは、オフ電流を極めて小さくすることができるため、容量素子633を小さくすることができる。または、図30(B)に示す画素645のように、容量素子633を省略することができる。また、トランジスタ612としてOSトランジスタを用いると、ノード637の電位が変動しにくい。よって、ノイズの影響を受けにくい撮像装置を実現することができる。トランジスタ612として、例えば上記実施の形態に開示したトランジスタなどを用いることができる。なお、トランジスタ635にOSトランジスタを用いてもよい。
光電変換素子638には、シリコン基板においてpn型やpin型の接合が形成されたダイオード素子を用いることができる。または非晶質シリコン膜や微結晶シリコン膜などを用いたpin型のダイオード素子などを用いてもよい。または、ダイオード接続のトランジスタを用いてもよい。また、光電効果を利用した可変抵抗などをシリコン、ゲルマニウム、セレンなど用いて形成してもよい。
また、光電変換素子として、放射線を吸収して電荷を発生させることが可能な材料を用いて形成してもよい。放射線を吸収して電荷を発生させることが可能な材料としては、ヨウ化鉛、ヨウ化水銀、ガリウムヒ素、CdTe、CdZnなどがある。
図30(C)に示す画素645は、光電変換素子638としてフォトダイオードを用いる場合を示している。図30(C)に示す画素645は、光電変換素子638、トランジスタ612、トランジスタ634、トランジスタ635、トランジスタ636、および容量素子633を有する。トランジスタ612のソースまたはドレインの一方は光電変換素子638のカソードと電気的に接続され、他方はノード637と電気的に接続されている。光電変換素子638のアノードは、配線611と電気的に接続されている。トランジスタ634のソースまたはドレインの一方はノード637と電気的に接続され、他方は配線618と電気的に接続されている。トランジスタ635のゲートはノード637と電気的に接続され、ソースまたはドレインの一方は配線619と電気的に接続され、他方はトランジスタ636のソースまたはドレインの一方と電気的に接続されている。トランジスタ636のソースまたはドレインの他方は配線618と電気的に接続されている。容量素子633の一方の電極はノード637と電気的に接続され、他方の電極は配線611と電気的に接続される。
トランジスタ612は転送トランジスタとして機能できる。トランジスタ612のゲートには、転送信号TXが供給される。トランジスタ634はリセットトランジスタとして機能できる。トランジスタ634のゲートには、リセット信号RSTが供給される。トランジスタ635は増幅トランジスタとして機能できる。トランジスタ636は選択トランジスタとして機能できる。トランジスタ636のゲートには、選択信号SELが供給される。また、配線618にVDDが供給され、配線611にはVSSが供給される。
次に、図30(C)に示す画素645の動作について説明する。まず、トランジスタ634をオン状態にして、ノード637にVDDを供給する(リセット動作)。その後、トランジスタ634をオフ状態にすると、ノード637にVDDが保持される。次に、トランジスタ612をオン状態とすると、光電変換素子638の受光量に応じて、ノード637の電位が変化する(蓄積動作)。その後、トランジスタ612をオフ状態にすると、ノード637の電位が保持される。次に、トランジスタ636をオン状態とすると、ノード637の電位に応じた電位が配線619に出力される(選択動作)。配線619の電位を検出することで、光電変換素子638の受光量を知ることができる。
トランジスタ612およびトランジスタ634には、OSトランジスタを用いることが好ましい。前述した通り、OSトランジスタはオフ電流を極めて小さくすることができるため、容量素子633を小さくすることができる。または、容量素子633を省略することができる。また、トランジスタ612およびトランジスタ634としてOSトランジスタを用いると、ノード637の電位が変動しにくい。よって、ノイズの影響を受けにくい撮像装置を実現することができる。
図30(A)乃至図30(C)に示したいずれかの画素645を有する撮像装置610をマトリクス状に配置することで、解像度の高い撮像装置が実現できる。
例えば、撮像装置610を1920×1080のマトリクス状に配置すると、いわゆるフルハイビジョン(「2K解像度」、「2K1K」、「2K」などとも言われる。)の解像度で撮像可能な撮像装置を実現することができる。また、例えば、撮像装置610を4096×2160のマトリクス状に配置すると、いわゆるウルトラハイビジョン(「4K解像度」、「4K2K」、「4K」などとも言われる。)の解像度で撮像可能な撮像装置を実現することができる。また、例えば、撮像装置610を8192×4320のマトリクス状に配置すると、いわゆるスーパーハイビジョン(「8K解像度」、「8K4K」、「8K」などとも言われる。)の解像度で撮像可能な撮像装置を実現することができる。画素645を増やすことで、16Kや32Kの解像度で撮像可能な撮像装置を実現することも可能である。
画素645の構造例を図31に示す。図31は画素645の断面図である。
図31に示す画素645は、基板401としてn型半導体を用いている。また、基板401中に光電変換素子638のp型半導体621が設けられている。また、基板401の一部が、光電変換素子638のn型半導体622として機能する。
また、トランジスタ635は基板401上に設けられている。トランジスタ635はnチャネル型のトランジスタとして機能できる。また、基板401の一部にp型半導体のウェル620が設けられている。ウェル620はp型半導体621の形成と同様の方法で設けることができる。また、ウェル620とp型半導体621は同時に形成することができる。
また、光電変換素子638、およびトランジスタ635上に絶縁層613、絶縁層614、および絶縁層615が形成されている。
また、絶縁層613乃至絶縁層615のn型半導体622と重なる領域に開口624が形成され、絶縁層613乃至絶縁層615のp型半導体621と重なる領域に開口625が形成されている。また、開口624および開口625中に、それぞれコンタクトプラグ626が形成されている。コンタクトプラグ626は上述したコンタクトプラグと同様に設けることができる。なお、開口624および開口625は、その数や配置に特段の制約は無い。よって、レイアウトの自由度が高い撮像装置を実現できる。
また、絶縁層615の上に、電極641、電極629、および電極642が形成されている。電極641は、開口624に設けられたコンタクトプラグ626を介してn型半導体622と電気的に接続されている。また、電極629は、開口625に設けられたコンタクトプラグ626を介してp型半導体621と電気的に接続されている。電極642は容量素子633の電極として機能できる。
また、電極641、電極642、および電極629を覆って絶縁層627が形成されている。絶縁層627は、絶縁層615と同様の材料および方法で形成することができる。また、絶縁層627表面にCMP処理を行ってもよい。CMP処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。電極641、電極642、および電極629は、上述した電極と同様の材料および方法により形成することができる。
また、絶縁層627の上に絶縁層628および絶縁層475が形成され、絶縁層475の上に電極647、電極418、および電極643が形成されている。電極647は電極629と電気的に接続されている。
また、絶縁層477の上に電極644および電極631が形成されている。また、電極644および電極631を覆って絶縁層242が形成されている。また、絶縁層242を介して電極631を覆って電極632が形成されている。電極631、絶縁層242、および電極632の重なる領域が容量素子633として機能する。
電極644はトランジスタ612のソースまたはドレインの一方と電気的に接続される。また、電極644は電極647と電気的に接続される。また、電極632を覆って絶縁層437が形成されている。
[変形例1]
図31とは異なる画素645の構成例を図32に示す。
図32に示す画素645は、基板401上にトランジスタ635とトランジスタ636が設けられている。トランジスタ635はnチャネル型のトランジスタとして機能できる。トランジスタ636はpチャネル型のトランジスタとして機能できる。
トランジスタ635およびトランジスタ636は、素子分離層616により電気的に分離されている。素子分離領域の形成は、LOCOS法(Local Oxidation of Silicon)や、STI法(Shallow Trench Isolation)などを用いることができる。
絶縁層615の上に電極413a乃至電極413dが形成されている。電極413aはトランジスタ635のソースまたはドレインの一方と電気的に接続され、電極413bはトランジスタ635のソースまたはドレインの他方と電気的に接続されている。電極413cは、トランジスタ635のゲートと電気的に接続されている。電極413bはトランジスタ636のソースまたはドレインの一方と電気的に接続され、電極413dはトランジスタ636のソースまたはドレインの他方と電気的に接続されている。
また、図32に示す画素645は、絶縁層437上に光電変換素子638が設けられている。また、光電変換素子638上に絶縁層617が設けられ、絶縁層617上に電極488が設けられている。絶縁層617は、絶縁層437と同様の材料および方法で形成することができる。
図32に示す光電変換素子638は、金属材料などで形成された電極686と透光性導電層682との間に光電変換層681を有する。図32では、セレン系材料を光電変換層681に用いた形態を示している。セレン系材料を用いた光電変換素子638は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ現象により入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層681を薄くしやすい利点を有する。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
なお、光電変換層681は単層として図示しているが、セレン系材料の受光面側に正孔注入阻止層として酸化ガリウムまたは酸化セリウムなどを設け、電極686側に電子注入阻止層として酸化ニッケルまたは硫化アンチモンなどを設ける構成とすることもできる。
また、光電変換層681は、銅、インジウム、セレンの化合物(CIS)を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物(CIGS)を含む層であってもよい。CISおよびCIGSでは、セレンの単層と同様にアバランシェ現象が利用できる光電変換素子を形成することができる。
また、CISおよびCIGSはp型半導体であり、接合を形成するためにn型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。
アバランシェ現象を発生させるためには、光電変換素子に比較的高い電圧(例えば、10V以上)を印加することが好ましい。OSトランジスタは、Siトランジスタよりもドレイン耐圧の高い特性を有するため、光電変換素子に比較的高い電圧を印加することが容易である。したがって、ドレイン耐圧の高いOSトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、高感度、かつ信頼性の高い撮像装置とすることができる。
透光性導電層682には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン等を用いることができる。また、透光性導電層682は単層に限らず、異なる膜の積層であっても良い。また、図32では、透光性導電層682と配線487が、電極488およびコンタクトプラグ489を介して電気的に接続する構成を図示しているが、透光性導電層682と配線487が直接接してもよい。
また、電極686および配線487などは、複数の導電層を積層した構成であってもよい。例えば、電極686を導電層686aおよび導電層686bの二層とし、配線487を導電層487aおよび導電層487bの二層とすることができる(図示せず。)。また、例えば、導電層686aおよび導電層487aを低抵抗の金属等を選択して形成し、導電層686bおよび導電層487bを光電変換層681とコンタクト特性の良い金属等を選択して形成するとよい。このような構成とすることで、光電変換素子の電気特性を向上させることができる。また、一部の金属は透光性導電層682と接触することにより電蝕を起こすことがある。そのような金属を導電層487aに用いた場合でも導電層487bを介することによって電蝕を防止することができる。
導電層686bおよび導電層487bには、例えば、モリブデンやタングステンなどを用いることができる。また、導電層686aおよび導電層487aには、例えば、アルミニウム、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。
また、絶縁層617が多層である構成であってもよい。隔壁677は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔壁677は、トランジスタ等に対する遮光のため、および/または1画素あたりの受光部の面積を確定するために黒色等に着色されていてもよい。
また、光電変換素子638には、非晶質シリコン膜や微結晶シリコン膜などを用いたpin型のダイオード素子などを用いてもよい。当該フォトダイオードは、n型の半導体層、i型の半導体層、およびp型の半導体層が順に積層された構成を有している。i型の半導体層には非晶質シリコンを用いることが好ましい。また、p型の半導体層およびn型の半導体層には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
なお、pn型やpin型のダイオード素子は、p型の半導体層が受光面となるように設けることが好ましい。p型の半導体層を受光面とすることで、光電変換素子638の出力電流を高めることができる。
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子638は、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製することができる。
〔半導体ウエハ、チップ〕
図33(A)は、ダイシング処理が行なわれる前の基板711の上面図を示している。基板711としては、例えば、半導体基板(「半導体ウエハ」ともいう。)を用いることができる。基板711上には、複数の回路領域712が設けられている。回路領域712には、本発明の一態様に係る半導体装置や、CPU、RFタグ、またはイメージセンサなどを設けることができる。
複数の回路領域712は、それぞれが分離領域713に囲まれている。分離領域713と重なる位置に分離線(「ダイシングライン」ともいう。)714が設定される。分離線714に沿って基板711を切断することで、回路領域712を含むチップ715を基板711から切り出すことができる。図33(B)にチップ715の拡大図を示す。
また、分離領域713に導電層や半導体層を設けてもよい。分離領域713に導電層や半導体層を設けることで、ダイシング工程時に生じうるESDを緩和し、ダイシング工程の歩留まり低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に流しながら行なわれる。分離領域713に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
分離領域713に設ける半導体層としては、バンドギャップが2.5eV以上4.2eV以下、好ましくは2.7eV以上3.5eV以下の材料を用いることが好ましい。このような材料を用いると、蓄積された電荷をゆっくりと放電することができるため、ESDによる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。
〔電子部品〕
チップ715を電子部品に適用する例について、図34を用いて説明する。なお、電子部品は、半導体パッケージ、またはIC用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
電子部品は、組み立て工程(後工程)において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
図34(A)に示すフローチャートを用いて、後工程について説明する。前工程において上記実施の形態に示した半導体装置を有する素子基板が完成した後、該素子基板の裏面(半導体装置などが形成されていない面)を研削する「裏面研削工程」を行なう(ステップS721)。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品の小型化を図ることができる。
次に、素子基板を複数のチップ(チップ715)に分離する「ダイシング工程」を行う(ステップS722)。そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボンディング工程」を行う(ステップS723)。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
次いで、リードフレームのリードとチップ上の電極とを、金属の細線(ワイヤー)で電気的に接続する「ワイヤーボンディング工程」を行う(ステップS724)。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程(モールド工程)」が施される(ステップS725)。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化(信頼性の低下)を低減することができる。
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう(ステップS726)。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう(ステップS727)。
次いで、パッケージの表面に印字処理(マーキング)を施す「マーキング工程」を行なう(ステップS728)。そして外観形状の良否や動作不良の有無などを調べる「検査工程」(ステップS729)を経て、電子部品が完成する。
また、完成した電子部品の斜視模式図を図34(B)に示す。図34(B)では、電子部品の一例として、QFP(Quad Flat Package)の斜視模式図を示している。図34(B)に示す電子部品750は、リード755および半導体装置753を示している。半導体装置753としては、上記実施の形態に示した半導体装置などを用いることができる。
図34(B)に示す電子部品750は、例えばプリント基板752に実装される。このような電子部品750が複数組み合わされて、それぞれがプリント基板752上で電気的に接続されることで電子部品が実装された基板(実装基板754)が完成する。完成した実装基板754は、電子機器などに用いられる。
〔表示装置〕
次に、上述したトランジスタを用いた表示装置の一例について説明する。図35(A)は、表示装置500の構成例を説明するブロック図である。
図35(A)に示す表示装置500は、駆動回路511、駆動回路521a、駆動回路521b、および表示領域531を有している。なお、駆動回路511、駆動回路521a、および駆動回路521bをまとめて「駆動回路」または「周辺駆動回路」という場合がある。
駆動回路521a、駆動回路521bは、例えば走査線駆動回路として機能できる。また、駆動回路511は、例えば信号線駆動回路として機能できる。なお、駆動回路521a、および駆動回路521bは、どちらか一方のみとしてもよい。また、表示領域531を挟んで駆動回路511と向き合う位置に、何らかの回路を設けてもよい。
また、図35(A)に例示する表示装置500は、各々が略平行に配設され、且つ、駆動回路521a、および/または駆動回路521bによって電位が制御されるp本の配線535と、各々が略平行に配設され、且つ、駆動回路511によって電位が制御されるq本の配線536と、を有する。さらに、表示領域531はマトリクス状に配設された複数の画素532を有する。画素532は、画素回路534および表示素子を有する。
また、3つの画素532を1つの画素として機能させることで、フルカラー表示を実現することができる。3つの画素532は、それぞれが赤色光、緑色光、または青色光の、透過率、反射率、または発光光量などを制御する。なお、3つの画素532で制御する光の色は赤、緑、青の組み合わせに限らず、黄、シアン、マゼンタであってもよい。
また、赤色光、緑色光、青色光を制御する画素に、白色光を制御する画素532を加えて、4つの画素532をまとめて1つの画素として機能させてもよい。白色光を制御する画素532を加えることで、表示領域の輝度を高めることができる。また、1つの画素として機能させる画素532を増やし、赤、緑、青、黄、シアン、およびマゼンタを適宜組み合わせて用いることにより、再現可能な色域を広げることができる。
画素を1920×1080のマトリクス状に配置すると、いわゆるフルハイビジョン(「2K解像度」、「2K1K」、「2K」などとも言われる。)の解像度で表示可能な表示装置500を実現することができる。また、例えば、画素を3840×2160のマトリクス状に配置すると、いわゆるウルトラハイビジョン(「4K解像度」、「4K2K」、「4K」などとも言われる。)の解像度で表示可能な表示装置500を実現することができる。また、例えば、画素を7680×4320のマトリクス状に配置すると、いわゆるスーパーハイビジョン(「8K解像度」、「8K4K」、「8K」などとも言われる。)の解像度で表示可能な表示装置500を実現することができる。画素を増やすことで、16Kや32Kの解像度で表示可能な表示装置500を実現することも可能である。
g行目の配線535_g(gは1以上p以下の自然数。)は、表示領域531においてp行q列(p、qは、ともに1以上の自然数。)に配設された複数の画素532のうち、g行に配設されたq個の画素532と電気的に接続される。また、h列目の配線536_h(hは1以上q以下の自然数。)は、p行q列に配設された画素532のうち、h列に配設されたp個の画素532に電気的に接続される。
[表示素子]
表示装置500は、様々な形態を用いること、または様々な表示素子を有することが出来る。表示素子の一例としては、EL(エレクトロルミネッセンス)素子(有機EL素子、無機EL素子、または、有機物及び無機物を含むEL素子)、LED(白色LED、赤色LED、緑色LED、青色LEDなど)、トランジスタ(電流に応じて発光するトランジスタ)、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ(GLV)、MEMS(マイクロ・エレクトロ・メカニカル・システム)を用いた表示素子、デジタルマイクロミラーデバイス(DMD)、DMS(デジタル・マイクロ・シャッター)、MIRASOL(登録商標)、IMOD(インターフェロメトリック・モジュレーション)素子、シャッター方式のMEMS表示素子、光干渉方式のMEMS表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子、など、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。また、表示素子として量子ドットを用いてもよい。
EL素子を用いた表示装置の一例としては、ELディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ(FED)又はSED方式平面型ディスプレイ(SED:Surface−conduction Electron−emitter Display)などがある。量子ドットを用いた表示装置の一例としては、量子ドットディスプレイなどがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ(透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ)などがある。電子インク、電子粉流体(登録商標)、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。表示装置はプラズマディスプレイパネル(PDP)であってもよい。表示装置は網膜走査型の投影装置であってもよい。
なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、SRAMなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、LEDを用いる場合、LEDの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するn型GaN半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するp型GaN半導体層などを設けて、LEDを構成することができる。なお、グラフェンやグラファイトと、結晶を有するn型GaN半導体層との間に、AlN層を設けてもよい。なお、LEDが有するGaN半導体層は、MOCVDで成膜してもよい。ただし、グラフェンを設けることにより、LEDが有するGaN半導体層は、スパッタ法で成膜することも可能である。
図35(B)、図35(C)、図36(A)、および図36(B)は、画素532に用いることができる回路構成例を示している。
[発光表示装置用画素回路の一例]
図35(B)に示す画素回路534は、トランジスタ461と、容量素子463と、トランジスタ468と、トランジスタ464と、を有する。また、図35(B)に示す画素回路534は、表示素子として機能できる発光素子469と電気的に接続されている。
トランジスタ461、トランジスタ468、トランジスタ464にOSトランジスタを用いることができる。特に、トランジスタ461にOSトランジスタを用いることが好ましい。
トランジスタ461のソース電極およびドレイン電極の一方は、配線536_hに電気的に接続される。さらに、トランジスタ461のゲート電極は、配線535_gに電気的に接続される。配線536_hからはビデオ信号が供給される。
トランジスタ461は、ビデオ信号のノード465への書き込みを制御する機能を有する。
容量素子463の一対の電極の一方は、ノード465に電気的に接続され、他方は、ノード467に電気的に接続される。また、トランジスタ461のソース電極およびドレイン電極の他方は、ノード465に電気的に接続される。
容量素子463は、ノード465に書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ468のソース電極およびドレイン電極の一方は、電位供給線VL_aに電気的に接続され、他方はノード467に電気的に接続される。さらに、トランジスタ468のゲート電極は、ノード465に電気的に接続される。
トランジスタ464のソース電極およびドレイン電極の一方は、電位供給線V0に電気的に接続され、他方はノード467に電気的に接続される。さらに、トランジスタ464のゲート電極は、配線535_gに電気的に接続される。
発光素子469のアノードまたはカソードの一方は、電位供給線VL_bに電気的に接続され、他方は、ノード467に電気的に接続される。
発光素子469としては、例えば有機エレクトロルミネセンス素子(有機EL素子ともいう)などを用いることができる。ただし、発光素子469としては、これに限定されず、例えば無機材料からなる無機EL素子を用いても良い。
例えば、電位供給線VL_aまたは電位供給線VL_bの一方には、高電源電位VDDが与えられ、他方には、低電源電位VSSが与えられる。
図35(B)の画素回路534を有する表示装置500では、駆動回路521a、および/または駆動回路521bにより各行の画素532を順次選択し、トランジスタ461、およびトランジスタ464をオン状態にしてビデオ信号をノード465に書き込む。
ノード465にデータが書き込まれた画素532は、トランジスタ461、およびトランジスタ464がオフ状態になることで保持状態になる。さらに、ノード465に書き込まれたデータの電位に応じてトランジスタ468のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子469は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
また、図36(A)に示すように、トランジスタ461、トランジスタ464、およびトランジスタ468として、バックゲートを有するトランジスタを用いてもよい。図36(A)に示すトランジスタ461、およびトランジスタ464は、ゲートがバックゲートと電気的に接続されている。よって、ゲートとバックゲートが常に同じ電位となる。また、トランジスタ468はバックゲートがノード467と電気的に接続されている。よって、バックゲートがノード467と常に同じ電位となる。
[液晶表示装置用画素回路の一例]
図35(C)に示す画素回路534は、トランジスタ461と、容量素子463と、を有する。また、図35(C)に示す画素回路534は、表示素子として機能できる液晶素子462と電気的に接続されている。トランジスタ461にOSトランジスタを用いることが好ましい。
液晶素子462の一対の電極の一方の電位は、画素回路534の仕様に応じて適宜設定される。例えば、液晶素子462の一対の電極の一方に、共通の電位(コモン電位)を与えてもよいし、容量線CLと同電位としてもよい。また、液晶素子462の一対の電極の一方に、画素532毎に異なる電位を与えてもよい。液晶素子462の一対の電極の他方はノード466に電気的に接続されている。液晶素子462は、ノード466に書き込まれるデータにより配向状態が設定される。
液晶素子462を備える表示装置の駆動方法としては、例えば、TN(Twisted Nematic)モード、STN(Super Twisted Nematic)モード、VA(Vertical Alignment)モード、ASM(Axially Symmetric Aligned Micro−cell)モード、OCB(Optically Compensated Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モード、MVA(Multi−Domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)モード、IPS(In−Plane−Switching)モード、FFS(Fringe Field Switching)モード、またはTBA(Transverse Bend Alignment)モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ECB(Electrically Controlled Birefringence)モード、PDLC(Polymer Dispersed Liquid Crystal)モード、PNLC(Polymer Network Liquid Crystal)モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子およびその駆動方式として様々なものを用いることができる。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相(Blue Phase)を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために5重量%以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が1msec以下と短く、光学的等方性であるため配向処理が不要であり、かつ、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
また、画素(ピクセル)をいくつかの領域(サブピクセル)に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、液晶材料の固有抵抗は、1×10Ω・cm以上であり、好ましくは1×1011Ω・cm以上であり、さらに好ましくは1×1012Ω・cm以上である。なお、本明細書における固有抵抗の値は、20℃で測定した値とする。
g行h列目の画素回路534において、トランジスタ461のソース電極およびドレイン電極の一方は、配線536_hに電気的に接続され、他方はノード466に電気的に接続される。トランジスタ461のゲート電極は、配線535_gに電気的に接続される。配線536_hからはビデオ信号が供給される。トランジスタ461は、ノード466へのビデオ信号の書き込みを制御する機能を有する。
容量素子463の一対の電極の一方は、特定の電位が供給される配線(以下、容量線CL)に電気的に接続され、他方は、ノード466に電気的に接続される。なお、容量線CLの電位の値は、画素回路534の仕様に応じて適宜設定される。容量素子463は、ノード466に書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図35(C)の画素回路534を有する表示装置500では、駆動回路521a、および/または駆動回路521bにより各行の画素回路534を順次選択し、トランジスタ461をオン状態にしてノード466にビデオ信号を書き込む。
ノード466にビデオ信号が書き込まれた画素回路534は、トランジスタ461がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、表示領域531に画像を表示できる。
また、図36(B)に示すように、トランジスタ461にバックゲートを有するトランジスタを用いてもよい。図36(B)に示すトランジスタ461は、ゲートがバックゲートと電気的に接続されている。よって、ゲートとバックゲートが常に同じ電位となる。
[周辺回路の構成例]
図37(A)に駆動回路511の構成例を示す。駆動回路511は、シフトレジスタ512、ラッチ回路513、およびバッファ514を有する。また、図37(B)に駆動回路521aの構成例を示す。駆動回路521aは、シフトレジスタ522、およびバッファ523を有する。駆動回路521bも駆動回路521aと同様の構成とすることができる。
シフトレジスタ512およびシフトレジスタ522にはスタートパルスSP、クロック信号CLKなどが入力される。
[表示装置の構成例]
上記実施の形態に示したトランジスタを用いて、シフトレジスタを含む駆動回路の一部または全体を画素部と同じ基板上に一体形成して、システムオンパネルを形成することができる。
本実施の形態では、液晶素子を用いた表示装置の構成例と、EL素子を用いた表示装置の構成例について説明する。図38(A)において、第1の基板4001上に設けられた画素部4002を囲むようにして、シール材4005が設けられ、第2の基板4006によって封止されている。図38(A)においては、第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体または多結晶半導体で形成された信号線駆動回路4003、および走査線駆動回路4004が実装されている。また、信号線駆動回路4003、走査線駆動回路4004、または画素部4002に与えられる各種信号および電位は、FPC4018a(FPC:Flexible printed circuit)、FPC4018bから供給されている。
図38(B)および図38(C)において、第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004とを囲むようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回路4004の上に第2の基板4006が設けられている。よって画素部4002と、走査線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006とによって、表示素子と共に封止されている。図38(B)および図38(C)においては、第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体または多結晶半導体で形成された信号線駆動回路4003が実装されている。図38(B)および図38(C)においては、信号線駆動回路4003、走査線駆動回路4004、または画素部4002に与えられる各種信号および電位は、FPC4018から供給されている。
また図38(B)および図38(C)においては、信号線駆動回路4003を別途形成し、第1の基板4001に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ワイヤボンディング、COG(Chip On Glass)、TCP(Tape Carrier Package)、COF(Chip On Film)などを用いることができる。図38(A)は、COGにより信号線駆動回路4003、走査線駆動回路4004を実装する例であり、図38(B)は、COGにより信号線駆動回路4003を実装する例であり、図38(C)は、TCPにより信号線駆動回路4003を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを含む場合がある。
また第1の基板上に設けられた画素部および走査線駆動回路は、トランジスタを複数有しており、上記実施の形態で示したトランジスタを適用することができる。
図39(A)および図39(B)は、図38(B)中でN1−N2の鎖線で示した部位の断面構成を示す断面図である。図39(A)および図39(B)に示す表示装置は電極4015を有しており、電極4015はFPC4018が有する端子と異方性導電層4019を介して、電気的に接続されている。また、電極4015は、絶縁層4112、絶縁層4111、および絶縁層4110に形成された開口において配線4014と電気的に接続されている。
電極4015は、第1の電極層4030と同じ導電層から形成され、配線4014は、トランジスタ4010、およびトランジスタ4011のソース電極およびドレイン電極と同じ導電層で形成されている。
また第1の基板4001上に設けられた画素部4002と走査線駆動回路4004は、トランジスタを複数有しており、図39(A)および図39(B)では、画素部4002に含まれるトランジスタ4010と、走査線駆動回路4004に含まれるトランジスタ4011とを例示している。図39(A)では、トランジスタ4010およびトランジスタ4011上に、絶縁層4112、絶縁層4111、および絶縁層4110が設けられ、図39(B)では、絶縁層4112の上に隔壁4510が形成されている。
また、トランジスタ4010およびトランジスタ4011は、絶縁層4102上に設けられている。また、トランジスタ4010およびトランジスタ4011は、絶縁層4102上に形成された電極4017を有し、電極4017上に絶縁層4103が形成されている。
電極4017はバックゲート電極として機能することができる。
トランジスタ4010およびトランジスタ4011は、上記実施の形態で示したトランジスタを用いることができる。上記実施の形態で例示したトランジスタは、電気特性変動が抑制されており、電気的に安定である。よって、図39(A)および図39(B)で示す本実施の形態の表示装置を信頼性の高い表示装置とすることができる。
なお、図39(A)および図39(B)では、トランジスタ4010およびトランジスタ4011として、上記実施の形態に示したトランジスタ452と同様の構造を有するトランジスタを用いる場合について例示している。
また、図39(A)および図39(B)に示す表示装置は、容量素子4020を有する。容量素子4020は、トランジスタ4010のソース電極またはドレイン電極の一方の一部と、電極4021が絶縁層4103を介して重なる領域を有する。電極4021は、電極4017と同じ導電層で形成されている。
一般に、表示装置に設けられる容量素子の容量は、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。
例えば、液晶表示装置の画素部にOSトランジスタを用いることにより、容量素子の容量を、液晶容量に対して1/3以下、さらには1/5以下とすることができる。OSトランジスタを用いることにより、容量素子の形成を省略することもできる。
画素部4002に設けられたトランジスタ4010は表示素子と電気的に接続する。図39(A)は、表示素子として液晶素子を用いた液晶表示装置の一例である。図39(A)において、表示素子である液晶素子4013は、第1の電極層4030、第2の電極層4031、および液晶層4008を含む。なお、液晶層4008を挟持するように配向膜として機能する絶縁層4032、絶縁層4033が設けられている。第2の電極層4031は第2の基板4006側に設けられ、第1の電極層4030と第2の電極層4031は液晶層4008を介して重畳する。
またスペーサ4035は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第1の電極層4030と第2の電極層4031との間隔(セルギャップ)を制御するために設けられている。なお球状のスペーサを用いていても良い。
なお、トランジスタ4010およびトランジスタ4011としてOSトランジスタを用いることが好ましい。OSトランジスタは、オフ状態における電流値(オフ電流値)を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、OSトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、表示装置の駆動回路部や画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、同一基板上に駆動回路部または画素部を作り分けて作製することが可能であるため、表示装置の部品点数を削減することができる。
また、表示装置において、ブラックマトリクス(遮光層)、偏光部材、位相差部材、反射防止部材などの光学部材(光学基板)などを適宜設けてもよい。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子(「EL素子」ともいう。)を適用することができる。EL素子は、一対の電極の間に発光性の化合物を含む層(「EL層」ともいう。)を有する。一対の電極間に、EL素子の閾値電圧よりも大きい電位差を生じさせると、EL層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はEL層において再結合し、EL層に含まれる発光物質が発光する。
また、EL素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼ばれている。
有機EL素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれEL層に注入される。そして、それらキャリア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
なお、EL層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質(電子輸送性および正孔輸送性が高い物質)などを有していてもよい。
EL層は、蒸着法(真空蒸着法を含む)、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。
無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機EL素子を用いて説明する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタおよび発光素子を形成し、当該基板とは逆側の面から発光を取り出す上面射出(トップエミッション)構造や、基板側の面から発光を取り出す下面射出(ボトムエミッション)構造や、両面から発光を取り出す両面射出(デュアルエミッション)構造の発光素子があり、どの射出構造の発光素子も適用することができる。
図39(B)は、表示素子として発光素子を用いた発光表示装置(「EL表示装置」ともいう。)の一例である。表示素子である発光素子4513は、画素部4002に設けられたトランジスタ4010と電気的に接続している。なお発光素子4513の構成は、第1の電極層4030、発光層4511、第2の電極層4031の積層構造であるが、この構成に限定されない。発光素子4513から取り出す光の方向などに合わせて、発光素子4513の構成は適宜変えることができる。
隔壁4510は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第1の電極層4030上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
発光層4511は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子4513に酸素、水素、水分、二酸化炭素等が侵入しないように、第2の電極層4031および隔壁4510上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、DLC(Diamond Like Carbon)などを形成することができる。また、第1の基板4001、第2の基板4006、およびシール材4005によって封止された空間には充填材4514が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム(貼り合わせフィルム、紫外線硬化樹脂フィルム等)やカバー材でパッケージング(封入)することが好ましい。
充填材4514としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)などを用いることができる。また、充填材4514に乾燥剤が含まれていてもよい。
シール材4005には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材4005に乾燥剤が含まれていてもよい。
また、必要であれば、発光素子の射出面に偏光板、または円偏光板(楕円偏光板を含む)、位相差板(λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。
表示素子に電圧を印加する第1の電極層および第2の電極層(画素電極層、共通電極層、対向電極層などともいう)においては、取り出す光の方向、電極層が設けられる場所、および電極層のパターン構造によって透光性、反射性を選択すればよい。
第1の電極層4030、第2の電極層4031は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、第1の電極層4030、第2の電極層4031はタングステン(W)、モリブデン(Mo)、ジルコニウム(Zr)、ハフニウム(Hf)、バナジウム(V)、ニオブ(Nb)、タンタル(Ta)、クロム(Cr)、コバルト(Co)、ニッケル(Ni)、チタン(Ti)、白金(Pt)、アルミニウム(Al)、銅(Cu)、銀(Ag)などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。
また、第1の電極層4030、第2の電極層4031として、導電性高分子(導電性ポリマーともいう)を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、または、アニリン、ピロールおよびチオフェンの2種以上からなる共重合体若しくはその誘導体などがあげられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
上記実施の形態で示したシフトレジスタを用いることで、信頼性のよい表示装置を提供することができる。また、上記実施の形態で示したトランジスタを用いることで、表示装置の信頼性をさらに高めることができる。また、上記実施の形態で示したトランジスタを用いることで、高精細化や、大面積化が可能で、表示品質の良い表示装置を提供することができる。また、消費電力が低減された表示装置を提供することができる。
〔表示モジュール〕
上述したトランジスタを使用した半導体装置の一例として、表示モジュールについて説明する。図40に示す表示モジュール6000は、上部カバー6001と下部カバー6002との間に、FPC6003に接続されたタッチセンサ6004、FPC6005に接続された表示パネル6006、バックライトユニット6007、フレーム6009、プリント基板6010、バッテリ6011を有する。なお、バックライトユニット6007、バッテリ6011、タッチセンサ6004などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、タッチセンサ6004、表示パネル6006、プリント基板6010に実装された集積回路などに用いることができる。例えば、表示パネル6006に前述した表示装置を用いることができる。
上部カバー6001および下部カバー6002は、タッチセンサ6004や表示パネル6006などのサイズに合わせて、形状や寸法を適宜変更することができる。
タッチセンサ6004は、抵抗膜方式または静電容量方式のタッチセンサを表示パネル6006に重畳して用いることができる。表示パネル6006にタッチセンサの機能を付加することも可能である。例えば、表示パネル6006の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネル機能を付加することなども可能である。または、表示パネル6006の各画素内に光センサを設け、光学式のタッチセンサの機能を付加することなども可能である。また、タッチセンサ6004を設ける必要が無い場合は、タッチセンサ6004を省略することができる。
バックライトユニット6007は、光源6008を有する。光源6008をバックライトユニット6007の端部に設け、光拡散板を用いる構成としてもよい。また、表示パネル6006に発光表示装置などを用いる場合は、バックライトユニット6007を省略することができる。
フレーム6009は、表示パネル6006の保護機能の他、プリント基板6010側から発生する電磁波を遮断するための電磁シールドとしての機能を有する。また、フレーム6009は、放熱板としての機能を有していてもよい。
プリント基板6010は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路などを有する。電源回路に電力を供給する電源としては、バッテリ6011であってもよいし、商用電源であってもよい。なお、電源として商用電源を用いる場合には、バッテリ6011を省略することができる。
また、表示モジュール6000に、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態4)
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図41に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
本発明の一態様に係る半導体装置を用いた電子機器として、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、DVD(Digital Versatile Disc)などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルCDプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、置き時計、壁掛け時計、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、タブレット型端末、パチンコ機などの大型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍端末、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器などの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、DNA保存用冷凍庫、懐中電灯、チェーンソーなどの工具、煙感知器、透析装置などの医療機器などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム、電力の平準化やスマートグリッドのための蓄電装置などの産業機器が挙げられる。
また、蓄電装置からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車(EV)、内燃機関と電動機を併せ持ったハイブリッド車(HEV)、プラグインハイブリッド車(PHEV)、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船などが挙げられる。
図41に、電子機器の一例を示す。図41において、表示装置8000は、本発明の一態様に係る半導体装置8004を用いた電子機器の一例である。具体的に、表示装置8000は、TV放送受信用の表示装置に相当し、筐体8001、表示部8002、スピーカ部8003、半導体装置8004、蓄電装置8005などを有する。本発明の一態様に係る半導体装置8004は、筐体8001の内部に設けられている。半導体装置8004により、制御情報や、制御プログラムなどを保持することができる。また、表示装置8000は、商用電源から電力の供給を受けることもできるし、蓄電装置8005に蓄積された電力を用いることもできる。
表示部8002には、液晶表示装置、有機EL素子などの発光素子を各画素に備えた発光表示装置、電気泳動表示装置、DMD(Digital Micromirror Device)、PDP(Plasma Display Panel)、FED(Field Emission Display)などの表示装置を用いることができる。
なお、表示装置には、TV放送受信用の他、パーソナルコンピュータ用、広告表示用など、全ての情報表示用表示装置が含まれる。
図41において、据え付け型の照明装置8100は、本発明の一態様に係る半導体装置8103を用いた電子機器の一例である。具体的に、照明装置8100は、筐体8101、光源8102、半導体装置8103、蓄電装置8105などを有する。図41では、半導体装置8103が、筐体8101及び光源8102が据え付けられた天井8104の内部に設けられている場合を例示しているが、半導体装置8103は、筐体8101の内部に設けられていても良い。半導体装置8103により、光源8102の発光輝度などの情報や、制御プログラムなどを保持することができる。また、照明装置8100は、商用電源から電力の供給を受けることもできるし、蓄電装置に蓄積された電力を用いることもできる。
なお、図41では天井8104に設けられた据え付け型の照明装置8100を例示しているが、本発明の一態様に係る半導体装置は、天井8104以外、例えば側壁8405、床8406、窓8407などに設けられた据え付け型の照明装置に用いることもできるし、卓上型の照明装置などに用いることもできる。
また、光源8102には、電力を利用して人工的に光を得る人工光源を用いることができる。具体的には、白熱電球、蛍光灯などの放電ランプ、LEDや有機EL素子などの発光素子が、上記人工光源の一例として挙げられる。
図41において、室内機8200及び室外機8204を有するエアコンディショナーは、本発明の一態様に係る半導体装置8203を用いた電子機器の一例である。具体的に、室内機8200は、筐体8201、送風口8202、半導体装置8203、蓄電装置8205などを有する。図41では、半導体装置8203が、室内機8200に設けられている場合を例示しているが、半導体装置8203は室外機8204に設けられていても良い。或いは、室内機8200と室外機8204の両方に、半導体装置8203が設けられていても良い。半導体装置8203により、エアコンディショナーの制御情報や、制御プログラムなどを保持することができる。また、エアコンディショナーは、商用電源から電力の供給を受けることもできるし、蓄電装置8205に蓄積された電力を用いることもできる。
なお、図41では、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを1つの筐体に有する一体型のエアコンディショナーに、本発明の一態様に係る半導体装置を用いることもできる。
図41において、電気冷凍冷蔵庫8300は、本発明の一態様に係る半導体装置8304を用いた電子機器の一例である。具体的に、電気冷凍冷蔵庫8300は、筐体8301、冷蔵室用扉8302、冷凍室用扉8303、半導体装置8304、蓄電装置8305などを有する。図41では、蓄電装置8305が、筐体8301の内部に設けられている。半導体装置8304により、電気冷凍冷蔵庫8300の制御情報や、制御プログラムなどを保持することができる。また、電気冷凍冷蔵庫8300は、商用電源から電力の供給を受けることもできるし、蓄電装置8305に蓄積された電力を用いることもできる。
図42(A)に示す携帯型ゲーム機2900は、筐体2901、筐体2902、表示部2903、表示部2904、マイクロホン2905、スピーカ2906、操作スイッチ2907等を有する。また、携帯型ゲーム機2900は、筐体2901の内側にアンテナ、バッテリなどを備える。なお、図42(A)に示した携帯型ゲーム機は、2つの表示部2903と表示部2904とを有しているが、表示部の数は、これに限定されない。表示部2903は、入力装置としてタッチスクリーンが設けられており、スタイラス2908等により操作可能となっている。
図42(B)に示す情報端末2910は、筐体2911に、表示部2912、マイク2917、スピーカ部2914、カメラ2913、外部接続部2916、および操作スイッチ2915等を有する。表示部2912には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末2910は、筐体2911の内側にアンテナ、バッテリなどを備える。情報端末2910は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
図42(C)に示すノート型パーソナルコンピュータ2920は、筐体2921、表示部2922、キーボード2923、およびポインティングデバイス2924等を有する。また、ノート型パーソナルコンピュータ2920は、筐体2921の内側にアンテナ、バッテリなどを備える。
図42(D)に示すビデオカメラ2940は、筐体2941、筐体2942、表示部2943、操作スイッチ2944、レンズ2945、および接続部2946等を有する。操作スイッチ2944およびレンズ2945は筐体2941に設けられており、表示部2943は筐体2942に設けられている。また、ビデオカメラ2940は、筐体2941の内側にアンテナ、バッテリなどを備える。そして、筐体2941と筐体2942は、接続部2946により接続されており、筐体2941と筐体2942の間の角度は、接続部2946により変えることが可能な構造となっている。筐体2941に対する筐体2942の角度によって、表示部2943に表示される画像の向きの変更や、画像の表示/非表示の切り換えを行うことができる。
図42(E)にバングル型の情報端末の一例を示す。情報端末2950は、筐体2951、および表示部2952等を有する。また、情報端末2950、筐体2951の内側にアンテナ、バッテリなどを備える。表示部2952は、曲面を有する筐体2951に支持されている。表示部2952には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末2950を提供することができる。
図42(F)に腕時計型の情報端末の一例を示す。情報端末2960は、筐体2961、表示部2962、バンド2963、バックル2964、操作スイッチ2965、入出力端子2966などを備える。また、情報端末2960、筐体2961の内側にアンテナ、バッテリなどを備える。情報端末2960は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
表示部2962の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部2962はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部2962に表示されたアイコン2967に触れることで、アプリケーションを起動することができる。操作スイッチ2965は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末2960に組み込まれたオペレーティングシステムにより、操作スイッチ2965の機能を設定することもできる。
また、情報端末2960は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末2960は入出力端子2966を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子2966を介して充電を行うこともできる。なお、充電動作は入出力端子2966を介さずに無線給電により行ってもよい。
図42(G)は、自動車の一例を示す外観図である。自動車2980は、車体2981、車輪2982、ダッシュボード2983、およびライト2984等を有する。また、自動車2980は、アンテナ、バッテリなどを備える。
本発明の一態様の半導体装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
本実施の形態は、他の実施の形態または実施例などに記載した構成と、適宜組み合わせて実施することが可能である。
(実施の形態5)
本実施の形態では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、CAAC−OS(c−axis−aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc−OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、CAAC−OS、多結晶酸化物半導体およびnc−OSなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質(completely amorphous)酸化物半導体とは呼べない。また、等方的でない(例えば、微小な領域において周期構造を有する)酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、a−like OSは、等方的でないが、鬆(ボイドともいう。)を有する不安定な構造である。不安定であるという点では、a−like OSは、物性的に非晶質酸化物半導体に近い。
<CAAC−OS>
まずは、CAAC−OSについて説明する。
CAAC−OSは、c軸配向した複数の結晶部(ペレットともいう。)を有する酸化物半導体の一種である。
CAAC−OSをX線回折(XRD:X−Ray Diffraction)によって解析した場合について説明する。例えば、空間群R−3mに分類されるInGaZnOの結晶を有するCAAC−OSに対し、out−of−plane法による構造解析を行うと、図45(A)に示すように回折角(2θ)が31°近傍にピークが現れる。このピークは、InGaZnOの結晶の(009)面に帰属されることから、CAAC−OSでは、結晶がc軸配向性を有し、c軸がCAAC−OSの膜を形成する面(被形成面ともいう。)、または上面に略垂直な方向を向いていることが確認できる。なお、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、空間群Fd−3mに分類される結晶構造に起因する。そのため、CAAC−OSは、該ピークを示さないことが好ましい。
一方、CAAC−OSに対し、被形成面に平行な方向からX線を入射させるin−plane法による構造解析を行うと、2θが56°近傍にピークが現れる。このピークは、InGaZnOの結晶の(110)面に帰属される。そして、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(φスキャン)を行っても、図45(B)に示すように明瞭なピークは現れない。一方、単結晶InGaZnOに対し、2θを56°近傍に固定してφスキャンした場合、図45(C)に示すように(110)面と等価な結晶面に帰属されるピークが6本観察される。したがって、XRDを用いた構造解析から、CAAC−OSは、a軸およびb軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したCAAC−OSについて説明する。例えば、InGaZnOの結晶を有するCAAC−OSに対し、CAAC−OSの被形成面に平行にプローブ径が300nmの電子線を入射させると、図45(D)に示すような回折パターン(制限視野電子回折パターンともいう。)が現れる場合がある。この回折パターンには、InGaZnOの結晶の(009)面に起因するスポットが含まれる。したがって、電子回折によっても、CAAC−OSに含まれるペレットがc軸配向性を有し、c軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が300nmの電子線を入射させたときの回折パターンを図45(E)に示す。図45(E)より、リング状の回折パターンが確認される。したがって、プローブ径が300nmの電子線を用いた電子回折によっても、CAAC−OSに含まれるペレットのa軸およびb軸は配向性を有さないことがわかる。なお、図45(E)における第1リングは、InGaZnOの結晶の(010)面および(100)面などに起因すると考えられる。また、図45(E)における第2リングは(110)面などに起因すると考えられる。
また、透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって、CAAC−OSの明視野像と回折パターンとの複合解析像(高分解能TEM像ともいう。)を観察すると、複数のペレットを確認することができる。一方、高分解能TEM像であってもペレット同士の境界、即ち結晶粒界(グレインバウンダリーともいう。)を明確に確認することができない場合がある。そのため、CAAC−OSは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図46(A)に、試料面と略平行な方向から観察したCAAC−OSの断面の高分解能TEM像を示す。高分解能TEM像の観察には、球面収差補正(Spherical Aberration Corrector)機能を用いた。球面収差補正機能を用いた高分解能TEM像を、特にCs補正高分解能TEM像と呼ぶ。Cs補正高分解能TEM像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡JEM−ARM200Fなどによって観察することができる。
図46(A)より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは1nm以上のものや、3nm以上のものがあることがわかる。したがって、ペレットを、ナノ結晶(nc:nanocrystal)と呼ぶこともできる。また、CAAC−OSを、CANC(C−Axis Aligned nanocrystals)を有する酸化物半導体と呼ぶこともできる。ペレットは、CAAC−OSの被形成面または上面の凹凸を反映しており、CAAC−OSの被形成面または上面と平行となる。
また、図46(B)および図46(C)に、試料面と略垂直な方向から観察したCAAC−OSの平面のCs補正高分解能TEM像を示す。図46(D)および図46(E)は、それぞれ図46(B)および図46(C)を画像処理した像である。以下では、画像処理の方法について説明する。まず、図46(B)を高速フーリエ変換(FFT:Fast Fourier Transform)処理することでFFT像を取得する。次に、取得したFFT像において原点を基準に、2.8nm−1から5.0nm−1の間の範囲を残すマスク処理する。次に、マスク処理したFFT像を、逆高速フーリエ変換(IFFT:Inverse Fast Fourier Transform)処理することで画像処理した像を取得する。こうして取得した像をFFTフィルタリング像と呼ぶ。FFTフィルタリング像は、Cs補正高分解能TEM像から周期成分を抜き出した像であり、格子配列を示している。
図46(D)では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図46(E)では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または/および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、CAAC−OSが、a−b面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、CAAC−OSは、c軸配向性を有し、かつa−b面方向において複数のペレット(ナノ結晶)が連結し、歪みを有した結晶構造となっている。よって、CAAC−OSを、CAA crystal(c−axis−aligned a−b−plane−anchored crystal)を有する酸化物半導体と称することもできる。
CAAC−OSは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC−OSは不純物や欠陥(酸素欠損など)の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径(または分子半径)が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
<nc−OS>
次に、nc−OSについて説明する。
nc−OSをXRDによって解析した場合について説明する。例えば、nc−OSに対し、out−of−plane法による構造解析を行うと、配向性を示すピークが現れない。即ち、nc−OSの結晶は配向性を有さない。
また、例えば、InGaZnOの結晶を有するnc−OSを薄片化し、厚さが34nmの領域に対し、被形成面に平行にプローブ径が50nmの電子線を入射させると、図47(A)に示すようなリング状の回折パターン(ナノビーム電子回折パターン)が観測される。また、同じ試料にプローブ径が1nmの電子線を入射させたときの回折パターン(ナノビーム電子回折パターン)を図47(B)に示す。図47(B)より、リング状の領域内に複数のスポットが観測される。したがって、nc−OSは、プローブ径が50nmの電子線を入射させることでは秩序性が確認されないが、プローブ径が1nmの電子線を入射させることでは秩序性が確認される。
また、厚さが10nm未満の領域に対し、プローブ径が1nmの電子線を入射させると、図47(C)に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが10nm未満の範囲において、nc−OSが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図47(D)に、被形成面と略平行な方向から観察したnc−OSの断面のCs補正高分解能TEM像を示す。nc−OSは、高分解能TEM像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。nc−OSに含まれる結晶部は、1nm以上10nm以下の大きさであり、特に1nm以上3nm以下の大きさであることが多い。なお、結晶部の大きさが10nmより大きく100nm以下である酸化物半導体を微結晶酸化物半導体(micro crystalline oxide semiconductor)と呼ぶことがある。nc−OSは、例えば、高分解能TEM像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、CAAC−OSにおけるペレットと起源を同じくする可能性がある。そのため、以下ではnc−OSの結晶部をペレットと呼ぶ場合がある。
このように、nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OSは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット(ナノ結晶)間で結晶方位が規則性を有さないことから、nc−OSを、RANC(Random Aligned nanocrystals)を有する酸化物半導体、またはNANC(Non−Aligned nanocrystals)を有する酸化物半導体と呼ぶこともできる。
nc−OSは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、nc−OSは、a−like OSや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、nc−OSは、異なるペレット間で結晶方位に規則性が見られない。そのため、nc−OSは、CAAC−OSと比べて欠陥準位密度が高くなる。
<a−like OS>
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図48に、a−like OSの高分解能断面TEM像を示す。ここで、図48(A)は電子照射開始時におけるa−like OSの高分解能断面TEM像である。図48(B)は4.3×10/nmの電子(e)照射後におけるa−like OSの高分解能断面TEM像である。図48(A)および図48(B)より、a−like OSは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、a−like OSは、不安定な構造である。以下では、a−like OSが、CAAC−OSおよびnc−OSと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、a−like OS、nc−OSおよびCAAC−OSを準備する。いずれの試料もIn−Ga−Zn酸化物である。
まず、各試料の高分解能断面TEM像を取得する。高分解能断面TEM像により、各試料は、いずれも結晶部を有する。
なお、InGaZnOの結晶の単位格子は、In−O層を3層有し、またGa−Zn−O層を6層有する、計9層がc軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、(009)面の格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその値は0.29nmと求められている。したがって、以下では、格子縞の間隔が0.28nm以上0.30nm以下である箇所を、InGaZnOの結晶部と見なした。なお、格子縞は、InGaZnOの結晶のa−b面に対応する。
図49は、各試料の結晶部(22箇所から30箇所)の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図49より、a−like OSは、TEM像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図49より、TEMによる観察初期においては1.2nm程度の大きさだった結晶部(初期核ともいう。)が、電子(e)の累積照射量が4.2×10/nmにおいては1.9nm程度の大きさまで成長していることがわかる。一方、nc−OSおよびCAAC−OSは、電子照射開始時から電子の累積照射量が4.2×10/nmまでの範囲で、結晶部の大きさに変化が見られないことがわかる。図49より、電子の累積照射量によらず、nc−OSおよびCAAC−OSの結晶部の大きさは、それぞれ1.3nm程度および1.8nm程度であることがわかる。なお、電子線照射およびTEMの観察は、日立透過電子顕微鏡H−9000NARを用いた。電子線照射条件は、加速電圧を300kV、電流密度を6.7×10/(nm・s)、照射領域の直径を230nmとした。
このように、a−like OSは、電子照射によって結晶部の成長が見られる場合がある。一方、nc−OSおよびCAAC−OSは、電子照射による結晶部の成長がほとんど見られない。即ち、a−like OSは、nc−OSおよびCAAC−OSと比べて、不安定な構造であることがわかる。
また、鬆を有するため、a−like OSは、nc−OSおよびCAAC−OSと比べて密度の低い構造である。具体的には、a−like OSの密度は、同じ組成の単結晶の密度の78.6%以上92.3%未満である。また、nc−OSの密度およびCAAC−OSの密度は、同じ組成の単結晶の密度の92.3%以上100%未満である。単結晶の密度の78%未満である酸化物半導体は、成膜すること自体が困難である。
例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、菱面体晶構造を有する単結晶InGaZnOの密度は6.357g/cmである。よって、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、a−like OSの密度は5.0g/cm以上5.9g/cm未満である。また、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、nc−OSの密度およびCAAC−OSの密度は5.9g/cm以上6.3g/cm未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、a−like OS、nc−OS、CAAC−OSのうち、二種以上を有する積層膜であってもよい。
<酸化物半導体のキャリア密度>
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損(Vo)、または酸化物半導体中の不純物などが挙げられる。
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合(この状態をVoHともいう)した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、8×1015cm−3未満、好ましくは1×1011cm−3未満、さらに好ましくは1×1010cm−3未満であり、1×10−9cm−3以上とすればよい。
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのId−Vg特性のオン/オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子(キャリア)の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
上述のキャリア密度が高められた酸化物半導体は、わずかにn型化している。したがって、キャリア密度が高められた酸化物半導体を、「Slightly−n」と呼称してもよい。
実質的に真性の酸化物半導体のキャリア密度は、1×10cm−3以上1×1018cm−3未満が好ましく、1×10cm−3以上1×1017cm−3以下がより好ましく、1×10cm−3以上5×1016cm−3以下がさらに好ましく、1×1010cm−3以上1×1016cm−3以下がさらに好ましく、1×1011cm−3以上1×1015cm−3以下がさらに好ましい。
<OSトランジスタの信頼性>
また、上述の実質的に真性の酸化物半導体を用いることで、トランジスタの信頼性が向上する場合がある。ここで、図50を用いて、チャネルが形成される半導体層に酸化物半導体を用いるトランジスタの信頼性が向上する理由について説明する。図50は、チャネルが形成される半導体層に酸化物半導体を用いるトランジスタにおけるエネルギーバンド構造を説明する図である。
図50において、GEはゲート電極を、GIはゲート絶縁層を、OSは酸化物半導体層を、SDはソース電極またはドレイン電極を、それぞれ表す。すなわち、図50は、ゲート電極と、ゲート絶縁層と、酸化物半導体層と、酸化物半導体層に接するソース電極またはドレイン電極のエネルギーバンドの一例である。
また、図50において、ゲート絶縁層としては、酸化シリコンを用い、酸化物半導体層にIn−Ga−Zn酸化物を用いる構成である。また、ゲート絶縁層(酸化シリコン)中に形成されうる欠陥の遷移レベル(εf)はゲート絶縁層の伝導帯下端から約3.1eV離れた位置に形成されるものとし、ゲート電圧(Vg)が30Vの場合の酸化物半導体層とゲート絶縁層との界面におけるゲート絶縁層のフェルミ準位(Ef)はゲート絶縁層の伝導帯下端から約3.6eV離れた位置に形成されるものとする。なお、ゲート絶縁層のフェルミ準位は、ゲート電圧に依存し変動する。例えば、ゲート電圧を大きくすることで、酸化物半導体層とゲート絶縁層との界面におけるゲート絶縁層のフェルミ準位(Ef)は低くなる。また、図50中の白丸は電子(キャリア)を表し、図50中のXはゲート絶縁層中の欠陥準位を表す。
図50に示すように、ゲート電圧が印加された状態で、例えばキャリアが熱励起されると、欠陥準位(図中X)にキャリアがトラップされ、プラス(“+”)からニュートラル(“0”)に欠陥準位の荷電状態が変化する。すなわち、ゲート絶縁層のフェルミ準位(Ef)に上述の熱励起のエネルギーを足した値が欠陥の遷移レベル(εf)よりも高くなる場合、ゲート絶縁層中の欠陥準位の荷電状態は正の状態から中性となり、トランジスタのしきい値電圧がプラス方向に変動することになる。
また、電子親和力が異なる酸化物半導体層を用いると、ゲート絶縁層と酸化物半導体層との界面のフェルミ準位が形成される深さが異なることがある。電子親和力の大きな酸化物半導体層を用いると、ゲート絶縁層と酸化物半導体層との界面近傍において、ゲート絶縁層の伝導帯下端が相対的に高くなる。この場合、ゲート絶縁層中に形成されうる欠陥準位(図50中X)も相対的に高くなるため、ゲート絶縁層のフェルミ準位と酸化物半導体層のフェルミ準位とのエネルギー差が大きくなる。該エネルギー差が大きくなることにより、ゲート絶縁層中にトラップされる電荷が少なくなる、例えば、上述のゲート絶縁層中に形成されうる欠陥準位の荷電状態の変化が少なくなり、ゲートバイアス熱(Gate Bias Temperature:GBTともいう)ストレスにおける、トランジスタのしきい値電圧の変動を小さくできる。
本実施の形態は、他の実施の形態または実施例などに記載した構成と、適宜組み合わせて実施することが可能である。
バックゲート電極を有するトップゲート型のOSトランジスタを作製し、該OSトランジスタのバックゲート電極に印加する電圧(「バックゲート電圧」または「Vbg」ともいう。)と、Id−Vg特性の関係について調査した。
図51(A)に、調査に用いたトランジスタ900のチャネル長方向の断面概略図を示す。ここで、トランジスタ900の作製工程の概要を説明しておく。まず、Si基板上に下地絶縁層を作製し(図示せず)、その上に、バックゲート電極を形成した。バックゲート電極にはタングステンを用いた。次にバックゲート電極上にバックゲート絶縁層として、酸化アルミニウム層と酸化シリコン層の積層を形成した。具体的には、酸化アルミニウム層をALD法により20nmの厚さで形成し、酸化シリコン層をPECVD法により30nm形成した。続けて、チャネルが形成される半導体層としてCAAC−IGZO(In−Ga−Zn酸化物)層をスパッタリング法により形成した。次に、ソース電極、ドレイン電極、ゲート絶縁層、ゲート電極(「トップゲート電極」ともいう。)を形成して、最後にパッシベーション層(図示せず)を形成した。作製したトランジスタ900のチャネル長Lは52nm、チャネル幅Wは69nmであった。
図51(B)に、Vdが1.8Vの時の、トランジスタ900のId−Vg特性を示す。なお、「Vd」はドレイン電極に印加する電圧を示す。図51(B)の横軸は、トップゲート電極に印加する電圧(「トップゲート電圧」または「Vtg」ともいう。)を示す。図51(B)の縦軸はドレイン電極に流れる電流(「ドレイン電流」または「Id」ともいう。)を示す。
以降、ゲート電圧Vgに関して、トップゲート電圧(Vtg)とバックゲート電圧(Vbg)を区別して表記する。
図51(B)より、トランジスタ900のId−Vtg特性は、Vbgに依存してシフトすることがわかる。VbgがマイナスバイアスであればId−Vtg特性はプラス方向へシフトし、プラスバイアスであればId−Vtg特性はマイナス方向へシフトする。すなわち、バックゲート電極に印加する電圧によって、トランジスタ900のVth制御が可能であることがわかった。
なお、本実施例では、Vthの代わりにVshという指標を用いた評価も行なった。Vshは、Idが1pAの時のVgを示す。VthおよびVshは、どちらもId−Vg特性のシフトを知るために用いることができる。特にVshは、サブスレッシュホールド領域でのId−Vtg特性のシフトを知ることができる。よって、オフ電流が極めて小さいことが重要になるデバイスに用いるトランジスタの評価には、Vshを用いることが好ましい。なお、Vshは、「shift voltage」の略号である。
VthおよびVshの、Vbg依存性を図52(A)に示す。VthおよびVshともに、Vbgに対して傾きが負となる比例関係にあることがわかる。
続いて、バックゲート電極に電圧を印加した状態で信頼性評価を行った。測定には、チャネルが形成される半導体層がCAAC−IGZOであり、チャネル幅Wが290nm、チャネル長Lが240nmのOSトランジスタを用いた。また、信頼性評価は、バックゲート絶縁層(BG−GI)のEOT(Equivalent Oxide Thickness)が12nmのOSトランジスタと、EOTが48nmのOSトランジスタの2種類について行った。
まず、基準となるId−Vtg特性を得るため、2種類のOSトランジスタのイニシャル測定を行なった。具体的には、125℃の雰囲気下で、EOTが12nmのOSトランジスタのVbgを−5Vとし、EOTが48nmのOSトランジスタのVbgを−11Vとして、それぞれのId−Vtg特性を測定した。また、Id−Vtg特性測定時のVdは3.3Vとした。
続いて、トップゲート電極、ソース電極、およびドレイン電極を0Vとし、前述のVbgを印加したまま125℃の雰囲気下で12時間保持した。途中、任意の時間毎に前述のVbgを印加したままId−Vtg特性を測定した。
イニシャル測定時のVshを基準として、任意の時間毎に測定したVshの変動量ΔVshを図52(B)に示す。12時間後のΔVshは、EOTが12nmのOSトランジスタでは0.003V、EOTが48nmのOSトランジスタでは0.04Vであった。どちらのOSトランジスタもΔVshは小さく、バックゲート電圧を印加し続けてもOSトランジスタの電気特性は安定であることが確認できた。
以上の結果から、Vbgによって、トランジスタのVth制御が可能であることがわかった。
トランジスタのバックゲート電極側に電子トラップとなるチャージトラップ層(「CT層」ともいう。)を形成し、CT層への電荷注入によってVthを制御する実験を行なった。
CT層を用いるVth制御は、CT層に電子をトラップさせることによりマイナス電界を生じさせ、該マイナス電界をチャネル形成領域に影響させることで実現する。よって、Vthはプラス方向にシフトする。なお、CT層はバックゲート側に配置してもよいし、トップゲート側に配置してもよい。また、CT層を用いるVth制御では、CT層に電子をトラップさせる時以外は、原理的にVth制御のための電源を必要としない。
図53(A)に、実験に用いたトランジスタ910のチャネル長方向の断面概略図を示す。トランジスタ910は、バックゲート電極とCAAC−IGZO層の間の絶縁層中に、CT層を設けている。
ここで、トランジスタ910の作製工程の概要を説明しておく。まず、Si基板上に下地絶縁層を作製し(図示せず)、その上に、バックゲート電極を形成した。バックゲート電極にはタングステンを用いた。次に、バックゲート電極上に、絶縁層Aとして酸化シリコン層をPECVD法により10nm形成した。次に、絶縁層Aの上に、CT層となるHfOx層をALD法により20nm形成し、CT層の上に絶縁層Bとして酸化シリコン層をPECVD法により30nm形成した。続けて、チャネルが形成される半導体層としてCAAC−IGZO層をスパッタリング法により形成した。次に、ソース電極、ドレイン電極、ゲート絶縁層、トップゲート電極を形成して、最後にパッシベーション層(図示せず)を形成した。作製したトランジスタ910のチャネル長Lは0.19μm、チャネル幅Wは0.26μmであった。
CT層に電子をトラップさせるためCT層の価電子帯(Ec)がCT層を挟む絶縁層の価電子帯より低くなるように材料を選ぶ必要がある。図53(B)に、バックゲート電極からCAAC−IGZO層までのバンドダイアグラムを示す。本実施例では、CT層としてHfOx層を用いている。また、CT層の上の絶縁層AとCT層の下の絶縁層Bに酸化シリコン層を用いている。よって、Ec差が1.2eVある構造となる。このEc差によって、CT層に注入された電子が安定に保持できる。なお、CT層を挟む2層の絶縁層(絶縁層Aと絶縁層B)の厚さや、CT層に用いる材料を変更することで、CT層への電荷注入条件を変えることが出来る。
トランジスタ910におけるId−Vtg特性のCT層への電荷注入時間依存性を図54(A)に示す。CT層への電荷注入は、Vbgを+38Vとして、室温下で行なった。また、電荷注入の積算時間が3秒になるまで、0.5秒毎にId−Vtg特性を測定した。図54(A)より、トランジスタ910のId−Vtg特性が、電荷注入によってプラス方向へシフトしていることがわかる。
また、図54(A)におけるVshの変動量(ΔVsh)の電荷注入時間依存性を図54(B)に示す。ここでのVshは、Idが1pAとなるVtgである。図54(B)より、ΔVshは電荷注入時間の対数に比例することがわかる。このことから、CT層に注入される電荷の量は、注入時間の対数に比例すると考えられる。
次に、複数のトランジスタ910のCT層へ、同じ条件で電荷注入した場合のVth制御バラツキについて調査した。電荷注入は、Vbgを+38V、電荷注入時間を3秒として、室温下で行なった。調査は56個のトランジスタ910について行なった。
電荷注入前後における56個のトランジスタ910のId−Vtg特性を図55(A)に示す。電荷注入前のId−Vtg特性のバラツキと、電荷注入後のId−Vtg特性のバラツキに、顕著な違いは見られていない。
また、電荷注入前後における56個のトランジスタ910のVshの正規確率分布を図55(B)に示す。電荷注入前のVshのバラツキと、電荷注入後のVshのバラツキに、顕著な違いは見られていない。なお、電荷注入前のVshの3σは145mV、電荷注入後のVshの3σは179mVであった。
次に、電荷注入後のVshの温度安定性を評価した。具体的には、トランジスタ910が設けられている基板の温度が150℃の時のVshの経時変化を評価した。図56にΔVshの経時変化を示す。
以下、測定手順の詳細を説明する。まず、室温下で0.2秒間トランジスタ910のVbgに+40Vを印加して、CT層に電荷を注入した。このトランジスタでは、CT層への電荷注入によりVshが0Vから1.3Vにシフトした。
続いて試料(トランジスタ910が設けられている基板)の温度が150℃になるように、試料を置いたステージを加熱した。試料温度が上昇し、150℃で安定するまでに要した時間は、おおよそ5分であった。
次に、試料温度を150℃に保ちながら、イニシャル測定として、Id−Vtg特性を測定した。Id−Vtg特性の測定は、Vdを1.8Vとし、Vtgを−3から〜3Vまで掃引(sweep)して行なった。イニシャル測定時のVshは0.82Vであった。なお、図56の縦軸は、Vshが0.82Vからの変動量を示している。
続いて、試料温度を150℃に保ちながら、任意の時間毎にId−Vg特性の測定を行なった。任意時間毎のId−Vg測定は、イニシャル測定の時と同じ条件で行なった。また、Id−Vg測定を行なっていない期間(加熱のみ行なっている期間)中は、Vtg、Vbg、Vd、およびVs(ソース電極に印加する電圧)を全て0Vにした。
試料温度150℃で300時間経過後のΔVshは、−0.03Vであった。このことから、CT層に注入された電荷が安定に保持できていることがわかった。
また、CT層への電荷注入により制御されたVshの温度安定性は、非常に良好であることがわかった。以上の結果から、CT層への電荷注入により、トランジスタのVth制御が可能であることがわかった。
100 半導体装置
101 負電位生成部
102 電位保持部
103 バックゲート制御信号生成部
104 レベルシフタ
106 電位比較部
107 制御部
108 クロック生成部
110 記憶部
111 記憶素子
112 記憶素子
121 ノード
122 ノード
151 トランジスタ
152 トランジスタ
153 容量素子
161 配線
162 配線
163 配線
164 配線
165 配線
166 配線
171 ノード
211 端子
213 端子
215 端子
216 インバータ
217 インバータ
221 端子
222 トランジスタ
223 端子
224 容量素子
225 配線
231 端子
232 端子
233 端子
234 端子
235 配線
236 配線
241 端子
242 絶縁層
243 ノード
261 コンパレータ
262 トランジスタ
263 容量素子
264 ノード
265 トランジスタ
266 容量素子
267 ノード

Claims (6)

  1. 記憶部と、電位生成部と、電位比較部と、制御部と、を有し、
    前記記憶部は、トランジスタと、容量素子と、を有し、
    前記トランジスタは、第1のゲートと、第2のゲートと、を有し、
    前記記憶部は、
    前記第1のゲートに電位を供給して前記トランジスタのオン状態またはオフ状態を制御する機能を有し、
    前記記憶部は、前記トランジスタをオン状態にして前記容量素子に電荷を供給する機能を有し、
    前記電位生成部は、前記第2のゲートに電位を供給する機能を有し、
    前記電位比較部は、前記第2のゲートの電位と基準電位を比較する機能を有し、
    前記制御部は、前記電位比較部から出力された信号に応じて、
    前記電位生成部が供給する電位を決定する機能を有する半導体装置。
  2. 請求項1において、
    前記トランジスタをオフ状態にして、前記容量素子の電荷を保持する機能を有する半導体装置。
  3. 請求項1または請求項2において、
    前記トランジスタは半導体層を有し、
    前記第1のゲートは、前記半導体層を介して前記第2のゲートと重なる領域を有する半導体装置。
  4. 請求項3において、
    前記半導体層は、酸化物半導体を含むことを特徴とする半導体装置。
  5. 請求項1乃至請求項4のいずれか一項に記載の半導体装置と、
    アンテナ、バッテリ、操作スイッチ、マイク、または、スピーカと、
    を有する電子機器。
  6. 請求項1乃至請求項4のいずれか一項に記載の半導体装置を複数有し、
    分離領域を有する半導体ウエハ。
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