JP2018056380A - スイッチング素子 - Google Patents

Abstract

【課題】 底部領域の周辺での電界集中を緩和する技術を提供する。
【解決手段】 スイッチング素子は、半導体基板と、半導体基板の上面に設けられたトレンチと、トレンチの内面を覆うゲート絶縁膜と、トレンチ内に配置され、ゲート絶縁膜によって半導体基板から絶縁されているゲート電極を備えている。半導体基板が、ゲート絶縁膜に接しているｎ型のソース領域と、ソース領域の下側でゲート絶縁膜に接しているｐ型のボディ領域と、ボディ領域の下側でゲート絶縁膜に接しており、ボディ領域によってソース領域から分離されているｎ型のドリフト領域と、トレンチの底面においてゲート絶縁膜に接しているｐ型の底部領域と、トレンチの側面においてゲート絶縁膜に接しており、ボディ領域と底部領域を接続しているｐ型の接続領域を備えている。接続領域の厚みは、底部領域側端部からボディ領域側端部に向かうにつれて薄くなる。
【選択図】 図２

Description

本明細書は、スイッチング素子を開示する。

特許文献１には、上面にトレンチが設けられている半導体基板を有するスイッチング素子が開示されている。トレンチ内に、トレンチ内面を覆うゲート絶縁膜と、ゲート絶縁膜によって半導体基板から絶縁されているゲート電極が配置されている。半導体基板は、ｎ型のソース領域とｐ型のボディ領域とｎ型のドリフト領域を有している。ソース領域は、ゲート絶縁膜に接している。ボディ領域は、ソース領域の下側でゲート絶縁膜に接している。ドリフト領域は、ボディ領域の下側でゲート絶縁膜に接している。また、半導体基板は、トレンチの底面に沿って伸びるｐ型の底部領域と、トレンチの側面に沿って伸びるｐ型の接続領域を有している。接続領域は、ボディ領域と底部領域を接続している。上述したドリフト領域は、接続領域が存在しない範囲でゲート絶縁膜に接している。

このスイッチング素子がオフするときには、ボディ領域及び底部領域からドリフト領域内に空乏層が伸びる。底部領域から伸びる空乏層によって、ゲート絶縁膜への電界の集中が抑制される。また、スイッチング素子がオフする過程で、接続領域が空乏化されることにより、底部領域がボディ領域から電気的に分離される。その結果、底部領域の電位がフローティングとなる。これにより、底部領域と半導体基板の裏面との間に高い電位差が生じることが抑制される。

このスイッチング素子がオンするときには、ボディ領域にチャネルが形成され、ドリフト領域内に広がっていた空乏層が収縮してスイッチング素子がオン状態となる。その過程で、接続領域内の空乏層も収縮し、接続領域を介して底部領域がボディ領域に電気的に接続される。すると、接続領域を介してボディ領域から底部領域にホールが供給される。その結果、底部領域からドリフト領域に広がっていた空乏層が底部領域に向かって収縮する。このため、スイッチング素子がオンするときに短時間でドリフト領域の抵抗が低下する。したがって、このスイッチング素子では、損失が生じ難い。

特開２００７−２４２８５２号公報

特許文献１のスイッチング素子では、オフしたときに、底部領域の周辺で電界集中が発生する。本明細書は、接続領域と底部領域を有するスイッチング素子において、底部領域の周辺での電界集中を緩和する技術を開示する。

本発明者らが行ったシミュレーションにおいて、特許文献１のスイッチング素子の構造では、図７に示すように電界が分布する結果が得られた。なお、図７は、ゲート電極１２６、ゲート絶縁膜１２４、ソース領域１３０、ボディ領域１３２、底部領域１３６、接続領域１３８、及びドリフト領域１３４を含む範囲の断面を示している。図７は、スイッチング素子がオフしているときの状態を示している。図７において、破線は等電位線を示している。図７において等電位線が分布している半導体領域は、空乏化している。図７においてドットでハッチングされている領域は、空乏化していない半導体領域（以下、非空乏化領域という）を示している。図７に示されるように、接続領域１３８が空乏化されるときには、半導体基板内に生じる電位差により、接続領域１３８の下側の部分（底部領域１３６側の部分）では、接続領域１３８の上側の部分（ボディ領域１３２側の部分）と比較して空乏化されやすい。このため、特許文献１のスイッチング素子では、図７に示すように、接続領域１３８内に、空乏化した領域１３８ａと、空乏化していない領域１３８ｂが存在する。接続領域１３８内の非空乏化領域１３８ｂによって、接続領域１３８の上側の部分（ゲート電極１２６の下端近傍の部分）での電界集中が抑制される。他方、特許文献１のスイッチング素子の構造では、底部領域１３６（図７の領域２１０）で電界集中が起こる。

本明細書が開示するスイッチング素子は、半導体基板と、前記半導体基板の上面に設けられたトレンチと、前記トレンチの内面を覆うゲート絶縁膜と、前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、を備えている。前記半導体基板が、前記ゲート絶縁膜に接しているｎ型のソース領域と、前記ソース領域の下側で前記ゲート絶縁膜に接しているｐ型のボディ領域と、前記ボディ領域の下側で前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域と、前記トレンチの底面において前記ゲート絶縁膜に接しているｐ型の底部領域と、前記トレンチの側面において前記ゲート絶縁膜に接しており、前記ボディ領域と前記底部領域を接続しているｐ型の接続領域、を備えている。前記接続領域の厚みは、前記底部領域側端部から前記ボディ領域側端部に向かうにつれて薄くなる。

なお、接続領域の厚みとは、トレンチの側面に対して垂直な方向における接続領域の寸法を意味する。

上記のスイッチング素子では、接続領域の厚みは、底部領域側端部からボディ領域側端部に向かうにつれて薄くなっている。このように、接続領域のボディ領域側の厚みが薄いと、接続領域のボディ領域側の部分が空乏化され易くなる。このため、接続領域３８の全域が空乏化される。図６は、本明細書が開示するスイッチング素子の構造において行ったシミュレーション結果を示している。なお、図６は、説明のために本明細書が開示するスイッチング素子の構造の一例を示したものであり、本明細書が開示するスイッチング素子の構造は図６の構造に限られるものではない。なお、図６は、ゲート電極２６、ゲート絶縁膜２４、ソース領域３０、ボディ領域３２、底部領域３６、接続領域３８、及びドリフト領域３４を含む範囲の断面を示している。図６に例示されるように、ゲート電極２６の下端近傍の領域１００において電界集中が生じる。その結果、電界集中が、ゲート電極２６の下端近傍の領域１００と、底部領域３６（図６の領域１１０）とに分散して生じる。このように、本明細書が開示するスイッチング素子によれば、電界集中を分散して生じさせることができる。これにより、一箇所に電界が集中する場合と比較して、各電界集中箇所における電界を抑制することができる。

ＭＯＳＦＥＴ１０の上面図。 図１のＩＩ−ＩＩ線におけるＭＯＳＦＥＴ１０の断面図。 図１のＩＩＩ−ＩＩＩ線におけるＭＯＳＦＥＴ１０の断面図。 図１のＩＶ−ＩＶ線におけるＭＯＳＦＥＴ１０の断面図。 ＭＯＳＦＥＴ１０の耐圧を示すグラフ。 ＭＯＳＦＥＴ１０がオフしているときのトレンチ近傍の状態（電界の分布）を示す断面図。 従来のＭＯＳＦＥＴがオフしているときのトレンチ近傍の状態（電界の分布）を示す断面図。

図１〜４は、実施形態のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）１０を示している。ＭＯＳＦＥＴ１０は、半導体基板１２と、電極、絶縁層等を備えている。なお、図１では、図の見易さのため、半導体基板の上面１２ａ上の電極、絶縁層の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、ＳｉＣ（炭化シリコン）によって構成されている。

図２〜４に示すように、半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、各トレンチ２２は、ｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。図２〜４に示すように、各トレンチ２２の内面は、ゲート絶縁膜２４によって覆われている。ゲート絶縁膜２４は、底部絶縁膜２４ａと側面絶縁膜２４ｂを有している。底部絶縁膜２４ａは、トレンチ２２の底部に設けられている。底部絶縁膜２４ａは、トレンチ２２の底面と、その底面近傍の側面を覆っている。側面絶縁膜２４ｂは、底部絶縁膜２４ａよりも上側のトレンチ２２の側面を覆っている。底部絶縁膜２４ａの厚み（すなわち、底部絶縁膜２４ａの上面と下面の間の幅（別言すると、ゲート電極２６の下端とトレンチ２２の底面の間の間隔））は、側面絶縁膜２４ｂの厚み（すなわち、トレンチ２２の側面とゲート電極２６の側面の間の間隔）よりも厚い。各トレンチ２２内には、ゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。

半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。

図２〜４に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、複数の底部領域３６及び複数の接続領域３８が設けられている。

各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されており、上部電極７０にオーミック接触している。また、各ソース領域３０は、トレンチ２２の短手方向の側面（短手方向の端部に位置する側面であり、ｙ方向に沿って伸びる側面）において、側面絶縁膜２４ｂに接している。各ソース領域３０は、トレンチ２２の上端部において側面絶縁膜２４ｂに接している。

ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、高濃度領域３２ａと低濃度領域３２ｂを有している。高濃度領域３２ａは、低濃度領域３２ｂよりも高いｐ型不純物濃度を有している。高濃度領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されている。高濃度領域３２ａは、上部電極７０にオーミック接触している。低濃度領域３２ｂは、トレンチ２２の短手方向の側面において、側面絶縁膜２４ｂに接している。すなわち、低濃度領域３２ｂは、ソース領域３０の下側で側面絶縁膜２４ｂに接している。また、図１、４に示すように、低濃度領域３２ｂは、トレンチ２２の長手方向の側面（長手方向の端部に位置する側面であり、ｘ方向に沿って伸びる側面）に隣接する範囲にも配置されている。低濃度領域３２ｂは、トレンチ２２の長手方向の側面において、側面絶縁膜２４ｂに接している。ボディ領域３２の下端（すなわち、低濃度領域３２ｂの下端）は、ゲート電極２６の下端（すなわち、底部絶縁膜２４ａの上面）よりも上側に配置されている。

ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。図３に示すように、ドリフト領域３４は、トレンチ２２の短手方向の側面において、側面絶縁膜２４ｂ及び底部絶縁膜２４ａに接している。すなわち、ドリフト領域３４は、ボディ領域３２の下側で側面絶縁膜２４ｂ及び底部絶縁膜２４ａに接している。

ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、下部電極７２にオーミック接触している。

各底部領域３６は、ｐ型領域である。各底部領域３６は、対応するトレンチ２２の底面に露出する範囲に配置されている。各底部領域３６は、対応するトレンチ２２の底面において、底部絶縁膜２４ａに接している。図４に示すように、各底部領域３６は、対応するトレンチ２２の底面に沿ってｙ方向に長く伸びている。各底部領域３６は、対応するトレンチ２２の底面全域で底部絶縁膜２４ａに接している。図２、３に示すように、各底部領域３６の周囲は、ドリフト領域３４に囲まれている。後述する接続領域３８が形成されている箇所を除いて、各底部領域３６は、ドリフト領域３４によってボディ領域３２から分離されている。

接続領域３８は、ｐ型領域である。図１に示すように、接続領域３８は、トレンチ２２の短手方向の側面に沿って設けられている。図２に示すように、接続領域３８は、ボディ領域３２からトレンチ２２の短手方向の側面に沿って下側に伸びている。トレンチ２２の短手方向の側面に対して、複数の接続領域３８が配置されている。接続領域３８の下端は、底部領域３６に接続されている。すなわち、接続領域３８によって、ボディ領域３２と底部領域３６が接続されている。接続領域３８の厚み（トレンチ２２の側面に対して垂直な方向における接続領域３８の寸法）は、底部領域３６側からボディ領域３２側に向かうにつれて薄くなっている。接続領域３８のｐ型不純物濃度は、ボディ領域３２及び底部領域３６のｐ型不純物濃度よりも低い。

次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧（本実施形態では、約８００Ｖ）が印加される。ＭＯＳＦＥＴ１０のドレイン側（下部電極７２）がソース側（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にゲートオン電位（ゲート閾値よりも高い電位）を印加すると、側面絶縁膜２４ｂに接する範囲のボディ領域３２（低濃度領域３２ｂ）にチャネル（反転層）が形成され、ＭＯＳＦＥＴ１０がオンする。ゲート電極２６にゲートオフ電位（ゲート閾値以下の電位）を印加すると、チャネルが消滅し、ＭＯＳＦＥＴ１０がオフする。以下に、ＭＯＳＦＥＴ１０のターンオフ時とターンオン時の動作について、詳細に説明する。

ＭＯＳＦＥＴ１０をターンオフさせる場合には、ゲート電極２６の電位をゲートオン電位からゲートオフ電位に引き下げる。すると、チャネルが消失し、下部電極７２の電位が上昇する。下部電極７２の電位は、上部電極７０に対して電源電圧分（すなわち、約８００Ｖ）だけ高い電位まで上昇する。下部電極７２の電位が上昇する過程において、底部領域３６と下部電極７２の間の容量結合によって、底部領域３６の電位が少し上昇する。すると、底部領域３６から接続領域３８とボディ領域３２を介して上部電極７０へホールが流れる。このようにホールが流れている間は、底部領域３６の電位の上昇が抑制され、底部領域３６の電位が上部電極７０の電位よりもわずかに高い電位に維持される。

また、下部電極７２の電位の上昇に伴って、ドレイン領域３５及びドリフト領域３４の電位も上昇する。ドリフト領域３４の電位が上昇すると、ボディ領域３２とドリフト領域３４の間に電位差が生じる。このため、ボディ領域３２とドリフト領域３４の界面のｐｎ接合に逆電圧が印加される。したがって、ボディ領域３２からドリフト領域３４に空乏層が広がる。また、ドリフト領域３４の電位が上昇すると、底部領域３６とドリフト領域３４の間に電位差が生じる。このため、底部領域３６とドリフト領域３４の界面のｐｎ接合に逆電圧が印加される。したがって、底部領域３６からドリフト領域３４に空乏層が広がる。

また、ドリフト領域３４の電位が上昇すると、接続領域３８とドリフト領域３４の界面のｐｎ接合にも逆電圧が印加される。接続領域３８のｐ型不純物濃度が低いので、ｐｎ接合から接続領域３８内に空乏層が広がる。ここで、ドリフト領域３４内では、下側ほど電位が高くなるように電位が分布している。このため、接続領域３８とドリフト領域３４の境界のｐｎ接合のうち、上側の部分には下側の部分よりも印加される電圧が低い。このため、接続領域３８の上側の部分には接続領域３８の下側の部分よりも空乏層が広がり難い。これに対し、上述したように、接続領域３８の厚みは、底部領域３６側（下側）からボディ領域３２側（上側）に向かうにつれて薄くなっている。このため、図６に示すように、空乏層が広がり難い接続領域３８の上側の部分も完全に空乏化される。その結果、接続領域３８のほぼ全域が空乏化される。接続領域３８が空乏化されることによって、底部領域３６が上部電極７０から電気的に分離される。

底部領域３６がボディ領域３２から電気的に分離されると、底部領域３６から上部電極７０に向かうホールの流れが停止し、底部領域３６の電位がフローティングとなる。このため、底部領域３６の電位が、下部電極７２の電位の上昇に伴って上昇する。このように、底部領域３６の電位が上昇することで、底部領域３６と下部電極７２の間の電位差が過大となることが防止される。上述したように、ＭＯＳＦＥＴ１０では、接続領域３８内のほぼ全域が空乏化されるので、図６に示すように、ゲート電極２６の下端近傍において電界集中が生じる。すなわち、ゲート電極２６の下端近傍と、底部領域３６とに電界を分散させることができる。別言すると、ゲート電極２６の下端近傍と、底部領域３６の二箇所で電界のピークを形成することができる。このため、一箇所に電界が集中する場合と比較して、各電界集中箇所における電界を抑制することができる。したがって、ＭＯＳＦＥＴ１０は高い耐圧を有する。図５は、本実施形態のＭＯＳＦＥＴ１０と従来構造（図７の構造）のＭＯＳＦＥＴについて耐圧シミュレーションを行った結果を示している。本実施形態のＭＯＳＦＥＴ１０（図５のグラフにおいて実線で示す）は図７に示す従来のＭＯＳＦＥＴ（図５のグラフにおいて破線で示す）より耐圧が向上していることがわかった。下部電極７２の電位が上部電極７０に対して電源電圧分高い電位まで上昇することで、ＭＯＳＦＥＴ１０のターンオフが完了する。

ＭＯＳＦＥＴ１０をターンオンさせる場合には、ゲート電極２６の電位をゲートオフ電位からゲートオン電位に引き上げる。すると、トレンチ２２の短手方向の側面においてゲート絶縁膜２４に接している範囲のボディ領域３２に電子が引き寄せられる。これによって、この範囲のボディ領域３２がｐ型からｎ型に反転し、チャネルが形成される。チャネルによって、ソース領域３０とドリフト領域３４が接続される。これによって、ドリフト領域３４、ドレイン領域３５及び下部電極７２の電位が低下する。ドリフト領域３４の電位が低下すると、ボディ領域３２とドリフト領域３４の界面のｐｎ接合に印加されていた逆電圧が低下する。このため、ボディ領域３２からドリフト領域３４に広がっていた空乏層が、ボディ領域３２に向かって収縮し、消滅する。これにより、上部電極７０から、ソース領域３０、チャネル、ドリフト領域３４、ドレイン領域３５を経由して下部電極７２へ電子が流れるようになる。すなわち、ＭＯＳＦＥＴ１０がオンする。

また、ドリフト領域３４の電位が低下する過程において、接続領域３８に広がっている空乏層が、ドリフト領域３４に向かって収縮し、消滅する。その結果、底部領域３６が、接続領域３８を介してボディ領域３２に電気的に接続される。すると、上部電極７０からボディ領域３２と接続領域３８を介して底部領域３６にホールが流れる。底部領域３６にホールが供給されると、底部領域３６からドリフト領域３４に広がっていた空乏層が底部領域３６に向かって収縮し、消滅する。このため、ドリフト領域３４の抵抗が低下し、上部電極７０から下部電極７２に向かって電子が流れ易くなる。このため、ドリフト領域３４で損失が生じ難い。

以上に説明したように、本実施形態のＭＯＳＦＥＴ１０では、ターンオフ時に、接続領域３８のほぼ全域が空乏化される。すなわち、ＭＯＳＦＥＴ１０がオフした状態において接続領域３８内に非空乏化領域が残存しない。したがって、図６に示すように、ゲート電極２６の下端近傍においても電界集中箇所を形成することができる。ゲート電極２６の下端近傍と、底部領域３６の近傍とに電界を分散させることができる。このため、ＭＯＳＦＥＴ１０は耐圧が高い。

なお、本実施形態では、接続領域３８は、ボディ領域３２からトレンチ２２の短手方向の側面に沿って下側に伸びていたが、ボディ領域からトレンチの長手方向の側面に沿って下側に伸び、底部領域に接続されていてもよい。この場合でも、接続領域の厚みを、底部領域側からボディ領域側に向かうにつれて薄くすることで、底部領域の周辺での電界集中を緩和することができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：ＭＯＳＦＥＴ
１２：半導体基板
２２：トレンチ
２４：ゲート絶縁膜
２６：ゲート電極
２８：層間絶縁膜
３０：ソース領域
３２：ボディ領域
３４：ドリフト領域
３５：ドレイン領域
３６：底部領域
３８：接続領域
７０：上部電極
７２：下部電極

Claims (1)

1. スイッチング素子であって、
   半導体基板と、
   前記半導体基板の上面に設けられたトレンチと、
   前記トレンチの内面を覆うゲート絶縁膜と、
   前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、
   を備えており、
   前記半導体基板が、
   前記ゲート絶縁膜に接しているｎ型のソース領域と、
   前記ソース領域の下側で前記ゲート絶縁膜に接しているｐ型のボディ領域と、
   前記ボディ領域の下側で前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域と、
   前記トレンチの底面において前記ゲート絶縁膜に接しているｐ型の底部領域と、
   前記トレンチの側面において前記ゲート絶縁膜に接しており、前記ボディ領域と前記底部領域を接続しているｐ型の接続領域、
   を備えており、
   前記接続領域の厚みは、前記底部領域側端部から前記ボディ領域側端部に向かうにつれて薄くなる、
   スイッチング素子。