JP2018049928A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】少なくともp型ディープ層3のうちの側面、つまりp型ディープ層3とJFET部2aとの間に高濃度n型層20を形成する。これにより、通常作動時においては、高濃度n型層20が空乏層の伸びをストップする層として機能し、JFET部2a内への空乏層の伸びを抑制することが可能になり、電流経路が狭くなることを抑制できるため、低オン抵抗を図ることが可能となる。また、負荷短絡などによってドレイン電圧Vdが通常作動時の電圧よりも高くなると、p型ディープ層3側から高濃度n型層20へ伸びる空乏層が高濃度n型層20の厚みよりも伸び、JFET部2aが即座にピンチオフされる。これにより、低飽和電流を維持することができ、負荷短絡等によるSiC半導体装置の耐量を向上することが可能となる。
【選択図】図1
Description
第1実施形態について説明する。本実施形態にかかるSiC半導体装置は、図1に示すように、半導体素子として縦型MOSFETが形成されたものである。縦型MOSFETは、SiC半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでSiC半導体装置が構成されているが、ここでは縦型MOSFETのみ図示してある。なお、以下の説明では、図1の左右方向を幅方向とし、上下方向を厚み方向もしくは深さ方向として説明を行う。
一方、高濃度n型層20については、例えば半導体素子の耐圧の0.1%でピンチオフしない条件として設計されている。すなわち、高濃度n型層20のn型不純物濃度をNd2、p型ディープ層3の側面上での厚みをW2、ピンチオフ電圧をVp2、素電荷をq2、誘電率をε2として次の数式2を満たすようにn型不純物濃度Nd2、厚みW2を設計している。
次に、本実施形態にかかるnチャネルタイプの反転型のトレンチゲート構造の縦型MOSFETを備えたSiC半導体装置の製造方法について、図5および図6に示す製造工程中の断面図を参照して説明する。
まず、半導体基板として、n+型基板1を用意する。そして、エピタキシャル成長により、n+型基板1の主表面上にSiCからなるn-型ドリフト層2を形成したのち、n-型ドリフト層2の上にSiCからなる高濃度n型層20の一部を形成し、さらにSiCからなるp型ディープ層3を形成する。
p型ディープ層3の上にJFET部2aと対応する位置を開口させた図示しないマスクを形成し、そのマスクを用いてp型ディープ層3を除去してトレンチ3aを形成し、トレンチ3aの底部においてn-型ドリフト層2を露出させる。
p型ディープ層3のうちトレンチ3a以外の表面をマスクで覆ったままの状態で埋め込みエピタキシャル成長を行うことによって、高濃度n型層20とJFET部2aを形成する。例えば、n型層を濃度差を付けて形成し、成長初期時には高濃度、その後は低濃度で形成されるようにする。これにより、トレンチ3aの側面にまず高濃度n型層20が形成され、更にトレンチ3a内を埋め尽くすようにJFET部2aが形成される。この後、図示しないマスクを除去する。また、必要に応じて、p型ディープ層3や高濃度n型層20およびJFET部2aの表面の平坦化を行う。
p型ディープ層3や高濃度n型層20およびJFET部2aの表面にn型電流分散層4をエピタキシャル成長させる。
n型電流分散層4のうちJFET部2aや高濃度n型層20から離れた位置にp型不純物をイオン注入し、活性化することでp型連結層5を形成する。
n型電流分散層4およびp型連結層5の上にp型ベース領域6およびn+型ソース領域7をエピタキシャル成長させる。
n+型ソース領域7の一部にp型不純物をイオン注入することでp+型コンタクト領域8を形成する。
n+型ソース領域7などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ9の形成予定領域を開口させる。そして、マスクを用いてRIE(Reactive Ion Etching)などの異方性エッチングを行うことで、ゲートトレンチ9を形成する。
ゲート電極11およびゲート絶縁膜10の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜12を形成する。また、層間絶縁膜12の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極11の間に位置する部分、つまりp+型コンタクト領域8と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜12をパターニングすることでp型ディープ層3およびn+型ソース領域7を露出させるコンタクトホールを形成する。そして、層間絶縁膜12の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極13を形成する。
n+型基板1の裏面側にドレイン電極14を形成する。これにより、本実施形態にかかるSiC半導体装置が完成する。
第2実施形態について説明する。本実施形態は、第1実施形態に対して高濃度n型層20の代わりになる層を備えるようにしたものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
また、高濃度n型層20を低濃度p型層30に代えることに伴って、JFET部2aの不純物濃度を変更しており、n型不純物濃度を1.0×1017/cm3としている。なお、ここで説明するJFET部2aのn型不純物濃度についても、JFET部2aの厚みと共に、第1実施形態で説明した数式2を満たす設計とされている。
上記第1実施形態で説明した高濃度n型層20と第2実施形態で説明した低濃度p型層30を組み合わせて形成することもできる。例えば、図9に示すように、n-型ドリフト層2の上面に高濃度n型層20を備え、p型ディープ層3の側面に低濃度p型層30を備える。または、図10に示すように、n-型ドリフト層2の上面に低濃度p型層30を備え、p型ディープ層3の側面に高濃度n型層20を備える。これらの構造としても、第1、第2実施形態と同様の効果を得ることができる。
第3実施形態について説明する。本実施形態は、第1、第2実施形態に対してスーパージャンクション構造を適用したものであり、その他については第1、第2実施形態と同様であるため、第1、第2実施形態と異なる部分についてのみ説明する。なお、ここでは第1実施形態のように高濃度n型層20を有する縦型MOSFETに対してスーパージャンクション構造を適用した場合について説明するが、第2実施形態のような低濃度p型層30を有する縦型MOSFETに対しても適用可能である。
第4実施形態について説明する。本実施形態は、第1〜第3実施形態に対してソース電極13のコンタクト構造を変更したものであり、その他については第1〜第3実施形態と同様であるため、第1〜第3実施形態と異なる部分についてのみ説明する。なお、ここでは第1実施形態のように高濃度n型層20を有する縦型MOSFETに対してソース電極13のコンタクト構造を変更した場合について説明するが、第2実施形態のような低濃度p型層30を有する縦型MOSFETに対しても適用可能である。
第5実施形態について説明する。本実施形態は、第1〜第4実施形態に対してJFET部2aの上面レイアウトを変更したものであり、その他については第1〜第4実施形態と同様であるため、第1〜第4実施形態と異なる部分についてのみ説明する。なお、ここでは第1実施形態のように高濃度n型層20を有する縦型MOSFETに対してレイアウト構成を変更した場合について説明するが、第2実施形態のような低濃度p型層30を有する縦型MOSFETに対しても適用可能である。
第5実施形態のように、トレンチゲート構造とJFET部2aとが格子状のレイアウトとなる場合に限らず、他のレイアウトとなるようにすることもできる。例えば、図14に示すように、JFET部2aを四角形などの枠体形状で構成し、各JFET部2aを格子状に並べた構造としても良い。
第6実施形態について説明する。本実施形態は、第1〜第5実施形態に対してトレンチゲート構造の縦型MOSFETに代えてプレーナ構造の縦型MOSFETとしたものであり、その他については第1〜第5実施形態と同様であるため、第1〜第5実施形態と異なる部分についてのみ説明する。なお、ここでは第1実施形態のように高濃度n型層20を有する縦型MOSFETに対してプレーナ構造とする場合について説明するが、第2実施形態のような低濃度p型層30を有する縦型MOSFETに対しても適用可能である。
第7実施形態について説明する。本実施形態は、第1〜第6実施形態に対して高濃度n型層20や低濃度p型層30の形成方法を変更したものであり、その他については第1〜第6実施形態と同様であるため、第1〜第6実施形態と異なる部分についてのみ説明する。なお、ここでは第1実施形態のように高濃度n型層20を有する縦型MOSFETに対して本実施形態の製造方法を適用する場合について説明するが、第2実施形態のような低濃度p型層30を有する縦型MOSFETに対しても適用可能である。
第8実施形態について説明する。本実施形態は、第1〜第7実施形態に対してp型連結層5およびp+型コンタクト領域8の形成方法を変更したものであり、その他については第1〜第7実施形態と同様であるため、第1〜第7実施形態と異なる部分についてのみ説明する。なお、ここでは第1実施形態のように高濃度n型層20を有する縦型MOSFETに対して本実施形態の製造方法を適用する場合について説明するが、第2実施形態のような低濃度p型層30を有する縦型MOSFETに対しても適用可能である。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
2a JFET部
3 p型ディープ層
4 n型電流分散層
6 p型ベース領域
7 n+型ソース領域
10 ゲート絶縁膜
11 ゲート電極
13 ソース電極
14 ドレイン電極
Claims (19)
- 半導体で構成された第1または第2導電型の基板(1)と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第1導電型の半導体からなるドリフト層(2)と、
前記ドリフト層の上に形成された第2導電型の半導体からなる第2導電型領域(3、5、6、8、71)と、
前記ドリフト層上に形成され、前記第2導電型領域に挟まれて配置されたJFET部(2a)と、
前記第2導電型領域の上に形成され、前記ドリフト層よりも高濃度の第1導電型の半導体からなるソース領域(7)と、
前記第2導電型領域の一部をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜(10)と、
前記ゲート絶縁膜上に形成されたゲート電極(11)と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜(12)と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極(13)と、
前記基板の裏面側に形成されたドレイン電極(14)とを有し、
前記ゲート電極に対してゲート電圧を印加すると共に前記ドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加することで前記チャネル領域を形成し、前記ソース領域および前記JFET層を介して、前記ソース電極および前記ドレイン電極の間に電流を流す反転型の半導体素子を備え、
前記JFET部と前記第2導電型領域との間には、前記ドレイン電圧として前記通常作動時の電圧が印加されているときには前記第2導電型領域から前記JFET部に伸びる空乏層の伸び量を抑制しつつ前記JFET部を通じて電流を流し、前記ドレイン電圧として前記通常動作時の電圧よりも高い電圧が印加されると前記空乏層によって前記JFET部をピンチオフさせる空乏層調整層(20、30)が形成されている半導体装置。 - 前記第2導電型領域は、
前記ドリフト層の上に形成されたディープ層(3)と、
前記ディープ層に対して連結されていると共に前記ソース電極に接続され、前記チャネル領域が形成されるベース領域(6)と、を有し、
前記JFET部は、前記ディープ層に挟まれており、
前記空乏層調整層は、前記JFETと前記ディープ層との間に形成されている請求項1に記載の半導体装置。 - 前記空乏層調整層は、前記JFET部よりも不純物濃度が高くされた第1導電型の高濃度層(20)である請求項2に記載の半導体装置。
- 前記高濃度層は、前記ドリフト層と前記JFET部との間および前記ドリフト層と前記ディープ層との間にも形成されている請求項3に記載の半導体装置。
- 前記空乏層調整層は、前記ドリフト層と前記JFET部との間および前記ドリフト層と前記ディープ層との間にも形成されており、前記空乏層調整層のうち前記ドリフト層と前記JFET部との間および前記ドリフト層と前記ディープ層との間に形成された部分は、前記ディープ層よりも不純物濃度が低くされた第2導電型の低濃度層(30)とされている請求項2に記載の半導体装置。
- 前記空乏層調整層は、前記JFET部よりも不純物濃度が低くされた第2導電型の低濃度層(30)である請求項2に記載の半導体装置。
- 前記低濃度層は、前記ドリフト層と前記JFET部との間および前記ドリフト層と前記ディープ層との間にも形成されている請求項6に記載の半導体装置。
- 前記空乏層調整層は、前記ドリフト層と前記JFET部との間および前記ドリフト層と前記ディープ層との間にも形成されており、前記空乏層調整層のうち前記ドリフト層と前記JFET部との間および前記ドリフト層と前記ディープ層との間に形成された部分は、前記JFET部よりも不純物濃度が高くされた高濃度層(20)とされている請求項6に記載の半導体装置。
- 前記低濃度層は、第2導電型不純物濃度が前記ディープ層よりも低くされている請求項5ないし8のいずれか1つに記載の半導体装置。
- 前記ディープ層は、前記ベース領域よりも厚くされている請求項2ないし9のいずれか1つに記載の半導体装置。
- 前記ディープ層と前記空乏層調整層および前記JFET部の上には前記JFET部よりも幅が広くされた第1導電型の電流分散層(4)が備えられていると共に、前記ディープ層の上には、該ディープ層と前記ベース領域とを連結する第2導電型の連結層(5)が備えられている請求項2ないし10のいずれか1つに記載の半導体装置。
- 前記ソース領域および前記ベース領域を貫通して前記電流分散層に達しするゲートトレンチ(9)が形成され、
前記ゲート絶縁膜および前記ゲート電極が前記ゲートトレンチ内に形成されることでトレンチゲート構造が構成されている請求項11に記載の半導体装置。 - 前記トレンチゲート構造は、複数本が一方向を長手方向として延設されることでストライプ状に形成されており、
前記JFET部は、前記トレンチゲート構造に対して交差する方向を長手方向として、複数本が延設されている請求項12に記載の半導体装置。 - 前記半導体はワイドバンドギャップ半導体である請求項1ないし13のいずれか1つに記載の半導体装置。
- 半導体で構成された第1または第2導電型の基板(1)を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第1導電型の半導体からなるドリフト層(2)を形成することと、
前記ドリフト層の上に、第2導電型の半導体からなるディープ層(3)を形成することと、
前記ディープ層の一部を除去してトレンチ(3a)を形成したのち、該トレンチを半導体からなる空乏層調整層(20、30)および第1導電型の半導体からなるJFET部(2a)によって埋め込むことで、前記ディープ層の側面に前記空乏層調整層を形成しつつ、前記ディープ層に挟まれる前記JFET部を形成することと、
前記ディープ層と前記空乏層調整層および前記JFET部の上に、前記JFET部よりも幅が広く前記JFET部に連結される第1導電型の半導体からなる電流分散層(4)を形成すると共に、前記ディープ層の上に、該ディープ層に連結される第2導電型の半導体からなる連結層(5)を形成することと、
前記電流分散層および前記連結層の上に、前記連結層に連結される第2導電型の半導体からなるベース領域(6)を形成することと、
前記ベース領域の上に、前記ドリフト層よりも高濃度の第1導電型の半導体からなるソース領域(7)を形成することと、
前記ベース領域の一部をチャネル領域として、該チャネル領域上にゲート絶縁膜(10)を形成することと、
前記ゲート絶縁膜上にゲート電極(11)を形成することと、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜(12)を形成することと、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極(13)を形成することと、
前記基板の裏面側にドレイン電極(14)を形成することとを含む、反転型の半導体素子を備えた半導体装置の製造方法。 - 前記空乏層調整層および前記JFET部を形成することは、
前記ディープ層の上に前記空乏層調整層を形成するための半導体層(60)を形成することと、
前記半導体層と共に前記ディープ層に前記トレンチを形成することと、
アニール処理によって前記半導体層を流動させて前記トレンチ内における少なくとも前記ディープ層の側面に前記空乏層調整層を形成することと、
前記空乏層調整層と共に前記JFET部によって前記トレンチ内を埋め込むことと、を含んでいる請求項15に記載の半導体装置の製造方法。 - 前記空乏層調整層および前記JFET部を形成することの後に、前記ディープ層と前記空乏層調整層および前記JFET部の表面の平坦化を行うことを含み、
前記平坦化を行ったのちに、前記電流分散層および前記連結層を形成する請求項15または16に記載の半導体装置の製造方法。 - 前記電流分散層および前記連結層を形成することは、
前記電流分散層をエピタキシャル成長によって形成することと、
前記電流分散層のうち前記JFET部および前記空乏層調整層から離れた位置に、第2導電型不純物をイオン注入することで前記連結層を形成することと、を含んでいる請求項15ないし17のいずれか1つに記載の半導体装置の製造方法。 - 半導体で構成された第1または第2導電型の基板(1)を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第1導電型の半導体からなるドリフト層(2)を形成することと、
前記ドリフト層の上に、第2導電型の半導体からなるディープ層(3)を形成することと、
前記ディープ層の一部を除去して第1トレンチ(3a)を形成したのち、該第1トレンチを半導体からなる空乏層調整層(20、30)および第1導電型の半導体からなるJFET部(2a)によって埋め込むことで、前記ディープ層の側面に前記空乏層調整層を形成しつつ、前記ディープ層に挟まれる前記JFET部を形成することと、
前記ディープ層と前記空乏層調整層および前記JFET部の上に、前記JFET部に連結される第1導電型の半導体からなる電流分散層(4)を形成することと、
前記電流分散層の上に、第2導電型の半導体からなるベース領域(6)を形成することと、
前記ベース領域の上に、前記ドリフト層よりも高濃度の第1導電型の半導体からなるソース領域(7)を形成することと、
前記ソース領域と前記ベース領域および前記電流分散層を貫通して前記ディープ層に達する第2トレンチ(70)を形成することと、
前記第2トレンチ内に、前記ディープ層と連結された第2導電型層(71)を形成することと、
前記ベース領域の一部をチャネル領域として、該チャネル領域上にゲート絶縁膜(10)を形成することと、
前記ゲート絶縁膜上にゲート電極(11)を形成することと、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜(12)を形成することと、
前記コンタクトホールを通じて、前記ソース領域および前記第2導電型層に電気的に接続されたソース電極(13)を形成することと、
前記基板の裏面側にドレイン電極(14)を形成することとを含む、反転型の半導体素子を備えた半導体装置の製造方法。
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