JP2018042220A - クロック再生回路，半導体集積回路装置およびｒｆタグ - Google Patents

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Abstract

【課題】クロックに対して高速な回路を使用することなく、所望の周波数のクロックを生成することができるクロック再生回路，半導体集積回路装置およびＲＦタグの提供を図る。【解決手段】入力信号Ｓin(Ｃmd)における予め定められた時間間隔を有するパターンを検出するパターン検出回路３２と、検出された前記パターンの時間間隔に基づいて、発振する時間間隔を可変制御してクロックＣＬＫを生成する信号処理回路３０と、を有する。【選択図】図２

Description

本発明は、クロック再生回路，半導体集積回路装置およびＲＦタグに関する。
近年、低消費電力で動作する有機半導体電界効果トランジスタ(有機半導体ＦＥＴ(Field Effect Transistor)が研究・開発され、その適用対象として、例えば、ＲＦＩＤ(Radio Frequency IDentification)が注目されている。ここで、ＲＦＩＤは、電波を用いてＲＦタグのデータを非接触で読み書きするものであり、ＲＦＩＤ(ＲＦタグ)には、例えば、ISO 14443やISO 15693などの規格により、２０〜１００ｋｂ／ｓ程度の動作速度が求められている。
ところで、例えば、シリコン半導体を適用したＲＦタグは、リーダ(リーダライタ)から送られてくる13.56ＭＨｚの信号を受け取って分周し、所定の周波数のクロックを再生(生成)している。具体的に、例えば、ISO 15693では、リーダからの13.56ＭＨｚの搬送波を1/512分周して26ＫＨｚのクロックを生成し、また、ISO 14443では、1/128分周して106ＫＨｚのクロックを生成し、それぞれシンボルレートのクロックとして使用している。
しかしながら、有機半導体を適用したＲＦタグにおいて、発振器の動作周波数は、例えば、百ＫＨｚオーダーであり、リーダからの13.56ＭＨｚの搬送波を分周してシンボルレートのクロックを生成するのは難しい。
ところで、従来、受信した信号(データ)からシンボルレートのクロックを再生するクロック再生回路(ＣＤＲ回路：Clock Data Recovery Circuit)としては、様々な提案がなされている。
特開２０１１−０４０８０３号公報 特開平０７−２７３６４６号公報 特開平０８−１０７３５１号公報
前述したように、例えば、有機半導体を適用したＲＦタグでは、シリコン半導体を適用したＲＦタグのように、リーダから送られてくる信号を分周してシンボルレートのクロックを生成するのは困難なものとなっている。
また、クロック再生回路(ＣＤＲ)では、通常、ＰＬＬ(Phase Locked Loop)に基づいてクロックを生成する。この場合、電圧制御発振器(ＶＣＯ：Voltage Controlled Oscillator)を使用することになるが、有機半導体ではバラツキが大きいため、生成(再生)したクロックが所望の周波数にロックしない虞もある。
なお、本実施形態に係るクロック再生回路，半導体集積回路装置およびＲＦタグは、有機半導体を適用したものに限定されず、シリコン半導体および化合物半導体を始めとする様々な半導体を適用したものであってもよい。
一実施形態によれば、入力信号における予め定められた時間間隔を有するパターンを検出するパターン検出回路と、信号処理回路と、を有するクロック再生回路が提供される。前記信号処理回路は、検出された前記パターンの時間間隔に基づいて、発振する時間間隔を可変制御してクロックを生成する。
開示のクロック再生回路，半導体集積回路装置およびＲＦタグは、クロックに対して高速な回路を使用することなく、所望の周波数のクロックをｓ衛星することができるという効果を奏する。
図１は、本実施形態が適用される一例としてのＲＦＩＤを概略的に示すブロック図である。 図２は、本実施形態のクロック再生回路の一例を模式的に示すブロック図である。 図３は、図２に示すクロック再生回路における可変クロック生成回路の一例の要部を説明するための回路図である。 図４は、図２に示すクロック再生回路が利用するコマンド信号の例を説明するための図である。 図５は、図２に示すクロック再生回路におけるパターン検出回路の一例を示す回路図である。 図６は、図５に示すパターン検出回路の動作を説明するためのタイミング図である。 図７は、図２に示すクロック再生回路における可変クロック生成回の第１例を示す回路図である。 図８は、図７に示す可変クロック生成回における論理回路を説明するための図である。 図９は、図７に示す可変クロック生成回におけるサンプラの一例を示す回路図である。 図１０は、図７に示す可変クロック生成回の動作を説明するためのタイミング図である。 図１１は、図２に示すクロック再生回路における可変クロック生成回の第２例を示す回路図である。 図１２は、図２に示すクロック再生回路における可変クロック生成回の第３例を示す回路図である。
以下、クロック再生回路，半導体集積回路装置およびＲＦタグの実施例を、添付図面を参照して詳述する。図１は、本実施形態が適用される一例としてのＲＦＩＤ(ＲＦＩＤシステム)を概略的に示すブロック図である。
図１に示されるように、ＲＦＩＤシステムは、ＲＦタグ１およびリーダライタ(リーダ)２を含み、ＲＦタグ１は、タグＩＣ(半導体集積回路装置)１０およびアンテナ１１を含む。タグＩＣ１０は、ＲＦタグ１に設けられたアンテナ１１と、リーダ２に設けられたアンテナ２１を介して、例えば、リーダ２から無線により電力を受け取ると共に、リーダ(リーダライタ)２との間でデータの遣り取りを行う。
タグＩＣ１０は、例えば、電源生成回路１２，復調回路１３，送信回路／変調回路１４，制御回路１５，センサインターフェース(センサＩ／Ｆ)１６および不揮発性メモリ１７を含む。電源生成回路１２は、整流回路１２１およびレギュレータ１２２を含み、例えば、アンテナ１１を介して受け取った、リーダ２(アンテナ２１)の信号から電力を生成し、タグＩＣ１０の各回路に供給する。
復調回路１３は、クロック再生回路(ＣＤＲ回路)３を含み、アンテナ１１を介して受け取ったリーダ２の信号に基づいて、クロックを生成(生成)すると共に、その生成したクロックを用いてデータの復調等を行う。なお、本実施形態のクロック再生回路は、図１に示すＲＦＩＤシステムにおけるタグＩＣ１０の復調回路１３に設けられるものに限定されないのはもちろんである。
送信回路／変調回路１４は、ＲＦタグ１(タグＩＣ１０)からのデータを変調してアンテナ１１から送信するための回路であり、ＲＦタグ１から送信するデータやＩＤ(IDentification)は、例えば、フラッシュＥＥＰＲＯＭ等の不揮発性メモリ１７に格納されている。また、センサＩ／Ｆ１６は、例えば、温度センサ等のセンサからのデータを受け取るためのものであり、ＲＦＩＤシステムの用途に応じて様々なセンサからのデータを受け取る。
制御回路１５は、例えば、復調回路１３，送信回路／変調回路１４，センサＩ／Ｆ１６および不揮発性メモリ１７等を制御して、ＲＦＩＤシステムに求められる制御を行って、アンテナ１１(２１)を介して、リーダ２との間でデータの遣り取りを行う。なお、前述したように、制御回路１５，送信回路／変調回路１４，センサＩ／Ｆ１６および不揮発性メモリ１７等で使用するクロックは、復調回路１３に設けられたクロック再生回路３により生成される。
図２は、本実施形態のクロック再生回路の一例を模式的に示すブロック図である。図２に示されるように、本実施形態のクロック再生回路の一例は、パターン検出回路(ヘッダ検知回路)３２および信号処理回路３０を含む。パターン検出回路３２は、後に詳述するように、入力信号Ｓin(入力するコマンド信号Ｃmd)における予め定められた時間間隔を有するパターンを検出する。
信号処理回路３０は、パターン検出回路３２で検出されたパターンの時間間隔に基づいて、発振する時間間隔を可変制御してクロックＣＬＫを生成し、前述した送信回路／変調回路１４，制御回路１５，センサＩ／Ｆ１６および不揮発性メモリ１７に出力する。さらに、信号処理回路３０は、コマンド信号Ｃmdを受け取り、クロックＣＬＫに基づいてリタイミングしたコマンド信号Ｃmdrを制御回路１５等に出力する。
ここで、パターン検出回路３２により検出するパターンの時間間隔は、例えば、図１におけるリーダ２からのコマンドＣmdのヘッダ部におけるパターンであってもよいが、予め時間間隔が規定されていれば、コマンドＣmdのヘッダ部でなくてもよい。例えば、ユーザが、コマンドＣmdの所定位置に予め定められた時間間隔を有するパターンを組み込んでおき、その組み込まれたパターンをパターン検出回路３２で検出することもできる。
さらに、予め定められた時間間隔を有するパターンは、入力するコマンドＣmdに限定されるものではなく、例えば、ユーザに開放されたデータ領域において、所定のパターンを組み込み、それをパターン検出回路３２で検出することも可能である。また、本実施形態のクロック再生回路(ＣＤＲ回路)の適用は、例えば、ＲＦＩＤシステムにおけるＲＦタグ１のタグＩＣ１０に適用するものに限定されないのはいうまでもない。
図３は、図２に示すクロック再生回路における可変クロック生成回路の一例の要部を説明するための回路図であり、可変クロック生成回路を段数可変リングオシレータとしたものである。
図３に示されるように、段数可変リングオシレータは、例えば、ｎ段のオシレータユニットを有し、各オシレータユニットは、５つのＮＯＲゲートを有している。すなわち、１段目のオシレータユニットは、ノアゲートＮＯＲ11〜ＮＯＲ15を含み、２段目のオシレータユニットは、ノアゲートＮＯＲ21〜ＮＯＲ25を含み、そして、ｎ段目のオシレータユニットは、ノアゲートＮＯＲn1〜ＮＯＲn5を含む。なお、１段目のオシレータユニットは、ノアゲートＮＯＲ11の一方の入力には、発振開始信号Ｓosが入力され、ＮＯＲ11の他方の入力には、ＮＯＲ15の出力が入力される。また、ＮＯＲ15の出力は、段数可変リングオシレータ(可変クロック生成回路)３１により生成されたクロックＣＬＫとして出力(ＯＵＴ)される。
ここで、クロックＣＬＫの発振周波数は、折り返し用ノアゲートＮＯＲ13，ＮＯＲ23，…，ＮＯＲn3により制御される。すなわち、例えば、ＮＯＲ13の一方の入力の選択信号ＣＮＴ<1>のみが低レベル『Ｌ』のとき、ＮＯＲ13の出力は、ＮＯＲ12の出力を論理反転したものになり、ＣＮＴ<1>が高レベル『Ｈ』のとき、ＮＯＲ13の出力は、ＮＯＲ12の出力に関わらず、『Ｌ』に固定される。従って、ＣＮＴ<1>が選択(『Ｌ』)されると、５つのノアゲート(反転論理素子)ＮＯＲ11〜ＮＯＲ15によるリングオシレータが形成される。
また、例えば、ＮＯＲ23の一方の入力の選択信号ＣＮＴ<2>のみが低レベル『Ｌ』のとき、ＮＯＲ23の出力は、ＮＯＲ22の出力を論理反転したものになり、ＣＮＴ<2>が高レベル『Ｈ』のとき、ＮＯＲ23の出力は、ＮＯＲ22の出力に関わらず、『Ｌ』に固定される。従って、ＣＮＴ<2>が選択(『Ｌ』)されると、９つのノアゲートＮＯＲ11，ＮＯＲ12，ＮＯＲ121〜ＮＯＲ25，ＮＯＲ14，ＮＯＲ15によるリングオシレータが形成される。なお、ＮＯＲn3の一方の入力の選択信号ＣＮＴ<n>のみが低レベル『Ｌ』のとき、ｎ×２＋１個のノアゲートによるリングオシレータが形成される。このように、可変クロック生成回路３１は、段数可変リングオシレータとして形成することができる。
図４は、図２に示すクロック再生回路が利用するコマンド信号の例を説明するための図であり、図４(a)は、ISO 15693におけるコマンドのヘッダ部の構成を示し、図４(b)は、ISO 14443 type Aにおけるコマンドのヘッダ部の構成を示す。
まず、図４(a)に示されるように、ISO 15693におけるコマンドＣmd(入力信号Ｓin)のヘッダ部(ＳＯＦ：Start Of Frame)には、例えば、冒頭に『Ｈ』→『Ｌ』→『Ｈ』と遷移するパターンが設けられていて、この『Ｌ』の期間は、9.44μsと定められている。本実施形態のクロック再生回路では、この予め定められた時間間隔を有するパターンを検出し、その検出されたパターンの時間間隔に基づいて、発振する時間間隔を可変制御してクロックＣＬＫを生成することができる。なお、ISO 15693におけるシンボルレートのクロックサイクルは、18.88μsである。
ここで、ＣＬＫの発振周波数の可変制御は、例えば、コマンドＣmdのヘッダ部において、時間間隔が予め定められた『Ｈ』→『Ｌ』→『Ｈ』を複数回検出し、その検出された時間間隔に次第に近くなるようにＣＬＫの周波数制御を複数回繰り返すことになる。なお、ISO 15693において、上述した『Ｈ』→『Ｌ』→『Ｈ』の『Ｌ』期間(9.44μs)ではなく、例えば、ヘッダ部における冒頭の『Ｈ』→『Ｌ』に立ち下がってから、再び『Ｈ』→『Ｌ』に立ち下がるまでの期間(47.2μs)を利用することもできる。さらに、コマンドＣmdのヘッダ部に限定されず、入力信号(Ｓin)における予め定められた時間間隔を有するパターンであれば、それを利用することができる。また、この予め定められた時間間隔を有するパターンは、ユーザに割り当てられた領域を使用して、ユーザが規定することも可能である。
次に、図４(b)に示されるように、ISO 14443 type AにおけるコマンドＣmd(Ｓin)のヘッダ部では、例えば、初期状態でのコマンドの冒頭は『00』となっており、この部分の信号をＴＦＦ(Triger Flip-Flop)に入力すると、『Ｌ』期間が9.44μsの出力が得られる。すなわち、コマンドＣmdは、『Ｈ』→『Ｌ』→『Ｈ』と遷移(レベル変化)し、ＴＦＦの出力として、9.44μsの『Ｌ』期間が得られる。
本実施形態のクロック再生回路では、この予め定められた時間間隔を有するパターンを検出し、その検出されたパターンの時間間隔に基づいて、発振する時間間隔を可変制御してクロックＣＬＫを生成することができる。なお、ISO 14443 type Aにおけるシンボルレートのクロックサイクルは、9.44μsである。また、ISO 14443 type Aにおいても、上述したISO 15693と同様に、入力信号(Ｓin)における予め定められた時間間隔を有するパターンであれば、コマンドＣmdのヘッダ部に限定されないのはいうまでもない。さらに、他の様々な規格においても同様である。
図５は、図２に示すクロック再生回路におけるパターン検出回路の一例を示す回路図である。図５に示されるように、パターン検出回路(ヘッダ検知回路)３２は、ノアゲートＮＯ1，ＮＯＲ2、インバータＩ1およびＤ型フリップフロップＦＦ１，ＦＦ２を含む。ここで、参照符号Ｃmdは、コマンド(入力信号Ｓin)、Ｓosは、発振開始信号、Ｓmrはミラー信号、そして、Ｒstはリセット信号を示す。なお、リセット信号Ｒstは、例えば、ＲＦタグ１等の電子機器(半導体集積回路装置１０)がパワーオンリセットするときに出力される信号である。
ノアゲートＮＯＲ1の一方の入力には、コマンドＣmdが入力され、他方の入力には、ノアゲートＮＯＲ2の出力信号が入力されている。ＮＯＲ1の出力は、インバータＩ1により論理反転されて、ＦＦ1の反転クロック端子に入力され、ＦＦ1のＱ出力は、ＦＦ2の反転クロック端子に入力される。ＦＦ1のＱb出力(Ｑを論理反転した出力)は、発振開始信号Ｓosとなり、ＮＯＲ2の一方の入力に入力される。なお、ＦＦ1のＱb出力端子は、ＦＦ1のＤ端子(データ入力端子)に接続されている。
ＦＦ2のＱb出力は、ミラー信号Ｓmrとなり、このＦＦ2のＱb出力端子は、ＦＦ2のＤ端子に接続されている。なお、ＦＦ1およびＦＦ2のリセット入力には、リセット(パワーオンリセット)信号Ｒstが入力されている。
図６は、図５に示すパターン検出回路の動作を説明するためのタイミング図である。図６に示されるように、リセット信号Ｒstが『Ｌ』から『Ｈ』に立ち上がると、発振開始信号Ｓosが『Ｈ』から『Ｌ』に立ち下がる。ここで、例えば、コマンドＣmdが『Ｈ』→『Ｌ』→『Ｈ』と遷移すると、そのコマンドＣmdのヘッダ部における予め定められた時間間隔(『Ｌ』の期間)ｔpに基づいて、ミラー信号Ｓmrが『Ｈ』から『Ｌ』に立ち下がる。なお、図６に示す回路は、単なる一例であり、様々な変形および変更が可能であり、また、予め定められた時間間隔も入力信号Ｓin(Ｃmd)のヘッダ部に限定されないのは、前述した通りである。
図７は、図２に示すクロック再生回路における可変クロック生成回路の第１例を示す回路図である。図７と、前述した図３の比較から明らかなように、第１例では、オシレータユニットの折り返し段数を規定する各オシレータユニットにおける折り返し用ノアゲートＮＯＲ13，ＮＯＲ23，ＮＯＲ33，…を制御(選択)する構成が追加されている。
すなわち、図７に示されるように、第１例の可変クロック生成回路３１aは、図３に示す可変クロック生成回路３１に対して、論理回路３１０、および、それぞれのオシレータユニットに設けられたサンプラＳＰ1，ＳＰ2，ＳＰ3，…が追加されている。第１例の可変クロック生成回路３１aでは、図３を参照して説明した可変クロック生成回路３１において、オシレータユニットの段数の制御、すなわち、折り返し用ノアゲートＮＯＲ13，ＮＯＲ23，ＮＯＲ33，…の選択を、ミラー信号Ｓmrにより制御する。
次に、論理回路３１０(ノアゲートＮＯＲi3：ＮＯＲ13，ＮＯＲ23，ＮＯＲ33，…)およびサンプラＳＰ(ＳＰ1，ＳＰ2，ＳＰ3，…)を図８および図９を参照して説明する。なお、図７において、それぞれのオシレータユニットにおいて、ノアゲートＮＯＲ11，ＮＯＲ21，ＮＯＲ31，…の出力をｄ<1>，ｄ<2>，ｄ<3>，…とし、ノアゲートＮＯＲ12，ＮＯＲ22，ＮＯＲ32，…の出力をｆ<1>，ｆ<2>，ｆ<3>，…とする。さらに、それぞれのオシレータユニットにおいて、サンプラＳＰ1，ＳＰ2，ＳＰ3，…の出力をｎ<1>，ｎ<2>，ｎ<3>，…とする。
図８は、図７に示す可変クロック生成回路３１aにおける論理回路３１０(および、ＮＯＲi3：ＮＯＲ13，ＮＯＲ23，ＮＯＲ33，…)を説明するための図であり、図９は、図７に示す可変クロック生成回路３１aにおけるサンプラＳＰの一例を示す回路図である。また、図１０は、図７に示す可変クロック生成回の動作を説明するためのタイミング図である。
ここで、論理回路３１０(および、ＮＯＲi3：ＮＯＲ13，ＮＯＲ23，ＮＯＲ33，…)並びにサンプラＳＰは、リングオシレータにおける所定段の反転論理素子の出力を選択する選択回路に相当する。なお、図８および図９において、１段目〜ｎ段目のオシレータユニットにおける任意の段数をｉとして説明する。このとき、例えば、ｉ段目のオシレータユニットにおけるサンプラＳＰiの出力が『Ｌ』で、ｉ＋１段目のオシレータユニットにおけるサンプラ出力が『Ｈ』の場合、ｔｐ≒ｉ段分の遅延ということになる。
図８(a)は、可変クロック生成回路(リングオシレータ)３１aを、サイクル時間≒４×ｔpとなるようロックさせる場合を示し、図８(b)は、可変クロック生成回路３１aを、サイクル時間≒２×ｔpとなるようロックさせる場合を示す。なお、図８(a)および図８(b)では、論理回路３１０により処理されて、各折り返し用ノアゲートＮＯＲi3に入力される信号、および、出力される信号が示されている。
まず、図８(a)に示されるように、可変クロック生成回路３１aを、サイクル時間≒４×ｔpとなるようロックさせる場合、ｎ<i>b(ｎ<i>の反転論理の信号)，ｎ<i+1>およびｆ<i>を三入力ノアゲートＮＯＲi3に入力し、出力信号ｍ<i>を出力する。
また、図８(b)に示されるように、可変クロック生成回路３１aを、サイクル時間≒２×ｔpとなるようロックさせる場合、偶数段においては、ｎ<i/2>b，ｎ<i/2+1>およびｆ<i/2>を三入力ノアゲートＮＯＲi3に入力し、出力信号ｍ<i/2>を出力する。さらに、奇数段においては、ｎ<(i-1)/2>b，ｎ<(i-1)/2+1>およびｆ<(i-1)/2>を三入力ノアゲートＮＯＲi3に入力し、出力信号ｍ<(i-1)/2>を出力する。なお、図８(b)において、ｉは、２以上の整数とされるが、例えば、１段目のオシレータユニットにより折り返すこともできるのはいうまでもない。
図９に示されるように、サンプラＳＰ(ＳＰ1，ＳＰ2，ＳＰ3，…)は、例えば、ｐ型トランジスタTp１〜Tp5およびｎ型トランジスタＴn1〜Ｔn6を含む回路により形成することができる。ここで、Tp１，Ｔn1，Ｔn2およびＴn6のゲートには、ミラー信号Ｓmrが入力され、Tp2のゲートには、信号ｄ<i>(ノアゲートＮＯＲi1の出力信号)が入力されている。また、Tp3のゲートには、バイアス電圧が印加されている。また、サンプラＳＰの出力信号ｎ<i>は、Tp5およびＴn5によるインバータの出力(Tp4およびＴn3によるインバータの入力)から出力される。
なお、サンプラのクロックＣＬＫから出力(Ｑ)までの遅延を考慮して、例えば、オシレータユニットの一段手前で折り返すこともできる。ただし、例えば、クロックＣＬＫの発振周波数をより向上させるために、ＣＬＫの発振周波数の調整を行う２サイクル目以降の処理では、例えば、オシレータユニットの一段手前で折り返すことは不要となる。また、図９に示すサンプラＳＰの回路は、単なる例であり、様々な変形および変更が可能であり、また、ＭＯＳトランジスタを始め、有機半導体以外の素子を適用することもできるのはもちろんである。
図１０に示すタイミング図は、例えば、ISO 15693におけるコマンドＣmdのヘッダ部の『Ｌ』期間(ｔp＝9.44μs)を利用する場合の例である。図１０において、参照符号ｔdは、論理回路３１０およびノアゲートＮＯＲi3による遅延を示す。図１０に示されるように、例えば、ｉ段目のオシレータユニットで折り返してリングオシレータを形成することにより、１周期(サイクル時間)≒４×ｔpのクロックＣＬＫを生成(再生)することができる。なお、サイクル時間≒２×ｔpのＣＬＫを生成するには、例えば、ｉ／２段目のオシレータユニットで折り返してリングオシレータを形成すればよい。また、検知した段数に対して、どの段のオシレータユニットで折り返すかは、例えば、論理回路３１０の構成に依存する。すなわち、可変クロック生成回路は、様々な変形および変更が可能である。
図１１は、図２に示すクロック再生回路における可変クロック生成回路の第２例を示す回路図である。図１１と、前述した図７の比較から明らかなように、第２例の可変クロック生成回路３１ｂは、図７に示す第１例の可変クロック生成回路３１aに対して、ノアゲートＮＯＲ11'，ＮＯＲ12'，ＮＯＲ21'，ＮＯＲ22'，…を追加するようになっている。ここで、ＮＯＲ11'，ＮＯＲ12'，ＮＯＲ21'，ＮＯＲ22'，…は、リングオシレータにおけるオシレータユニットを形成し、ＮＯＲ11，ＮＯＲ12，ＮＯＲ21，ＮＯＲ22，…は、オシレータユニットにおける折り返し段数を設定するために使用される。
すなわち、第１例の可変クロック生成回路３１ｂにおいて、１段目のオシレータユニットのＮＯＲ11の一方の入力には、発振開始信号Ｓosが入力されるが、他方の入力は、接地(『Ｌ』)され、ＣＬＫは、ＮＯＲ11の一方の他方の入力に供給されている。すなわち、第２例では、１つのリングオシレータ(ＮＯＲ11'，ＮＯＲ12'，ＮＯＲ13，ＮＯＲ14，ＮＯＲ15，…)における所定段の反転論理素子の出力を選択するようになっている。
図１２は、図２に示すクロック再生回路における可変クロック生成回路の第３例を示す回路図である。図１２に示されるように、第３例の可変クロック生成回路３１ｃは、異なる発振周波数の複数のリングオシレータ１００，２００，３００を有し、これら複数のリングオシレータから、所定のリングオシレータの出力を選択するようになっている。すなわち、リングオシレータ１００は、ノアゲートＮＯＲ101，インバータＩ101〜Ｉ104およびサンプラＳＰ101を含み、リングオシレータ２００は、ノアゲートＮＯＲ201，インバータＩ201〜Ｉ206およびサンプラＳＰ201を含む。また、リングオシレータ３００は、ノアゲートＮＯＲ301，インバータＩ301〜Ｉ30kおよびサンプラＳＰ301を含む。
異なる発振周波数のリングオシレータ１００，２００，３００の出力は、それぞれスイッチＳＷ101，ＳＷ102，ＳＷ103に入力され、論理回路３２０の出力信号に基づいて、いずれか１つが選択され、インバータＩ100を介してクロックＣＬＫとして出力される。なお、図１２では、３つの異なる発振周波数のリングオシレータが描かれているが、リングオシレータの数は、３つに限定されるものではなく、また、回路構成も様々に変形および変更することができる。
以上、詳述したように、本実施形態のクロック再生回路は、例えば、図１を参照して説明したＲＦＩＤシステムにおけるタグＩＣ(半導体集積回路装置)およびＲＦタグとして適用することができるが、ＲＦＩＤシステムへの適用に限定されないのはもちろんである。また、本実施形態は、例えば、有機半導体を適用してもＲＦＩＤシステムのクロック再生回路として実現可能であるが、適用するトランジスタも有機半導体に限定されないのはいうまでもない。
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き替え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
入力信号における予め定められた時間間隔を有するパターンを検出するパターン検出回路と、
検出された前記パターンの時間間隔に基づいて、発振する時間間隔を可変制御してクロックを生成する信号処理回路と、を有する、
ことを特徴とするクロック再生回路。
（付記２）
前記パターン検出回路は、入力するコマンド信号におけるヘッダ部の予め定められた時間間隔を有するパターンを検出する、
ことを特徴とする付記１に記載のクロック再生回路。
（付記３）
前記パターン検出回路は、前記コマンド信号において、信号レベルが変化する第１信号エッジと、前記第１信号エッジの次に信号レベルが変化する第２信号エッジの間の予め定められた時間間隔を有するパターンを検出する、
ことを特徴とする付記２に記載のクロック再生回路。
（付記４）
前記信号処理回路は、
生成された前記クロックを出力すると共に、
入力する前記コマンド信号を受け取り、前記クロックに基づいてリタイミングしたコマンド信号を出力する、
ことを特徴とする付記１乃至付記３のいずれか１項に記載のクロック再生回路。
（付記５）
前記信号処理回路は、
検出された前記パターンの時間間隔に基づいて、発振する時間間隔を可変制御して出力する可変クロック生成回路を有する、
ことを特徴とする付記１乃至付記４のいずれか１項に記載のクロック再生回路。
（付記６）
前記可変クロック生成回路は、
入力論理を反転して出力する複数の反転論理素子が縦列接続された１つのリングオシレータと、
検出された前記パターンの時間間隔に対応する遅延時間を有する、前記リングオシレータにおける所定段の前記反転論理素子の出力を選択する選択回路と、を有する、
ことを特徴とする付記５に記載のクロック再生回路。
（付記７）
前記可変クロック生成回路は、
入力論理を反転して出力する複数の反転論理素子が縦列接続され、その縦列接続される数がそれぞれ異なる複数のリングオシレータと、
複数の前記リングオシレータから、検出された前記パターンの時間間隔に対応する遅延時間を有する、所定のリングオシレータの出力を選択する選択回路と、を有する、
ことを特徴とする付記５に記載のクロック再生回路。
（付記８）
前記可変クロック生成回路は、
入力論理を反転して出力する複数の反転論理素子が縦列接続された１組のリングオシレータと、
検出された前記パターンの時間間隔に対応する遅延時間の半分の時間を有する、前記１組のリングオシレータの折り返し段数を選択する選択回路と、を有する、
ことを特徴とする付記５に記載のクロック再生回路。
（付記９）
前記パターン検出回路は、パワーオンリセットにより動作を開始し、前記入力信号における予め定められた時間間隔を有する前記パターンを検出した後は動作を停止する、
ことを特徴とする付記１乃至付記８のいずれか１項に記載のクロック再生回路。
（付記１０）
前記クロック再生回路は、有機半導体を適用して形成される、
ことを特徴とする付記１乃至付記９のいずれか１項に記載のクロック再生回路。
（付記１１）
付記１乃至付記１０のいずれか１項に記載のクロック再生回路と、
前記クロック再生回路により生成されたクロックを使用する内部回路と、を有する、
ことを特徴とする半導体集積回路装置。
（付記１２）
前記半導体集積回路装置は、ＲＦＩＤシステムに使用されるタグＩＣである、
ことを特徴とする付記１１に記載の半導体集積回路装置。
（付記１３）
さらに、
リーダライタからの信号を受け取って電力を生成する電源生成回路を有する、
ことを特徴とする付記１２に記載の半導体集積回路装置。
（付記１４）
付記１２または付記１３に記載の半導体集積回路装置と、
リーダライタとの間で信号を遣り取りするためのアンテナと、を有する、
ことを特徴とするＲＦタグ。
１ ＲＦタグ
２ リーダライタ(リーダ)
３ クロック再生回路(ＣＤＲ回路)
１１，２１ アンテナ
１２ 電源生成回路
１３ 復調回路
１４ 送信回路／変調回路
１５ 制御回路
１６ センサＩ／Ｆ
１７ 不揮発性メモリ
３０ 信号処理回路
３１，３１ａ，３１ｂ，３１ｃ 可変クロック生成回路
３２ パターン検出回路(ヘッダ検知回路)
３１０，３２０ 論理回路

Claims (10)

  1. 入力信号における予め定められた時間間隔を有するパターンを検出するパターン検出回路と、
    検出された前記パターンの時間間隔に基づいて、発振する時間間隔を可変制御してクロックを生成する信号処理回路と、を有する、
    ことを特徴とするクロック再生回路。
  2. 前記パターン検出回路は、入力するコマンド信号におけるヘッダ部の予め定められた時間間隔を有するパターンを検出する、
    ことを特徴とする請求項１に記載のクロック再生回路。
  3. 前記信号処理回路は、
    検出された前記パターンの時間間隔に基づいて、発振する時間間隔を可変制御して出力する可変クロック生成回路を有する、
    ことを特徴とする請求項１または請求項２に記載のクロック再生回路。
  4. 前記可変クロック生成回路は、
    入力論理を反転して出力する複数の反転論理素子が縦列接続された１つのリングオシレータと、
    検出された前記パターンの時間間隔に対応する遅延時間を有する、前記リングオシレータにおける所定段の前記反転論理素子の出力を選択する選択回路と、を有する、
    ことを特徴とする請求項３に記載のクロック再生回路。
  5. 前記可変クロック生成回路は、
    入力論理を反転して出力する複数の反転論理素子が縦列接続され、その縦列接続される数がそれぞれ異なる複数のリングオシレータと、
    複数の前記リングオシレータから、検出された前記パターンの時間間隔に対応する遅延時間を有する、所定のリングオシレータの出力を選択する選択回路と、を有する、
    ことを特徴とする請求項３に記載のクロック再生回路。
  6. 前記可変クロック生成回路は、
    入力論理を反転して出力する複数の反転論理素子が縦列接続された１組のリングオシレータと、
    検出された前記パターンの時間間隔に対応する遅延時間の半分の時間を有する、前記１組のリングオシレータの折り返し段数を選択する選択回路と、を有する、
    ことを特徴とする請求項３に記載のクロック再生回路。
  7. 前記パターン検出回路は、パワーオンリセットにより動作を開始し、前記入力信号における予め定められた時間間隔を有する前記パターンを検出した後は動作を停止する、
    ことを特徴とする請求項１乃至請求項６のいずれか１項に記載のクロック再生回路。
  8. 前記クロック再生回路は、有機半導体を適用して形成される、
    ことを特徴とする請求項１乃至請求項７のいずれか１項に記載のクロック再生回路。
  9. 請求項１乃至請求項８のいずれか１項に記載のクロック再生回路と、
    前記クロック再生回路により生成されたクロックを使用する内部回路と、を有する、
    ことを特徴とする半導体集積回路装置。
  10. 請求項９に記載の半導体集積回路装置と、
    リーダライタとの間で信号を遣り取りするためのアンテナと、を有する、
    ことを特徴とするＲＦタグ。
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