JP2018032668A - Silicon junction wafer manufacturing method - Google Patents
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Abstract
Description
本発明は、シリコン接合ウェーハの製造方法に関する。 The present invention relates to a method for manufacturing a silicon bonded wafer.
近年、シリコンウェーハの表層部のデバイス形成領域（活性層）には、酸素濃度を限りなく低くすることが求められている。活性層の酸素濃度が高い場合には、リーク電流が発生するなど、デバイス特性が悪化する。特に撮像素子（ＣＣＤ、ＣＩＳ）を形成する場合には、フォトダイオード形成領域（空間電荷領域）内に酸素起因欠陥が形成され、暗電流が発生してしまう。さらに、活性層中でサーマルドナー（酸素ドナー）が発生してしまい、これに起因してＶｔｈ（しきい値電圧：Threshold Voltage）が変化するため好ましくない。また、特殊用途センサー向けに赤外光を受光するために、活性層が厚いシリコンウェーハも求められている。 In recent years, it has been required to reduce the oxygen concentration as much as possible in the device formation region (active layer) in the surface layer portion of the silicon wafer. When the oxygen concentration in the active layer is high, device characteristics are deteriorated, such as leakage current. In particular, when an image sensor (CCD, CIS) is formed, oxygen-induced defects are formed in the photodiode formation region (space charge region), and dark current is generated. Furthermore, thermal donors (oxygen donors) are generated in the active layer, and this is not preferable because Vth (threshold voltage) changes. In addition, a silicon wafer having a thick active layer is also required to receive infrared light for a special purpose sensor.
このような要求を満たすことを志向した製品として、バルクのシリコンウェーハ上に単結晶シリコン層をエピタキシャル成長させたエピタキシャルシリコンウェーハがある。シリコンエピタキシャル層は、一般に、その基板となるバルクのシリコンウェーハよりも十分に低い酸素濃度を有するため、これを活性層とするものである。特許文献１には、シリコンウェーハの表面にクラスターイオンを照射して、該シリコンウェーハの表層部に、前記クラスターイオンの構成元素が固溶したゲッタリング層を形成する第１工程と、前記シリコンウェーハのゲッタリング層上にシリコンエピタキシャル層を形成する第２工程と、を有するエピタキシャルシリコンウェーハの製造方法が記載されている。 As a product aimed at satisfying such a requirement, there is an epitaxial silicon wafer obtained by epitaxially growing a single crystal silicon layer on a bulk silicon wafer. Since the silicon epitaxial layer generally has an oxygen concentration sufficiently lower than that of the bulk silicon wafer serving as the substrate, it is used as the active layer. Patent Document 1 discloses a first step of irradiating the surface of a silicon wafer with cluster ions to form a gettering layer in which the constituent elements of the cluster ions are dissolved in a surface layer portion of the silicon wafer, and the silicon wafer. And a second step of forming a silicon epitaxial layer on the gettering layer. A method of manufacturing an epitaxial silicon wafer is described.
また、低酸素濃度の活性層を有する製品としては、シリコンウェーハに対して非酸化性雰囲気または還元性雰囲気で熱処理を施して、該シリコンウェーハの表層部の酸素を外方拡散させて当該表層部の酸素濃度を低減させたアニールウェーハも挙げられる。 In addition, as a product having an active layer with a low oxygen concentration, a heat treatment is performed on a silicon wafer in a non-oxidizing atmosphere or a reducing atmosphere, and oxygen in the surface layer portion of the silicon wafer is diffused outward, thereby the surface layer portion. An annealed wafer with a reduced oxygen concentration is also included.
しかしながら、従来のエピタキシャルシリコンウェーハやアニールウェーハには、以下の課題がある。すなわち、エピタキシャルシリコンウェーハに関しては、基板となるシリコンウェーハの酸素濃度が高い場合、エピタキシャル層の形成プロセスのみならず、その後のデバイス形成プロセス中にも、シリコンウェーハ中の酸素がエピタキシャル層内へ拡散するため、活性層となるエピタキシャル層を低酸素濃度に維持することができない。一方で、活性層への酸素の拡散を抑制しようと、基板となるシリコンウェーハの酸素濃度を低くすると、エピタキシャル層の成長時の高温熱処理によりシリコンウェーハにスリップが発生してしまう。また、エピタキシャル層を厚く形成する場合には、エピタキシャル層形成プロセスに非常に時間がかかるという問題もある。 However, conventional epitaxial silicon wafers and annealed wafers have the following problems. That is, with respect to an epitaxial silicon wafer, when the oxygen concentration of the silicon wafer serving as the substrate is high, oxygen in the silicon wafer diffuses into the epitaxial layer not only during the epitaxial layer formation process but also during the subsequent device formation process. Therefore, the epitaxial layer serving as the active layer cannot be maintained at a low oxygen concentration. On the other hand, if the oxygen concentration of the silicon wafer serving as the substrate is lowered in order to suppress the diffusion of oxygen into the active layer, the silicon wafer slips due to the high-temperature heat treatment during the growth of the epitaxial layer. In addition, when the epitaxial layer is formed thick, there is a problem that the epitaxial layer forming process takes a very long time.
また、アニールウェーハに関しても同様に、シリコンウェーハの酸素濃度が高い場合、デバイス形成プロセス中に、シリコンウェーハの厚み方向中心領域の酸素が、活性層となる低酸素濃度の表層部へ拡散するため、活性層となる表層部を低酸素に維持することができない。一方で、活性層となる表層部への酸素の拡散を抑制しようと、シリコンウェーハの酸素濃度を低くすると、やはりアニール処理時にシリコンウェーハにスリップが発生してしまう。 Similarly, regarding the annealed wafer, when the oxygen concentration of the silicon wafer is high, the oxygen in the center region in the thickness direction of the silicon wafer diffuses into the surface layer portion of the low oxygen concentration that becomes the active layer during the device formation process. The surface layer portion serving as the active layer cannot be maintained at low oxygen. On the other hand, if the oxygen concentration of the silicon wafer is lowered in order to suppress the diffusion of oxygen to the surface layer portion serving as the active layer, slipping will also occur in the silicon wafer during the annealing process.
そこで本発明は、上記課題に鑑み、スリップが発生せず、低酸素濃度の活性層を有し、しかも、デバイス形成プロセス時に支持基板からの酸素の拡散を抑制して活性層を低酸素濃度に維持できるシリコン接合ウェーハを効率的に製造することが可能な、シリコン接合ウェーハの製造方法を提供することを目的とする。 Therefore, in view of the above problems, the present invention has an active layer having a low oxygen concentration in which slip does not occur, and further suppresses the diffusion of oxygen from the support substrate during the device formation process, thereby reducing the active layer to a low oxygen concentration. It is an object of the present invention to provide a method for manufacturing a silicon bonded wafer capable of efficiently manufacturing a silicon bonded wafer that can be maintained.
上記課題を解決すべく本発明者が鋭意検討したところ、以下の知見を得た。まず、本発明者は、スリップが発生せず、しかもデバイス形成プロセス後も低酸素濃度を維持できる活性層を有するシリコンウェーハを、支持基板用ウェーハと活性層用ウェーハの貼り合わせによって製造することを着想した。そして、活性層用ウェーハの表層部（活性層となる部分）と支持基板用ウェーハの表層部の両方を低酸素領域としても、これを真空常温接合法で貼り合わせることができることを見出した。 As a result of extensive studies by the inventor to solve the above problems, the following findings have been obtained. First, the present inventor manufactures a silicon wafer having an active layer that does not generate a slip and can maintain a low oxygen concentration even after the device formation process by bonding the support substrate wafer and the active layer wafer. Inspired. And it discovered that even if both the surface layer part (part used as an active layer) of the wafer for active layers and the surface layer part of the wafer for support substrates were made into a low oxygen area | region, this could be bonded together by the vacuum normal temperature bonding method.
活性層用ウェーハの表層部を低酸素領域とすることで、低酸素濃度の活性層を得ることができる。しかも、支持基板用ウェーハの表層部を低酸素領域にしておくことで、デバイス形成プロセス時に支持基板からの酸素の拡散を抑制して活性層を低酸素濃度に維持できる。この効果は、貼り合わせが常温で行えるため、貼り合わせ時に、活性層となる部分や、支持基板用ウェーハの表層部に酸素が拡散してくることを十分に抑制できるからこそ得られるものである。そして、活性層用ウェーハを研削および研磨等によって薄膜化することで所望厚みの活性層を得るため、エピタキシャル層を厚く形成するのに比べて、時間がかからない。 An active layer having a low oxygen concentration can be obtained by setting the surface layer portion of the wafer for active layer to a low oxygen region. Moreover, the active layer can be maintained at a low oxygen concentration by suppressing the diffusion of oxygen from the support substrate during the device formation process by setting the surface layer portion of the support substrate wafer to a low oxygen region. This effect can be obtained because the bonding can be performed at room temperature, and at the time of bonding, oxygen can be sufficiently suppressed from diffusing into the active layer and the surface layer of the support substrate wafer. . Then, since the active layer wafer is thinned by grinding, polishing or the like to obtain an active layer having a desired thickness, it takes less time than forming the epitaxial layer thick.
上記知見に基づき完成した本発明の要旨構成は以下のとおりである。
（１）少なくとも表層部が酸素濃度３×１０１７ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ Ｆ１２１−１９７９）以下の第１低酸素領域である、単結晶シリコンからなる支持基板用ウェーハと、少なくとも表層部が酸素濃度３×１０１７ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ Ｆ１２１−１９７９）以下の第２低酸素領域である、単結晶シリコンからなる活性層用ウェーハとを用意する工程と、
前記支持基板用ウェーハの前記表層部側の主表面および前記活性層用ウェーハの前記表層部側の主表面に、真空常温下で、イオン化させた中性元素を照射する活性化処理をして、前記両方の主表面を活性化面とした後に、引き続き真空常温下で前記両方の活性化面を接触させることで、前記支持基板用ウェーハと前記活性層用ウェーハとを貼り合わせて、シリコン接合ウェーハを得る工程と、
前記活性層用ウェーハを薄膜化して、当該活性層用ウェーハの前記表層部を前記シリコン接合ウェーハの活性層とする工程と、
を有することを特徴とするシリコン接合ウェーハの製造方法。
The gist configuration of the present invention completed based on the above findings is as follows.
(1) At least the surface layer portion is a first low oxygen region having an oxygen concentration of 3 × 10 17 atoms / cm 3 (ASTM F121-1979) or less, and a wafer for supporting substrate made of single crystal silicon, and at least the surface layer portion has an oxygen concentration A step of preparing a wafer for active layer made of single crystal silicon, which is a second low oxygen region of 3 × 10 17 atoms / cm 3 (ASTM F121-1979) or less,
The main surface on the surface layer portion side of the support substrate wafer and the main surface on the surface layer portion side of the active layer wafer are subjected to an activation treatment by irradiating an ionized neutral element at room temperature in a vacuum, After making both the main surfaces active surfaces, the support substrate wafer and the active layer wafer are bonded to each other by bringing both the active surfaces into contact with each other at a vacuum room temperature. Obtaining
Thinning the active layer wafer, and making the surface layer portion of the active layer wafer an active layer of the silicon bonded wafer; and
A method for producing a silicon-bonded wafer, comprising:
なお、以下、本発明における支持基板用ウェーハと活性層用ウェーハの貼合せ方法を「真空常温接合法」と称する。 Hereinafter, the bonding method of the support substrate wafer and the active layer wafer in the present invention is referred to as “vacuum room temperature bonding method”.
（２）前記支持基板用ウェーハが、
（Ａ）前記第１低酸素領域として厚み方向全域にわたる酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ Ｆ１２１−１９７９）以下であるＦＺシリコンウェーハ、
（Ｂ）シリコンウェーハ上に、前記第１低酸素領域の前記表層部として酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ Ｆ１２１−１９７９）以下であるシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハ、および
（Ｃ）前記第１低酸素領域の前記表層部の酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ Ｆ１２１−１９７９）以下であるアニールウェーハ
のいずれかである、上記（１）に記載のシリコン接合ウェーハの製造方法。
(2) The support substrate wafer is
(A) an FZ silicon wafer having an oxygen concentration of 3 × 10 16 atoms / cm 3 (ASTM F121-1979) or less as the first low oxygen region in the entire thickness direction;
(B) an epitaxial silicon wafer in which a silicon epitaxial layer having an oxygen concentration of 3 × 10 16 atoms / cm 3 (ASTM F121-1979) or less is formed on the silicon wafer as the surface layer portion of the first low oxygen region; And (C) The oxygen concentration of the surface layer portion of the first low oxygen region is any one of annealed wafers of 3 × 10 16 atoms / cm 3 (ASTM F121-1979) or less, according to (1) above Manufacturing method of silicon bonded wafer.
（３）前記（Ｂ）のシリコンウェーハの酸素濃度、または前記（Ｃ）のアニールウェーハの表層部以外の酸素濃度が、１×１０１７ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ Ｆ１２１−１９７９）以上である、上記（２）に記載のシリコン接合ウェーハの製造方法。 (3) The oxygen concentration of the silicon wafer of (B) or the oxygen concentration other than the surface layer portion of the annealed wafer of (C) is 1 × 10 17 atoms / cm 3 (ASTM F121-1979) or more. The method for producing a silicon bonded wafer according to (2).
（４）前記活性層用ウェーハが、
（Ａ）前記第１低酸素領域として厚み方向全域にわたる酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ Ｆ１２１−１９７９）以下であるＦＺシリコンウェーハ、
（Ｂ）シリコンウェーハ上に、前記第１低酸素領域の前記表層部として酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ Ｆ１２１−１９７９）以下であるシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハ、および
（Ｃ）前記第１低酸素領域の前記表層部の酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ Ｆ１２１−１９７９）以下であるアニールウェーハ
のいずれかである、上記（１）〜（３）のいずれか一項に記載のシリコン接合ウェーハの製造方法。
(4) The active layer wafer is
(A) an FZ silicon wafer having an oxygen concentration of 3 × 10 16 atoms / cm 3 (ASTM F121-1979) or less as the first low oxygen region in the entire thickness direction;
(B) an epitaxial silicon wafer in which a silicon epitaxial layer having an oxygen concentration of 3 × 10 16 atoms / cm 3 (ASTM F121-1979) or less is formed on the silicon wafer as the surface layer portion of the first low oxygen region; And (C) any one of the above-mentioned (1) to (3), wherein the oxygen concentration of the surface layer portion of the first low oxygen region is any of annealed wafers of 3 × 10 16 atoms / cm 3 (ASTM F121-1979) or less. The manufacturing method of the silicon bonded wafer as described in any one of 1).
（５）前記活性層用ウェーハが、転位クラスターおよびＣＯＰを含まないシリコンウェーハである、上記（１）〜（４）のいずれか一項に記載のシリコン接合ウェーハの製造方法。 (5) The method for producing a silicon bonded wafer according to any one of (1) to (4), wherein the active layer wafer is a silicon wafer that does not contain dislocation clusters and COPs.
（６）前記貼り合わせ工程に先立ち、前記支持基板用ウェーハの前記表層部内の厚み方向の少なくとも一部に、重金属のゲッタリングに寄与する元素が固溶してなるゲッタリング層を形成する工程をさらに有する、上記（１）〜（５）のいずれか一項に記載のシリコン接合ウェーハの製造方法。 (6) Prior to the bonding step, a step of forming a gettering layer in which an element contributing to gettering of heavy metal is dissolved in at least a part of the surface layer portion of the support substrate wafer in the thickness direction. Furthermore, the manufacturing method of the silicon bonded wafer as described in any one of said (1)-(5) which has.
（７）前記ゲッタリング層は、前記支持基板用ウェーハの前記表層部に、重金属のゲッタリングに寄与する前記元素を含む分子イオンを照射することにより形成する、上記（６）に記載のシリコン接合ウェーハの製造方法。 (7) The silicon bonding according to (6), wherein the gettering layer is formed by irradiating the surface layer portion of the support substrate wafer with molecular ions including the element contributing to gettering of heavy metal. Wafer manufacturing method.
（８）前記ゲッタリング層は、前記支持基板用ウェーハの前記表層部に、重金属のゲッタリングに寄与する前記元素のモノマーイオンを注入することにより形成する、上記（８）に記載のシリコン接合ウェーハの製造方法。 (8) The silicon bonded wafer according to (8), wherein the gettering layer is formed by implanting monomer ions of the element contributing to gettering of heavy metal into the surface layer portion of the support substrate wafer. Manufacturing method.
（９）前記中性元素が、アルゴン、ネオン、キセノン、水素、ヘリウムおよびシリコンからなる群から選ばれる少なくとも一種である、上記（１）〜（８）のいずれか一項に記載のシリコン接合ウェーハの製造方法。 (9) The silicon-bonded wafer according to any one of (1) to (8), wherein the neutral element is at least one selected from the group consisting of argon, neon, xenon, hydrogen, helium, and silicon. Manufacturing method.
（１０）前記活性化処理は、前記両方の主表面に厚み２ｎｍ以上のアモルファス層が形成されるように行う、上記（１）〜（９）のいずれか一項に記載のシリコン接合ウェーハの製造方法。 (10) The manufacturing of the silicon bonded wafer according to any one of (1) to (9), wherein the activation treatment is performed so that an amorphous layer having a thickness of 2 nm or more is formed on both main surfaces. Method.
（１１）前記活性化処理は、前記両方の主表面に厚み１０ｎｍ以上のアモルファス層が形成されるように行う、上記（１）〜（９）のいずれか一項に記載のシリコン接合ウェーハの製造方法。 (11) The manufacturing of the silicon bonded wafer according to any one of (1) to (9), wherein the activation treatment is performed such that an amorphous layer having a thickness of 10 nm or more is formed on both main surfaces. Method.
本発明のシリコン接合ウェーハの製造方法によれば、スリップが発生せず、低酸素濃度の活性層を有し、しかも、デバイス形成プロセス時に支持基板からの酸素の拡散を抑制して活性層を低酸素濃度に維持できるシリコン接合ウェーハを効率的に製造することが可能である。 According to the method for producing a silicon bonded wafer of the present invention, no slip occurs, the active layer has a low oxygen concentration, and the active layer is reduced by suppressing diffusion of oxygen from the support substrate during the device formation process. It is possible to efficiently manufacture a silicon bonded wafer that can be maintained at an oxygen concentration.
（第１の実施形態）
図１を参照して、本発明の第１の実施形態を説明する。本実施形態では、まず、図１（Ａ）に示すように、支持基板用ウェーハ１０として、厚み方向全域にわたる酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ Ｆ１２１−１９７９、以下本明細書において同様。）以下であるＦＺシリコンウェーハ１２を用意し、活性層用ウェーハ２０として、同様に、厚み方向全域にわたる酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以下であるＦＺシリコンウェーハ２２を用意する。
(First embodiment)
A first embodiment of the present invention will be described with reference to FIG. In this embodiment, first, as shown in FIG. 1A, the oxygen concentration over the entire thickness direction of the support substrate wafer 10 is 3 × 10 16 atoms / cm 3 (ASTM F121-1979, hereinafter in this specification). Similarly, the following FZ silicon wafer 12 is prepared, and similarly, an FZ silicon wafer 22 having an oxygen concentration of 3 × 10 16 atoms / cm 3 or less over the entire thickness direction is prepared as the active layer wafer 20.
次に、図１（Ａ），（Ｂ）に示すように、ＦＺシリコンウェーハ１２の主表面１２ＡおよびＦＺシリコンウェーハ２２の主表面２２Ａに、真空常温下で、イオン化させた中性元素を照射する活性化処理をして、両方の主表面１２Ａ，２２Ａを活性化面とする。このとき、主表面１２Ａ，２２Ａにはそれぞれ数ｎｍ程度のアモルファス層４０，４２が形成される。その後、図１（Ｂ），（Ｃ）に示すように、引き続き真空常温下で両方の活性化面を接触させることで、支持基板用ウェーハであるＦＺシリコンウェーハ１２と活性層用ウェーハであるＦＺシリコンウェーハ２２とを貼り合わせて、シリコン接合ウェーハを得る。 Next, as shown in FIGS. 1A and 1B, the main surface 12A of the FZ silicon wafer 12 and the main surface 22A of the FZ silicon wafer 22 are irradiated with ionized neutral elements at room temperature in a vacuum. Activation processing is performed to make both main surfaces 12A and 22A active surfaces. At this time, amorphous layers 40 and 42 of about several nm are formed on the main surfaces 12A and 22A, respectively. Thereafter, as shown in FIGS. 1B and 1C, the FZ silicon wafer 12 which is a support substrate wafer and the FZ which is an active layer wafer are continuously brought into contact with each other at a vacuum room temperature. The silicon wafer 22 is bonded to obtain a silicon bonded wafer.
次に、図１（Ｃ），（Ｄ）に示すように、活性層用ウェーハであるＦＺシリコンウェーハ２２を薄膜化して、当該ＦＺシリコンウェーハ２２の表層部をシリコン接合ウェーハの活性層４６とする。こうして得られた接合ウェーハ１００は、支持基板用ウェーハであるＦＺシリコンウェーハ１２と、この上に形成されたアモルファス層４４と、この上に形成された、ＦＺシリコンウェーハ２２由来の活性層４６とを有する。 Next, as shown in FIGS. 1C and 1D, the FZ silicon wafer 22 as the active layer wafer is thinned, and the surface layer portion of the FZ silicon wafer 22 is used as the active layer 46 of the silicon bonded wafer. . The bonded wafer 100 thus obtained includes an FZ silicon wafer 12 that is a support substrate wafer, an amorphous layer 44 formed thereon, and an active layer 46 derived from the FZ silicon wafer 22 formed thereon. Have.
（第２の実施形態）
図２を参照して、本発明の第２の実施形態を説明する。本実施形態では、まず、図２（Ａ）に示すように、支持基板用ウェーハ１０として、厚み方向全域にわたる酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以下であるＦＺシリコンウェーハ１２を用意し、活性層用ウェーハ２０として、シリコンウェーハ２４Ａ上に、酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以下であるシリコンエピタキシャル層２４Ｂが形成されたエピタキシャルシリコンウェーハ２４を用意する。
(Second Embodiment)
A second embodiment of the present invention will be described with reference to FIG. In the present embodiment, first, as shown in FIG. 2A, an FZ silicon wafer 12 having an oxygen concentration of 3 × 10 16 atoms / cm 3 or less over the entire thickness direction is prepared as the support substrate wafer 10. As the active layer wafer 20, an epitaxial silicon wafer 24 in which a silicon epitaxial layer 24B having an oxygen concentration of 3 × 10 16 atoms / cm 3 or less is formed on a silicon wafer 24A is prepared.
次に、図２（Ａ），（Ｂ）に示すように、ＦＺシリコンウェーハ１２の主表面１２Ａおよびエピタキシャルシリコンウェーハ２４の主表面２４Ｃに、真空常温下で、イオン化させた中性元素を照射する活性化処理をして、両方の主表面１２Ａ，２４Ｃを活性化面とする。このとき、主表面１２Ａ，２４Ｃにはそれぞれ数ｎｍ程度のアモルファス層４０，４２が形成される。その後、図２（Ｂ），（Ｃ）に示すように、引き続き真空常温下で両方の活性化面を接触させることで、支持基板用ウェーハであるＦＺシリコンウェーハ１２と活性層用ウェーハであるエピタキシャルシリコンウェーハ２４とを貼り合わせて、シリコン接合ウェーハを得る。 Next, as shown in FIGS. 2A and 2B, the main surface 12A of the FZ silicon wafer 12 and the main surface 24C of the epitaxial silicon wafer 24 are irradiated with an ionized neutral element at room temperature in a vacuum. Activation processing is performed to make both main surfaces 12A and 24C active surfaces. At this time, amorphous layers 40 and 42 of about several nm are formed on the main surfaces 12A and 24C, respectively. Thereafter, as shown in FIGS. 2B and 2C, the FZ silicon wafer 12 which is a support substrate wafer and the epitaxial layer which is an active layer wafer are continuously brought into contact with each other at a vacuum room temperature. The silicon wafer 24 is bonded to obtain a silicon bonded wafer.
次に、図２（Ｃ），（Ｄ）に示すように、活性層用ウェーハであるエピタキシャルシリコンウェーハ２４を薄膜化して、当該エピタキシャルシリコンウェーハ２４の表層部である、エピタキシャル層２４Ｂをシリコン接合ウェーハの活性層４６とする。こうして得られた接合ウェーハ２００は、支持基板用ウェーハであるＦＺシリコンウェーハ１２と、この上に形成されたアモルファス層４４と、この上に形成された、エピタキシャル層２４Ｂ由来の活性層４６とを有する。 Next, as shown in FIGS. 2C and 2D, the epitaxial silicon wafer 24, which is an active layer wafer, is thinned, and the epitaxial layer 24B, which is the surface layer portion of the epitaxial silicon wafer 24, is converted into a silicon bonded wafer. The active layer 46 is formed. The bonded wafer 200 thus obtained has the FZ silicon wafer 12 as a support substrate wafer, the amorphous layer 44 formed thereon, and the active layer 46 derived from the epitaxial layer 24B formed thereon. .
（第３の実施形態）
図３を参照して、本発明の第３の実施形態を説明する。本実施形態では、まず、図２（Ａ）に示すように、支持基板用ウェーハ１０として、シリコンウェーハ１４Ａ上に、酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以下であるシリコンエピタキシャル層１４Ｂが形成されたエピタキシャルシリコンウェーハ１４を用意し、活性層用ウェーハ２０として、同様に、シリコンウェーハ２４Ａ上に、酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以下であるシリコンエピタキシャル層２４Ｂが形成されたエピタキシャルシリコンウェーハ２４を用意する。
(Third embodiment)
A third embodiment of the present invention will be described with reference to FIG. In this embodiment, first, as shown in FIG. 2A, a silicon epitaxial layer 14B having an oxygen concentration of 3 × 10 16 atoms / cm 3 or less is formed on a silicon wafer 14A as a support substrate wafer 10. Epitaxial silicon wafer 14 is prepared, and as the active layer wafer 20, similarly, an epitaxial silicon in which a silicon epitaxial layer 24B having an oxygen concentration of 3 × 10 16 atoms / cm 3 or less is formed on the silicon wafer 24A. A wafer 24 is prepared.
次に、図３（Ａ），（Ｂ）に示すように、エピタキシャルシリコンウェーハ１４の主表面１４Ｃおよびエピタキシャルシリコンウェーハ２４の主表面２４Ｃに、真空常温下で、イオン化させた中性元素を照射する活性化処理をして、両方の主表面１４Ｃ，２４Ｃを活性化面とする。このとき、主表面１４Ｃ，２４Ｃにはそれぞれ数ｎｍ程度のアモルファス層４０，４２が形成される。その後、図３（Ｂ），（Ｃ）に示すように、引き続き真空常温下で両方の活性化面を接触させることで、支持基板用ウェーハであるエピタキシャルシリコンウェーハ１４と活性層用ウェーハであるエピタキシャルシリコンウェーハ２４とを貼り合わせて、シリコン接合ウェーハを得る。 Next, as shown in FIGS. 3A and 3B, the main surface 14C of the epitaxial silicon wafer 14 and the main surface 24C of the epitaxial silicon wafer 24 are irradiated with ionized neutral elements at room temperature in a vacuum. Activation processing is performed to make both main surfaces 14C and 24C active surfaces. At this time, amorphous layers 40 and 42 of about several nm are formed on the main surfaces 14C and 24C, respectively. Thereafter, as shown in FIGS. 3B and 3C, both the activated surfaces are continuously brought into contact with each other at a vacuum room temperature, so that the epitaxial silicon wafer 14 which is a support substrate wafer and the epitaxial layer which is an active layer wafer are contacted. The silicon wafer 24 is bonded to obtain a silicon bonded wafer.
次に、図３（Ｃ），（Ｄ）に示すように、活性層用ウェーハであるエピタキシャルシリコンウェーハ２４を薄膜化して、当該エピタキシャルシリコンウェーハ２４の表層部である、エピタキシャル層２４Ｂをシリコン接合ウェーハの活性層４６とする。こうして得られた接合ウェーハ３００は、支持基板用ウェーハであるエピタキシャルシリコンウェーハ１４と、この上に形成されたアモルファス層４４と、この上に形成された、エピタキシャル層２４Ｂ由来の活性層４６とを有する。 Next, as shown in FIGS. 3C and 3D, the epitaxial silicon wafer 24, which is an active layer wafer, is thinned, and the epitaxial layer 24B, which is the surface layer portion of the epitaxial silicon wafer 24, is converted into a silicon bonded wafer. The active layer 46 is formed. The bonded wafer 300 thus obtained has the epitaxial silicon wafer 14 as a support substrate wafer, the amorphous layer 44 formed thereon, and the active layer 46 derived from the epitaxial layer 24B formed thereon. .
（第４の実施形態）
図４を参照して、本発明の第４の実施形態を説明する。本実施形態は、支持基板用ウェーハ１０にゲッタリング層３０を形成する工程（図１（Ａ），（Ｂ））を加えた以外は、第３の実施形態と同様である。
(Fourth embodiment)
A fourth embodiment of the present invention will be described with reference to FIG. This embodiment is the same as the third embodiment except that a step of forming the gettering layer 30 on the support substrate wafer 10 (FIGS. 1A and 1B) is added.
すなわち、図１（Ａ）に示すように、支持基板用ウェーハ１０として、シリコンウェーハ１４Ａ上に、酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以下であるシリコンエピタキシャル層１４Ｂが形成されたエピタキシャルシリコンウェーハ１４を用意する。次に、図１（Ａ），（Ｂ）に示すように、支持基板用ウェーハの表層部であるエピタキシャル層１４Ｂに、重金属のゲッタリングに寄与する元素を含む分子イオンを照射することにより、エピタキシャル層１４Ｂの厚み方向の一部に、当該元素が固溶してなるゲッタリング層３０を形成する。 That is, as shown in FIG. 1A, an epitaxial silicon wafer in which a silicon epitaxial layer 14B having an oxygen concentration of 3 × 10 16 atoms / cm 3 or less is formed on a silicon wafer 14A as a support substrate wafer 10. 14 is prepared. Next, as shown in FIGS. 1A and 1B, the epitaxial layer 14B, which is the surface layer portion of the support substrate wafer, is irradiated with molecular ions containing an element that contributes to gettering of heavy metals, thereby allowing epitaxial growth. A gettering layer 30 in which the element is dissolved is formed in a part of the layer 14B in the thickness direction.
次に、図４（Ｃ）に示すように、活性層用ウェーハ２０として、同様に、シリコンウェーハ２４Ａ上に、酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以下であるシリコンエピタキシャル層２４Ｂが形成されたエピタキシャルシリコンウェーハ２４を用意する。 Next, as shown in FIG. 4C, similarly to the active layer wafer 20, a silicon epitaxial layer 24B having an oxygen concentration of 3 × 10 16 atoms / cm 3 or less is formed on the silicon wafer 24A. An epitaxial silicon wafer 24 is prepared.
次に、図４（Ｃ），（Ｄ）に示すように、エピタキシャルシリコンウェーハ１４の主表面１４Ｃおよびエピタキシャルシリコンウェーハ２４の主表面２４Ｃに、真空常温下で、イオン化させた中性元素を照射する活性化処理をして、両方の主表面１４Ｃ，２４Ｃを活性化面とする。このとき、主表面１４Ｃ，２４Ｃにはそれぞれ数ｎｍ程度のアモルファス層４０，４２が形成される。その後、図４（Ｄ），（Ｅ）に示すように、引き続き真空常温下で両方の活性化面を接触させることで、支持基板用ウェーハであるエピタキシャルシリコンウェーハ１４と活性層用ウェーハであるエピタキシャルシリコンウェーハ２４とを貼り合わせて、シリコン接合ウェーハを得る。 Next, as shown in FIGS. 4C and 4D, the main surface 14C of the epitaxial silicon wafer 14 and the main surface 24C of the epitaxial silicon wafer 24 are irradiated with ionized neutral elements at room temperature in a vacuum. Activation processing is performed to make both main surfaces 14C and 24C active surfaces. At this time, amorphous layers 40 and 42 of about several nm are formed on the main surfaces 14C and 24C, respectively. Thereafter, as shown in FIGS. 4D and 4E, both the activated surfaces are continuously brought into contact with each other at a vacuum room temperature, whereby the epitaxial silicon wafer 14 that is a support substrate wafer and the epitaxial layer that is an active layer wafer are contacted. The silicon wafer 24 is bonded to obtain a silicon bonded wafer.
次に、図３（Ｅ），（Ｆ）に示すように、活性層用ウェーハであるエピタキシャルシリコンウェーハ２４を薄膜化して、当該エピタキシャルシリコンウェーハ２４の表層部である、エピタキシャル層２４Ｂをシリコン接合ウェーハの活性層４６とする。こうして得られた接合ウェーハ４００は、支持基板用ウェーハであるエピタキシャルシリコンウェーハ１４と、この上に形成されたアモルファス層４４と、この上に形成された、エピタキシャル層２４Ｂ由来の活性層４６とを有し、エピタキシャル層１４Ｂの厚み方向の一部には、重金属のゲッタリングに寄与する元素が固溶してなるゲッタリング層３０が形成されている。 Next, as shown in FIGS. 3E and 3F, the epitaxial silicon wafer 24, which is an active layer wafer, is thinned, and the epitaxial layer 24B, which is the surface layer portion of the epitaxial silicon wafer 24, is converted into a silicon bonded wafer. The active layer 46 is formed. The bonded wafer 400 thus obtained has the epitaxial silicon wafer 14 as a support substrate wafer, the amorphous layer 44 formed thereon, and the active layer 46 derived from the epitaxial layer 24B formed thereon. A gettering layer 30 in which an element contributing to gettering of heavy metal is dissolved is formed in a part of the epitaxial layer 14B in the thickness direction.
（支持基板用ウェーハおよび活性層用ウェーハ）
本発明の特徴は、上記第１〜第４実施形態に例示されるように、特定の支持基板用ウェーハ１０および活性層用ウェーハ２０を真空常温接合法で貼り合わせて、活性層用ウェーハを薄膜化して、活性層を得ることである。すなわち、支持基板用ウェーハ１０は、少なくとも表層部が酸素濃度３×１０１７ａｔｏｍｓ／ｃｍ３以下の第１低酸素領域である単結晶シリコンウェーハとし、活性層用ウェーハ２０は、少なくとも表層部が酸素濃度３×１０１７ａｔｏｍｓ／ｃｍ３以下の第２低酸素領域であるものとする。
(Support substrate wafer and active layer wafer)
As illustrated in the first to fourth embodiments, the feature of the present invention is that the specific support substrate wafer 10 and the active layer wafer 20 are bonded together by a vacuum room temperature bonding method, and the active layer wafer is thinned. To obtain an active layer. That is, the support substrate wafer 10 is a single crystal silicon wafer in which at least a surface layer portion is a first low oxygen region having an oxygen concentration of 3 × 10 17 atoms / cm 3 or less, and the active layer wafer 20 has at least a surface layer portion of oxygen. It is assumed that the second low oxygen region has a concentration of 3 × 10 17 atoms / cm 3 or less.
活性層用ウェーハ２０の表層部は、接合シリコンウェーハの活性層となる部分であるため、酸素濃度３×１０１７ａｔｏｍｓ／ｃｍ３以下の第２低酸素領域とすることによって、低酸素濃度の活性層を得ることができる。しかも、真空常温接合法で貼り合わせることから、貼り合わせ時に、当該表層部に、活性層用ウェーハ２０の表層部以外の部分や、支持基板用ウェーハ１０から酸素が拡散してくることを十分に抑制できる。 Since the surface layer portion of the active layer wafer 20 is a portion that becomes an active layer of the bonded silicon wafer, the low oxygen concentration activity is obtained by setting the second low oxygen region with an oxygen concentration of 3 × 10 17 atoms / cm 3 or less. A layer can be obtained. Moreover, since bonding is performed by the vacuum room temperature bonding method, it is sufficient that oxygen diffuses from the portion other than the surface layer portion of the active layer wafer 20 or the support substrate wafer 10 into the surface layer portion at the time of bonding. Can be suppressed.
支持基板用ウェーハ１０の表層部を、酸素濃度３×１０１７ａｔｏｍｓ／ｃｍ３以下の第１低酸素領域とすることによって、デバイス形成プロセス時に支持基板からの酸素の拡散を抑制して活性層を低酸素濃度に維持できる。しかも、真空常温接合法で貼り合わせることから、この第１低酸素領域は、貼り合わせ後も低酸素濃度を維持することができる。それゆえ、支持基板用ウェーハ１０の表層部が、デバイス形成プロセス時の酸素拡散抑制層として機能できる。 The surface layer portion of the support substrate wafer 10 is a first low oxygen region having an oxygen concentration of 3 × 10 17 atoms / cm 3 or less, thereby suppressing the diffusion of oxygen from the support substrate during the device formation process. A low oxygen concentration can be maintained. In addition, since the bonding is performed by the vacuum room temperature bonding method, the first low oxygen region can maintain a low oxygen concentration even after the bonding. Therefore, the surface layer portion of the support substrate wafer 10 can function as an oxygen diffusion suppression layer during the device formation process.
本発明で用いることができる支持基板用ウェーハ１０および活性層用ウェーハ２０としては、ＦＺシリコンウェーハ、表層部が低酸素濃度になるＣＺシリコンウェーハ、エピタキシャルシリコンウェーハ、およびアニールウェーハ等を挙げることができる。 Examples of the support substrate wafer 10 and the active layer wafer 20 that can be used in the present invention include an FZ silicon wafer, a CZ silicon wafer whose surface layer portion has a low oxygen concentration, an epitaxial silicon wafer, and an annealed wafer. .
（ＦＺシリコンウェーハ）
ＦＺシリコンウェーハは、浮遊帯域溶融（Floating Zone：ＦＺ）法で育成された単結晶シリコンインゴットをワイヤーソー等でスライスして得られるウェーハであり、その製造プロセスに酸素供給源がないことから、厚み方向全域にわたる酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以下という検出限界以下のウェーハとなる。そのため、本発明において支持基板用ウェーハ１０および活性層用ウェーハ２０として用いることができる。
(FZ silicon wafer)
The FZ silicon wafer is a wafer obtained by slicing a single crystal silicon ingot grown by a floating zone (FZ) method with a wire saw or the like. The wafer has an oxygen concentration over the entire direction of 3 × 10 16 atoms / cm 3 or less and below the detection limit. Therefore, it can be used as the support substrate wafer 10 and the active layer wafer 20 in the present invention.
（ＣＺシリコンウェーハ）
また、ＣＺシリコンウェーハは、チョクラルスキー（Czochralski：ＣＺ）法で育成された単結晶シリコンインゴットをワイヤーソー等でスライスして得られるウェーハであり、１×１０１７ａｔｏｍｓ／ｃｍ３〜１８×１０１７ａｔｏｍｓ／ｃｍ３のシリコンウェーハとなる。本発明では、例えば、ＭＣＺ（Magnetic field applied Czochralski）法を用いるなどして製造した、厚み方向全域にわたる酸素濃度が３×１０１７ａｔｏｍｓ／ｃｍ３以下のＣＺシリコンウェーハを、支持基板用ウェーハ１０および活性層用ウェーハ２０として用いることができる。
(CZ silicon wafer)
The CZ silicon wafer is a wafer obtained by slicing a single crystal silicon ingot grown by the Czochralski (CZ) method with a wire saw or the like, and 1 × 10 17 atoms / cm 3 to 18 × 10. A silicon wafer of 17 atoms / cm 3 is obtained. In the present invention, for example, a CZ silicon wafer manufactured by using the MCZ (Magnetic field applied Czochralski) method or the like and having an oxygen concentration of 3 × 10 17 atoms / cm 3 or less in the entire thickness direction is used as the supporting substrate wafer 10 and It can be used as the active layer wafer 20.
（エピタキシャルシリコンウェーハ）
エピタキシャルシリコンウェーハは、一般的に、その表層部であるエピタキシャル層が基板となるシリコンウェーハよりも２桁ほど低く、３×１０１６ａｔｏｍｓ／ｃｍ３以下という検出限界以下の酸素濃度を有するエピタキシャル層を形成することができる。そのため、本発明において支持基板用ウェーハ１０および活性層用ウェーハ２０として用いることができる。
(Epitaxial silicon wafer)
An epitaxial silicon wafer generally has an epitaxial layer having an oxygen concentration below the detection limit of 3 × 10 16 atoms / cm 3 or less, which is about two orders of magnitude lower than that of a silicon wafer as a substrate. Can be formed. Therefore, it can be used as the support substrate wafer 10 and the active layer wafer 20 in the present invention.
ここで、エピタキシャルシリコンウェーハの基板となるシリコンウェーハの酸素濃度は、１×１０１７ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。１×１０１７ａｔｏｍｓ／ｃｍ３以上の場合、エピタキシャル層を形成する過程でスリップが発生する可能性がなく、５×１０１７ａｔｏｍｓ／ｃｍ３以下の場合、エピタキシャル層の形成プロセスにおいて、エピタキシャル層にシリコンウェーハからの酸素の拡散の影響が無視できるからである。 Here, it is preferable that the oxygen concentration of the silicon wafer to be the substrate of the epitaxial silicon wafer is 1 × 10 17 atoms / cm 3 or more and 5 × 10 17 atoms / cm 3 or less. In the case of 1 × 10 17 atoms / cm 3 or more, there is no possibility of slip in the process of forming the epitaxial layer, and in the case of 5 × 10 17 atoms / cm 3 or less, in the epitaxial layer formation process, This is because the influence of oxygen diffusion from the silicon wafer can be ignored.
エピタキシャルシリコンウェーハを支持基板用ウェーハ１０として用いる場合、エピタキシャル層の厚さは、特に限定されないが５〜３０μｍとすることが好ましい。５μｍ以上の場合、デバイス形成プロセス時に活性層への酸素の拡散を抑制する効果を十分に得ることができ、３０μｍ以下の場合、エピタキシャル成長時にスリップが発生しにくく、また成膜時間が長くなって生産性を損なうこともないからである。 When an epitaxial silicon wafer is used as the support substrate wafer 10, the thickness of the epitaxial layer is not particularly limited, but is preferably 5 to 30 μm. When the thickness is 5 μm or more, the effect of suppressing the diffusion of oxygen to the active layer can be sufficiently obtained during the device formation process. When the thickness is 30 μm or less, slip is less likely to occur during epitaxial growth, and the film formation time becomes longer. This is because there is no loss of sex.
エピタキシャルシリコンウェーハを活性層用ウェーハ２０として用いる場合、エピタキシャル層の厚さは、活性層４６の目標厚みを考慮して適宜決定することができるが、活性層の目標厚みよりも厚くすることが好ましい。つまり、エピタキシャル層のシリコンウェーハ界面から所定厚み部分は、エピタキシャル層の形成プロセスにおいてシリコンウェーハからの酸素の拡散の影響が及んでいるが、当該部分を薄膜化工程で除去することで、活性層となるエピタキシャル層を低酸素濃度とすることができる。 When an epitaxial silicon wafer is used as the active layer wafer 20, the thickness of the epitaxial layer can be appropriately determined in consideration of the target thickness of the active layer 46, but is preferably thicker than the target thickness of the active layer. . In other words, the predetermined thickness portion from the silicon wafer interface of the epitaxial layer is affected by the diffusion of oxygen from the silicon wafer in the epitaxial layer formation process, but by removing the portion in the thinning step, the active layer and The resulting epitaxial layer can have a low oxygen concentration.
エピタキシャル層は、一般的な条件により形成することができる。例えば、水素（Ｈ）をキャリアガスとして、ジクロロシラン（Ｈ２Ｃｌ２Ｓｉ）、トリクロロシラン（ＨＣｌ３Ｓｉ）等のソースガスをチャンバ内に導入し、使用するソースガスによっても成長温度は異なるが、概ね１０００〜１２００℃の温度範囲の温度でＣＶＤ（Chemical Vapor Deposition）法により、シリコンエピタキシャル層をエピタキシャル成長させることができる。 The epitaxial layer can be formed under general conditions. For example, hydrogen (H) is used as a carrier gas, and a source gas such as dichlorosilane (H 2 Cl 2 Si) or trichlorosilane (HCl 3 Si) is introduced into the chamber, and the growth temperature differs depending on the source gas used. The silicon epitaxial layer can be epitaxially grown by a CVD (Chemical Vapor Deposition) method at a temperature in the range of approximately 1000 to 1200 ° C.
（アニールウェーハ）
シリコンウェーハに対して非酸化性雰囲気または還元性雰囲気で熱処理を施して、該シリコンウェーハの表層部の酸素を外方拡散させて当該表層部の酸素濃度を低減させたアニールウェーハも、本発明において支持基板用ウェーハ１０および活性層用ウェーハ２０として用いることができる。図５に、アニールウェーハ４８の模式断面図を示す。本発明に用いる場合、表層部であるＤＺ層４８Ｂは、酸素濃度を３×１０１６ａｔｏｍｓ／ｃｍ３以下とする。これにより、アニールウェーハ４８を支持基板用ウェーハ１０として用いる場合には、デバイス形成プロセス時に活性層への酸素の拡散を抑制する効果を十分に得ることができ、活性層用ウェーハ２０として用いる場合には、低酸素濃度の活性層を得ることができる。
(Annealed wafer)
An annealed wafer in which a silicon wafer is subjected to a heat treatment in a non-oxidizing atmosphere or a reducing atmosphere, and oxygen in the surface layer portion of the silicon wafer is diffused outward to reduce the oxygen concentration in the surface layer portion. The support substrate wafer 10 and the active layer wafer 20 can be used. FIG. 5 shows a schematic cross-sectional view of the annealed wafer 48. When used in the present invention, the surface concentration of the DZ layer 48B is 3 × 10 16 atoms / cm 3 or less. Thereby, when the annealed wafer 48 is used as the support substrate wafer 10, the effect of suppressing the diffusion of oxygen to the active layer can be sufficiently obtained during the device formation process, and when used as the active layer wafer 20. Can obtain an active layer having a low oxygen concentration.
一方で、アニール前のシリコンウェーハの酸素濃度、すなわち、アニールウェーハの表層部以外（中心部分４８Ａ）の酸素濃度は、１×１０１７ａｔｏｍｓ／ｃｍ３以上１６×１０１７ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。１×１０１７ａｔｏｍｓ／ｃｍ３以上の場合、アニール時にスリップが発生する可能性がなく、１６×１０１７ａｔｏｍｓ／ｃｍ３超えの場合、アニール時に形成された酸素析出物の影響が活性層領域にまで達し、フォトリソグラフィ工程でパターン加工異常を発生することがないからである。 On the other hand, the oxygen concentration of the silicon wafer before annealing, that is, the oxygen concentration other than the surface layer portion (center portion 48A) of the annealed wafer is set to 1 × 10 17 atoms / cm 3 or more and 16 × 10 17 atoms / cm 3 or less. It is preferable. In the case of 1 × 10 17 atoms / cm 3 or more, there is no possibility of occurrence of slip at the time of annealing, and in the case of exceeding 16 × 10 17 atoms / cm 3 , the influence of oxygen precipitates formed at the time of annealing on the active layer region This is because no pattern processing abnormality occurs in the photolithography process.
アニールウェーハ４８を支持基板用ウェーハ１０として用いる場合、酸素濃度を３×１０１６ａｔｏｍｓ／ｃｍ３以下となるＤＺ層４８Ｂの厚さは、特に限定されないが５〜３０μｍとすることが好ましい。５μｍ以上の場合、デバイス形成プロセス時に活性層への酸素の拡散を抑制する効果を十分に得ることができ、３０μｍ超えの場合、アニール時にスリップが発生しにくく、またアニール時間が長くなって生産性を損なうこともないからである。 When the annealed wafer 48 is used as the support substrate wafer 10, the thickness of the DZ layer 48 </ b> B having an oxygen concentration of 3 × 10 16 atoms / cm 3 or less is not particularly limited, but is preferably 5 to 30 μm. When the thickness is 5 μm or more, the effect of suppressing the diffusion of oxygen to the active layer can be sufficiently obtained during the device formation process. When the thickness exceeds 30 μm, slip does not easily occur during annealing, and the annealing time becomes longer and the productivity is increased. It is because it does not spoil.
アニールウェーハ４８を活性層用ウェーハ２０として用いる場合、酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以下となるＤＺ層の厚さは、活性層４６の目標厚みを考慮して適宜決定すればよい。 When the annealed wafer 48 is used as the active layer wafer 20, the thickness of the DZ layer at which the oxygen concentration is 3 × 10 16 atoms / cm 3 or less may be appropriately determined in consideration of the target thickness of the active layer 46.
上記のような厚みのＤＺ層を得るための熱処理条件は、アニール前のシリコンウェーハの酸素濃度にも依存するが、例えば、バッチ式熱処理炉を用いて、１２００℃〜１３５０℃の温度範囲で、２時間以上とすることができる。熱処理中のガス雰囲気としては、アルゴンガス等の不活性ガス雰囲気とすることができる。 Although the heat treatment conditions for obtaining the DZ layer having the above thickness depend on the oxygen concentration of the silicon wafer before annealing, for example, in a temperature range of 1200 ° C. to 1350 ° C. using a batch heat treatment furnace, It can be 2 hours or more. The gas atmosphere during the heat treatment can be an inert gas atmosphere such as argon gas.
（支持基板用ウェーハおよび活性層用ウェーハの好適な態様）
支持基板用ウェーハ１０および活性層用ウェーハ２０としては、上記した各種ウェーハの任意の組み合わせで用いることができる。
(Preferred embodiment of wafer for supporting substrate and wafer for active layer)
As the support substrate wafer 10 and the active layer wafer 20, any combination of the various wafers described above can be used.
各ウェーハは、任意の不純物を添加して、ｎ型またはｐ型とすることができ、不純物の濃度を調整して、抵抗率を調整することができる。 Each wafer can be made n-type or p-type by adding an arbitrary impurity, and the resistivity can be adjusted by adjusting the concentration of the impurity.
また、活性層用ウェーハは、転位クラスターおよび空孔凝集欠陥（ＣＯＰ：Crystal Originated Particle）を含まないシリコンウェーハであることが好ましい。これにより、転位クラスターおよびＣＯＰを含まない活性層を得ることができ、フォトダイオード形成領域（空間電荷領域）内における暗電流の発生を抑制できる。 The active layer wafer is preferably a silicon wafer that does not contain dislocation clusters and vacancy agglomerated defects (COP: Crystal Originated Particles). As a result, an active layer free from dislocation clusters and COP can be obtained, and generation of dark current in the photodiode formation region (space charge region) can be suppressed.
以下、図７を参照して、転位クラスターおよびＣＯＰを含まないシリコンウェーハの製造方法を説明する。 Hereinafter, a method for manufacturing a silicon wafer that does not include dislocation clusters and COPs will be described with reference to FIG.
シリコンウェーハの素材である単結晶シリコンインゴットの製造方法として代表的なものの１つとして、ＣＺ法を挙げることができる。このＣＺ法による単結晶シリコンインゴットの製造では、石英ルツボ内に供給されたシリコン融液に種結晶を浸漬し、石英ルツボおよび種結晶を回転させながら種結晶を引き上げることにより、種結晶の下方に単結晶シリコンインゴットが育成される。 One of the typical methods for producing a single crystal silicon ingot that is a material of a silicon wafer is a CZ method. In the production of a single crystal silicon ingot by this CZ method, a seed crystal is immersed in a silicon melt supplied in a quartz crucible, and the seed crystal is pulled up while rotating the quartz crucible and the seed crystal. Single crystal silicon ingot is grown.
こうして育成された単結晶シリコンインゴットには、デバイス作製工程で問題となる様々の種類のＧｒｏｗｎ−ｉｎ欠陥が生じることが知られている。その代表的なものは、低速な引き上げ条件での育成により格子間シリコンが優勢な領域（以下、「Ｉ領域」ともいう）に発生する転位クラスター、および高速な引き上げ条件での育成により空孔が優勢な領域（以下、「Ｖ領域」ともいう）に発生するＣＯＰである。また、Ｉ領域とＶ領域との境界付近には酸化誘起積層欠陥（ＯＳＦ：Oxidation induced Stacking Fault）と呼ばれるリング状に分布する欠陥が存在する。 It is known that various types of grown-in defects that cause problems in the device manufacturing process occur in the single crystal silicon ingot thus grown. Typical examples are dislocation clusters generated in regions where interstitial silicon is dominant (hereinafter also referred to as “I region”) due to growth under slow pulling conditions, and voids due to growth under high pulling conditions. This is a COP generated in a dominant region (hereinafter also referred to as “V region”). Further, near the boundary between the I region and the V region, there exists a defect distributed in a ring shape called an oxidation induced stacking fault (OSF).
育成された単結晶シリコンインゴットにおけるこれらの欠陥の分布は、２つの要因、すなわち、結晶の引き上げ速度Ｖと固液界面の温度勾配Ｇに依存することが知られている。図７は、固液界面における温度勾配Ｇに対する引き上げ速度Ｖの比Ｖ／Ｇと単結晶シリコンインゴットを構成する結晶領域との関係を示す図である。この図に示すように、単結晶シリコンインゴットは、Ｖ／Ｇが大きい場合には、ＣＯＰが検出される結晶領域であるＣＯＰ発生領域６１に支配され、Ｖ／Ｇが小さくなると、特定の酸化熱処理を施すとリング状のＯＳＦ領域として顕在化するＯＳＦ潜在核領域６２が形成され、このＯＳＦ領域６２ではＣＯＰは検出されない。また、高速引き上げ条件で育成した単結晶シリコンインゴットから採取されたシリコンウェーハは、ウェーハの多くをＣＯＰ発生領域６１が占めるため、結晶径方向のほぼ全域に亘ってＣＯＰが発生することになる。 It is known that the distribution of these defects in the grown single crystal silicon ingot depends on two factors, namely, the crystal pulling speed V and the temperature gradient G at the solid-liquid interface. FIG. 7 is a diagram showing the relationship between the ratio V / G of the pulling rate V to the temperature gradient G at the solid-liquid interface and the crystal region constituting the single crystal silicon ingot. As shown in this figure, when the V / G is large, the single crystal silicon ingot is dominated by the COP generation region 61, which is a crystal region where COP is detected. As a result, an OSF latent nucleus region 62 that appears as a ring-shaped OSF region is formed, and no COP is detected in the OSF region 62. In addition, since a COP generation region 61 occupies most of the wafer in a silicon wafer collected from a single crystal silicon ingot grown under high-speed pulling conditions, COP is generated almost over the entire crystal diameter direction.
また、ＯＳＦ潜在核領域６２の内側には、酸素の析出が起きやすくＣＯＰが検出されない結晶領域である酸素析出促進領域（以下、「Ｐｖ（１）領域」ともいう）６３が形成される。 Further, an oxygen precipitation promoting region (hereinafter also referred to as “Pv (1) region”) 63 is formed inside the OSF latent nucleus region 62, which is a crystal region in which oxygen is likely to precipitate and COP is not detected.
Ｖ／Ｇを小さくしていくと、ＯＳＦ潜在核領域６２の外側には、酸素析出物が存在しＣＯＰが検出されない結晶領域である酸素析出促進領域（以下、「Ｐｖ（２）領域」ともいう）６４が形成される。 As V / G is decreased, an oxygen precipitation promoting region (hereinafter referred to as “Pv (2) region”), which is a crystal region in which oxygen precipitates exist and COP is not detected outside the OSF latent nucleus region 62. ) 64 is formed.
引き続き、Ｖ／Ｇを小さくしていくと、酸素の析出が起きにくくＣＯＰが検出されない結晶領域である酸素析出抑制領域（以下、「Ｐｉ領域」ともいう）６５が形成され、転位クラスターが検出される結晶領域である転位クラスター領域６６が形成される。 Subsequently, when V / G is decreased, an oxygen precipitation suppression region (hereinafter also referred to as “Pi region”) 65, which is a crystalline region in which COP is not easily detected due to oxygen precipitation, is formed, and dislocation clusters are detected. A dislocation cluster region 66 which is a crystalline region is formed.
引き上げ速度に応じてこのような欠陥分布を示す単結晶シリコンインゴットから採取されるシリコンウェーハにおいて、ＣＯＰ発生領域６１および転位クラスター領域６６以外の結晶領域は、一般的には欠陥のない無欠陥領域と見なされる結晶領域であり、これらの結晶領域からなる単結晶シリコンインゴットから採取されるシリコンウェーハは、転位クラスターおよびＣＯＰを含まないシリコンウェーハとなる。そこで、本発明においては、ＣＯＰ発生領域６１および転位クラスター領域６６以外の結晶領域、すなわち、ＯＳＦ潜在核領域６２、Ｐｖ（１）領域６３、Ｐｖ（２）領域６４、および酸素析出抑制領域（Ｐｉ領域）６５の結晶領域のいずれか、あるいはそれらの組み合わせからなる単結晶シリコンインゴットから採取されるシリコンウェーハを、活性層用ウェーハ２０として用いることが好ましい。 In a silicon wafer taken from a single crystal silicon ingot exhibiting such a defect distribution according to the pulling speed, crystal regions other than the COP generation region 61 and the dislocation cluster region 66 are generally defect-free regions having no defects. A silicon wafer taken from a single crystal silicon ingot composed of these crystal regions, which is regarded as a crystal region, is a silicon wafer that does not contain dislocation clusters and COPs. Therefore, in the present invention, crystal regions other than the COP generation region 61 and the dislocation cluster region 66, that is, the OSF latent nucleus region 62, the Pv (1) region 63, the Pv (2) region 64, and the oxygen precipitation suppression region (Pi). It is preferable to use as the active layer wafer 20 a silicon wafer obtained from a single crystal silicon ingot made of any one of the (region) 65 crystal regions or a combination thereof.
ここで、本発明における「ＣＯＰを含まないシリコンウェーハ」とは、以下に説明する観察評価により、ＣＯＰが検出されないシリコンウェーハを意味するものとする。すなわち、まず、ＣＺ法により育成された単結晶シリコンインゴットから切り出し加工されたシリコンウェーハに対して、ＳＣ−１洗浄（すなわち、アンモニア水と過酸化水素水と超純水とを１：１：１５で混合した混合液による洗浄）を行い、洗浄後のシリコンウェーハ表面を、表面欠陥検査装置としてＫＬＡ−Ｔｅｎｃｈｏｒ社製：Ｓｕｒｆｓｃａｎ ＳＰ−２を用いて観察評価し、表面ピットと推定される輝点欠陥（ＬＰＤ：Light Point Defect）を特定する。その際、観察モードはＯｂｌｉｑｕｅモード（斜め入射モード）とし、表面ピットの推定は、Ｗｉｄｅ Ｎａｒｒｏｗチャンネルの検出サイズ比に基づいて行うものとする。こうして特定されたＬＰＤに対して、原子間力顕微鏡（ＡＦＭ：Atomic Force Microscope）を用いて、ＣＯＰか否かを評価する。この観察評価により、ＣＯＰが観察されないシリコンウェーハを「ＣＯＰを含まないシリコンウェーハ」とする。 Here, the “silicon wafer not containing COP” in the present invention means a silicon wafer in which COP is not detected by observation and evaluation described below. That is, first, a silicon wafer cut out from a single crystal silicon ingot grown by the CZ method is subjected to SC-1 cleaning (that is, ammonia water, hydrogen peroxide water, and ultrapure water are 1: 1: 15). The surface of the silicon wafer after cleaning is observed and evaluated using a Surface Scan SP-2 manufactured by KLA-Tencor as a surface defect inspection device, and a bright spot defect estimated to be a surface pit. (LPD: Light Point Defect) is specified. At this time, the observation mode is an Oblique mode (oblique incidence mode), and surface pits are estimated based on the detected size ratio of the Wide Narrow channel. The LPD thus identified is evaluated as to whether it is a COP by using an atomic force microscope (AFM). By this observation and evaluation, a silicon wafer in which COP is not observed is referred to as a “silicon wafer not including COP”.
一方、転位クラスターは、過剰な格子間シリコンの凝集体として形成されるサイズの大きな（１０μｍ程度）の欠陥（転位ループ）であり、セコエッチングなどのエッチング処理を施したり、Ｃｕデコレーションして顕在化させることにより、目視レベルで転位クラスターの有無を簡単に確認することができる。 On the other hand, dislocation clusters are large (about 10 μm) defects (dislocation loops) formed as an aggregate of excess interstitial silicon, and are manifested by etching such as seco-etching or Cu decoration. By doing so, the presence or absence of dislocation clusters can be easily confirmed on a visual level.
（真空常温接合法による貼り合わせ）
真空常温接合法による支持基板用ウェーハ１０と活性層用ウェーハ２０の貼り合わせは、両ウェーハを加熱することなく常温で貼り合わせる方法である。具体的には、真空下で支持基板用ウェーハ１０および活性層用ウェーハ２０の各表層部側の主表面にイオン化させた中性元素を照射して、両方の主表面を活性化する。これにより各主表面にはアモルファス層４０，４２が形成され、その表面にはシリコンが本来持っているダングリングボンド（結合の手）が現れる。このダングリングボンドはエネルギー的に不安定であるため、引き続き真空常温下で両方の活性化面を接触させると、両活性化面のダングリングボンドを消滅させるようにウェーハ間で瞬時に接合力が働き、熱処理等を施すことなく、非結合領域（ボイド）なしに２つのウェーハが強固に接合される。また、本発明者は、貼り合わせ後のアモルファス層４４が、重金属を捕獲するゲッタリングサイトとしても機能することを見出した。このアモルファス層４４は、活性層４６の直下にあることにより、高いゲッタリング能力を発揮し、活性層４６の重金属汚染を十分に抑制することができる。その結果、活性層４６に作製するデバイスの特性を劣化させることがない。
(Lamination by vacuum room temperature bonding method)
Bonding of the support substrate wafer 10 and the active layer wafer 20 by the vacuum room temperature bonding method is a method of bonding both wafers at room temperature without heating. Specifically, ionized neutral elements are irradiated on the main surfaces on the surface layer side of the support substrate wafer 10 and the active layer wafer 20 under vacuum to activate both main surfaces. As a result, amorphous layers 40 and 42 are formed on each main surface, and dangling bonds (bonding hands) inherent to silicon appear on the surfaces. Since this dangling bond is unstable in terms of energy, if both activated surfaces are brought into contact with each other at room temperature in a vacuum, bonding force is instantaneously applied between the wafers so that the dangling bonds on both activated surfaces disappear. The two wafers can be firmly bonded without any non-bonded regions (voids) without working or heat treatment. The present inventor has also found that the bonded amorphous layer 44 also functions as a gettering site for capturing heavy metals. Since the amorphous layer 44 is directly under the active layer 46, it exhibits a high gettering capability and can sufficiently suppress heavy metal contamination of the active layer 46. As a result, the characteristics of the device manufactured in the active layer 46 are not deteriorated.
活性化処理の方法としては、イオンビーム装置により加速したイオン化した中性元素を両主表面に衝突させて両主表面をスパッタリングしたり、プラズマ雰囲気でイオン化した中性元素を両主表面へ加速させてエッチングするプラズマエッチング処理を施したりすることにより行うことができる。 As activation methods, ionized neutral elements accelerated by an ion beam device collide with both main surfaces and both main surfaces are sputtered, or neutral elements ionized in a plasma atmosphere are accelerated to both main surfaces. Or by performing a plasma etching process for etching.
図６は、プラズマエッチング法により両主表面を活性化した後、２枚のウェーハを貼り合わせる真空常温接合装置の一例を示している。この真空常温接合装置５０は、プラズマチャンバ５１と、ガス導入口５２と、真空ポンプ５３と、パルス電圧印加装置５４と、ウェーハ固定台５５Ａ，５５Ｂと、を有する。 FIG. 6 shows an example of a vacuum room temperature bonding apparatus for bonding two wafers after activating both main surfaces by a plasma etching method. The vacuum room temperature bonding apparatus 50 includes a plasma chamber 51, a gas introduction port 52, a vacuum pump 53, a pulse voltage application device 54, and wafer fixing bases 55A and 55B.
まず、プラズマチャンバ５１内のウェーハ固定台５５Ａ，５５Ｂにそれぞれ支持基板用ウェーハ１０および活性層用ウェーハ２０を載置、固定する。次に、真空ポンプ５３によりプラズマチャンバ５１内を減圧し、ついで、ガス導入口５２からプラズマチャンバ５１内に原料ガスを導入する。続いて、パルス電圧印加装置５４によりウェーハ固定台５５Ａ，５５Ｂ（及びウェーハ１０，２０）に負電圧をパルス状に印加する。これにより、原料ガスのプラズマを生成するとともに、生成したプラズマに含まれる原料ガスのイオンをウェーハ１０，２０に向けて加速、照射することができる。 First, the support substrate wafer 10 and the active layer wafer 20 are placed and fixed on the wafer fixing bases 55A and 55B in the plasma chamber 51, respectively. Next, the inside of the plasma chamber 51 is depressurized by the vacuum pump 53, and then the source gas is introduced into the plasma chamber 51 from the gas inlet 52. Subsequently, a negative voltage is applied in a pulsed manner to the wafer fixing bases 55A and 55B (and the wafers 10 and 20) by the pulse voltage application device 54. As a result, source gas plasma can be generated, and source gas ions contained in the generated plasma can be accelerated and irradiated toward the wafers 10 and 20.
照射する中性元素は、アルゴン（Ａｒ）、ネオン（Ｎｅ）、キセノン（Ｘｅ）、水素（Ｈ）、ヘリウム（Ｈｅ）およびシリコン（Ｓｉ）から選択される少なくとも一種とすることが好ましい。 The neutral element to be irradiated is preferably at least one selected from argon (Ar), neon (Ne), xenon (Xe), hydrogen (H), helium (He), and silicon (Si).
プラズマチャンバ５１内のチャンバ圧力（真空度）は１×１０−５Ｐａ以下とすることが好ましい。これにより、ウェーハ表面へスパッタされた元素が再付着するのを抑制して、ダングリングボンドの形成率が低下させることなく、活性化処理を行うことができる。 The chamber pressure (degree of vacuum) in the plasma chamber 51 is preferably 1 × 10 −5 Pa or less. Thereby, it is possible to suppress activation of the elements sputtered on the wafer surface and perform the activation process without lowering the dangling bond formation rate.
支持基板用ウェーハ１０および活性層用ウェーハ２０に印加するパルス電圧は、ウェーハ表面に対する照射元素の加速エネルギーが１００ｅＶ以上１０ｋｅＶ以下となるように設定する。当該加速エネルギーが１００ｅＶ未満の場合には、照射した中性元素がウェーハ表面へ堆積し、ウェーハ表面にダングリングボンドを形成することができない。一方、当該加速エネルギーが１０ｋｅＶを超えると、照射した元素がウェーハ内部へ注入していき、この場合にもウェーハ表面にダングリングボンドを形成することができない。 The pulse voltage applied to the support substrate wafer 10 and the active layer wafer 20 is set so that the acceleration energy of the irradiation element with respect to the wafer surface is 100 eV or more and 10 keV or less. When the acceleration energy is less than 100 eV, the irradiated neutral element is deposited on the wafer surface, and a dangling bond cannot be formed on the wafer surface. On the other hand, when the acceleration energy exceeds 10 keV, the irradiated element is injected into the wafer, and even in this case, dangling bonds cannot be formed on the wafer surface.
パルス電圧の周波数は、ウェーハ１０，２０にイオンが照射される回数を決定する。パルス電圧の周波数は、１０Ｈｚ以上１０ｋＨｚ以下とすることが好ましい。ここで、１０Ｈｚ以上とすることにより、イオン照射のばらつきを吸収でき、イオン照射量が安定する。また、１０ｋＨｚ以下とすることにより、グロー放電によるプラズマ形成が安定する。 The frequency of the pulse voltage determines the number of times the wafers 10 and 20 are irradiated with ions. The frequency of the pulse voltage is preferably 10 Hz to 10 kHz. Here, by setting the frequency to 10 Hz or more, variations in ion irradiation can be absorbed, and the ion irradiation amount is stabilized. Moreover, the plasma formation by glow discharge is stabilized by setting it as 10 kHz or less.
パルス電圧のパルス幅は、ウェーハ１０，２０にイオンが照射される時間を決定する。パルス幅は、１μ秒以上１０ｍ秒以下とすることが好ましい。１μ秒以上とすることにより、安定してイオンをウェーハ１０，２０に照射できる。また、１０ｍ秒以下とすることにより、グロー放電によるプラズマ形成が安定する。 The pulse width of the pulse voltage determines the time during which the wafers 10 and 20 are irradiated with ions. The pulse width is preferably 1 μsec or more and 10 ms or less. By setting it to 1 microsecond or more, the wafers 10 and 20 can be stably irradiated with ions. Moreover, the plasma formation by glow discharge is stabilized by setting it as 10 milliseconds or less.
上記処理において、ウェーハ１０，２０は加熱しないため、その温度は常温（通常、３０℃〜９０℃）となる。 In the above process, since the wafers 10 and 20 are not heated, the temperature is normal temperature (usually 30 ° C. to 90 ° C.).
また、活性化処理は、アモルファス層４０，４２の厚みがともに２ｎｍ以上となるように行うことが好ましい。これにより、貼り合わせ後のアモルファス層４４が、支持基板用ウェーハ１０中の不純物が活性層４６に熱拡散するのをブロックするブロック層としての機能とゲッタリング能力をより高めることができる。アモルファス層４０，４２の厚みの調整は、イオンの加速電圧を調整することにより行うことができる。 The activation treatment is preferably performed so that the thicknesses of the amorphous layers 40 and 42 are both 2 nm or more. Thereby, the function and gettering capability of the amorphous layer 44 after bonding can be further enhanced as a block layer that blocks thermal diffusion of impurities in the support substrate wafer 10 into the active layer 46. The thickness of the amorphous layers 40 and 42 can be adjusted by adjusting the acceleration voltage of ions.
また、活性化処理は、アモルファス層４０，４２の厚みがともに１０ｎｍ以上となるように行うことが好ましい。これにより、貼り合わせ後のアモルファス層４４が、支持基板用ウェーハ１０中の格子間酸素が活性層４６に熱拡散するのを抑制するブロック層としての機能とゲッタリング能力をさらに高めることができる。 The activation treatment is preferably performed so that the thicknesses of the amorphous layers 40 and 42 are both 10 nm or more. Thereby, the amorphous layer 44 after bonding can further enhance the function and gettering ability as a block layer that suppresses thermal diffusion of interstitial oxygen in the support substrate wafer 10 into the active layer 46.
（貼り合わせ界面のミスフィット転位によるゲッタリングサイトの形成）
支持基板用ウェーハ１０および活性層用ウェーハ２０を真空常温接合法により貼り合せる場合、面方位が同一の同種のシリコンウェーハ同士を、結晶軸方向を示す切り欠き部が揃うように貼り合せてもよく、より望ましくは、支持基板用ウェーハ１０と活性層用ウェーハ２０との界面にミスフィット転位が形成されるように貼合せることが望ましい。
(Formation of gettering sites by misfit dislocations at the bonding interface)
When the support substrate wafer 10 and the active layer wafer 20 are bonded together by a vacuum room temperature bonding method, the same kind of silicon wafers having the same surface orientation may be bonded together so that the notches indicating the crystal axis direction are aligned. More desirably, the bonding is performed so that misfit dislocations are formed at the interface between the support substrate wafer 10 and the active layer wafer 20.
具体的には、支持基板用ウェーハ１０および活性層用ウェーハ２０が、結晶軸方向を示す切り欠き部をそれぞれ有し、貼合せ工程において、活性層用ウェーハ２０の切り欠き部が、支持基板用ウェーハ１０の切り欠き部から周方向に回転させた位置にある状態で貼合せを行うことが好ましい。回転角度については、特に制限されないが、２°以上回転していれば十分にミスフィット転位を形成することができ、５°以上回転させておくことが好ましい。回転角度の上限は特に制限されないが、３５８°とすることができる。このような回転角度のずれは、活性化処理前に調整しておいてもよいが、活性プロセスの安定性を考慮すると、活性化処理後の接合直前に回転角を調整する方が好ましい。 Specifically, the support substrate wafer 10 and the active layer wafer 20 each have a cutout portion indicating the crystal axis direction, and in the bonding step, the cutout portion of the active layer wafer 20 is used for the support substrate. Bonding is preferably performed in a state where the wafer 10 is rotated in the circumferential direction from the notch portion. The rotation angle is not particularly limited, but misfit dislocations can be formed sufficiently if the rotation angle is rotated by 2 ° or more, and it is preferable to rotate the rotation angle by 5 ° or more. The upper limit of the rotation angle is not particularly limited, but can be 358 °. Such a shift of the rotation angle may be adjusted before the activation process, but considering the stability of the activation process, it is preferable to adjust the rotation angle immediately before the bonding after the activation process.
（ゲッタリング層の形成）
本発明では、図４に例示するように、貼り合わせ工程に先立ち、支持基板用ウェーハ１０の表層部内の厚み方向の少なくとも一部に、重金属のゲッタリングに寄与する元素が固溶してなるゲッタリング層３０を形成することが好ましい。ゲッタリング層は、活性層４６内の重金属を捕獲して、活性層４６の重金属汚染を抑制することができる。
(Formation of gettering layer)
In the present invention, as illustrated in FIG. 4, a getter formed by dissolving an element that contributes to gettering of heavy metal at least in the thickness direction in the surface layer portion of the support substrate wafer 10 prior to the bonding step. It is preferable to form the ring layer 30. The gettering layer can capture heavy metal in the active layer 46 and suppress heavy metal contamination of the active layer 46.
このゲッタリング層形成工程は、重金属のゲッタリングに寄与する元素のイオン（モノマーイオン）をウェーハ表面に注入するか、あるいは図４（Ａ）に示すように、分子イオンを支持基板用ウェーハ１０の表面に照射することにより行うことができる。 In this gettering layer forming step, ions (monomer ions) of elements contributing to the gettering of heavy metals are implanted into the wafer surface, or molecular ions are added to the support substrate wafer 10 as shown in FIG. This can be done by irradiating the surface.
ここで、「分子イオン」は、単一の分子に正電荷または負電荷を与えてイオン化したもののみならず、複数の分子が結合して塊となったもののイオン、および１つ以上の分子と１つ以上の原子とが結合して塊になったものをイオン化したものも含む。こうした分子および原子の個数は、例えば２〜２００とすることができる。 Here, the “molecular ion” is not only ionized by giving a positive charge or negative charge to a single molecule, but also ions in which a plurality of molecules are combined to form a lump, and one or more molecules Also included is an ionization of a mass formed by combining one or more atoms. The number of such molecules and atoms can be, for example, 2 to 200.
モノマーイオンあるいは分子イオンを構成する元素は、ゲッタリングに寄与する元素であれば特に限定されない。例えば、水素（Ｈ）、ヘリウム（Ｈｅ）、炭素（Ｃ）、アルゴン（Ａｒ）およびシリコン（Ｓｉ）からなる群から選択される少なくとも一種とすることが好ましい。これは、上記元素は、エピタキシャルウェーハの抵抗率に影響を与えないためである。こうした元素をイオン化して、支持基板用ウェーハ１０の表層部内に導入することにより、デバイス形成領域の直下にゲッタリング層３０を形成できる。 The element constituting the monomer ion or molecular ion is not particularly limited as long as it contributes to gettering. For example, it is preferable to use at least one selected from the group consisting of hydrogen (H), helium (He), carbon (C), argon (Ar), and silicon (Si). This is because the above elements do not affect the resistivity of the epitaxial wafer. By ionizing these elements and introducing them into the surface layer portion of the support substrate wafer 10, the gettering layer 30 can be formed immediately below the device formation region.
より高いゲッタリング能力を得る観点からは、ゲッタリング層３０の形成は、図４（Ａ）に示すように、支持基板用ウェーハ１０の表層部に分子イオンを照射することにより行うことが好ましい。すなわち、分子イオンを照射してゲッタリング層３０を形成すると、モノマーイオンを注入して形成する場合に比べて、１原子当たりの加速電圧を小さくした状態で、分子イオンの構成元素をウェーハ内に導入することができる。 From the viewpoint of obtaining higher gettering ability, the gettering layer 30 is preferably formed by irradiating the surface layer portion of the support substrate wafer 10 with molecular ions as shown in FIG. That is, when the gettering layer 30 is formed by irradiation with molecular ions, the constituent elements of the molecular ions are introduced into the wafer in a state where the acceleration voltage per atom is reduced as compared with the case where the monomer ions are implanted. Can be introduced.
そのため、分子イオンの構成元素をウェーハ厚み方向の狭い領域に閉じ込めることができ、構成元素のピーク濃度を高めてゲッタリング能力を高めることができる。しかも、上述のように、１原子当たりの加速エネルギーを小さくすることができるため、分子イオンの構成元素をウェーハに導入する際のダメージを小さくすることができる。 Therefore, the constituent elements of molecular ions can be confined in a narrow region in the wafer thickness direction, and the peak concentration of the constituent elements can be increased to improve the gettering ability. In addition, as described above, since the acceleration energy per atom can be reduced, damage when introducing the constituent elements of molecular ions into the wafer can be reduced.
モノマーイオンや分子イオンをウェーハに注入（照射）する際の条件、例えば加速電圧、ドーズ量等は、ゲッタリング能力を考慮しつつ公知または一般的な条件を採用すればよい。また、モノマーイオンの発生装置または分子イオンの発生装置も、従来の装置を用いることができる。 Known or general conditions may be adopted as conditions for injecting (irradiating) monomer ions or molecular ions onto the wafer, for example, acceleration voltage and dose amount in consideration of gettering ability. Also, a conventional apparatus can be used as the monomer ion generator or the molecular ion generator.
（薄膜化工程）
活性層用ウェーハ２０の薄膜化は、周知の平面研削および鏡面研磨法を好適に用いることができる。また、この基板除去工程は、周知のスマートカット法等の他の技術を用いて行ってもよい。
(Thinning process)
For the thinning of the active layer wafer 20, known surface grinding and mirror polishing methods can be suitably used. Further, this substrate removal step may be performed using other techniques such as a known smart cut method.
（発明例１）
図３に示した手順に従って、発明例１に係る接合シリコンウェーハを製造した。まず、支持基板用ウェーハとして、直径：２００ｍｍ、厚み：７２５μｍのｎ型ＣＺシリコンウェーハ（酸素濃度：８．４×１０１７ａｔｏｍｓ／ｃｍ３、ドーパント：リン、ドーパント濃度：１．４×１０１４ａｔｏｍｓ／ｃｍ３、目標抵抗率：３０Ω・ｃｍ）上に、厚み１１μｍのシリコンエピタキシャル層（ドーパント：リン、ドーパント濃度：１．４×１０１４ａｔｏｍｓ／ｃｍ３、目標抵抗率：３０Ω・ｃｍ）を形成したエピタキシャルシリコンウェーハを用意した。また、活性層用ウェーハとして、直径：２００ｍｍ、厚み：７２５μｍのｎ型ＣＺシリコンウェーハ（酸素濃度：７．３×１０１７ａｔｏｍｓ／ｃｍ３、ドーパント：リン、ドーパント濃度：４．４×１０１４ａｔｏｍｓ／ｃｍ３、目標抵抗率：１０Ω・ｃｍ）上に、厚み２５μｍのシリコンエピタキシャル層（ドーパント：リン、ドーパント濃度：４．４×１０１４ａｔｏｍｓ／ｃｍ３、目標抵抗率：１０Ω・ｃｍ）を形成したエピタキシャルシリコンウェーハを用意した。活性層用ウェーハとしては、図７中のＣＯＰ発生領域６１および転位クラスター領域６６を含まないようにＶ／Ｇの値を公知の方法で制御して、転位クラスターおよびＣＯＰを含まないシリコンウェーハを切りだした。
(Invention Example 1)
A bonded silicon wafer according to Invention Example 1 was manufactured according to the procedure shown in FIG. First, as a support substrate wafer, an n-type CZ silicon wafer having a diameter of 200 mm and a thickness of 725 μm (oxygen concentration: 8.4 × 10 17 atoms / cm 3 , dopant: phosphorus, dopant concentration: 1.4 × 10 14 atoms) / cm 3, the target resistivity: 30 [Omega · cm) on the silicon epitaxial layer having a thickness of 11 [mu] m (dopant: phosphorus dopant concentration: 1.4 × 10 14 atoms / cm 3, the target resistivity: 30 [Omega · cm) formed An epitaxial silicon wafer was prepared. Further, as an active layer wafer, an n-type CZ silicon wafer having a diameter of 200 mm and a thickness of 725 μm (oxygen concentration: 7.3 × 10 17 atoms / cm 3 , dopant: phosphorus, dopant concentration: 4.4 × 10 14 atoms) / cm 3, the target resistivity: the 10 [Omega · cm) on the silicon epitaxial layer having a thickness of 25 [mu] m (dopant: phosphorus dopant concentration: 4.4 × 10 14 atoms / cm 3, the target resistivity: 10 [Omega · cm) formed An epitaxial silicon wafer was prepared. As the active layer wafer, a V / G value is controlled by a known method so as not to include the COP generation region 61 and the dislocation cluster region 66 in FIG. 7, and a silicon wafer not including dislocation clusters and COP is cut. It was.
続いて、支持基板用ウェーハと活性層用ウェーハとを真空常温接合法で貼り合わせた。具体的には、支持基板用ウェーハおよび活性層用ウェーハを、図６に示した真空常温接合装置に導入し、チャンバ内の温度を２５℃、チャンバ内の圧力を１．０×１０−５Ｐａ未満とした後、Ａｒイオンを加速電圧：６００ｅＶ、周波数：１５０Ｈｚ、パルス幅：５０×１０−６秒の条件で、各ウェーハの表層部であるエピタキシャル層表面に照射する活性化処理を施して、両表面に各々厚み５ｎｍのアモルファス層を形成した。その後、支持基板用ウェーハと活性層用ウェーハとを、両表面のアモルファス層を介して貼り合わせた。 Subsequently, the support substrate wafer and the active layer wafer were bonded together by a vacuum room temperature bonding method. Specifically, the support substrate wafer and the active layer wafer are introduced into the vacuum room temperature bonding apparatus shown in FIG. 6, the temperature in the chamber is 25 ° C., and the pressure in the chamber is 1.0 × 10 −5 Pa. Then, an activation treatment is performed to irradiate the surface of the epitaxial layer, which is a surface layer portion of each wafer, with Ar ions under conditions of acceleration voltage: 600 eV, frequency: 150 Hz, pulse width: 50 × 10 −6 seconds, Amorphous layers having a thickness of 5 nm were formed on both surfaces. Then, the wafer for support substrates and the wafer for active layers were bonded together through the amorphous layer of both surfaces.
最後に、活性層用ウェーハの表面に対して研削処理および研磨処理を施して、活性層用ウェーハのうちシリコンウェーハとエピタキシャル層の厚み方向の一部を除去し、活性層としてエピタキシャル層を厚み２０μｍ残すように薄膜化し、本発明例１に係るシリコン接合ウェーハを得た。 Finally, the surface of the active layer wafer is ground and polished to remove part of the active layer wafer in the thickness direction of the silicon wafer and the epitaxial layer, and the epitaxial layer has a thickness of 20 μm as the active layer. The film was thinned so as to remain, and a silicon bonded wafer according to Example 1 of the present invention was obtained.
（発明例２）
図１に示した手順に従って、発明例２に係る接合シリコンウェーハを製造した。まず、支持基板用ウェーハとして、直径：２００ｍｍ、厚み：７２５μｍのｎ型ＦＺシリコンウェーハ（酸素濃度：２．５×１０１５ａｔｏｍｓ／ｃｍ３、ドーパント：リン、ドーパント濃度：１．４×１０１４ａｔｏｍｓ／ｃｍ３、目標抵抗率：３０Ω・ｃｍ）を用意した。また、活性層用ウェーハとして、直径：２００ｍｍ、厚み：７２５μｍのｎ型ＦＺシリコンウェーハ（酸素濃度：７．３×１０１７ａｔｏｍｓ／ｃｍ３、ドーパント：リン、ドーパント濃度：４．４×１０１４ａｔｏｍｓ／ｃｍ３、目標抵抗率：１０Ω・ｃｍ）を用意した。
(Invention Example 2)
A bonded silicon wafer according to Invention Example 2 was manufactured according to the procedure shown in FIG. First, as a support substrate wafer, an n-type FZ silicon wafer having a diameter of 200 mm and a thickness of 725 μm (oxygen concentration: 2.5 × 10 15 atoms / cm 3 , dopant: phosphorus, dopant concentration: 1.4 × 10 14 atoms) / Cm 3 , target resistivity: 30 Ω · cm). As an active layer wafer, an n-type FZ silicon wafer having a diameter of 200 mm and a thickness of 725 μm (oxygen concentration: 7.3 × 10 17 atoms / cm 3 , dopant: phosphorus, dopant concentration: 4.4 × 10 14 atoms) / Cm 3 , target resistivity: 10 Ω · cm).
続いて、発明例１と同じ条件で支持基板用ウェーハと活性層用ウェーハとを真空常温接合法で貼り合わせた。なお、各ウェーハの表面には、各々厚み５ｎｍのアモルファス層が形成された。 Subsequently, the support substrate wafer and the active layer wafer were bonded together by a vacuum room temperature bonding method under the same conditions as in Invention Example 1. An amorphous layer having a thickness of 5 nm was formed on the surface of each wafer.
最後に、活性層用ウェーハの表面に対して研削処理および研磨処理を施して、厚み２０μｍの活性層を残すように薄膜化し、本発明例２に係るシリコン接合ウェーハを得た。 Finally, the surface of the active layer wafer was ground and polished to reduce the thickness so as to leave an active layer having a thickness of 20 μm, thereby obtaining a silicon bonded wafer according to Example 2 of the present invention.
（比較例）
直径：２００ｍｍ、厚み：７２５μｍのｎ型ＣＺシリコンウェーハ（酸素濃度：８．４×１０１７ａｔｏｍｓ／ｃｍ３、ドーパント：リン、ドーパント濃度：１．４×１０１４ａｔｏｍｓ／ｃｍ３、目標抵抗率：３０Ω・ｃｍ）上に、活性層として、厚み２０μｍのシリコンエピタキシャル層（ドーパント：リン、ドーパント濃度：４．４×１０１４ａｔｏｍｓ／ｃｍ３、目標抵抗率：１０Ω・ｃｍ）を形成したエピタキシャルシリコンウェーハを作製した。
(Comparative example)
Diameter: 200 mm, thickness: 725 μm n-type CZ silicon wafer (oxygen concentration: 8.4 × 10 17 atoms / cm 3 , dopant: phosphorus, dopant concentration: 1.4 × 10 14 atoms / cm 3 , target resistivity: An epitaxial silicon wafer having a 20 μm thick silicon epitaxial layer (dopant: phosphorus, dopant concentration: 4.4 × 10 14 atoms / cm 3 , target resistivity: 10 Ω · cm) formed as an active layer on 30 Ω · cm) Was made.
発明例１，２および比較例で作製した各サンプルに対して、デバイス形成プロセス模擬熱処理、酸素濃度分析、およびゲッタリング能力評価の順番で評価を実施した。 Evaluation was carried out in the order of device formation process simulation heat treatment, oxygen concentration analysis, and gettering ability evaluation for each sample produced in Invention Examples 1 and 2 and Comparative Example.
＜デバイス形成プロセス模擬熱処理＞
各サンプルに対して、窒素雰囲気にて１１００℃で２時間の熱処理を施した。
<Device formation process simulated heat treatment>
Each sample was heat-treated at 1100 ° C. for 2 hours in a nitrogen atmosphere.
＜酸素濃度分析＞
各サンプルに対して、活性層の深さ方向の酸素濃度分布を二次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass Spectrometry）により測定した。活性層の表面から深さ１μｍの位置と、深さ２０μｍの位置（貼り合わせ界面近傍）での酸素濃度を表１に示す。
<Oxygen concentration analysis>
For each sample, the oxygen concentration distribution in the depth direction of the active layer was measured by secondary ion mass spectrometry (SIMS). Table 1 shows the oxygen concentration at a position 1 μm deep from the surface of the active layer and at a position 20 μm deep (near the bonding interface).
比較例では、活性層の表面から深さ１μｍの位置での酸素濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上存在し、支持基板であるシリコンウェーハからエピキシャル層領域へ酸素が拡散していることがわかる。一方、本発明例１，２では、活性層の表面から深さ１μｍの位置での酸素濃度がともに５×１０１５ａｔｏｍｓ／ｃｍ３未満であり、デバイス形成プロセス時に支持基板からの酸素の拡散を抑制して活性層を低酸素濃度に維持できることがわかる。さらに、発明例１，２では、活性層表面から深さ２０μｍの位置での酸素濃度が、深さ１μｍの位置での酸素濃度と同等であることから、活性層への酸素の拡散を完全に抑制できていることがわかる。 In the comparative example, the oxygen concentration at a depth of 1 μm from the surface of the active layer is 1 × 10 16 atoms / cm 3 or more, and oxygen diffuses from the silicon wafer as the support substrate to the epitaxial layer region. Recognize. On the other hand, in Inventive Examples 1 and 2, the oxygen concentration at the position of 1 μm depth from the surface of the active layer is both less than 5 × 10 15 atoms / cm 3 , and oxygen diffusion from the support substrate is prevented during the device formation process. It can be seen that the active layer can be maintained at a low oxygen concentration by being suppressed. Furthermore, in Invention Examples 1 and 2, the oxygen concentration at a depth of 20 μm from the active layer surface is equivalent to the oxygen concentration at a depth of 1 μm, so that oxygen diffusion into the active layer is completely prevented. It turns out that it has suppressed.
＜ゲッタリング能力評価＞
各サンプルの活性層の表面を、Ｎｉ汚染液（１×１０１３ａｔｏｍｓ／ｃｍ２）を用いてスピンコート法により故意に汚染し、次いで、窒素雰囲気中において９００℃で３０分の熱処理を施した。次いで、ライト液へ３分間浸した後、活性層の表面を光学顕微鏡にて観察し、活性層表面で観察されるピット（ニッケルシリサイド起因の表面ピット：Ｎｉピット）の発生の有無を調査した。図８に発明例１，２および比較例の顕微鏡写真を示す。
<Evaluation of gettering ability>
The surface of the active layer of each sample was intentionally contaminated by spin coating using Ni contamination liquid (1 × 10 13 atoms / cm 2 ), and then heat-treated at 900 ° C. for 30 minutes in a nitrogen atmosphere. . Next, after immersing in the light solution for 3 minutes, the surface of the active layer was observed with an optical microscope, and the presence or absence of generation of pits (surface pits caused by nickel silicide: Ni pits) observed on the surface of the active layer was investigated. FIG. 8 shows micrographs of Invention Examples 1 and 2 and a comparative example.
図８より、発明例１，２では、Ｎｉシリサイドが観察されなかった。よって、Ｎｉに対するゲッタリング能力を付与できたことが確認された。一方、比較例では、Ｎｉシリサイドが観察されたため、Ｎｉに対するゲッタリング能力がないことが確認された。これは、真空常温接合の結果発生したアモルファス層がゲッタリングシンクとして機能したことを示唆している。 From FIG. 8, Ni silicide was not observed in Invention Examples 1 and 2. Therefore, it was confirmed that the gettering ability for Ni could be provided. On the other hand, in the comparative example, since Ni silicide was observed, it was confirmed that there was no gettering ability for Ni. This suggests that the amorphous layer generated as a result of the vacuum room temperature bonding functioned as a gettering sink.
本発明のシリコン接合ウェーハの製造方法によれば、スリップが発生せず、低酸素濃度の活性層を有し、しかも、デバイス形成プロセス時に支持基板からの酸素の拡散を抑制して活性層を低酸素濃度に維持できるシリコン接合ウェーハを効率的に製造することが可能である。そのため、製造されたシリコン接合ウェーハを、撮像デバイスや横型パワーデバイスなど、種々のデバイスを活性層に形成するための基板として好適に用いることができる。 According to the method for producing a silicon bonded wafer of the present invention, no slip occurs, the active layer has a low oxygen concentration, and the active layer is reduced by suppressing diffusion of oxygen from the support substrate during the device formation process. It is possible to efficiently manufacture a silicon bonded wafer that can be maintained at an oxygen concentration. Therefore, the manufactured silicon bonded wafer can be suitably used as a substrate for forming various devices such as an imaging device and a horizontal power device on the active layer.
１０ 支持基板用ウェーハ
１２ ＦＺシリコンウェーハ
１４ エピタキシャルシリコンウェーハ
１４Ａ シリコンウェーハ
１４Ｂ シリコンエピタキシャル層（第１低酸素領域）
２０ 活性層用ウェーハ
２２ ＦＺシリコンウェーハ
２４ エピタキシャルシリコンウェーハ
２４Ａ シリコンウェーハ
２４Ｂ シリコンエピタキシャル層（第２低酸素領域）
３０ ゲッタリング層
４０，４２，４４ アモルファス層
４６ 活性層
４８ アニールウェーハ
４８Ａ シリコンウェーハ
４８Ｂ ＤＺ層（第１低酸素領域または第２低酸素領域）
１００，２００，３００，４００ シリコン接合ウェーハ
５０ 真空常温接合装置
５１ プラズマチャンバ
５２ ガス導入口
５３ 真空ポンプ
５４ パルス電圧印加装置
５５Ａ，５５Ｂ ウェーハ固定台
６１ ＣＯＰ発生領域
６２ ＯＳＦ潜在核領域
６３ 酸素析出促進領域（Ｐｖ（１）領域）
６４ 酸素析出促進領域（Ｐｖ（２）領域）
６５ 酸素析出抑制領域（Ｐｉ領域）
６６ 転位クラスター領域
10 Support substrate wafer 12 FZ silicon wafer 14 Epitaxial silicon wafer 14A Silicon wafer 14B Silicon epitaxial layer (first low oxygen region)
20 Wafer for active layer 22 FZ silicon wafer 24 Epitaxial silicon wafer 24A Silicon wafer 24B Silicon epitaxial layer (second low oxygen region)
30 gettering layer 40, 42, 44 amorphous layer 46 active layer 48 annealed wafer 48A silicon wafer 48B DZ layer (first low oxygen region or second low oxygen region)
100, 200, 300, 400 Silicon bonded wafer 50 Vacuum room temperature bonding device 51 Plasma chamber 52 Gas inlet 53 Vacuum pump 54 Pulse voltage application device 55A, 55B Wafer fixing table 61 COP generation region 62 OSF latent nucleus region 63 Oxygen precipitation promotion region (Pv (1) region)
64 Oxygen precipitation promotion region (Pv (2) region)
65 Oxygen precipitation suppression region (Pi region)
66 Dislocation cluster region
Claims (11)
前記支持基板用ウェーハの前記表層部側の主表面および前記活性層用ウェーハの前記表層部側の主表面に、真空常温下で、イオン化させた中性元素を照射する活性化処理をして、前記両方の主表面を活性化面とした後に、引き続き真空常温下で前記両方の活性化面を接触させることで、前記支持基板用ウェーハと前記活性層用ウェーハとを貼り合わせて、シリコン接合ウェーハを得る工程と、
前記活性層用ウェーハを薄膜化して、当該活性層用ウェーハの前記表層部を前記シリコン接合ウェーハの活性層とする工程と、
を有することを特徴とするシリコン接合ウェーハの製造方法。 At least the surface layer portion is a first low oxygen region having an oxygen concentration of 3 × 10 17 atoms / cm 3 (ASTM F121-1979) or less, and a wafer for supporting substrate made of single crystal silicon, and at least the surface layer portion has an oxygen concentration of 3 × 10 Preparing a wafer for an active layer made of single crystal silicon, which is a second low oxygen region of 17 atoms / cm 3 (ASTM F121-1979) or less,
The main surface on the surface layer portion side of the support substrate wafer and the main surface on the surface layer portion side of the active layer wafer are subjected to an activation treatment by irradiating an ionized neutral element at room temperature in a vacuum, After making both the main surfaces active surfaces, the support substrate wafer and the active layer wafer are bonded to each other by bringing both the active surfaces into contact with each other at a vacuum room temperature. Obtaining
Thinning the active layer wafer, and making the surface layer portion of the active layer wafer an active layer of the silicon bonded wafer; and
A method for producing a silicon-bonded wafer, comprising:
（Ａ）前記第１低酸素領域として厚み方向全域にわたる酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ Ｆ１２１−１９７９）以下であるＦＺシリコンウェーハ、
（Ｂ）シリコンウェーハ上に、前記第１低酸素領域の前記表層部として酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ Ｆ１２１−１９７９）以下であるシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハ、および
（Ｃ）前記第１低酸素領域の前記表層部の酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ Ｆ１２１−１９７９）以下であるアニールウェーハ
のいずれかである、請求項１に記載のシリコン接合ウェーハの製造方法。 The support substrate wafer is
(A) an FZ silicon wafer having an oxygen concentration of 3 × 10 16 atoms / cm 3 (ASTM F121-1979) or less as the first low oxygen region in the entire thickness direction;
(B) an epitaxial silicon wafer in which a silicon epitaxial layer having an oxygen concentration of 3 × 10 16 atoms / cm 3 (ASTM F121-1979) or less is formed on the silicon wafer as the surface layer portion of the first low oxygen region; 2. The silicon according to claim 1, wherein the surface layer portion of the first low oxygen region has an oxygen concentration of 3 × 10 16 atoms / cm 3 (ASTM F121-1979) or less. Manufacturing method of bonded wafer.
（Ａ）前記第１低酸素領域として厚み方向全域にわたる酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ Ｆ１２１−１９７９）以下であるＦＺシリコンウェーハ、
（Ｂ）シリコンウェーハ上に、前記第１低酸素領域の前記表層部として酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ Ｆ１２１−１９７９）以下であるシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハ、および
（Ｃ）前記第１低酸素領域の前記表層部の酸素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ Ｆ１２１−１９７９）以下であるアニールウェーハ
のいずれかである、請求項１〜３のいずれか一項に記載のシリコン接合ウェーハの製造方法。 The active layer wafer is
(A) an FZ silicon wafer having an oxygen concentration of 3 × 10 16 atoms / cm 3 (ASTM F121-1979) or less as the first low oxygen region in the entire thickness direction;
(B) an epitaxial silicon wafer in which a silicon epitaxial layer having an oxygen concentration of 3 × 10 16 atoms / cm 3 (ASTM F121-1979) or less is formed on the silicon wafer as the surface layer portion of the first low oxygen region; And (C) any one of the annealed wafers in which the oxygen concentration of the surface layer portion of the first low oxygen region is 3 × 10 16 atoms / cm 3 (ASTM F121-1979) or less. A method for producing a silicon bonded wafer according to claim 1.
The method for manufacturing a silicon bonded wafer according to claim 1, wherein the activation treatment is performed so that an amorphous layer having a thickness of 10 nm or more is formed on both the main surfaces.
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