JP6597493B2 - Manufacturing method of pn junction silicon wafer - Google Patents

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Description

本発明は、ｐｎ接合シリコンウェーハの製造方法に関する。   The present invention relates to a method for manufacturing a pn junction silicon wafer.

縦型構造のパワーデバイスを作製するために用いられるｐｎ接合シリコンウェーハについては、例えば特許文献１に記載されているように支持基板の上に支持基板とは反対の導電型を有するエピタキシャル層を化学蒸着法（ＣＶＤ法）等によりエピタキシャル成長させて、ｐｎ接合シリコンウェーハを形成する方法が用いられていた。この際、高耐圧動作を実現するためには百μｍ以上のエピタキシャル層を堆積する必要がある。   For a pn junction silicon wafer used for manufacturing a power device having a vertical structure, for example, as described in Patent Document 1, an epitaxial layer having a conductivity type opposite to the support substrate is chemically formed on the support substrate. A method of forming a pn junction silicon wafer by epitaxial growth by vapor deposition (CVD) or the like has been used. At this time, in order to realize a high breakdown voltage operation, it is necessary to deposit an epitaxial layer of 100 μm or more.

特開平９−２１３９４６号公報Japanese Patent Application Laid-Open No. 9-213946

しかしながら、本発明者の検討によれば、上記の方法では百μｍ以上の層厚のエピタキシャル層を形成するのに長時間かかってしまうため、ウェーハが熱応力に耐えることができずスリップや転位が発生したり、支持基板中のドーパントがエピタキシャル層へ拡散するという問題が生じることがわかった。   However, according to the study of the present inventor, since it takes a long time to form an epitaxial layer having a thickness of 100 μm or more in the above method, the wafer cannot withstand thermal stress, and slip and dislocation are not caused. It has been found that there is a problem in that it occurs or the dopant in the support substrate diffuses into the epitaxial layer.

そこで、上記問題を回避するためにエピタキシャル成長によらず、真空常温下でｐ型基板とｎ型基板とを貼り合わせてｐｎ接合シリコンウェーハを形成することを考えた。貼り合わせの方法として、ｐ型単結晶シリコン基板の主表面とｎ型単結晶シリコン基板の主表面に、真空常温下でイオンビームまたは中性原子ビームを照射する活性化処理をして、上記両方の主表面を活性化面とした後に、引き続き真空常温下で上記両方の活性化面を接触させることで、ｐ型単結晶シリコン基板とｎ型単結晶シリコン基板とを貼り合わせて、ｐｎ接合シリコンウェーハを得る方法を検討した。しかしながら、上記の貼り合わせ方法では、両基板の主表面にイオンビームまたは中性原子ビームを照射し、両基板の主表面を活性化面として貼り合わせることから、この活性化処理に起因してｐｎ接合シリコンウェーハの貼合せ界面近傍において結晶性が乱れた変質層が生じ、ｐｎ接合間にリーク電流が発生してしまいデバイス特性を悪化させるという問題が生じることがわかった。   Therefore, in order to avoid the above problem, it was considered to form a pn junction silicon wafer by bonding a p-type substrate and an n-type substrate at a vacuum room temperature without using epitaxial growth. As a method of bonding, activation treatment is performed by irradiating a main surface of a p-type single crystal silicon substrate and a main surface of an n-type single crystal silicon substrate with an ion beam or a neutral atom beam at room temperature in a vacuum. After making the main surface of the active surface the active surface, both the above active surfaces are brought into contact with each other at room temperature in a vacuum, thereby bonding the p-type single crystal silicon substrate and the n-type single crystal silicon substrate to form a pn junction silicon. The method of obtaining the wafer was studied. However, in the above bonding method, the main surfaces of both substrates are irradiated with an ion beam or a neutral atom beam, and the main surfaces of both substrates are bonded as an activation surface. It has been found that a deteriorated layer with disordered crystallinity is generated in the vicinity of the bonding interface of the bonded silicon wafer, causing a problem that a leak current is generated between the pn junctions and the device characteristics are deteriorated.

そこで本発明は、上記課題に鑑み、スリップおよび転位の発生がなく、ドーパントの拡散を抑制し、さらには、ｐｎ接合間のリーク電流を抑制することのできるｐｎ接合シリコンウェーハの製造方法を提供することを目的とする。   Therefore, in view of the above problems, the present invention provides a method for manufacturing a pn junction silicon wafer that is free from slip and dislocation, suppresses dopant diffusion, and further suppresses leakage current between pn junctions. For the purpose.

本発明者は、上記課題を解決すべく鋭意検討したところ、活性化処理に起因して生じた変質層における結晶性の乱れは、熱処理によりｎ型単結晶シリコン基板およびｐ型単結晶シリコン基板が本来有する結晶性に回復することができるとの認識に至り、本発明を完成した。   As a result of intensive studies to solve the above problems, the present inventors have found that the disorder of crystallinity in the altered layer caused by the activation treatment is caused by the heat treatment between the n-type single crystal silicon substrate and the p-type single crystal silicon substrate. Recognizing that the original crystallinity can be recovered, the present invention was completed.

本発明は、上記知見に基づいて完成されたものであり、その要旨構成は以下のとおりである。
（１）ｐ型単結晶シリコン基板の主表面とｎ型単結晶シリコン基板の主表面に、真空常温下でイオンビームまたは中性原子ビームを照射する活性化処理をして、前記両方の主表面を活性化面とした後に、引き続き真空常温下で前記両方の活性化面を接触させることで、前記ｐ型単結晶シリコン基板と前記ｎ型単結晶シリコン基板とを一体化させて、ｐｎ接合シリコンウェーハを得る第１工程と、
前記ｐｎ接合シリコンウェーハに熱処理を施して、前記活性化処理により前記ｐｎ接合シリコンウェーハの貼合せ界面近傍に生じた変質層を再結晶化させる第２工程と、
を有することを特徴とするｐｎ接合シリコンウェーハの製造方法。 The present invention has been completed based on the above findings, and the gist of the present invention is as follows.
(1) The main surface of the p-type single crystal silicon substrate and the main surface of the n-type single crystal silicon substrate are subjected to an activation treatment by irradiating an ion beam or a neutral atom beam at room temperature in a vacuum, and both the main surfaces Then, the p-type single crystal silicon substrate and the n-type single crystal silicon substrate are integrated by bringing both activated surfaces into contact with each other at a vacuum room temperature. A first step of obtaining a wafer;
A second step of subjecting the pn-bonded silicon wafer to a heat treatment, and recrystallizing the altered layer generated in the vicinity of the bonding interface of the pn-bonded silicon wafer by the activation process;
A method for producing a pn junction silicon wafer, comprising:

なお、以下、本発明における第１工程での貼合せ方法を「真空常温接合法」と称する。   Hereinafter, the bonding method in the first step in the present invention is referred to as “vacuum room temperature bonding method”.

（２）前記第１工程に先立ち、前記ｐ型単結晶シリコン基板の片面に、前記ｎ型単結晶シリコン基板のドーパント濃度よりも高いドーパント濃度をもつ、厚さ５０μｍ以下のｎ型シリコンエピタキシャル層を形成する工程を有し、
前記活性化処理では、前記ｐ型単結晶シリコン基板の主表面に代えて、前記ｎ型シリコンエピタキシャル層の表面に活性化処理をして、当該表面を活性化面とする、上記（１）に記載のｐｎ接合シリコンウェーハの製造方法。 (2) Prior to the first step, an n-type silicon epitaxial layer having a thickness of 50 μm or less having a dopant concentration higher than that of the n-type single crystal silicon substrate is formed on one surface of the p-type single crystal silicon substrate. Having a process of forming,
In the activation process, in place of the main surface of the p-type single crystal silicon substrate, the surface of the n-type silicon epitaxial layer is activated to make the surface an activated surface. The manufacturing method of pn junction silicon wafer of description.

（３）前記第１工程に先立ち、前記ｎ型単結晶シリコン基板の片面に、前記ｐ型単結晶シリコン基板のドーパント濃度よりも高いドーパント濃度をもつ、厚さ５０μｍ以下のｐ型シリコンエピタキシャル層を形成する工程を有し、
前記活性化処理では、前記ｎ型単結晶シリコン基板の主表面に代えて、前記ｐ型シリコンエピタキシャル層の表面に活性化処理をして、当該表面を活性化面とする、上記（１）に記載のｐｎ接合シリコンウェーハの製造方法。 (3) Prior to the first step, a p-type silicon epitaxial layer having a thickness of 50 μm or less having a dopant concentration higher than that of the p-type single crystal silicon substrate is formed on one surface of the n-type single crystal silicon substrate. Having a process of forming,
In the activation treatment, the surface of the p-type silicon epitaxial layer is activated instead of the main surface of the n-type single crystal silicon substrate, and the surface is used as the activation surface. The manufacturing method of pn junction silicon wafer of description.

（４）前記ｐ型単結晶シリコン基板および前記ｎ型単結晶シリコン基板が転位クラスターおよびＣＯＰを含まないシリコンウェーハである、上記（１）〜（３）のいずれか一つに記載のｐｎ接合シリコンウェーハの製造方法。   (4) The pn junction silicon according to any one of (1) to (3), wherein the p-type single crystal silicon substrate and the n-type single crystal silicon substrate are silicon wafers containing no dislocation clusters and COPs. Wafer manufacturing method.

（５）前記ｐ型単結晶シリコン基板および前記ｎ型単結晶シリコン基板の面方位が同じである、上記（１）〜（４）のいずれか一つに記載のｐｎ接合シリコンウェーハの製造方法。   (5) The method for producing a pn junction silicon wafer according to any one of (1) to (4) above, wherein the p-type single crystal silicon substrate and the n-type single crystal silicon substrate have the same plane orientation.

（６）前記熱処理をＮ２、ＡｒおよびＨ２から選択される少なくとも一種が含まれる雰囲気中で、２００℃以上１３００℃以下の温度領域で３０分以上２時間以下行うこととする、上記（１）〜（５）のいずれか一つに記載のｐｎ接合シリコンウェーハの製造方法。 (6) The heat treatment is performed in an atmosphere containing at least one selected from N 2 , Ar, and H 2 in a temperature range of 200 ° C. to 1300 ° C. for 30 minutes to 2 hours. The manufacturing method of the pn junction silicon wafer as described in any one of)-(5).

（７）前記熱処理をマイクロ波アニール処理とする、上記（１）〜（６）のいずれか一つに記載のｐｎ接合シリコンウェーハの製造方法。   (7) The method for producing a pn junction silicon wafer according to any one of (1) to (6), wherein the heat treatment is microwave annealing.

（８）前記熱処理の後、前記ｐｎ接合シリコンウェーハを構成する前記ｐ型単結晶シリコン基板および前記ｎ型単結晶シリコン基板の少なくとも一方を研削および研磨する工程をさらに有する、上記（１）〜（７）のいずれか一つに記載のｐｎ接合シリコンウェーハの製造方法。   (8) The above (1) to (1), further comprising grinding and polishing at least one of the p-type single crystal silicon substrate and the n-type single crystal silicon substrate constituting the pn junction silicon wafer after the heat treatment. 7) The manufacturing method of the pn junction silicon wafer as described in any one of 7).

本発明によれば、スリップおよび転位の発生がなく、ドーパントの拡散を抑制し、さらには、ｐｎ接合間のリーク電流を抑制することのできるｐｎ接合シリコンウェーハの製造方法を提供することができる。   According to the present invention, it is possible to provide a method of manufacturing a pn junction silicon wafer that does not generate slips and dislocations, suppresses dopant diffusion, and further suppresses a leakage current between pn junctions.

本発明の第１の実施形態によるｐｎ接合シリコンウェーハの製造方法を説明する模式断面図である。It is a schematic cross section explaining the manufacturing method of the pn junction silicon wafer by a 1st embodiment of the present invention. 本発明の第２の実施形態によるｐｎ接合シリコンウェーハの製造方法を説明する模式断面図である。It is a schematic cross section explaining the manufacturing method of the pn junction silicon wafer by the 2nd Embodiment of this invention. 本発明の一実施形態において、真空常温接合を行う際に用いる装置の模式断面図である。In one Embodiment of this invention, it is a schematic cross section of the apparatus used when performing vacuum normal temperature joining. 固液界面における温度勾配に対する引き上げ速度の比と単結晶シリコンインゴットの縦断面における欠陥分布を示す図である。It is a figure which shows the defect distribution in the longitudinal section of the ratio of the pulling-up speed with respect to the temperature gradient in a solid-liquid interface, and a single crystal silicon ingot.

（第１の実施形態）
図１を参照して、本発明の第１の実施形態を説明する。 (First embodiment)
A first embodiment of the present invention will be described with reference to FIG.

（第１工程：真空常温接合法による貼り合わせ）
まず、真空常温接合法による貼り合わせ方法を説明する。真空常温接合法によるｐ型単結晶シリコン基板およびｎ型単結晶シリコン基板の貼り合わせは、両基板を加熱することなく常温で貼り合わせる方法である。本発明の第１の実施形態では、ｐ型単結晶シリコン基板１０の主表面とｎ型単結晶シリコン基板２０の主表面に、真空常温下でイオンビームまたは中性原子ビームを照射する活性化処理をして、上記両方の主表面を活性化面とする。これにより、活性化面には、シリコンが本来持っているダングリングボンド（結合の手）が現れる。そのため、引き続き真空常温下で上記両方の活性化面を接触させることで、瞬時に接合力が働き、上記活性化面を貼合せ面としてｐ型単結晶シリコン基板１０とｎ型単結晶シリコン基板２０とが強固に接合され、一体化する。これによりｐｎ接合シリコンウェーハが得られる。 (First step: Bonding by vacuum room temperature bonding method)
First, a bonding method using a vacuum room temperature bonding method will be described. The bonding of the p-type single crystal silicon substrate and the n-type single crystal silicon substrate by the vacuum room temperature bonding method is a method of bonding both substrates at room temperature without heating. In the first embodiment of the present invention, an activation process is performed in which the main surface of the p-type single crystal silicon substrate 10 and the main surface of the n-type single crystal silicon substrate 20 are irradiated with an ion beam or a neutral atom beam at room temperature in a vacuum. Then, both of the main surfaces are used as the activation surface. As a result, dangling bonds (bonding hands) inherent to silicon appear on the activated surface. For this reason, when both of the activated surfaces are brought into contact with each other at room temperature under vacuum, the bonding force is instantaneously applied, and the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20 are used with the activated surface as a bonding surface. Are firmly joined and integrated. Thereby, a pn junction silicon wafer is obtained.

活性化処理の方法としては、プラズマ雰囲気でイオン化した元素を基板表面へ加速させる方法と、イオンビーム装置から加速したイオン化した元素を基板表面へ加速させる方法が挙げられる。   Examples of the activation treatment method include a method of accelerating an element ionized in a plasma atmosphere to the substrate surface and a method of accelerating the ionized element accelerated from the ion beam apparatus to the substrate surface.

この方法を実現する装置の一形態を、図３を参照して説明する。真空常温接合装置５０は、プラズマチャンバー５１と、ガス導入口５２と、真空ポンプ５３と、パルス電圧印加装置５４と、ウェーハ固定台５５Ａ，５５Ｂと、を有する。   An embodiment of an apparatus for realizing this method will be described with reference to FIG. The vacuum room temperature bonding apparatus 50 includes a plasma chamber 51, a gas introduction port 52, a vacuum pump 53, a pulse voltage application device 54, and wafer fixing bases 55A and 55B.

まず、プラズマチャンバー５１内のウェーハ固定台５５Ａ，５５Ｂにそれぞれｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０を載置、固定する。次に、真空ポンプ５３によりプラズマチャンバー５１内を減圧し、ついで、ガス導入口５２からプラズマチャンバー５１内に原料ガスを導入する。続いて、パルス電圧印加装置５４によりウェーハ固定台５５Ａ，５５Ｂ（およびｐ型単結晶シリコン基板１０，ｎ型単結晶シリコン基板２０）に負電圧をパルス状に印加する。これにより、原料ガスのプラズマを生成するとともに、生成したプラズマに含まれる原料ガスのイオンをｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０に向けて加速、照射することができる。   First, the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20 are placed and fixed on the wafer fixing bases 55A and 55B in the plasma chamber 51, respectively. Next, the inside of the plasma chamber 51 is depressurized by the vacuum pump 53, and then the source gas is introduced into the plasma chamber 51 from the gas introduction port 52. Subsequently, a negative voltage is applied in a pulse form to the wafer fixing bases 55A and 55B (and the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20) by the pulse voltage application device 54. Thereby, plasma of the source gas can be generated, and ions of the source gas contained in the generated plasma can be accelerated and irradiated toward the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20.

照射する元素は、Ａｒ、Ｎｅ、Ｘｅ、Ｈ、ＨｅおよびＳｉから選択される少なくとも一種とすることが好ましい。   The element to be irradiated is preferably at least one selected from Ar, Ne, Xe, H, He and Si.

プラズマチャンバー５１内のチャンバー圧力は１×１０−５Ｐａ以下とすることが好ましい。さもないと、基板表面へスパッタされた元素が再付着し、ダングリングボンドの形成率が低下するおそれがあるためである。 The chamber pressure in the plasma chamber 51 is preferably 1 × 10 −5 Pa or less. Otherwise, the element sputtered on the substrate surface may reattach, and the dangling bond formation rate may be reduced.

ここで、ｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０に印加するパルス電圧は、基板表面に対する照射元素の加速エネルギーが１００ｅＶ以上５ｋｅＶ以下となるように設定する。当該加速エネルギーが１００ｅＶ未満の場合には、照射した元素が基板表面へ堆積していき、基板表面へのダングリングボンドを形成できなくなる。一方、当該加速エネルギーが５ｋｅＶを超えると、照射した元素が基板内部へ注入していき、基板表面へのダングリングボンドを形成できなくなる。   Here, the pulse voltage applied to the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20 is set so that the acceleration energy of the irradiation element with respect to the substrate surface is 100 eV or more and 5 keV or less. When the acceleration energy is less than 100 eV, the irradiated element accumulates on the substrate surface, and dangling bonds cannot be formed on the substrate surface. On the other hand, when the acceleration energy exceeds 5 keV, the irradiated element is injected into the substrate and dangling bonds cannot be formed on the substrate surface.

パルス電圧の周波数は、ｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０にイオンが照射される回数を決定する。パルス電圧の周波数は、１０Ｈｚ以上１０ｋＨｚ以下とすることが好ましい。ここで、１０Ｈｚ以上とすることにより、イオン照射ばらつきを吸収でき、イオン照射量が安定する。また、１０ｋＨｚ以下とすることにより、グロー放電によるプラズマ形成が安定する。   The frequency of the pulse voltage determines the number of times the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20 are irradiated with ions. The frequency of the pulse voltage is preferably 10 Hz to 10 kHz. Here, by setting the frequency to 10 Hz or more, the ion irradiation variation can be absorbed and the ion irradiation amount is stabilized. Moreover, the plasma formation by glow discharge is stabilized by setting it as 10 kHz or less.

パルス電圧のパルス幅は、ｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０にイオンが照射される時間を決定する。パルス幅は、１μ秒以上１０ｍ秒以下とすることが好ましい。１μ秒以上とすることにより、安定してイオンをｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０に照射できる。また、１０ｍ秒以下とすることにより、グロー放電によるプラズマ形成が安定する。   The pulse width of the pulse voltage determines the time for which the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20 are irradiated with ions. The pulse width is preferably 1 μsec or more and 10 ms or less. By setting it to 1 microsecond or more, ions can be stably irradiated onto the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20. Moreover, the plasma formation by glow discharge is stabilized by setting it as 10 milliseconds or less.

ｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０は加熱されないため、その温度は常温（通常、３０℃〜９０℃）となる。   Since the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20 are not heated, the temperature is room temperature (usually 30 ° C. to 90 ° C.).

本発明では、上記真空常温接合法によって上記活性化面を貼合せ面として、ｐ型単結晶シリコン基板１０とｎ型単結晶シリコン基板２０とを一体化させることにより、以下の作用効果が得られる。真空常温接合法では、ｐ型単結晶シリコン基板１０とｎ型単結晶シリコン基板２０とを一体化させた時に、すなわちｐ型単結晶シリコン基板１０とｎ型単結晶シリコン基板２０とを貼合せた時に両基板が加熱されない。このため、ｐ型単結晶シリコン基板１０中のドーパントがｎ型単結晶シリコン基板２０側に拡散したり、また、ｎ型単結晶シリコン基板２０中のドーパントがｐ型単結晶シリコン基板１０側に拡散したりすることが抑制される。また、従来技術のように支持基板上にエピタキシャル層を長時間かけて成長させてｐｎ接合を形成する方法と異なり、瞬時に両基板を強固に接合できるため、スリップおよび転位の発生を防止することができる。   In the present invention, by integrating the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20 with the activated surface as a bonding surface by the vacuum room temperature bonding method, the following effects can be obtained. . In the vacuum room temperature bonding method, when the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20 are integrated, that is, the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20 are bonded together. Sometimes both substrates are not heated. Therefore, the dopant in the p-type single crystal silicon substrate 10 diffuses to the n-type single crystal silicon substrate 20 side, or the dopant in the n-type single crystal silicon substrate 20 diffuses to the p-type single crystal silicon substrate 10 side. It is suppressed. In addition, unlike the conventional technique in which an epitaxial layer is grown over a long time on a support substrate to form a pn junction, both substrates can be strongly bonded instantaneously, thereby preventing the occurrence of slip and dislocation. Can do.

（第２工程：熱処理による再結晶化）
図１を参照して、第１工程における活性化処理により、ｐｎ接合シリコンウェーハの貼合せ界面近傍にはｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０が本来有する結晶性が乱れた変質層１２，１４が生じているため、ｐｎ接合シリコンウェーハに熱処理を施して、この変質層１２，１４を再結晶化させる。これにより、ｐｎ接合シリコンウェーハの貼合せ界面近傍に生じた変質層１２，１４の結晶性が、ｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０が本来有する結晶性に回復されるため、ｐｎ接合間のリーク電流が抑制される。 (Second step: Recrystallization by heat treatment)
Referring to FIG. 1, the crystallinity inherent to p-type single crystal silicon substrate 10 and n-type single crystal silicon substrate 20 is disturbed near the bonding interface of the pn junction silicon wafer by the activation process in the first step. Since the deteriorated layers 12 and 14 are generated, the pn junction silicon wafer is subjected to heat treatment to recrystallize the deteriorated layers 12 and 14. As a result, the crystallinity of the altered layers 12 and 14 generated in the vicinity of the bonding interface of the pn junction silicon wafer is restored to the crystallinity inherent to the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20. , The leakage current between the pn junctions is suppressed.

ここで、第１工程における活性化処理は、ｐ型単結晶シリコン基板１０の主表面とｎ型単結晶シリコン基板２０の主表面に、真空常温下で１００ｅＶ以上５ｋｅＶ以下の低エネルギーのイオンビームまたは中性原子ビームの照射する活性化処理をして、上記両方の主表面を活性化面とし、活性化面の表面に接合のためのダングリングボンドを形成するための処理である。従って、結果として生じるｐｎ接合シリコンウェーハの貼合せ界面近傍の変質層１２，１４は極薄い層であり、その層厚は各々２ｎｍ以下である。そのため、上記再結晶化のための熱処理は、Ｎ２、ＡｒおよびＨ２から選択される少なくとも一種が含まれる雰囲気中で、２００℃以上１３００℃以下の温度領域で３０分以上２時間以下とすることが好ましい。例えば、１０００℃以上の温度領域で１〜２時間行うような一般的な外部ヒーター源を用いて加熱する熱処理（抵抗加熱処理、例えばファーネス炉による熱処理）では、昇温・降温の時間が数十分かかってしまい、その間に基板中のドーパントが拡散するという問題が生じ、デバイス特性に影響を及ぼすからである。基板中のドーパントの拡散濃度をより低下させる観点からは、上記熱処理を昇温・降温速度が速いことを特徴とするマイクロ波アニール処理とすることが好ましい。マイクロ波アニール処理では、広義のマイクロ波と呼ばれる周波数３００ＭＨｚ以上３ＴＨｚ以下の電磁波をｐｎ接合シリコンウェーハに照射して、ｐｎ接合シリコンウェーハを効率よく加熱する。これにより、活性化処理に起因して生じた変質層１２，１４における結晶性の乱れを回復することができる。なお、この熱処理は、「マイクロ波アニール処理」または「マイクロ波加熱処理」と呼ばれるが、本明細書においては「マイクロ波アニール処理」と称する。 Here, the activation process in the first step is performed on the main surface of the p-type single crystal silicon substrate 10 and the main surface of the n-type single crystal silicon substrate 20 with a low energy ion beam of 100 eV or more and 5 keV or less at room temperature in a vacuum. This is a process for activating the neutral atom beam to make both the main surfaces active as surfaces and forming dangling bonds for bonding on the surfaces of the active surfaces. Therefore, the altered layers 12 and 14 near the bonding interface of the resulting pn junction silicon wafer are extremely thin layers, each having a thickness of 2 nm or less. Therefore, the heat treatment for recrystallization is performed in an atmosphere including at least one selected from N 2 , Ar, and H 2 in a temperature range of 200 ° C. to 1300 ° C. for 30 minutes to 2 hours. It is preferable. For example, in a heat treatment (resistance heating treatment, for example, heat treatment using a furnace) in which heating is performed using a general external heater source that is performed in a temperature range of 1000 ° C. or higher for 1 to 2 hours, the temperature rise / fall time is several tens of hours. This is because a problem occurs in that the dopant in the substrate diffuses during this time, and the device characteristics are affected. From the viewpoint of further reducing the dopant diffusion concentration in the substrate, the heat treatment is preferably a microwave annealing treatment characterized by a high temperature rise / fall rate. In the microwave annealing treatment, an electromagnetic wave having a frequency of 300 MHz or more and 3 THz or less, called a microwave in a broad sense, is irradiated to the pn junction silicon wafer to efficiently heat the pn junction silicon wafer. Thereby, the disorder of crystallinity in the altered layers 12 and 14 caused by the activation treatment can be recovered. This heat treatment is referred to as “microwave annealing treatment” or “microwave heat treatment”, but is referred to as “microwave annealing treatment” in this specification.

本工程は、市販のマイクロ波アニール装置を用いて行うことができる。本工程では、電磁波をｐｎ接合シリコンウェーハに１０分以上１時間以下照射することにより、ｐｎ接合シリコンウェーハを５０℃以上１３００℃以下の温度に加熱することができる。また、マイクロ波アニール処理では、ｐｎ接合シリコンウェーハを急速に昇降温させることが可能であり、昇降温レートは、５０℃／ｍｉｎ以上２００℃／ｍｉｎ以下とすることが好ましい。５０℃／ｍｉｎ以上とすることにより、昇降温中に基板中のドーパントが拡散するおそれがなくなる。また、２００℃／ｍｉｎ以下とすることにより、昇降温中にウェーハにかかる熱応力を抑制することができるので、スリップや転位が発生しない。また、照射する電磁波の周波数は、例えば、３００ＭＨｚ以上３００ＧＨｚ以下とすることができ、照射する電磁波の出力は、例えば５００Ｗ以上４ｋＷ以下とすることができる。   This step can be performed using a commercially available microwave annealing apparatus. In this step, the pn junction silicon wafer can be heated to a temperature of 50 ° C. or more and 1300 ° C. or less by irradiating the pn junction silicon wafer with an electromagnetic wave for 10 minutes to 1 hour. In the microwave annealing treatment, it is possible to rapidly raise and lower the temperature of the pn junction silicon wafer, and the temperature raising and lowering rate is preferably 50 ° C./min to 200 ° C./min. By setting it to 50 ° C./min or more, there is no possibility that the dopant in the substrate diffuses during the temperature rise / fall. Moreover, since it can suppress the thermal stress concerning a wafer during temperature rising / falling by setting it as 200 degrees C / min or less, a slip and a dislocation do not generate | occur | produce. Moreover, the frequency of the electromagnetic wave to irradiate can be 300 MHz or more and 300 GHz or less, for example, and the output of the electromagnetic wave to irradiate can be 500 W or more and 4 kW or less, for example.

（ｐｎ接合シリコンウェーハの研削および研磨）
第２工程の後、ｐｎ接合シリコンウェーハを構成するｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０の少なくとも一方を研削および研磨する工程をさらに有してもよい。これにより、所望の厚さのｐｎ接合シリコンウェーハ１００を得ることができる。なお、上記研削および研磨する工程では、公知または任意の研削および研磨法を好適に用いることができ、具体的には平面研削および鏡面研磨法が挙げられる。 (Grinding and polishing of pn junction silicon wafer)
After the second step, it may further include a step of grinding and polishing at least one of the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20 constituting the pn junction silicon wafer. Thereby, the pn junction silicon wafer 100 having a desired thickness can be obtained. In the grinding and polishing step, known or arbitrary grinding and polishing methods can be suitably used, and specific examples include surface grinding and mirror polishing methods.

（第２の実施形態）
図２を参照して、本発明の第２の実施形態を説明する。 (Second Embodiment)
A second embodiment of the present invention will be described with reference to FIG.

（ｎ型シリコンエピタキシャル層の形成）
本発明の第２の実施形態では、まず、ｐ型単結晶シリコン基板１０の片面に、ｎ型単結晶シリコン基板２０のドーパント濃度よりも高いドーパント濃度をもつ、厚さ５０μｍ以下のｎ型シリコンエピタキシャル層１８を形成する。 (Formation of n-type silicon epitaxial layer)
In the second embodiment of the present invention, first, an n-type silicon epitaxial layer having a dopant concentration higher than that of the n-type single crystal silicon substrate 20 on one surface of the p-type single crystal silicon substrate 10 and having a thickness of 50 μm or less. Layer 18 is formed.

ここで、ｎ型シリコンエピタキシャル層の形成には、公知または任意の方法を好適に用いることができ、具体的には後述する枚葉式エピタキシャル成長装置を用いることができる。   Here, for the formation of the n-type silicon epitaxial layer, a known or arbitrary method can be suitably used, and specifically, a single wafer epitaxial growth apparatus described later can be used.

（第１工程：真空常温接合法による貼り合わせ）
続いて、ｎ型シリコンエピタキシャル層１８の表面とｎ型単結晶シリコン基板２０の主表面に、真空常温下でイオンビームまたは中性原子ビームを照射する活性化処理をして、ｎ型シリコンエピタキシャル層１８の表面とｎ型単結晶シリコン基板２０の主表面とを活性化面とする。これにより、活性化面には、シリコンが本来持っているダングリングボンド（結合の手）が現れる。そのため、引き続き真空常温下で上記両方の活性化面を接触させることで、瞬時に接合力が働き、活性化面を貼合せ面として、ｎ型シリコンエピタキシャル層１８の表面とｎ型単結晶シリコン基板２０の主表面とが強固に接合され、結果として、ｐ型単結晶シリコン基板１０とｎ型単結晶シリコン基板２０とが一体化する。これによりｐｎ接合シリコンウェーハが得られる。 (First step: Bonding by vacuum room temperature bonding method)
Subsequently, the surface of the n-type silicon epitaxial layer 18 and the main surface of the n-type single crystal silicon substrate 20 are subjected to an activation treatment in which an ion beam or a neutral atom beam is irradiated at a vacuum room temperature to obtain an n-type silicon epitaxial layer. The surface of 18 and the main surface of the n-type single crystal silicon substrate 20 are activated surfaces. As a result, dangling bonds (bonding hands) inherent to silicon appear on the activated surface. Therefore, by continuously bringing both activated surfaces into contact with each other under vacuum at room temperature, the bonding force is instantaneously activated, and the surface of the n-type silicon epitaxial layer 18 and the n-type single crystal silicon substrate with the activated surface as a bonding surface are used. As a result, the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20 are integrated. Thereby, a pn junction silicon wafer is obtained.

なお、活性化処理の方法には、第１の実施形態にて説明した方法と同様の方法を用いることができる。   Note that as the activation processing method, a method similar to the method described in the first embodiment can be used.

（第２工程：熱処理による再結晶化）
図２を参照して、第１工程における活性化処理により、ｐｎ接合シリコンウェーハの貼合せ界面近傍にはｎ型シリコンエピタキシャル層１８およびｎ型単結晶シリコン基板２０が本来有する結晶性が乱れた変質層１４，１６が生じているため、ｐｎ接合シリコンウェーハに熱処理を施して、この変質層１４，１６を再結晶化させる。これにより、ｐｎ接合シリコンウェーハの貼合せ界面近傍に生じた変質層１４，１６の結晶性が、ｎ型シリコンエピタキシャル層１８およびｎ型単結晶シリコン基板２０が本来有する結晶性に回復されるため、ｐｎ接合間のリーク電流が抑制される。 (Second step: Recrystallization by heat treatment)
Referring to FIG. 2, due to the activation process in the first step, an alteration in which the crystallinity inherent to n-type silicon epitaxial layer 18 and n-type single crystal silicon substrate 20 is disturbed near the bonding interface of the pn junction silicon wafer. Since the layers 14 and 16 are generated, the pn junction silicon wafer is subjected to heat treatment to recrystallize the altered layers 14 and 16. Thereby, since the crystallinity of the altered layers 14 and 16 generated in the vicinity of the bonding interface of the pn junction silicon wafer is restored to the crystallinity inherent to the n-type silicon epitaxial layer 18 and the n-type single crystal silicon substrate 20, Leakage current between pn junctions is suppressed.

ここで、再結晶化のための熱処理には、第１の実施形態にて説明した熱処理と同様の方法を用いることができる。   Here, for the heat treatment for recrystallization, the same method as the heat treatment described in the first embodiment can be used.

（ｐｎ接合シリコンウェーハの研削および研磨）
第２工程の後、ｐｎ接合シリコンウェーハを構成するｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０の少なくとも一方を研削および研磨する工程をさらに有してもよい。これにより、所望の厚さのｐｎ接合シリコンウェーハ２００を得ることができる。なお、上記研削および研磨する工程では、第１の実施形態にて説明した方法と同様の方法を用いることができる。 (Grinding and polishing of pn junction silicon wafer)
After the second step, it may further include a step of grinding and polishing at least one of the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20 constituting the pn junction silicon wafer. Thereby, the pn junction silicon wafer 200 having a desired thickness can be obtained. In the grinding and polishing step, a method similar to the method described in the first embodiment can be used.

このように第２の実施形態では、第１工程に先立ち、ｐ型単結晶シリコン基板１０の片面に、ｎ型シリコンエピタキシャル層１８を形成しておくことで、ｐｎ接合界面と貼合せ界面とをずらすことができる。以下では、このようにｐｎ接合界面と貼合せ界面とをずらし、さらに、ｎ型シリコンエピタキシャル層１８のドーパント濃度をｎ型単結晶シリコン基板２０のドーパント濃度よりも高濃度とする技術的意義を説明する。   As described above, in the second embodiment, the n-type silicon epitaxial layer 18 is formed on one surface of the p-type single crystal silicon substrate 10 prior to the first step, whereby the pn junction interface and the bonding interface are formed. Can be shifted. In the following, the technical significance of shifting the pn junction interface and the bonding interface in this way and further making the dopant concentration of the n-type silicon epitaxial layer 18 higher than the dopant concentration of the n-type single crystal silicon substrate 20 will be described. To do.

縦型構造のパワーデバイスは、ｐｎ接合シリコンウェーハを作製した後に、ｐｎ接合シリコンウェーハに電極を設ける等のデバイス形成工程を経て作製される。このデバイス形成工程には、窒素または酸素雰囲気中で、７００℃以上１３００℃以下、１０分以上２０時間以下の熱処理工程が含まれる。また、デバイス作動時、縦型構造のパワーデバイスを構成するｐｎ接合シリコンウェーハには、５００Ｖ以上１５００Ｖ以下の高電圧がかかる。   A power device having a vertical structure is manufactured through a device formation process such as providing an electrode on a pn junction silicon wafer after preparing a pn junction silicon wafer. This device forming step includes a heat treatment step of 700 ° C. or higher and 1300 ° C. or lower and 10 minutes or longer and 20 hours or shorter in a nitrogen or oxygen atmosphere. Further, when the device is operated, a high voltage of 500 V or more and 1500 V or less is applied to the pn junction silicon wafer constituting the vertical structure power device.

ここで、ｐｎ接合界面には、キャリアがほとんど存在しない空乏層と呼ばれる領域が存在する。この空乏層領域は、電圧がかかるとデバイスの縦方向に広がる性質を有する。また、ｐｎ接合シリコンウェーハの貼合せ界面には、ｐｎ接合シリコンウェーハを作製した直後には顕在化していないが、上記デバイス形成工程における熱処理によって顕在化する微小欠陥が存在する。このような微小欠陥が存在する領域と空乏層領域とが重複すると、逆リーク電流が生じ、結果として、ダイオードのスイッチング特性等のデバイス特性に影響を及ぼす。   Here, a region called a depletion layer in which almost no carriers exist is present at the pn junction interface. This depletion layer region has the property of spreading in the vertical direction of the device when a voltage is applied. In addition, there is a micro defect which is not revealed immediately after the pn junction silicon wafer is manufactured, but is manifested by the heat treatment in the device forming process at the bonding interface of the pn junction silicon wafer. When the region where such a micro defect exists and the depletion layer region overlap, a reverse leakage current is generated, and as a result, device characteristics such as switching characteristics of the diode are affected.

そこで、ｐｎ接合界面と貼合せ界面とをずらすことにより、微小欠陥が存在する領域と空乏層領域との重複を抑制することができる。さらに、ｎ型シリコンエピタキシャル層のドーパント濃度をｎ型単結晶シリコン基板のドーパント濃度よりも高濃度とすることにより、デバイス作動時に高電圧がかかっても、空乏層領域の縦方向の広がりを抑制することができるため、微小欠陥が存在する領域と空乏層領域との重複を抑制することができる。これにより逆リーク電流を抑制できるため、ダイオードのスイッチング特性等のデバイス特性がより向上する。   Thus, by shifting the pn junction interface and the bonding interface, it is possible to suppress overlap between the region where the micro defect exists and the depletion layer region. Furthermore, by making the dopant concentration of the n-type silicon epitaxial layer higher than the dopant concentration of the n-type single crystal silicon substrate, the spread of the depletion layer region in the vertical direction is suppressed even when a high voltage is applied during device operation. Therefore, the overlap between the region where the micro defect exists and the depletion layer region can be suppressed. As a result, reverse leakage current can be suppressed, and device characteristics such as diode switching characteristics are further improved.

なお、ｎ型シリコンエピタキシャル層１８の厚さは５０μｍ以下とする。厚さが５０μｍを超えると、ｎ型シリコンエピタキシャル層１８の形成に長時間かかってしまうため、ウェーハが熱応力に耐えることができず、スリップや転位が発生したり、ｐ型単結晶シリコン基板１０中のドーパントがｎ型シリコンエピタキシャル層１８へ拡散するという問題が生じる。また、ｎ型単結晶シリコン基板２０のドーパント濃度は、８．４×１０１２ａｔｏｍｓ／ｃｍ３以上９．０×１０１４ａｔｏｍｓ／ｃｍ３以下とすることが好ましく、ｎ型シリコンエピタキシャル層１８のドーパント濃度は、ｎ型単結晶シリコン基板２０のドーパント濃度の１０倍以上１０００倍以下とすることが好ましい。１０倍以上とすることで、上述した空乏層領域の縦方向の広がりを抑制することができる。また、１０００倍以下とすることで、デバイス特性に影響を及ぼす電界集中を抑制することができる。 The n-type silicon epitaxial layer 18 has a thickness of 50 μm or less. If the thickness exceeds 50 μm, it takes a long time to form the n-type silicon epitaxial layer 18, so that the wafer cannot withstand thermal stress, causing slipping or dislocation, or the p-type single crystal silicon substrate 10. There arises a problem that the dopant therein diffuses into the n-type silicon epitaxial layer 18. The dopant concentration of the n-type single crystal silicon substrate 20 is preferably 8.4 × 10 12 atoms / cm 3 or more and 9.0 × 10 14 atoms / cm 3 or less. The dopant of the n-type silicon epitaxial layer 18 The concentration is preferably 10 to 1000 times the dopant concentration of n-type single crystal silicon substrate 20. By setting it to 10 times or more, the above-described spread of the depletion layer region in the vertical direction can be suppressed. Moreover, by setting it to 1000 times or less, electric field concentration that affects device characteristics can be suppressed.

（第３の実施形態）
次に、本発明の第３の実施形態を説明する。本実施形態では、ｐ型単結晶シリコン基板はそのままとし、ｎ型単結晶シリコン基板の片面に、ｐ型単結晶シリコン基板のドーパント濃度よりも高いドーパント濃度をもつ、ｐ型シリコンエピタキシャル層を形成する以外は、第２の実施形態と同様である。 (Third embodiment)
Next, a third embodiment of the present invention will be described. In this embodiment, the p-type single crystal silicon substrate is left as it is, and a p-type silicon epitaxial layer having a dopant concentration higher than that of the p-type single crystal silicon substrate is formed on one surface of the n-type single crystal silicon substrate. Other than the above, the second embodiment is the same as the second embodiment.

（ｐ型単結晶シリコン基板およびｎ型単結晶シリコン基板）
以下では、本発明の第１〜第３の実施形態において用いることのできるｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０について説明する。 (P-type single crystal silicon substrate and n-type single crystal silicon substrate)
The p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20 that can be used in the first to third embodiments of the present invention will be described below.

ｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０としては、シリコン単結晶からなる単結晶シリコンウェーハを用いることができる。単結晶シリコンウェーハは、チョクラルスキー法（ＣＺ法）や浮遊帯域溶融法（ＦＺ法）により育成された単結晶シリコンインゴットをワイヤーソー等でスライスしたものを使用することができる。ここで、所望の厚さのｐｎ接合シリコンウェーハ１００，２００を縦型構造のパワーデバイスに用いる場合、デバイス形成領域の縦方向のいずれの領域においても欠陥が存在すると、欠陥を介してｐｎ接合間でリーク電流が発生してしまうので、デバイス特性に影響を及ぼす。従って、より良好なデバイス特性を得る観点からは、ｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０を転位クラスターおよび空孔凝集欠陥（ＣＯＰ：Crystal Originated Particle）を含まないシリコンウェーハとすることが好ましい。以下では、図４を参照して、転位クラスターおよびＣＯＰを含まないシリコンウェーハの製造方法を説明する。   As the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20, a single crystal silicon wafer made of a silicon single crystal can be used. As the single crystal silicon wafer, one obtained by slicing a single crystal silicon ingot grown by the Czochralski method (CZ method) or the floating zone melting method (FZ method) with a wire saw or the like can be used. Here, when the pn junction silicon wafers 100 and 200 having a desired thickness are used for a power device having a vertical structure, if a defect exists in any region in the vertical direction of the device formation region, the pn junction between the pn junctions via the defect. As a result, leakage current is generated, which affects device characteristics. Therefore, from the viewpoint of obtaining better device characteristics, the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20 are silicon wafers that do not contain dislocation clusters and vacancy agglomerated defects (COP: Crystal Originated Particles). It is preferable. Below, with reference to FIG. 4, the manufacturing method of the silicon wafer which does not contain a dislocation cluster and COP is demonstrated.

シリコンウェーハの素材である単結晶シリコンインゴットの製造方法として代表的なものの１つとして、ＣＺ法を挙げることができる。このＣＺ法による単結晶シリコンインゴットの製造では、石英ルツボ内に供給されたシリコン融液に種結晶を浸漬し、石英ルツボおよび種結晶を回転させながら種結晶を引き上げることにより、種結晶の下方に単結晶シリコンインゴットが育成される。   One of the typical methods for producing a single crystal silicon ingot that is a material of a silicon wafer is a CZ method. In the production of a single crystal silicon ingot by this CZ method, a seed crystal is immersed in a silicon melt supplied in a quartz crucible, and the seed crystal is pulled up while rotating the quartz crucible and the seed crystal. Single crystal silicon ingot is grown.

こうして育成された単結晶シリコンインゴットには、デバイス作製工程で問題となる様々の種類のＧｒｏｗｎ−ｉｎ欠陥が生じることが知られている。その代表的なものは、低速な引き上げ条件での育成により格子間シリコンが優勢な領域（以下、「Ｉ領域」ともいう）に発生する転位クラスター、および高速な引き上げ条件での育成により空孔が優勢な領域（以下、「Ｖ領域」ともいう）に発生するＣＯＰである。また、Ｉ領域とＶ領域との境界付近には酸化誘起積層欠陥（ＯＳＦ：Oxidation induced Stacking Fault）と呼ばれるリング状に分布する欠陥が存在する。   It is known that various types of grown-in defects that cause problems in the device manufacturing process occur in the single crystal silicon ingot thus grown. Typical examples are dislocation clusters generated in regions where interstitial silicon is dominant (hereinafter also referred to as “I region”) due to growth under slow pulling conditions, and voids due to growth under high pulling conditions. This is a COP generated in a dominant region (hereinafter also referred to as “V region”). Further, near the boundary between the I region and the V region, there exists a defect distributed in a ring shape called an oxidation induced stacking fault (OSF).

育成された単結晶シリコンインゴットにおけるこれらの欠陥の分布は、２つの要因、すなわち、結晶の引き上げ速度Ｖと固液界面の温度勾配Ｇに依存することが知られている。図４は、固液界面における温度勾配Ｇに対する引き上げ速度Ｖの比Ｖ／Ｇと単結晶シリコンインゴットを構成する結晶領域との関係を示す図である。この図に示すように、単結晶シリコンインゴットは、Ｖ／Ｇが大きい場合には、ＣＯＰが検出される結晶領域であるＣＯＰ発生領域６１に支配され、Ｖ／Ｇが小さくなると、特定の酸化熱処理を施すとリング状のＯＳＦ領域として顕在化するＯＳＦ潜在核領域６２が形成され、このＯＳＦ領域６２ではＣＯＰは検出されない。また、高速引き上げ条件で育成した単結晶シリコンインゴットから採取されたシリコンウェーハは、ウェーハの多くをＣＯＰ発生領域６１が占めるため、結晶径方向のほぼ全域に亘ってＣＯＰが発生することになる。   It is known that the distribution of these defects in the grown single crystal silicon ingot depends on two factors, namely, the crystal pulling speed V and the temperature gradient G at the solid-liquid interface. FIG. 4 is a diagram showing the relationship between the ratio V / G of the pulling rate V to the temperature gradient G at the solid-liquid interface and the crystal region constituting the single crystal silicon ingot. As shown in this figure, when the V / G is large, the single crystal silicon ingot is dominated by the COP generation region 61, which is a crystal region where COP is detected. As a result, an OSF latent nucleus region 62 that appears as a ring-shaped OSF region is formed, and no COP is detected in the OSF region 62. In addition, since a COP generation region 61 occupies most of the wafer in a silicon wafer collected from a single crystal silicon ingot grown under high-speed pulling conditions, COP is generated almost over the entire crystal diameter direction.

また、ＯＳＦ潜在核領域６２の内側には、酸素の析出が起きやすくＣＯＰが検出されない結晶領域である酸素析出促進領域（以下、「Ｐｖ（１）領域」ともいう）６３が形成される。   Further, an oxygen precipitation promoting region (hereinafter also referred to as “Pv (1) region”) 63 is formed inside the OSF latent nucleus region 62, which is a crystal region in which oxygen is likely to precipitate and COP is not detected.

Ｖ／Ｇを小さくしていくと、ＯＳＦ潜在核領域６２の外側には、酸素析出物が存在しＣＯＰが検出されない結晶領域である酸素析出促進領域（以下、「Ｐｖ（２）領域」ともいう）６４が形成される。   As V / G is decreased, an oxygen precipitation promoting region (hereinafter referred to as “Pv (2) region”), which is a crystal region in which oxygen precipitates exist and COP is not detected outside the OSF latent nucleus region 62. ) 64 is formed.

引き続き、Ｖ／Ｇを小さくしていくと、酸素の析出が起きにくくＣＯＰが検出されない結晶領域である酸素析出抑制領域（以下、「Ｐｉ領域」ともいう）６５が形成され、転位クラスターが検出される結晶領域である転位クラスター領域６６が形成される。   Subsequently, when V / G is decreased, an oxygen precipitation suppression region (hereinafter also referred to as “Pi region”) 65, which is a crystalline region in which COP is not easily detected due to oxygen precipitation, is formed, and dislocation clusters are detected. A dislocation cluster region 66 which is a crystalline region is formed.

引き上げ速度に応じてこのような欠陥分布を示す単結晶シリコンインゴットから採取されるシリコンウェーハにおいて、ＣＯＰ発生領域６１および転位クラスター領域６６以外の結晶領域は、一般的には欠陥のない無欠陥領域と見なされる結晶領域であり、これらの結晶領域からなる単結晶シリコンインゴットから採取されるシリコンウェーハは、転位クラスターおよびＣＯＰを含まないシリコンウェーハとなる。そこで、本発明においては、ＣＯＰ発生領域６１および転位クラスター領域６６以外の結晶領域、すなわち、ＯＳＦ潜在核領域６２、Ｐｖ（１）領域６３、Ｐｖ（２）領域６４、および酸素析出抑制領域（Ｐｉ領域）６５の結晶領域のいずれか、あるいはそれらの組み合わせからなる単結晶シリコンインゴットから採取されるシリコンウェーハを、ｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０として使用する。   In a silicon wafer taken from a single crystal silicon ingot exhibiting such a defect distribution according to the pulling speed, crystal regions other than the COP generation region 61 and the dislocation cluster region 66 are generally defect-free regions having no defects. A silicon wafer taken from a single crystal silicon ingot composed of these crystal regions, which is regarded as a crystal region, is a silicon wafer that does not contain dislocation clusters and COPs. Therefore, in the present invention, crystal regions other than the COP generation region 61 and the dislocation cluster region 66, that is, the OSF latent nucleus region 62, the Pv (1) region 63, the Pv (2) region 64, and the oxygen precipitation suppression region (Pi). A silicon wafer taken from a single crystal silicon ingot made of any one of the (region) 65 crystal regions or a combination thereof is used as the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20.

ここで、本発明における「ＣＯＰを含まないシリコンウェーハ」とは、以下に説明する観察評価により、ＣＯＰが検出されないシリコンウェーハを意味するものとする。すなわち、まず、ＣＺ法により育成された単結晶シリコンインゴットから切り出し加工されたシリコンウェーハに対して、ＳＣ−１洗浄（すなわち、アンモニア水と過酸化水素水と超純水とを１：１：１５で混合した混合液による洗浄）を行い、洗浄後のシリコンウェーハ表面を、表面欠陥検査装置としてＫＬＡ−Ｔｅｎｃｈｏｒ社製：Ｓｕｒｆｓｃａｎ ＳＰ−２を用いて観察評価し、表面ピットと推定される輝点欠陥（ＬＰＤ：Light Point Defect）を特定する。その際、観察モードはＯｂｌｉｑｕｅモード（斜め入射モード）とし、表面ピットの推定は、Ｗｉｄｅ Ｎａｒｒｏｗチャンネルの検出サイズ比に基づいて行うものとする。こうして特定されたＬＰＤに対して、原子間力顕微鏡（ＡＦＭ：Atomic Force Microscope）を用いて、ＣＯＰか否かを評価する。この観察評価により、ＣＯＰが観察されないシリコンウェーハを「ＣＯＰを含まないシリコンウェーハ」とする。   Here, the “silicon wafer not containing COP” in the present invention means a silicon wafer in which COP is not detected by observation and evaluation described below. That is, first, a silicon wafer cut out from a single crystal silicon ingot grown by the CZ method is subjected to SC-1 cleaning (that is, ammonia water, hydrogen peroxide water, and ultrapure water are 1: 1: 15). The surface of the silicon wafer after cleaning is observed and evaluated using a Surface Scan SP-2 manufactured by KLA-Tencor as a surface defect inspection device, and a bright spot defect estimated to be a surface pit. (LPD: Light Point Defect) is specified. At this time, the observation mode is an Oblique mode (oblique incidence mode), and surface pits are estimated based on the detected size ratio of the Wide Narrow channel. The LPD thus identified is evaluated as to whether it is a COP by using an atomic force microscope (AFM). By this observation and evaluation, a silicon wafer in which COP is not observed is referred to as a “silicon wafer not including COP”.

一方、転位クラスターは、過剰な格子間シリコンの凝集体として形成されるサイズの大きな（１０μｍ程度）の欠陥（転位ループ）であり、セコエッチングなどのエッチング処理を施したり、Ｃｕデコレーションして顕在化させることにより、目視レベルで転位クラスターの有無を簡単に確認することができる。転位クラスターを含むシリコンウェーハを採用した場合には、ｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０に転位クラスターを起点とする欠陥（積層欠陥など）が多量に発生してしまうため、欠陥を介してｐｎ接合間でリーク電流が発生し、デバイス特性に影響を及ぼす。   On the other hand, dislocation clusters are large (about 10 μm) defects (dislocation loops) formed as an aggregate of excess interstitial silicon, and are manifested by etching such as seco-etching or Cu decoration. By doing so, the presence or absence of dislocation clusters can be easily confirmed on a visual level. When a silicon wafer including a dislocation cluster is employed, a large amount of defects (such as stacking faults) originating from the dislocation cluster occur in the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20. A leak current is generated between the pn junctions via the defect, which affects the device characteristics.

上記単結晶シリコンインゴットを育成する際に、酸素濃度が高すぎる場合には、酸素析出物に起因する欠陥が発生しやすく、ＯＳＦ潜在核領域６２を含む結晶領域のウェーハの場合、この欠陥のため活性化処理の際にダングリングボンドをうまく形成することができない場合がある。これを抑制するためには、酸素濃度を低くすることが有効であり、具体的には，酸素濃度が６×１０１７ａｔｏｍｓ／ｃｍ３以下（ASTM F121-1979）とすることが好ましい。また、デバイスを熱処理する際における熱応力耐性の観点からは、１×１０１６ａｔｏｍｓ／ｃｍ３以上とすることが好ましい。 When the single crystal silicon ingot is grown, if the oxygen concentration is too high, defects due to oxygen precipitates are likely to occur. In the case of a wafer in a crystal region including the OSF latent nucleus region 62, this defect is caused. In some cases, dangling bonds cannot be formed well during the activation process. In order to suppress this, it is effective to reduce the oxygen concentration. Specifically, it is preferable to set the oxygen concentration to 6 × 10 17 atoms / cm 3 or less (ASTM F121-1979). In addition, from the viewpoint of thermal stress resistance when the device is heat-treated, it is preferably 1 × 10 16 atoms / cm 3 or more.

また、ｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０の面方位は同じであることが好ましい。具体的には、結晶方位＜１００＞や＜１１０＞が挙げられる。ｐ型単結晶シリコン基板１０とｎ型単結晶シリコン基板２０との面方位が異なる場合、真空常温接合法によりｐ型単結晶シリコン基板１０とｎ型単結晶シリコン基板２０とを貼り合わせることはできるものの、その後の熱処理の際にｐｎ接合シリコンウェーハを構成するｐ型単結晶シリコン基板１０とｎ型単結晶シリコン基板２０とが互いにずれることにより、ｐｎ接合シリコンウェーハの貼合せ界面近傍に微小欠陥が生じてしまい、この微小欠陥を起因とするリーク電流が生じるためデバイス特性に影響するからである。   Further, it is preferable that the plane orientations of the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20 are the same. Specifically, crystal orientation <100> and <110> can be mentioned. When the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20 have different plane orientations, the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20 can be bonded together by a vacuum room temperature bonding method. However, when the subsequent heat treatment, the p-type single crystal silicon substrate 10 and the n-type single crystal silicon substrate 20 constituting the pn-junction silicon wafer are displaced from each other, so that there are micro defects near the bonding interface of the pn-junction silicon wafer. This is because a leakage current caused by this minute defect is generated, which affects device characteristics.

（発明例１）
図４中のＣＯＰ発生領域６１および転位クラスター領域６６を含まないようにＶ／Ｇの値を公知の方法で制御して、転位クラスターおよびＣＯＰを含まないシリコンウェーハを切り出し、ｐ型単結晶シリコン基板として、結晶方位＜１００＞、直径２００ｍｍ、ドーパントであるボロンの濃度が４．４×１０１４ａｔｏｍｓ／ｃｍ３、酸素濃度（ASTM F121-1979）が４．０×１０１７ａｔｏｍｓ／ｃｍ３である転位クラスターおよびＣＯＰを含まないシリコンウェーハを用意した。また、同様に転位クラスターおよびＣＯＰを含まないシリコンウェーハを切り出し、ｎ型単結晶シリコン基板として、結晶方位＜１００＞、直径２００ｍｍ、ドーパントであるリンの濃度が１．４×１０１４ａｔｏｍｓ／ｃｍ３、酸素濃度（ASTM F121-1979）が５．０×１０１７ａｔｏｍｓ／ｃｍ３である転位クラスターおよびＣＯＰを含まないシリコンウェーハを用意した。 (Invention Example 1)
By controlling the value of V / G by a known method so as not to include the COP generation region 61 and the dislocation cluster region 66 in FIG. 4, a silicon wafer not including the dislocation cluster and the COP is cut out, and a p-type single crystal silicon substrate The crystal orientation is <100>, the diameter is 200 mm, the concentration of boron as a dopant is 4.4 × 10 14 atoms / cm 3 , and the oxygen concentration (ASTM F121-1979) is 4.0 × 10 17 atoms / cm 3 . A silicon wafer containing no dislocation cluster and COP was prepared. Similarly, a silicon wafer that does not contain dislocation clusters and COP is cut out, and an n-type single crystal silicon substrate has a crystal orientation <100>, a diameter of 200 mm, and the concentration of phosphorus as a dopant is 1.4 × 10 14 atoms / cm 3. Dislocation clusters having an oxygen concentration (ASTM F121-1979) of 5.0 × 10 17 atoms / cm 3 and a silicon wafer containing no COP were prepared.

続いて、２５℃、１×１０−５Ｐａ未満の真空チャンバー内にＡｒを流してプラズマを発生させ、ｐ型単結晶シリコン基板の主表面およびｎ型単結晶シリコン基板の主表面に、加速電圧６００ｅＶにてＡｒイオンを照射して、上記両方の主表面を活性化面とした後に、引き続き真空常温下で上記両方の活性化面を接触させることで、ｐ型単結晶シリコン基板とｎ型単結晶シリコン基板とを貼り合わせて、ｐｎ接合シリコンウェーハを得た。なお、この活性化処理により、ｐｎ接合シリコンウェーハの貼合せ界面近傍には、層厚が１ｎｍである変質層が生じていた。 Subsequently, Ar is allowed to flow in a vacuum chamber at 25 ° C. and less than 1 × 10 −5 Pa to generate plasma, and an acceleration voltage is applied to the main surface of the p-type single crystal silicon substrate and the main surface of the n-type single crystal silicon substrate. After irradiating Ar ions at 600 eV to make both of the main surfaces active surfaces, both the active surfaces are subsequently brought into contact with each other at a vacuum room temperature, whereby a p-type single crystal silicon substrate and an n-type single crystal are contacted. A crystalline silicon substrate was bonded to obtain a pn junction silicon wafer. By this activation treatment, a deteriorated layer having a layer thickness of 1 nm was generated in the vicinity of the bonding interface of the pn junction silicon wafer.

続いて、上記活性化処理によりｐｎ接合シリコンウェーハの貼合せ界面近傍に生じた変質層を市販のマイクロ波アニール装置を用いて熱処理を施すことにより再結晶化させた。条件は窒素雰囲気中で、電磁波の周波数を２４５０ＭＨｚ、電磁波の出力を１．７ｋＷ、温度を１０００℃、時間を１５分、昇降温レートを１００℃／ｍｉｎとした。   Subsequently, the altered layer generated in the vicinity of the bonding interface of the pn junction silicon wafer by the activation treatment was recrystallized by heat treatment using a commercially available microwave annealing apparatus. The conditions were a nitrogen atmosphere, an electromagnetic wave frequency of 2450 MHz, an electromagnetic wave output of 1.7 kW, a temperature of 1000 ° C., a time of 15 minutes, and a heating / cooling rate of 100 ° C./min.

続いて、ｐｎ接合シリコンウェーハを構成するｐ型単結晶シリコン基板およびｎ型単結晶シリコン基板を研削および研磨し、ｐ型単結晶シリコン基板の厚さが１００μｍであり、ｎ型単結晶シリコン基板の厚さが６２５μｍであり、厚さが７２５μｍのｐｎ接合シリコンウェーハを得た。   Subsequently, the p-type single crystal silicon substrate and the n-type single crystal silicon substrate constituting the pn junction silicon wafer are ground and polished, and the thickness of the p-type single crystal silicon substrate is 100 μm. A pn junction silicon wafer having a thickness of 625 μm and a thickness of 725 μm was obtained.

（発明例２）
まず、発明例１に用いたｐ型単結晶シリコン基板およびｎ型単結晶シリコン基板と同様のシリコンウェーハを用意した。 (Invention Example 2)
First, silicon wafers similar to the p-type single crystal silicon substrate and the n-type single crystal silicon substrate used in Invention Example 1 were prepared.

続いて、ｐ型単結晶シリコン基板を枚葉式エピタキシャル成長装置（アプライドマテリアルズ社製）内に搬送し、装置内で１１２０℃の温度で３０秒の水素ベーク処理を施した後、水素をキャリアガス、トリクロロシランをソースガスとして１１５０℃でＣＶＤ法により、ｐ型単結晶シリコン基板の片面にｎ型シリコンエピタキシャル層（厚さ：１１μｍ、ドーパント：リン、ドーパント濃度：７．８×１０１６ａｔｏｍｓ／ｃｍ３）をエピタキシャル成長させた。 Subsequently, the p-type single crystal silicon substrate is transferred into a single wafer epitaxial growth apparatus (manufactured by Applied Materials), subjected to a hydrogen baking process at a temperature of 1120 ° C. for 30 seconds, and then hydrogen is used as a carrier gas. An n-type silicon epitaxial layer (thickness: 11 μm, dopant: phosphorus, dopant concentration: 7.8 × 10 16 atoms / cm on one side of a p-type single crystal silicon substrate by CVD at 1150 ° C. using trichlorosilane as a source gas 3 ) was grown epitaxially.

続いて、発明例１と同様の方法で、ｎ型シリコンエピタキシャル層の表面およびｎ型単結晶シリコン基板の主表面を活性化面とした後に、引き続き真空常温下で上記両方の活性化面を接触させることで、上記活性化面を貼合せ面として、ｐ型単結晶シリコン基板とｎ型単結晶シリコン基板とを一体化させて、ｐｎ接合シリコンウェーハを得た。なお、この活性化処理により、ｐｎ接合シリコンウェーハの貼合せ界面近傍には、層厚が１ｎｍである変質層が生じていた。   Subsequently, after making the surface of the n-type silicon epitaxial layer and the main surface of the n-type single crystal silicon substrate into activated surfaces in the same manner as in Invention Example 1, the both activated surfaces are subsequently contacted at a vacuum room temperature. As a result, the p-type single crystal silicon substrate and the n-type single crystal silicon substrate were integrated using the activated surface as the bonding surface to obtain a pn junction silicon wafer. By this activation treatment, a deteriorated layer having a layer thickness of 1 nm was generated in the vicinity of the bonding interface of the pn junction silicon wafer.

続いて、発明例１と同様の方法で、上記活性化処理によりｐｎ接合シリコンウェーハの貼合せ界面近傍に生じた変質層を再結晶化させた。   Subsequently, the altered layer produced in the vicinity of the bonding interface of the pn junction silicon wafer by the activation treatment was recrystallized by the same method as in Invention Example 1.

続いて、ｐｎ接合シリコンウェーハを構成するｐ型単結晶シリコン基板およびｎ型単結晶シリコン基板を研削および研磨し、ｐ型単結晶シリコン基板の厚さが１００μｍであり、ｎ型シリコンエピタキシャル層の厚さが１１μｍであり、ｎ型単結晶シリコン基板の厚みが６１４μｍであり、厚さが７２５μｍのｐｎ接合シリコンウェーハを得た。   Subsequently, the p-type single crystal silicon substrate and the n-type single crystal silicon substrate constituting the pn junction silicon wafer are ground and polished, the thickness of the p-type single crystal silicon substrate is 100 μm, and the thickness of the n-type silicon epitaxial layer A pn junction silicon wafer having a thickness of 11 μm, an n-type single crystal silicon substrate thickness of 614 μm, and a thickness of 725 μm was obtained.

（比較例１）
ｐ型単結晶シリコン基板およびｎ型単結晶シリコン基板の両貼合せ面の界面近傍に生じた変質層を再結晶化させなかった以外は、発明例１と同様の製造方法でｐｎ接合シリコンウェーハを得た。 (Comparative Example 1)
A pn-junction silicon wafer was manufactured by the same manufacturing method as in Invention Example 1 except that the altered layer generated near the interface between both the p-type single crystal silicon substrate and the n-type single crystal silicon substrate was not recrystallized. Obtained.

（比較例２）
発明例１と同様にｎ型単結晶シリコン基板として、結晶方位＜１００＞、直径２００ｍｍ、ドーパントであるリン濃度が１．４×１０１４ａｔｏｍｓ／ｃｍ３、酸素濃度（ASTM F121-1979）が５．０×１０１７ａｔｏｍｓ／ｃｍ３であるシリコンウェーハを用意した。なお、ｎ型単結晶シリコン基板の厚さは６２５μｍとした。 (Comparative Example 2)
As in Inventive Example 1, an n-type single crystal silicon substrate has a crystal orientation <100>, a diameter of 200 mm, a dopant phosphorus concentration of 1.4 × 10 14 atoms / cm 3 , and an oxygen concentration (ASTM F121-1979) of 5 A silicon wafer having a size of 0.0 × 10 17 atoms / cm 3 was prepared. Note that the thickness of the n-type single crystal silicon substrate was 625 μm.

続いて、ｎ型単結晶シリコン基板を枚葉式エピタキシャル成長装置（アプライドマテリアルズ社製）内に搬送し、装置内で１１２０℃の温度で３０秒の水素ベーク処理を施した後、水素をキャリアガス、トリクロロシランをソースガスとして１１５０℃でＣＶＤ法により、ｎ型単結晶シリコン基板上にｐ型のシリコンエピタキシャル層（厚さ：１００μｍ、ドーパント：ボロン、ドーパント濃度：４．４×１０１４ａｔｏｍｓ／ｃｍ３）をエピタキシャル成長させ、ｐｎ接合シリコンウェーハを得た。 Subsequently, the n-type single crystal silicon substrate is transferred into a single wafer epitaxial growth apparatus (manufactured by Applied Materials), subjected to a hydrogen baking treatment at a temperature of 1120 ° C. for 30 seconds, and then hydrogen is used as a carrier gas. A p-type silicon epitaxial layer (thickness: 100 μm, dopant: boron, dopant concentration: 4.4 × 10 14 atoms / cm) on an n-type single crystal silicon substrate by CVD at 1150 ° C. using trichlorosilane as a source gas 3 ) was epitaxially grown to obtain a pn junction silicon wafer.

（評価方法）
各発明例および比較例において、以下の評価を行った。 (Evaluation methods)
The following evaluations were performed in each invention example and comparative example.

＜スリップおよび転位の発生の有無（ＸＲＴ評価）＞
各発明例および比較例において、ＸＲＴ（X-Ray Diffraction Topography）法により、シリコンウェーハ端から発生するスリップやシリコンウェーハ固定ピンから伸展する転位の有無を評価した。評価結果を表１に示す。 <Slip and dislocation occurrence (XRT evaluation)>
In each of the inventive examples and comparative examples, the presence or absence of slips generated from the silicon wafer edge or dislocations extending from the silicon wafer fixing pins was evaluated by XRT (X-Ray Diffraction Topography) method. The evaluation results are shown in Table 1.

＜リンの濃度分布（ＳＩＭＳ測定）＞
各発明例および比較例において、ｎ型領域からｐ型領域に拡散してきたリンの濃度を二次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass Spectrometry）により測定した。ｐｎ接合部から貼合せ基板側へ１μｍ深い位置におけるリン濃度が８．０×１０１３ａｔｏｍｓ／ｃｍ３以下ならば、デバイス特性に影響を与えない。測定結果を表１に示す。 <Phosphorus concentration distribution (SIMS measurement)>
In each invention example and comparative example, the concentration of phosphorus diffused from the n-type region to the p-type region was measured by secondary ion mass spectrometry (SIMS). If the phosphorus concentration at a position 1 μm deep from the pn junction to the bonded substrate side is 8.0 × 10 13 atoms / cm 3 or less, the device characteristics are not affected. The measurement results are shown in Table 1.

＜ＣＬ評価＞
各発明例および比較例において、所望の厚さのｐｎ接合シリコンウェーハを作製した後、デバイス形成工程における熱処理に相当する熱処理を施した。ここで、デバイス形成工程に相当する熱処理は、窒素雰囲気中で、１１００℃、１５時間とした。このような熱処理を施すことにより、所望の厚さのｐｎ接合シリコンウェーハを作製した時には顕在化していないが、デバイス形成工程における熱処理により顕在化する微小欠陥の有無を正確に評価することができる。その後、各発明例および比較例において、ｐｎ接合シリコンウェーハをへき開した後に、ｐｎ接合面が残る状態で表面側から研削し、さらに斜め研磨をし、ｐｎ接合面における結晶性をＣＬ法により評価した。Ｄ線が検出されない、すなわち欠陥が検出されない場合は、ｐｎ接合領域に転位が存在しないため、ｐｎ接合間のリーク電流を抑制することができている。評価結果を表１に示す。 <CL evaluation>
In each invention example and comparative example, a pn-junction silicon wafer having a desired thickness was produced, and then a heat treatment corresponding to the heat treatment in the device formation process was performed. Here, the heat treatment corresponding to the device forming step was performed at 1100 ° C. for 15 hours in a nitrogen atmosphere. By performing such heat treatment, it is possible to accurately evaluate the presence or absence of micro defects that are not manifested when a pn-junction silicon wafer having a desired thickness is produced, but that are manifested by the heat treatment in the device forming process. Thereafter, in each of the inventive examples and comparative examples, after cleaving the pn junction silicon wafer, grinding was performed from the surface side with the pn junction surface remaining, and further oblique polishing was performed, and the crystallinity at the pn junction surface was evaluated by the CL method. . When the D line is not detected, that is, when no defect is detected, the dislocation does not exist in the pn junction region, so that the leakage current between the pn junctions can be suppressed. The evaluation results are shown in Table 1.

＜ダイオード特性の評価（ＩＶ測定）＞
各発明例および比較例において、上述のデバイス形成工程における熱処理に相当する熱処理を施した後に、ｐｎ接合シリコンウェーハの主表面にＩＶ測定用の電極を形成した。その後、発明例１，２および比較例１では、ｐｎ接合シリコンウェーハの主表面のうちｐ型単結晶シリコン基板側の主表面における電圧を０Ｖとして、ｐｎ接合シリコンウェーハの主表面のうちｎ型単結晶シリコン基板側の主表面に５００Ｖの電圧を印加して、ＩＶ測定を行った。比較例２では、ｐｎ接合シリコンウェーハの主表面のうちｐ型シリコンエピタキシャル層の主表面における電圧を０Ｖとして、ｐｎ接合シリコンウェーハの主表面のうちｎ型単結晶シリコン基板側の主表面に５００Ｖの電圧を印加して、ＩＶ測定を行った。なお、５００Ｖは、デバイス作動時にｐｎ接合シリコンウェーハにかかる電圧（逆バイアス）に相当する。このとき、逆バイアス方向の電流値が１．０×１０−７Ａ／ｃｍ２未満ならば、逆リーク電流を抑制することができており、ダイオード特性が優れていると評価できる。測定結果を表１に示す。 <Evaluation of diode characteristics (IV measurement)>
In each of the inventive examples and comparative examples, an electrode for IV measurement was formed on the main surface of the pn junction silicon wafer after performing a heat treatment corresponding to the heat treatment in the above-described device formation step. Thereafter, in Invention Examples 1 and 2 and Comparative Example 1, the voltage at the main surface on the p-type single crystal silicon substrate side of the main surface of the pn junction silicon wafer is set to 0 V, and the n-type IV measurement was performed by applying a voltage of 500 V to the main surface on the crystalline silicon substrate side. In Comparative Example 2, the voltage at the main surface of the p-type silicon epitaxial layer in the main surface of the pn junction silicon wafer is set to 0 V, and 500 V is applied to the main surface on the n-type single crystal silicon substrate side in the main surface of the pn junction silicon wafer. A voltage was applied to perform IV measurement. Note that 500 V corresponds to a voltage (reverse bias) applied to the pn junction silicon wafer during device operation. At this time, if the current value in the reverse bias direction is less than 1.0 × 10 −7 A / cm 2 , the reverse leakage current can be suppressed and it can be evaluated that the diode characteristics are excellent. The measurement results are shown in Table 1.

Figure 0006597493
Figure 0006597493

本発明によれば、スリップおよび転位の発生がなく、ドーパントの拡散を抑制し、さらには、ｐｎ接合間のリーク電流を抑制することのできるｐｎ接合シリコンウェーハの製造方法を提供することができる。   According to the present invention, it is possible to provide a method of manufacturing a pn junction silicon wafer that does not generate slips and dislocations, suppresses dopant diffusion, and further suppresses a leakage current between pn junctions.

１０ ｐ型単結晶シリコン基板
１２ ｐ型単結晶シリコン基板に生じた変質層
１４ ｎ型単結晶シリコン基板に生じた変質層
１６ ｎ型シリコンエピタキシャル層に生じた変質層
１８ ｎ型シリコンエピタキシャル層
２０ ｎ型単結晶シリコン基板
１００，２００ 所望の厚さのｐｎ接合シリコンウェーハ
５０ 真空常温接合装置
５１ プラズマチャンバー
５２ ガス導入口
５３ 真空ポンプ
５４ パルス電圧印加装置
５５Ａ，５５Ｂ ウェーハ固定台
６１ ＣＯＰ発生領域
６２ ＯＳＦ潜在核領域
６３ 酸素析出促進領域（Ｐｖ（１）領域）
６４ 酸素析出促進領域（Ｐｖ（２）領域）
６５ 酸素析出抑制領域（Ｐｉ領域）
６６ 転位クラスター領域 10 p-type single crystal silicon substrate 12 altered layer produced in p-type single crystal silicon substrate 14 altered layer produced in n-type single crystal silicon substrate 16 altered layer produced in n-type silicon epitaxial layer 18 n-type silicon epitaxial layer 20 n Type single crystal silicon substrate 100,200 pn junction silicon wafer of desired thickness 50 vacuum room temperature bonding device 51 plasma chamber 52 gas inlet 53 vacuum pump 54 pulse voltage application device 55A, 55B wafer fixing table 61 COP generation region 62 OSF potential Nuclear region 63 Oxygen precipitation promotion region (Pv (1) region)
64 Oxygen precipitation promotion region (Pv (2) region)
65 Oxygen precipitation suppression region (Pi region)
66 Dislocation cluster region

Claims (8)

ｐ型単結晶シリコン基板の主表面とｎ型単結晶シリコン基板の主表面に、真空常温下でイオンビームまたは中性原子ビームを照射する活性化処理をして、前記両方の主表面を活性化面とした後に、引き続き真空常温下で前記両方の活性化面を接触させることで、前記ｐ型単結晶シリコン基板と前記ｎ型単結晶シリコン基板とを一体化させて、ｐｎ接合シリコンウェーハを得る第１工程と、
前記ｐｎ接合シリコンウェーハに熱処理を施して、前記活性化処理により前記ｐｎ接合シリコンウェーハの貼合せ界面近傍に生じた変質層を再結晶化させる第２工程と、
を有することを特徴とするｐｎ接合シリコンウェーハの製造方法。 The main surface of the p-type single crystal silicon substrate and the main surface of the n-type single crystal silicon substrate are activated by irradiating an ion beam or a neutral atom beam at room temperature in a vacuum to activate both the main surfaces. Then, the p-type single crystal silicon substrate and the n-type single crystal silicon substrate are integrated with each other by bringing both activated surfaces into contact with each other at room temperature under vacuum to obtain a pn junction silicon wafer. The first step;
A second step of subjecting the pn-bonded silicon wafer to a heat treatment, and recrystallizing the altered layer generated in the vicinity of the bonding interface of the pn-bonded silicon wafer by the activation process;
A method for producing a pn junction silicon wafer, comprising: 前記第１工程に先立ち、前記ｐ型単結晶シリコン基板の片面に、前記ｎ型単結晶シリコン基板のドーパント濃度よりも高いドーパント濃度をもつ、厚さ５０μｍ以下のｎ型シリコンエピタキシャル層を形成する工程を有し、
前記活性化処理では、前記ｐ型単結晶シリコン基板の主表面に代えて、前記ｎ型シリコンエピタキシャル層の表面に活性化処理をして、当該表面を活性化面とする、請求項１に記載のｐｎ接合シリコンウェーハの製造方法。 Prior to the first step, forming an n-type silicon epitaxial layer having a thickness of 50 μm or less and having a dopant concentration higher than that of the n-type single crystal silicon substrate on one surface of the p-type single crystal silicon substrate. Have
2. The activation process according to claim 1, wherein, in the activation process, the surface of the n-type silicon epitaxial layer is activated instead of the main surface of the p-type single crystal silicon substrate, and the surface is used as an activation surface. Pn junction silicon wafer manufacturing method. 前記第１工程に先立ち、前記ｎ型単結晶シリコン基板の片面に、前記ｐ型単結晶シリコン基板のドーパント濃度よりも高いドーパント濃度をもつ、厚さ５０μｍ以下のｐ型シリコンエピタキシャル層を形成する工程を有し、
前記活性化処理では、前記ｎ型単結晶シリコン基板の主表面に代えて、前記ｐ型シリコンエピタキシャル層の表面に活性化処理をして、当該表面を活性化面とする、請求項１に記載のｐｎ接合シリコンウェーハの製造方法。 Prior to the first step, forming a p-type silicon epitaxial layer having a dopant concentration higher than that of the p-type single crystal silicon substrate on one side of the n-type single crystal silicon substrate and having a thickness of 50 μm or less Have
2. The activation process according to claim 1, wherein, in the activation process, the surface of the p-type silicon epitaxial layer is activated instead of the main surface of the n-type single crystal silicon substrate, and the surface is used as an activation surface. Pn junction silicon wafer manufacturing method. 前記ｐ型単結晶シリコン基板および前記ｎ型単結晶シリコン基板が転位クラスターおよびＣＯＰを含まないシリコンウェーハである、請求項１〜３のいずれか一項に記載のｐｎ接合シリコンウェーハの製造方法。   The method for producing a pn junction silicon wafer according to any one of claims 1 to 3, wherein the p-type single crystal silicon substrate and the n-type single crystal silicon substrate are silicon wafers containing no dislocation clusters and COPs. 前記ｐ型単結晶シリコン基板および前記ｎ型単結晶シリコン基板の面方位が同じである、請求項１〜４のいずれか一項に記載のｐｎ接合シリコンウェーハの製造方法。   The method for producing a pn junction silicon wafer according to claim 1, wherein the p-type single crystal silicon substrate and the n-type single crystal silicon substrate have the same plane orientation. 前記熱処理をＮ２、ＡｒおよびＨ２から選択される少なくとも一種が含まれる雰囲気中で、２００℃以上１３００℃以下の温度領域で３０分以上２時間以下行うこととする、請求項１〜５のいずれか一項に記載のｐｎ接合シリコンウェーハの製造方法。 6. The heat treatment according to claim 1 , wherein the heat treatment is performed in a temperature range of 200 ° C. to 1300 ° C. for 30 minutes to 2 hours in an atmosphere containing at least one selected from N 2 , Ar, and H 2 . The manufacturing method of the pn junction silicon wafer as described in any one. 前記熱処理をマイクロ波アニール処理とする、請求項１〜６のいずれか一項に記載のｐｎ接合シリコンウェーハの製造方法。   The manufacturing method of the pn junction silicon wafer as described in any one of Claims 1-6 which makes the said heat processing microwave annealing process. 前記熱処理の後、前記ｐｎ接合シリコンウェーハを構成する前記ｐ型単結晶シリコン基板および前記ｎ型単結晶シリコン基板の少なくとも一方を研削および研磨する工程をさらに有する、請求項１〜７のいずれか一項に記載のｐｎ接合シリコンウェーハの製造方法。   8. The method according to claim 1, further comprising a step of grinding and polishing at least one of the p-type single crystal silicon substrate and the n-type single crystal silicon substrate constituting the pn junction silicon wafer after the heat treatment. The manufacturing method of the pn junction silicon wafer of description to term.
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