JP6791321B2 - Silicon bonded wafer - Google Patents

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Description

本発明は、シリコン接合ウェーハの製造方法およびシリコン接合ウェーハに関する。 The present invention relates to a method for manufacturing a silicon bonded wafer and a silicon bonded wafer.

半導体ウェーハ製造プロセスやデバイス作製プロセスにおいて、半導体デバイスの基板中に重金属が混入すると、ポーズタイム不良、リテンション不良、接合リーク不良、及び酸化膜の絶縁破壊といったデバイス特性に著しい悪影響をもたらす。しかしながら、半導体デバイス作製プロセスにおいては、イオン注入、拡散および酸化熱処理などの各処理中で、半導体基板への重金属汚染の発生が懸念される。そのため、従来、代表的な半導体基板であるシリコンウェーハの表面において、デバイスを形成する領域であるデバイス形成領域に重金属が拡散するのを抑制するために、ゲッタリング法によりシリコンウェーハにゲッタリング能力を付与してきた。 In the semiconductor wafer manufacturing process and the device manufacturing process, the inclusion of heavy metals in the substrate of a semiconductor device has a significant adverse effect on device characteristics such as poor pause time, poor retention, poor junction leakage, and dielectric breakdown of the oxide film. However, in the semiconductor device manufacturing process, there is a concern that heavy metal contamination may occur on the semiconductor substrate during each process such as ion implantation, diffusion, and oxidative heat treatment. Therefore, in order to suppress the diffusion of heavy metals into the device forming region, which is the region where the device is formed, on the surface of the silicon wafer, which is a typical semiconductor substrate, the gettering ability is applied to the silicon wafer by the gettering method. I have given it.

ゲッタリング法としては、シリコンウェーハ内部に酸素を析出させ、形成された酸素析出物(BMD)をゲッタリングサイトとして利用するイントリンシック・ゲッタリング法(Intrinsic Gettering method、IG法)、およびシリコンウェーハの裏面に、サンドブラスト法等を用いて機械的歪みを与えたり、多結晶シリコン膜等を形成してゲッタリングサイトとしたりする、エクストリンシック・ゲッタリング法(Extrinsic Gettering method、EG法)が知られている。 The gettering method includes an Intrinsic Gettering method (IG method) in which oxygen is precipitated inside a silicon wafer and the formed oxygen precipitate (BMD) is used as a gettering site, and a silicon wafer. The Extrinsic Gettering method (EG method) is known, in which a sandblast method or the like is used to give mechanical strain to the back surface, or a polycrystalline silicon film or the like is formed to form a gettering site. There is.

しかし近年、デバイス形成プロセスの低温化およびシリコンウェーハの大口径化により、シリコンウェーハに対してゲッタリング能力を十分に付与できない問題が生じている。すなわち、IG法については、製造プロセス温度の低温化により、シリコンウェーハ内部に酸素析出物を形成させることが困難となっている。 However, in recent years, due to the lower temperature of the device forming process and the larger diameter of the silicon wafer, there has been a problem that the gettering ability cannot be sufficiently imparted to the silicon wafer. That is, in the IG method, it is difficult to form oxygen precipitates inside the silicon wafer due to the low temperature of the manufacturing process.

また、EG法については、300mm以上の口径を有するシリコンウェーハに対しては、その主面ばかりでなく裏面に対しても鏡面研磨処理を施すのが通例であり、シリコンウェーハの裏面に機械的歪みを与えたり、多結晶シリコン膜等を形成したりできない状況にある。 Regarding the EG method, for a silicon wafer having a diameter of 300 mm or more, it is customary to perform a mirror polishing treatment not only on the main surface but also on the back surface, and mechanical strain is applied to the back surface of the silicon wafer. It is in a situation where it is not possible to give a wafer or form a polycrystalline silicon film or the like.

シリコンウェーハに十分なゲッタリング能力を付与できない場合、拡散速度の非常に遅い金属、例えばチタン(Ti)、モリブデン(Mo)、タングステン(W)がウェーハ表面に付着すると、上記デバイス形成プロセスの低温化のためにデバイス形成領域から十分に離れることができなくなり、デバイス特性不良(例えば、固体撮像素子の場合では白傷不良)が発生する。そのため、こうした拡散速度が遅い金属を捕獲できるよう、デバイス形成領域の直下にゲッタリング層を形成することが必要となる。 If sufficient gettering ability cannot be imparted to a silicon wafer, if metals with very slow diffusion rates such as titanium (Ti), molybdenum (Mo), and tungsten (W) adhere to the wafer surface, the temperature of the device forming process will be lowered. Therefore, the device cannot be sufficiently separated from the device forming region, and device characteristic defects (for example, white scratch defects in the case of a solid-state image sensor) occur. Therefore, it is necessary to form a gettering layer directly under the device forming region so that such a metal having a slow diffusion rate can be captured.

そこで、本願出願人が提案する特許文献1では、クラスターイオンを半導体ウェーハの表面に照射することにより、1原子当たりの加速電圧を小さくした状態でクラスターイオンの構成元素を半導体ウェーハ内に導入して改質層を形成し、該改質層表面にエピタキシャル層を形成した半導体エピタキシャルウェーハが開示されている。特許文献1に記載の技術により、デバイス形成領域となるエピタキシャル層の直下近傍に、強力なゲッタリング能力を有するゲッタリング層を形成することができる。 Therefore, in Patent Document 1 proposed by the applicant of the present application, the constituent elements of the cluster ions are introduced into the semiconductor wafer in a state where the accelerating voltage per atom is reduced by irradiating the surface of the semiconductor wafer with the cluster ions. A semiconductor epitaxial wafer in which a modified layer is formed and an epitaxial layer is formed on the surface of the modified layer is disclosed. According to the technique described in Patent Document 1, a gettering layer having a strong gettering ability can be formed in the immediate vicinity of the epitaxial layer which is a device forming region.

国際公開第2012/157162号公報International Publication No. 2012/157162

特許文献1に開示される方法により、強力なゲッタリング能力を有するゲッタリング層を形成することができるものの、エピタキシャル層の形成が前提となるため、エピタキシャル層のないバルクのシリコンウェーハには適用できない。 Although a gettering layer having a strong gettering ability can be formed by the method disclosed in Patent Document 1, it cannot be applied to a bulk silicon wafer without an epitaxial layer because the formation of an epitaxial layer is a prerequisite. ..

そこで本発明者は、近年着目されつつある真空常温接合技術を用いて、活性層用ウェーハおよび支持基板用ウェーハを貼り合わせたシリコン接合ウェーハの接合界面あるいは接合界面を含む接合領域にゲッタリングサイトを導入することを検討した。真空常温接合技術を適用にあたり、活性層用ウェーハおよび支持基板用ウェーハの両貼り合わせ面が活性化処理される。このとき活性化後の両貼り合わせ面はアモルファス領域となり、当該アモルファス領域は貼り合わせ後のシリコン接合ウェーハにおいて、強力なゲッタリングサイトとして機能することを本発明者は知見した。 Therefore, the present inventor uses the vacuum room temperature bonding technology, which has been attracting attention in recent years, to create a gettering site in the bonding interface of a silicon bonding wafer in which a wafer for an active layer and a wafer for a support substrate are bonded or a bonding region including the bonding interface. We considered introducing it. In applying the vacuum room temperature bonding technology, both bonded surfaces of the active layer wafer and the support substrate wafer are activated. At this time, the present inventor has found that both bonded surfaces after activation become an amorphous region, and the amorphous region functions as a strong gettering site in the bonded silicon-bonded wafer.

ところで、半導体ウェーハを用いて半導体デバイス形成する際、デバイス形成プロセスではデバイス仕様に応じた熱処理を受ける。本発明者が検討したところ、上述のシリコン接合ウェーハのゲッタリングサイトであるアモルファス領域が、熱処理条件によっては結晶回復して再結晶化してしまい、シリコン接合ウェーハのゲッタリング能力が消失してしまう場合があることが判明した。この場合、シリコン接合ウェーハの製品出荷時においてはゲッタリング能力があっても、デバイス形成プロセスにおける熱処理条件によっては、熱処理を経た後に、シリコン接合ウェーハはゲッタリング能力を維持できなくなってしまう。本発明者はこの点を新たな課題として認識した。 By the way, when forming a semiconductor device using a semiconductor wafer, the device forming process undergoes a heat treatment according to the device specifications. As a result of the examination by the present inventor, the amorphous region, which is the gettering site of the silicon-bonded wafer described above, is crystallized and recrystallized depending on the heat treatment conditions, and the gettering ability of the silicon-bonded wafer is lost. It turned out that there is. In this case, even if the silicon bonded wafer has a gettering ability at the time of product shipment, the silicon bonded wafer cannot maintain the gettering ability after the heat treatment depending on the heat treatment conditions in the device forming process. The present inventor recognized this point as a new issue.

そこで、そこで本発明は、上記新たな課題に鑑み、シリコン接合ウェーハ作製後であって、デバイス形成プロセス時などでの熱処理を経た後でもゲッタリング能力を維持することのできるシリコン接合ウェーハの製造方法およびシリコン接合ウェーハの提供を目的とする。 Therefore, in view of the above-mentioned new problems, the present invention is a method for manufacturing a silicon-bonded wafer, which can maintain the gettering ability even after the silicon-bonded wafer is manufactured and after heat treatment during a device forming process or the like. And to provide silicon bonded wafers.

上記課題を解決すべく本発明者は鋭意検討した。シリコン接合ウェーハの接合領域、すなわちアモルファス領域に適切な熱処理を施した場合、結晶回復に伴って転位が形成され、この転位は熱処理後においてもゲッタリングサイトとして機能することを本発明者は見出した。そして、こうした熱処理を施すことによって転位を形成したシリコン接合ウェーハであれば、デバイス形成プロセスにおける熱処理条件に依存せず、シリコン接合ウェーハ作製後であって、デバイス形成プロセス時などでの熱処理を経た後でもゲッタリング能力を維持し続けることができることを本発明者は知見した。 The present inventor has diligently studied to solve the above problems. The present inventor has found that when an appropriate heat treatment is applied to the bonding region of a silicon bonding wafer, that is, the amorphous region, dislocations are formed as the crystals recover, and these dislocations function as gettering sites even after the heat treatment. .. If the silicon bonded wafer has dislocations formed by performing such heat treatment, it does not depend on the heat treatment conditions in the device forming process, and after the silicon bonded wafer is manufactured and after the heat treatment in the device forming process or the like. However, the present inventor has found that the gettering ability can be maintained.

上記知見に基づき完成した本発明の要旨構成は以下のとおりである。
(1)単結晶シリコンからなる支持基板用ウェーハと、単結晶シリコンからなる活性層とが接合されたシリコン接合ウェーハの製造方法であって、
単結晶シリコンからなる支持基板用ウェーハの片方の面および単結晶シリコンからなる活性層用ウェーハの片方の面に、真空常温下で、イオン化させた中性元素を照射する活性化処理をして、両方の前記片方の面を活性化面とした後に、引き続き真空常温下で両方の前記活性化面を接触させることで、前記支持基板用ウェーハと前記活性層用ウェーハとを貼り合わせる接合工程と、
前記接合工程の後、前記活性層用ウェーハを薄膜化して、薄膜化後の前記活性層用ウェーハを活性層とする薄膜化工程と、を有し、
前記接合工程の後、熱処理を施して、前記支持基板用ウェーハと前記活性層用ウェーハとを貼り合わせた接合領域に転位を形成する熱処理工程を更に有することを特徴とするシリコン接合ウェーハの製造方法。
The abstract structure of the present invention completed based on the above findings is as follows.
(1) A method for manufacturing a silicon-bonded wafer in which a wafer for a support substrate made of single crystal silicon and an active layer made of single crystal silicon are bonded.
One side of the support substrate wafer made of single crystal silicon and one side of the active layer wafer made of single crystal silicon are activated by irradiating ionized neutral elements at room temperature in a vacuum. A joining step of bonding the support substrate wafer and the active layer wafer by bringing both of the activated surfaces into contact with each other after making one of the activated surfaces an active surface.
After the joining step, the active layer wafer is thinned, and the thinned active layer wafer is used as an active layer.
A method for producing a silicon bonded wafer, which further comprises a heat treatment step of performing a heat treatment after the bonding step to form dislocations in a bonding region where the support substrate wafer and the active layer wafer are bonded together. ..

なお、以下、本発明における支持基板用ウェーハと活性層用ウェーハの貼合せ方法を「真空常温接合法」と称する。真空常温接合法において、上述した支持基板用ウェーハの上記片方の面と、活性層用ウェーハの上記片方の面とが、共に貼り合わせ面となる。また、一般に、活性層用ウェーハの他方の面が、シリコン接合ウェーハにおいてデバイス形成面となる主表面となる。 Hereinafter, the method of bonding the support substrate wafer and the active layer wafer in the present invention will be referred to as a "vacuum room temperature bonding method". In the vacuum room temperature bonding method, the one surface of the support substrate wafer and the one surface of the active layer wafer are both bonded surfaces. Further, in general, the other surface of the active layer wafer is the main surface which is the device forming surface in the silicon bonded wafer.

(2)前記熱処理工程における熱処理温度が710℃以上850℃以下である、上記(1)に記載のシリコン接合ウェーハの製造方法。 (2) The method for manufacturing a silicon-bonded wafer according to (1) above, wherein the heat treatment temperature in the heat treatment step is 710 ° C. or higher and 850 ° C. or lower.

(3)前記熱処理工程における熱処理時間が30分以上2時間以下である、上記(2)に記載のシリコン接合ウェーハの製造方法。 (3) The method for manufacturing a silicon bonded wafer according to (2) above, wherein the heat treatment time in the heat treatment step is 30 minutes or more and 2 hours or less.

(4)前記熱処理工程における熱処理雰囲気が、アルゴン、水素、窒素、酸素からなる群から選ばれる少なくとも一種である、上記(2)または(3)に記載のシリコン接合ウェーハの製造方法。 (4) The method for manufacturing a silicon-bonded wafer according to (2) or (3) above, wherein the heat treatment atmosphere in the heat treatment step is at least one selected from the group consisting of argon, hydrogen, nitrogen, and oxygen.

(5)前記中性元素が、アルゴン、ネオン、キセノン、水素、ヘリウムおよびシリコンからなる群から選ばれる少なくとも一種である、(1)〜(4)のいずれかに記載のシリコン接合ウェーハの製造方法。 (5) The method for producing a silicon bonded wafer according to any one of (1) to (4), wherein the neutral element is at least one selected from the group consisting of argon, neon, xenon, hydrogen, helium and silicon. ..

(6)前記活性層用ウェーハは、シリコンウェーハ上にシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハであり、
該シリコンエピタキシャル層の表面を前記活性層用ウェーハの前記片方の面とする、上記(1)〜(5)のいずれかに記載のシリコン接合ウェーハの製造方法。
(6) The active layer wafer is an epitaxial silicon wafer in which a silicon epitaxial layer is formed on a silicon wafer.
The method for manufacturing a silicon-bonded wafer according to any one of (1) to (5) above, wherein the surface of the silicon epitaxial layer is one surface of the active layer wafer.

(7)前記薄膜化工程において、前記シリコンエピタキシャル層と反対の面側から前記活性層用ウェーハを薄膜化し、前記シリコンウェーハを研削除去する、上記(6)に記載のシリコン接合ウェーハの製造方法。 (7) The method for manufacturing a silicon bonded wafer according to (6) above, wherein in the thinning step, the wafer for the active layer is thinned from the surface opposite to the silicon epitaxial layer, and the silicon wafer is ground and removed.

(8)単結晶シリコンからなる支持基板用ウェーハと、単結晶シリコンからなる活性層とが接合されたシリコン接合ウェーハであって、
前記支持基板用ウェーハと、前記活性層とを接合する接合界面を含む領域に、該接合界面を横断する転位を含むゲッタリング層を有し、
前記転位の長さは1nm以上30nm以下であることを特徴とするシリコン接合ウェーハ。
(8) A silicon-bonded wafer in which a wafer for a support substrate made of single crystal silicon and an active layer made of single crystal silicon are bonded.
A gettering layer containing dislocations crossing the bonding interface is provided in a region including a bonding interface for bonding the support substrate wafer and the active layer.
A silicon bonded wafer having a dislocation length of 1 nm or more and 30 nm or less.

本発明によれば、シリコン接合ウェーハ作製後であって、デバイス形成プロセス時などでの熱処理を経た後でもゲッタリング能力を維持することのできるシリコン接合ウェーハの製造方法およびシリコン接合ウェーハを提供することができる。 According to the present invention, there is provided a method for manufacturing a silicon bonded wafer and a silicon bonded wafer capable of maintaining the gettering ability even after the silicon bonded wafer is manufactured and after heat treatment during a device forming process or the like. Can be done.

本発明の第1実施形態によるシリコン接合ウェーハの製造方法を説明する模式断面図である。It is a schematic cross-sectional view explaining the manufacturing method of the silicon bonded wafer by 1st Embodiment of this invention. 本発明の製造方法に従う接合工程において用いる真空常温接合装置の一例を示す模式図である。It is a schematic diagram which shows an example of the vacuum room temperature bonding apparatus used in the bonding process according to the manufacturing method of this invention. 本発明の第2実施形態によるシリコン接合ウェーハの製造方法を説明する模式断面図である。It is a schematic cross-sectional view explaining the manufacturing method of the silicon bonded wafer by 2nd Embodiment of this invention. 実施例におけるシリコン接合ウェーハの接合領域におけるTEM断面写真であり、(A)は比較例1の、(B)は発明例1の、(C)は発明例2のTEM断面写真である。It is a TEM cross-sectional photograph of a bonding region of a silicon bonded wafer in Examples, (A) is a TEM cross-sectional photograph of Comparative Example 1, (B) is an invention example 1, and (C) is a TEM cross-sectional photograph of Invention Example 2. 実施例におけるシリコン接合ウェーハの接合領域におけるTEM断面写真であり、(A)は比較例1の、(B)は発明例3の、(C)は比較例2のTEM断面写真である。It is a TEM cross-sectional photograph of a bonding region of a silicon bonded wafer in Examples, (A) is a TEM cross-sectional photograph of Comparative Example 1, (B) is an invention example 3, and (C) is a TEM cross-sectional photograph of Comparative Example 2. 実施例における、発明例1〜3および従来例1に対してNi故意汚染をした後のそれぞれの試料表面を観察した光学顕微鏡画像である。It is an optical microscope image which observed the surface of each sample after Ni intentionally contaminated with respect to Invention Examples 1 to 3 and Conventional Example 1 in an Example. 実施例における発明例1および従来例1の酸素の濃度プロファイルを示すグラフである。It is a graph which shows the oxygen concentration profile of Invention Example 1 and Conventional Example 1 in an Example.

以下、図1〜図3を参照しつつ本発明の実施形態を詳細に説明する。なお、同一の構成要素には原則として同一の参照番号を付して、説明を省略する。また、図1〜3では図面の簡略化のため、各構成の厚さについて、実際の厚さの割合と異なり誇張して示す。 Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 1 to 3. In principle, the same components are given the same reference numbers, and the description thereof will be omitted. Further, in FIGS. 1 to 3, for simplification of the drawings, the thickness of each configuration is exaggerated unlike the actual thickness ratio.

(シリコン接合ウェーハの製造方法)
本発明に従う、支持基板用ウェーハと、単結晶シリコンからなる活性層とが接合されたシリコン接合ウェーハの製造方法の実施形態について説明する。まず、第1実施形態として、単結晶シリコンからなる支持基板用ウェーハおよび単結晶シリコンからなる活性層用ウェーハのそれぞれが、表面にシリコンエピタキシャル層を有しないバルクのシリコンウェーハを用いた実施形態を説明する。次いで、第2実施形態として、シリコンウェーハ上にシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハを活性層用ウェーハに用いる場合の実施形態を説明する。
(Manufacturing method of silicon bonded wafer)
An embodiment of a method for manufacturing a silicon-bonded wafer in which a wafer for a support substrate and an active layer made of single crystal silicon are bonded according to the present invention will be described. First, as the first embodiment, an embodiment in which a support substrate wafer made of single crystal silicon and a wafer for an active layer made of single crystal silicon each use a bulk silicon wafer having no silicon epitaxial layer on the surface will be described. To do. Next, as a second embodiment, an embodiment in which an epitaxial silicon wafer in which a silicon epitaxial layer is formed on a silicon wafer is used as a wafer for an active layer will be described.

(第1実施形態)
図1は、本発明の第1実施形態に従うシリコン接合ウェーハ100の製造方法のフローチャートを示している。本実施形態に従うシリコン接合ウェーハ100の製造方法では、支持基板用ウェーハ110と、活性層用ウェーハ110とを用いる(図1(A))。まず、支持基板用ウェーハ110と、活性層用ウェーハとを真空常温接合法により貼り合わせる接合工程を行う(図1(B)〜(D))。すなわち、接合工程では、支持基板用ウェーハ110の片方の面110Aおよび活性層用ウェーハ120の片方の面120Aに、真空常温下で、イオン化させた中性元素90を照射する活性化処理をして(図1(B))、両方の片方の面110A,120Aを活性化面141A,142Aとする(図1(C))。引き続き、真空常温下で両方の活性化面141A,142Aを接触させることで、支持基板用ウェーハ110と活性層用ウェーハ120とを貼り合わせる(図1(D))。接合工程の後、活性層用ウェーハ120を薄膜化して、薄膜化後の活性層用ウェーハ120を活性層125とする薄膜化工程を行う(図1(F))。ここで、本実施形態では、接合工程の後、薄膜化工程に先立ち、熱処理を施して、支持基板用ウェーハ110と活性層用ウェーハ120とを貼り合わせた接合領域140に転位を形成する熱処理工程を更に行うものとする(図1(E))。こうして、単結晶シリコンからなる支持基板用ウェーハ110と、単結晶シリコンからなる活性層125とが接合されたシリコン接合ウェーハ100を製造することができる。以下、各工程の詳細を順次説明する。なお、真空常温接合法において、上述した支持基板用ウェーハの上記片方の面110Aと、活性層用ウェーハの上記片方の面120Aとが共に貼り合わせ面となるため、以下、これらを貼り合わせ面と言う。
(First Embodiment)
FIG. 1 shows a flowchart of a method for manufacturing a silicon bonded wafer 100 according to the first embodiment of the present invention. In the method for manufacturing the silicon bonded wafer 100 according to the present embodiment, the wafer 110 for the support substrate and the wafer 110 for the active layer are used (FIG. 1 (A)). First, a joining step of bonding the support substrate wafer 110 and the active layer wafer by a vacuum room temperature joining method is performed (FIGS. 1B to 1D). That is, in the joining step, one surface 110A of the support substrate wafer 110 and one surface 120A of the active layer wafer 120 are activated by irradiating the ionized neutral element 90 at room temperature in a vacuum. (FIG. 1 (B)), both one surfaces 110A and 120A are designated as activation surfaces 141A and 142A (FIG. 1 (C)). Subsequently, the wafer 110 for the support substrate and the wafer 120 for the active layer are bonded together by bringing both the activated surfaces 141A and 142A into contact with each other under vacuum at room temperature (FIG. 1 (D)). After the joining step, the active layer wafer 120 is thinned, and the thinned active layer wafer 120 is used as the active layer 125 (FIG. 1 (F)). Here, in the present embodiment, after the joining step, prior to the thinning step, a heat treatment step is performed to form dislocations in the joining region 140 in which the support substrate wafer 110 and the active layer wafer 120 are bonded together. (Fig. 1 (E)). In this way, a silicon-bonded wafer 100 in which a support substrate wafer 110 made of single crystal silicon and an active layer 125 made of single crystal silicon are bonded can be manufactured. Hereinafter, details of each step will be described in sequence. In the vacuum room temperature bonding method, the one surface 110A of the support substrate wafer and the one surface 120A of the active layer wafer are both bonded surfaces. Therefore, these are hereinafter referred to as bonded surfaces. To tell.

本実施形態では接合工程に先立ち、まず、単結晶シリコンからなる支持基板用ウェーハ110と、単結晶シリコンからなる活性層用ウェーハ120とをそれぞれ用意する(図1(A))。第1実施形態において用いる単結晶シリコンからなる支持基板用ウェーハ110と、単結晶シリコンからなる活性層用ウェーハ120とのそれぞれは、表面にエピタキシャル層を有しないバルクの単結晶シリコンウェーハであれば、任意のものを用いることができる。バルクの単結晶シリコンウェーハは、FZシリコンウェーハ、CZシリコンウェーハおよびアニールウェーハなどが知られ、本明細書において、これらバルクの単結晶シリコンウェーハを総称して「シリコンウェーハ」と言う。 In the present embodiment, prior to the joining step, first, a support substrate wafer 110 made of single crystal silicon and an active layer wafer 120 made of single crystal silicon are prepared (FIG. 1 (A)). The support substrate wafer 110 made of single crystal silicon and the active layer wafer 120 made of single crystal silicon used in the first embodiment are bulk single crystal silicon wafers having no epitaxial layer on the surface. Any one can be used. As the bulk single crystal silicon wafer, FZ silicon wafer, CZ silicon wafer, annealed wafer and the like are known, and in the present specification, these bulk single crystal silicon wafers are collectively referred to as "silicon wafer".

<接合工程>
次に、接合工程において、支持基板用ウェーハ110と、活性層用ウェーハ120とを真空常温接合法により貼り合わせる(図1(B)〜(D))。具体的には、真空下で支持基板用ウェーハ110および活性層用ウェーハ120の貼り合わせ面110A,120Aにイオン化させた中性元素90を照射して、両方の貼り合わせ面110A,120Aを活性化し、活性化面とする。これにより各貼り合わせ面110A,120A(活性化面141A,142A)にはアモルファス層141,142が形成され、その表面にはシリコンが本来持っているダングリングボンド(結合の手)が現れる。このダングリングボンドはエネルギー的に不安定であるため、引き続き真空常温下で両方の活性化面141A,142Aを接触させると、両活性化面141A,142Aのダングリングボンドを消滅させるようにウェーハ間で瞬時に接合力が働き、熱処理等を施すことなく、非結合領域(ボイド)なしに2つのウェーハが強固に接合される。
<Joining process>
Next, in the joining step, the support substrate wafer 110 and the active layer wafer 120 are bonded by a vacuum room temperature bonding method (FIGS. 1B to 1D). Specifically, the bonded surfaces 110A and 120A of the support substrate wafer 110 and the active layer wafer 120 are irradiated with the ionized neutral element 90 under vacuum to activate both the bonded surfaces 110A and 120A. , The activation surface. As a result, amorphous layers 141 and 142 are formed on the bonded surfaces 110A and 120A (activated surfaces 141A and 142A), and dangling bonds (bonding hands) originally possessed by silicon appear on the surfaces thereof. Since this dangling bond is energetically unstable, when both activation surfaces 141A and 142A are continuously brought into contact with each other under vacuum at room temperature, the dangling bonds on both activation surfaces 141A and 142A are extinguished between the wafers. The bonding force works instantly, and the two wafers are firmly bonded without heat treatment or the like without a non-bonding region (void).

真空常温接合法における活性化処理の方法としては、イオンビーム装置により加速したイオン化した中性元素を両貼り合わせ面に衝突させて両貼り合わせ面をスパッタリングしたり、プラズマ雰囲気でイオン化した中性元素を両貼り合わせ面へ加速させてエッチングするプラズマエッチング処理を施したりすることにより行うことができる。 As a method of activation treatment in the vacuum normal temperature bonding method, an ionized neutral element accelerated by an ion beam device is made to collide with both bonded surfaces and sputtered on both bonded surfaces, or a neutral element ionized in a plasma atmosphere. Can be performed by performing a plasma etching process for accelerating and etching both bonded surfaces.

図2は、プラズマエッチング法により支持基板用ウェーハ110および活性層用ウェーハ120の両貼り合わせ面を活性化した後、2枚のウェーハを貼り合わせる真空常温接合装置の一例を示している。この真空常温接合装置50は、プラズマチャンバ51と、ガス導入口52と、真空ポンプ53と、パルス電圧印加装置54と、ウェーハ固定台55A,55Bと、を有する。 FIG. 2 shows an example of a vacuum room temperature bonding device in which two wafers are bonded after activating both bonding surfaces of the support substrate wafer 110 and the active layer wafer 120 by a plasma etching method. The vacuum room temperature joining device 50 includes a plasma chamber 51, a gas introduction port 52, a vacuum pump 53, a pulse voltage applying device 54, and wafer fixing bases 55A and 55B.

まず、プラズマチャンバ51内のウェーハ固定台55A,55Bにそれぞれ支持基板用ウェーハ110および活性層用ウェーハ120を載置、固定する。次に、真空ポンプ53によりプラズマチャンバ51内を減圧し、ついで、ガス導入口52からプラズマチャンバ51内に原料ガスを導入する。続いて、パルス電圧印加装置54によりウェーハ固定台55A,55B(ならびに支持基板用ウェーハ110および活性層用ウェーハ120)に負電圧をパルス状に印加する。これにより、原料ガスのプラズマを生成するとともに、生成したプラズマに含まれる原料ガスのイオンを両ウェーハ110,120に向けて加速、照射することができる。 First, the support substrate wafer 110 and the active layer wafer 120 are placed and fixed on the wafer fixing bases 55A and 55B in the plasma chamber 51, respectively. Next, the inside of the plasma chamber 51 is depressurized by the vacuum pump 53, and then the raw material gas is introduced into the plasma chamber 51 from the gas introduction port 52. Subsequently, the pulse voltage applying device 54 applies a negative voltage to the wafer fixing bases 55A and 55B (as well as the support substrate wafer 110 and the active layer wafer 120) in a pulsed manner. As a result, the plasma of the raw material gas can be generated, and the ions of the raw material gas contained in the generated plasma can be accelerated and irradiated toward both wafers 110 and 120.

照射する中性元素は、アルゴン(Ar)、ネオン(Ne)、キセノン(Xe)、水素(H)、ヘリウム(He)およびシリコン(Si)から選択される少なくとも一種とすることが好ましい。 The neutral element to be irradiated is preferably at least one selected from argon (Ar), neon (Ne), xenon (Xe), hydrogen (H), helium (He) and silicon (Si).

プラズマチャンバ51内のチャンバ圧力(真空度)は1×10-5Pa以下とすることが好ましい。これにより、各ウェーハ表面へスパッタされた元素が再付着するのを抑制して、ダングリングボンドの形成率が低下させることなく、活性化処理を行うことができる。 The chamber pressure (vacuum degree) in the plasma chamber 51 is preferably 1 × 10 -5 Pa or less. As a result, it is possible to suppress the reattachment of the sputtered elements to the surface of each wafer and perform the activation treatment without lowering the dangling bond formation rate.

支持基板用ウェーハ110および活性層用ウェーハ120に印加するパルス電圧は、ウェーハ表面に対する照射元素の加速エネルギーが100eV以上10keV以下となるように設定する。当該加速エネルギーが100eV未満の場合には、照射した中性元素がウェーハ表面へ堆積し、ウェーハ表面にダングリングボンドを形成することができない。一方、当該加速エネルギーが10keVを超えると、照射した元素がウェーハ内部へ注入していき、この場合にもウェーハ表面にダングリングボンドを形成することができない。 The pulse voltage applied to the support substrate wafer 110 and the active layer wafer 120 is set so that the acceleration energy of the irradiation element with respect to the wafer surface is 100 eV or more and 10 keV or less. When the acceleration energy is less than 100 eV, the irradiated neutral element is deposited on the wafer surface, and a dangling bond cannot be formed on the wafer surface. On the other hand, when the acceleration energy exceeds 10 keV, the irradiated element is injected into the wafer, and even in this case, a dangling bond cannot be formed on the wafer surface.

パルス電圧の周波数は、支持基板用ウェーハ110および活性層用ウェーハ120のそれぞれにイオンが照射される回数を決定する。パルス電圧の周波数は、10Hz以上10kHz以下とすることが好ましい。ここで、パルス電圧の周波数を10Hz以上とすることにより、イオン照射のばらつきを吸収でき、イオン照射量が安定する。また、10kHz以下とすることにより、グロー放電によるプラズマ形成が安定する。 The frequency of the pulse voltage determines the number of times that ions are irradiated to each of the support substrate wafer 110 and the active layer wafer 120. The frequency of the pulse voltage is preferably 10 Hz or more and 10 kHz or less. Here, by setting the frequency of the pulse voltage to 10 Hz or higher, the variation in ion irradiation can be absorbed and the ion irradiation amount becomes stable. Further, by setting the frequency to 10 kHz or less, plasma formation due to glow discharge is stabilized.

パルス電圧のパルス幅は、支持基板用ウェーハ110および活性層用ウェーハ120のそれぞれにイオンが照射される時間を決定する。パルス幅は、1μ秒以上10m秒以下とすることが好ましい。1μ秒以上とすることにより、安定してイオンをウェーハ110,120に照射できる。また、10m秒以下とすることにより、グロー放電によるプラズマ形成が安定する。 The pulse width of the pulse voltage determines the time during which ions are irradiated to each of the support substrate wafer 110 and the active layer wafer 120. The pulse width is preferably 1 μsec or more and 10 msec or less. By setting the time to 1 μsec or more, the wafers 110 and 120 can be stably irradiated with ions. Further, by setting the time to 10 msec or less, plasma formation by glow discharge is stabilized.

上記処理において、支持基板用ウェーハ110および活性層用ウェーハ120のそれぞれを加熱することはないため、その温度は常温(通常、30℃〜90℃)となる。 Since the support substrate wafer 110 and the active layer wafer 120 are not heated in the above process, the temperature thereof is normal temperature (usually 30 ° C. to 90 ° C.).

なお、アモルファス層141,142を貼り合わせた後のアモルファスの状態にある接合領域140は、重金属を捕獲するゲッタリングサイトとして機能することを本発明者は見出した。さらに本発明者は、この接合領域140は、支持基板用ウェーハ110からの活性層用ウェーハ120への酸素拡散を抑制する機能を有することも見出した。この接合領域140は、活性層125の直下にあることにより、高いゲッタリング能力を発揮し、活性層125の重金属汚染を十分に抑制することができる。しかしながら、後述するように、接合領域140が熱処理を受けると、その熱処理条件によっては転位を形成することなく、結晶回復してゲッタリング能力が消失してしまうことも、本発明者は知見した。デバイス形成プロセスにおいてシリコン接合ウェーハ100が受け得る熱処理が、接合領域140のアモルファス状態を維持できる熱処理条件であれば、シリコン接合ウェーハ100はゲッタリング能力を維持することができる。しかしながら、デバイス形成プロセスでの熱処理条件によっては、接合領域140が結晶回復してしまい、シリコン接合ウェーハ100はゲッタリング能力を消失してしまう。そこで、後続工程として、転位を形成するための熱処理工程を本実施形態では行うのである。 The present inventor has found that the bonding region 140 in the amorphous state after the amorphous layers 141 and 142 are bonded together functions as a gettering site for capturing heavy metals. Furthermore, the present inventor has also found that the bonding region 140 has a function of suppressing oxygen diffusion from the support substrate wafer 110 to the active layer wafer 120. Since the bonding region 140 is directly below the active layer 125, it exhibits high gettering ability and can sufficiently suppress heavy metal contamination of the active layer 125. However, as will be described later, the present inventor has also found that when the junction region 140 is heat-treated, the crystal is restored and the gettering ability is lost depending on the heat treatment conditions without forming dislocations. If the heat treatment that the silicon bonding wafer 100 can receive in the device forming process is a heat treatment condition that can maintain the amorphous state of the bonding region 140, the silicon bonding wafer 100 can maintain the gettering ability. However, depending on the heat treatment conditions in the device forming process, the bonding region 140 undergoes crystal recovery, and the silicon bonding wafer 100 loses its gettering ability. Therefore, as a subsequent step, a heat treatment step for forming dislocations is performed in this embodiment.

なお、活性化処理は、アモルファス層141,142の厚みがともに2nm以上となるように行うことが好ましい。これにより、後続工程での熱処理工程により、ゲッタリング層150の形成をより確実に行うことができる。さらに、アモルファス層141,142を貼り合わせた後の接合領域140は、支持基板用ウェーハ110中の不純物が活性層125に熱拡散するのをブロックするブロック層としても十分に機能することができ、さらに、アモルファスによるゲッタリング能力をより高めることもできる。アモルファス層141,142の厚みの調整は、イオンの加速電圧を調整することにより行うことができる。 The activation treatment is preferably performed so that the thicknesses of the amorphous layers 141 and 142 are both 2 nm or more. As a result, the gettering layer 150 can be formed more reliably by the heat treatment step in the subsequent step. Further, the bonding region 140 after the amorphous layers 141 and 142 are bonded can sufficiently function as a block layer that blocks impurities in the support substrate wafer 110 from thermally diffusing into the active layer 125. Furthermore, the gettering ability of amorphous material can be further enhanced. The thickness of the amorphous layers 141 and 142 can be adjusted by adjusting the accelerating voltage of the ions.

また、上述のアモルファス層141,142の厚みに伴う効果をより確実に得るため、活性化処理は、アモルファス層141,142の厚みがともに10nm以上となるように行うことが好ましい。 Further, in order to more reliably obtain the effect associated with the thickness of the amorphous layers 141 and 142 described above, it is preferable that the activation treatment is performed so that the thickness of both the amorphous layers 141 and 142 is 10 nm or more.

<熱処理工程>
本実施形態では、空常温接合法により貼り合わせを行う接合工程の後、薄膜化工程に先立ち、熱処理を施して、支持基板用ウェーハ110と活性層用ウェーハ120とを貼り合わせた接合領域140に転位を形成する熱処理工程を行う。接合領域140は、熱処理によりアモルファス状態から結晶回復しつつ、転位を形成し、ゲッタリング層150となる。なお、一旦転位が形成されれば、更なる熱処理を受けたとしても、ゲッタリング層150における転位は残留する。そして、この転位がシリコン接合ウェーハ100におけるゲッタリングサイトとなり、シリコン接合ウェーハ100は金属不純物などを捕獲するゲッタリング能力を有し、かつ、シリコン接合ウェーハ作製後、デバイス形成プロセス時などの更なる熱処理を経た後でもゲッタリング能力を維持することができる。
<Heat treatment process>
In the present embodiment, after the bonding step of bonding by the air-temperature bonding method, heat treatment is performed prior to the thinning step to form the bonding region 140 in which the support substrate wafer 110 and the active layer wafer 120 are bonded. A heat treatment step for forming dislocations is performed. The bonding region 140 forms dislocations while recovering crystals from the amorphous state by heat treatment, and becomes a gettering layer 150. Once the dislocations are formed, the dislocations in the gettering layer 150 remain even if they are subjected to further heat treatment. Then, this dislocation becomes a gettering site in the silicon bonded wafer 100, and the silicon bonded wafer 100 has a gettering ability to capture metal impurities and the like, and further heat treatment such as during a device forming process after manufacturing the silicon bonded wafer. The gettering ability can be maintained even after passing through.

本実施形態に従い形成される転位について、より詳細に説明する。ゲッタリング層150に形成される転位は、支持基板用ウェーハ110と、活性層用ウェーハ120とを接合する接合界面を含む接合領域に形成され、この転位は当該接合界面を横断する。また、こうして形成される転位は、真空常温接合法により形成したアモルファス由来であるため、転位の長さは1nm以上30nm以下となる。接合工程における活性化処理条件および本工程による熱処理条件によっては、形成される転位の密度は異なる。なお、ゲッタリング層150では、アモルファスが再結晶化して単結晶となっている。 The dislocations formed according to this embodiment will be described in more detail. The dislocations formed in the gettering layer 150 are formed in a joining region including a joining interface for joining the support substrate wafer 110 and the active layer wafer 120, and the dislocations cross the joining interface. Further, since the dislocations formed in this way are derived from the amorphous material formed by the vacuum room temperature joining method, the length of the dislocations is 1 nm or more and 30 nm or less. The density of dislocations formed varies depending on the activation treatment conditions in the joining step and the heat treatment conditions in this step. In the gettering layer 150, the amorphous material is recrystallized to become a single crystal.

なお、本発明者の実験により、接合領域140を結晶回復させつつ、転位を形成してゲッタリング層150を形成するためには、熱処理条件として熱処理温度が特に重要な指標となることが確認された。熱処理温度が低すぎると、接合領域140の結晶回復が始まらず、接合領域140はアモルファスのままとなる。一方、熱処理温度が高すぎると、接合領域140が急速に結晶回復し、結晶回復した接合領域140に転位が形成されない。再結晶化が始まり、かつ、急速には再結晶化しない適切な温度条件の下で熱処理を行う場合、アモルファス領域において再結晶化が部分的に進み、残存したアモルファス領域が転位形成の基点となる。そこで、このような転位をより確実に形成するためには、熱処理工程における熱処理温度を710℃以上850℃以下とすることが好ましい。 In addition, in the experiment of the present inventor, it was confirmed that the heat treatment temperature is a particularly important index as the heat treatment condition in order to form dislocations and form the gettering layer 150 while recovering the crystals of the bonding region 140. It was. If the heat treatment temperature is too low, crystal recovery of the bonding region 140 does not start, and the bonding region 140 remains amorphous. On the other hand, if the heat treatment temperature is too high, the bonding region 140 is rapidly crystal-recovered, and dislocations are not formed in the crystal-recovered bonding region 140. When heat treatment is performed under appropriate temperature conditions where recrystallization starts and does not recrystallize rapidly, recrystallization partially proceeds in the amorphous region, and the remaining amorphous region becomes the base point for dislocation formation. .. Therefore, in order to form such dislocations more reliably, it is preferable that the heat treatment temperature in the heat treatment step is 710 ° C. or higher and 850 ° C. or lower.

上述した結晶回復および転位形成をより確実に行うため、熱処理工程における熱処理時間が30分以上2時間以下とすることが好ましい。また、熱処理工程における熱処理雰囲気が、アルゴン、水素、窒素、酸素からなる群から選ばれる少なくとも一種であることも好ましい。 In order to more reliably perform the above-mentioned crystal recovery and dislocation formation, the heat treatment time in the heat treatment step is preferably 30 minutes or more and 2 hours or less. It is also preferable that the heat treatment atmosphere in the heat treatment step is at least one selected from the group consisting of argon, hydrogen, nitrogen and oxygen.

なお、本工程による熱処理は、一般的な加熱装置を適用することができ、RTA(Rapid Thermal Annealing)およびRTO(Rapid Thermal Oxidation)などの急速昇降温熱処理装置や、バッチ式熱処理装置(縦型熱処理装置、横型熱処理装置)などを用いて回復熱処理を行うことができる。また、市販のマイクロ波アニール装置を用いたマイクロ波アニール処理によって熱処理を行ってもよい。マイクロ波アニール処理を行う場合、周波数300MHz以上3THz以下の電磁波をシリコン接合ウェーハに照射すればよい。 For the heat treatment by this step, a general heating device can be applied, and a rapid elevating temperature heat treatment device such as RTA (Rapid Thermal Annealing) and RTO (Rapid Thermal Oxidation) and a batch type heat treatment device (vertical heat treatment) can be applied. Recovery heat treatment can be performed using an apparatus, a horizontal heat treatment apparatus, or the like. Further, the heat treatment may be performed by a microwave annealing treatment using a commercially available microwave annealing device. When the microwave annealing process is performed, the silicon bonded wafer may be irradiated with an electromagnetic wave having a frequency of 300 MHz or more and 3 THz or less.

<薄膜化工程>
本実施形態では、真空常温接合法により貼り合わせを行う接合工程を行い、さらに熱処理工程を行った後、薄膜化工程を行う。本工程では、活性層用ウェーハ120を薄膜化して、薄膜化後の活性層用ウェーハを活性層125とする(図1(F))。活性層用ウェーハ120の薄膜化は、周知の平面研削および鏡面研磨法を好適に用いることができる。また、この薄膜化にあたり、周知のスマートカット法等の他の技術を用いて行ってもよい。
<Thin filming process>
In the present embodiment, a joining step of bonding is performed by a vacuum normal temperature joining method, a heat treatment step is further performed, and then a thinning step is performed. In this step, the active layer wafer 120 is thinned, and the thinned active layer wafer is designated as the active layer 125 (FIG. 1 (F)). Well-known surface grinding and mirror polishing methods can be preferably used for thinning the active layer wafer 120. Further, in making this thin film, other techniques such as a well-known smart cut method may be used.

こうして作製されたシリコン接合ウェーハ100では、真空常温接合法により形成した支持基板用ウェーハ110と活性層用ウェーハ120とのアモルファスであった接合領域140が結晶回復して再結晶化し、かつ、転位が形成され、ゲッタリング層150が形成されている。そのため、シリコン接合ウェーハ100が、デバイス形成プロセス時などでの更なる熱処理を経た場合であっても、当該更なる熱処理条件に依らず、ゲッタリング能力を維持することができる。 In the silicon bonding wafer 100 thus produced, the amorphous bonding region 140 between the support substrate wafer 110 and the active layer wafer 120 formed by the vacuum room temperature bonding method is crystallized and recrystallized, and dislocations occur. It is formed and the gettering layer 150 is formed. Therefore, even when the silicon bonded wafer 100 undergoes further heat treatment during the device forming process or the like, the gettering ability can be maintained regardless of the further heat treatment conditions.

なお、上述の第1実施形態では、熱処理工程を接合工程と、薄膜化工程との間に行う実施形態を説明したものの、転位を形成できる限りは、熱処理工程は接合工程と、薄膜化工程の間でもよいし、熱処理工程および薄膜化工程の後に行ってもよい。このことは、後述する第2実施形態においても同様である。ただし、薄膜化時の不純物汚染の影響を考慮すると、接合工程と、薄膜化工程との間に熱処理工程を行うことが好ましい。 In the first embodiment described above, although the embodiment in which the heat treatment step is performed between the joining step and the thinning step is described, the heat treatment step is the joining step and the thinning step as long as the rearrangement can be formed. It may be performed in between, or after the heat treatment step and the thinning step. This also applies to the second embodiment described later. However, considering the influence of impurity contamination during thinning, it is preferable to perform a heat treatment step between the joining step and the thinning step.

なお、接合工程において既述したように、真空常温接合法により形成される接合領域140は、支持基板用ウェーハ110からの活性層用ウェーハ120への酸素拡散を抑制する機能を有する。そこで、活性層125の酸素濃度を低酸素濃度のまま維持する観点では、支持基板用ウェーハ110は、酸素濃度3×1017atoms/cm3(ASTM F121−1979による測定準拠、以下、酸素濃度に関して同様とする。)以下の低酸素領域を含む単結晶シリコンウェーハであることが好ましく、当該低酸素領域が支持基板用ウェーハ110の貼り合わせ面110A側の表層部に位置することがより好ましい。そして、活性層用ウェーハ120も、酸素濃度3×1017atoms/cm3以下の低酸素領域を含む単結晶シリコンウェーハであることが好ましく、当該低酸素領域が活性層用ウェーハ120の貼り合わせ面120A側の表層部に位置することがより好ましい。 As described above in the bonding step, the bonding region 140 formed by the vacuum room temperature bonding method has a function of suppressing oxygen diffusion from the support substrate wafer 110 to the active layer wafer 120. Therefore, from the viewpoint of maintaining the oxygen concentration of the active layer 125 at a low oxygen concentration, the support substrate wafer 110 has an oxygen concentration of 3 × 10 17 atoms / cm 3 (measured according to ASTM F121-1979, hereinafter, regarding the oxygen concentration). The same applies.) It is preferable that the wafer is a single crystal silicon wafer including the following low oxygen region, and it is more preferable that the low oxygen region is located on the surface layer portion on the bonding surface 110A side of the support substrate wafer 110. The active layer wafer 120 is also preferably a single crystal silicon wafer containing a low oxygen region having an oxygen concentration of 3 × 10 17 atoms / cm 3 or less, and the low oxygen region is the bonding surface of the active layer wafer 120. It is more preferably located on the surface layer portion on the 120A side.

また、活性層用ウェーハ120の貼り合わせ面120A側の表層部は、シリコン接合ウェーハ100の活性層125となる部分であるため、酸素濃度3×1017atoms/cm3以下の低酸素領域とすることによって、低酸素濃度の活性層125を得ることができる。しかも、真空常温接合法で貼り合わせることから、貼り合わせ時に、当該表層部に、活性層用ウェーハ120の表層部以外の部分や、支持基板用ウェーハ110から酸素が拡散してくることを十分に抑制できる。 Further, since the surface layer portion on the bonding surface 120A side of the active layer wafer 120 is a portion to be the active layer 125 of the silicon bonded wafer 100, the oxygen concentration is set to a low oxygen region of 3 × 10 17 atoms / cm 3 or less. Thereby, the active layer 125 having a low oxygen concentration can be obtained. Moreover, since the wafers are bonded by the vacuum normal temperature bonding method, oxygen is sufficiently prevented from diffusing into the surface layer portion from the portion other than the surface layer portion of the active layer wafer 120 and the support substrate wafer 110 at the time of bonding. Can be suppressed.

さらに、支持基板用ウェーハ110の貼り合わせ面110A側の表層部を、酸素濃度3×1017atoms/cm3以下の低酸素領域とすることによって、デバイス作製プロセス時に支持基板からの酸素の拡散を抑制して活性層125を低酸素濃度に維持することもできる。しかも、真空常温接合法で貼り合わせることから、この低酸素領域は、貼り合わせ後も低酸素濃度を維持することができる。 Further, by setting the surface layer portion of the support substrate wafer 110 on the bonding surface 110A side to a low oxygen region having an oxygen concentration of 3 × 10 17 atoms / cm 3 or less, oxygen diffusion from the support substrate is prevented during the device fabrication process. It can also be suppressed to maintain the active layer 125 at a low oxygen concentration. Moreover, since the materials are bonded by the vacuum normal temperature bonding method, the low oxygen concentration can be maintained in this low oxygen region even after the bonding.

(第2実施形態)
次に、図3を参照して、本発明の第2実施形態を説明する。なお、前述の第1実施形態と同一の構成要素には原則として同一の参照番号を付して、説明を省略する。以降も、同様に、同一の構成要素には原則として同一の参照番号を付して、説明を省略する。
(Second Embodiment)
Next, a second embodiment of the present invention will be described with reference to FIG. In principle, the same components as those in the first embodiment will be assigned the same reference numbers, and the description thereof will be omitted. Hereinafter, similarly, the same components will be similarly assigned the same reference number in principle, and the description thereof will be omitted.

第2実施形態では、図3(A)に示すように、活性層用ウェーハ120として、シリコンウェーハ121上に、シリコンエピタキシャル層122が形成されたエピタキシャルシリコンウェーハを用いる。そして、シリコンエピタキシャル層122の表面122Aを活性層用ウェーハ120の貼り合わせ面120Aとする。その他の工程は、第1実施形態と同様にして、活性層125がシリコンエピタキシャル層122からなるシリコン接合ウェーハ200を製造することができる。シリコンエピタキシャル層122の酸素濃度は、一般的に、その基板となるバルクのシリコンウェーハ121の酸素濃度よりも2桁ほど低く、3×1016atoms/cm3以下という検出限界以下の酸素濃度を有するエピタキシャル層を形成することができる。本実施形態により、シリコンエピタキシャル層122をシリコン接合ウェーハ200の活性層125として用いることができる。 In the second embodiment, as shown in FIG. 3A, an epitaxial silicon wafer in which the silicon epitaxial layer 122 is formed on the silicon wafer 121 is used as the active layer wafer 120. Then, the surface 122A of the silicon epitaxial layer 122 is designated as the bonding surface 120A of the active layer wafer 120. In other steps, the silicon junction wafer 200 in which the active layer 125 is composed of the silicon epitaxial layer 122 can be manufactured in the same manner as in the first embodiment. The oxygen concentration of the silicon epitaxial layer 122 is generally about two orders of magnitude lower than the oxygen concentration of the bulk silicon wafer 121 as the substrate, and has an oxygen concentration of 3 × 10 16 atoms / cm 3 or less, which is below the detection limit. An epitaxial layer can be formed. According to this embodiment, the silicon epitaxial layer 122 can be used as the active layer 125 of the silicon bonding wafer 200.

また、第2実施形態では、薄膜化工程において、シリコンエピタキシャル層122と反対の面側から活性層用ウェーハ120を薄膜化し、シリコンウェーハ121を研削除去することが好ましい。この場合、シリコンウェーハ121の研削除去に加えて、シリコンエピタキシャル層122を一部研削除去することも好ましい。シリコンエピタキシャル層122のシリコンウェーハ121側の部分には、エピタキシャル成長時にシリコンウェーハ121から不純物が拡散する場合があるものの、こうすることで不純物拡散の影響を抑止することができる。 Further, in the second embodiment, in the thinning step, it is preferable to thin the wafer 120 for the active layer from the surface opposite to the silicon epitaxial layer 122 and grind and remove the silicon wafer 121. In this case, in addition to grinding and removing the silicon wafer 121, it is also preferable to partially grind and remove the silicon epitaxial layer 122. Although impurities may diffuse from the silicon wafer 121 to the portion of the silicon epitaxial layer 122 on the silicon wafer 121 side during epitaxial growth, the influence of impurity diffusion can be suppressed by doing so.

<エピタキシャルシリコンウェーハ>
なお、エピタキシャルシリコンウェーハを活性層用ウェーハ120として用いる場合、エピタキシャル層の厚さは、活性層125の目標厚みを考慮して適宜決定することができるが、活性層の目標厚みよりも厚くすることが好ましい。つまり、エピタキシャル層のシリコンウェーハ界面から所定厚み部分は、エピタキシャル層の形成プロセスにおいてシリコンウェーハからの酸素の拡散の影響が及んでいるが、当該部分を薄膜化工程で除去することで、活性層となるエピタキシャル層を低酸素濃度とすることができるためである。
<Epitaxial silicon wafer>
When the epitaxial silicon wafer is used as the wafer 120 for the active layer, the thickness of the epitaxial layer can be appropriately determined in consideration of the target thickness of the active layer 125, but it should be thicker than the target thickness of the active layer. Is preferable. That is, the portion of the epitaxial layer having a predetermined thickness from the interface of the silicon wafer is affected by the diffusion of oxygen from the silicon wafer in the process of forming the epitaxial layer, but by removing the portion in the thinning step, it becomes an active layer. This is because the epitaxial layer can have a low oxygen concentration.

また、エピタキシャル層は、一般的な条件により形成することができる。例えば、水素(H)をキャリアガスとして、ジクロロシラン(SiH2Cl2)、トリクロロシラン(SiHCl3)等のソースガスをチャンバ内に導入し、使用するソースガスによっても成長温度は異なるが、概ね1000〜1200℃の温度範囲の温度でCVD(Chemical Vapor Deposition)法により、シリコンエピタキシャル層をエピタキシャル成長させることができる。 Further, the epitaxial layer can be formed under general conditions. For example, hydrogen (H) is used as a carrier gas, and a source gas such as dichlorosilane (SiH 2 Cl 2 ) or trichlorosilane (SiHCl 3 ) is introduced into the chamber, and the growth temperature varies depending on the source gas used, but generally. A silicon epitaxial layer can be epitaxially grown by a CVD (Chemical Vapor Deposition) method at a temperature in the temperature range of 1000 to 1200 ° C.

以下、上述した第1実施形態および第2実施形態に用いることのできる種々のシリコンウェーハの具体的態様について、より詳細に説明する。 Hereinafter, specific embodiments of various silicon wafers that can be used in the above-described first and second embodiments will be described in more detail.

支持基板用ウェーハ110および活性層用ウェーハ120に用いるバルクの単結晶シリコンウェーハとしては、FZシリコンウェーハ、CZシリコンウェーハ、およびアニールウェーハ等を挙げることができる。CZシリコンウェーハについては、表層部が低酸素濃度であることがより好ましい。 Examples of the bulk single crystal silicon wafer used for the support substrate wafer 110 and the active layer wafer 120 include an FZ silicon wafer, a CZ silicon wafer, and an annealed wafer. For CZ silicon wafers, it is more preferable that the surface layer portion has a low oxygen concentration.

<FZシリコンウェーハ>
FZシリコンウェーハは、浮遊帯域溶融(Floating Zone:FZ)法で育成された単結晶シリコンインゴットをワイヤーソー等でスライスして得られるウェーハであり、その製造プロセスに酸素供給源がないことから、厚み方向全域にわたる酸素濃度が3×1016atoms/cm3以下という検出限界以下のウェーハとなる。そのため、本発明において支持基板用ウェーハ110および活性層用ウェーハ120として用いて好適である。
<FZ Silicon Wafer>
The FZ silicon wafer is a wafer obtained by slicing a single crystal silicon ingot grown by the floating zone (FZ) method with a wire saw or the like, and has a thickness because there is no oxygen supply source in the manufacturing process. The wafer has an oxygen concentration of 3 × 10 16 atoms / cm 3 or less over the entire direction, which is below the detection limit. Therefore, in the present invention, it is suitable for use as a support substrate wafer 110 and an active layer wafer 120.

<CZシリコンウェーハ>
また、CZシリコンウェーハは、チョクラルスキー(Czochralski:CZ)法で育成された単結晶シリコンインゴットをワイヤーソー等でスライスして得られるウェーハであり、酸素濃度は1×1017atoms/cm3〜18×1017atoms/cm3(ASTM F121-1979)のシリコンウェーハとなる。本発明では、例えば、MCZ(Magnetic field applied Czochralski)法を用いるなどして製造した、厚み方向全域にわたる酸素濃度が3×1017atoms/cm3以下のCZシリコンウェーハを、支持基板用ウェーハ110および活性層用ウェーハ120として用いることがより好ましい。
<CZ Silicon Wafer>
The CZ silicon wafer is a wafer obtained by slicing a single crystal silicon ingot grown by the Czochralski (CZ) method with a wire saw or the like, and has an oxygen concentration of 1 × 10 17 atoms / cm 3 to. It is a silicon wafer of 18 × 10 17 atoms / cm 3 (ASTM F121-1979). In the present invention, for example, a CZ silicon wafer having an oxygen concentration of 3 × 10 17 atoms / cm 3 or less over the entire thickness direction manufactured by using the MCZ (Magnetic field applied Czochralski) method is used as a support substrate wafer 110 and a support substrate wafer 110. It is more preferable to use it as the wafer 120 for the active layer.

<アニールウェーハ>
シリコンウェーハに対して非酸化性雰囲気または還元性雰囲気で熱処理を施して、該シリコンウェーハの表層部の酸素を外方拡散させて当該表層部の酸素濃度を低減させたアニールウェーハを、支持基板用ウェーハ110および活性層用ウェーハ120として用いることも好ましい。
<Annealed wafer>
An annealed wafer in which a silicon wafer is heat-treated in a non-oxidizing atmosphere or a reducing atmosphere to diffuse oxygen in the surface layer portion of the silicon wafer outward to reduce the oxygen concentration in the surface layer portion is used for a support substrate. It is also preferable to use it as the wafer 110 and the wafer 120 for the active layer.

支持基板用ウェーハ110および活性層用ウェーハ120としては、上記した各種ウェーハの任意の組み合わせで用いることができる。活性層用ウェーハ120として、エピタキシャルシリコンウェーハを用いる場合、ベース基板となるバルクのシリコンウェーハ121を上記した各種ウェーハとすることも好ましい。 As the support substrate wafer 110 and the active layer wafer 120, any combination of the above-mentioned various wafers can be used. When an epitaxial silicon wafer is used as the active layer wafer 120, it is also preferable to use the bulk silicon wafer 121 as the base substrate as the above-mentioned various wafers.

なお、各ウェーハは、任意の不純物を添加して、n型またはp型とすることができ、不純物の濃度を調整して、抵抗率を調整することができる。 In addition, each wafer can be made into an n-type or a p-type by adding an arbitrary impurity, and the resistivity can be adjusted by adjusting the concentration of the impurity.

<転位クラスターおよびCOPを含まないシリコンウェーハ>
また、シリコンウェーハの素材であるCZ法による単結晶シリコンインゴットの製造にあっては、育成中の単結晶インゴットが受ける熱履歴によって単結晶内に形成される欠陥分布が異なり、単結晶インゴット内には格子間シリコン起因の転位クラスター、空孔起因の空孔凝集欠陥(COP:Crystal Originated Particle)、転位クラスターやCOPが存在しない無欠陥領域などの結晶領域が形成されることが知られている。本実施形態では、支持基板用ウェーハ110および活性層用ウェーハ120として、転位クラスターおよび空孔凝集欠陥(COP:Crystal Originated Particle)を含まないシリコンウェーハを用いることも好ましい。特に、薄膜化後に活性層125となる活性層用ウェーハ120に、転位クラスターおよびCOPを含まないシリコンウェーハを用いることがより好ましい。これにより、転位クラスターおよびCOPを含まない活性層125を得ることができ、フォトダイオード形成領域(空間電荷領域)内における暗電流の発生を抑制できる。
<Silicon wafer without dislocation clusters and COP>
Further, in the production of a single crystal silicon ingot by the CZ method, which is a material of a silicon wafer, the defect distribution formed in the single crystal differs depending on the thermal history received by the growing single crystal ingot, and the defect distribution is different in the single crystal ingot. It is known that crystal regions such as dislocation clusters caused by interstitial silicon, vacancy agglomeration defects (COP: Crystal Originated Particles) due to vacancies, and defect-free regions in which dislocation clusters and COPs do not exist are formed. In the present embodiment, as the support substrate wafer 110 and the active layer wafer 120, it is also preferable to use silicon wafers that do not contain dislocation clusters and vacancy agglomeration defects (COP: Crystal Originated Particles). In particular, it is more preferable to use a silicon wafer that does not contain dislocation clusters and COP for the active layer wafer 120 that becomes the active layer 125 after thinning. As a result, the active layer 125 containing no dislocation clusters and COP can be obtained, and the generation of dark current in the photodiode forming region (space charge region) can be suppressed.

ここで、本発明における「COPを含まないシリコンウェーハ」とは、以下に説明する観察評価により、COPが検出されないシリコンウェーハを意味するものとする。すなわち、まず、CZ法により育成された単結晶シリコンインゴットから切り出し加工されたシリコンウェーハに対して、SC−1洗浄(すなわち、アンモニア水と過酸化水素水と超純水とを1:1:15で混合した混合液による洗浄)を行い、洗浄後のシリコンウェーハ表面を、表面欠陥検査装置としてKLA-Tencor社製:Surfscan SP-2を用いて観察評価し、表面ピットと推定される輝点欠陥(LPD:Light Point Defect)を特定する。その際、観察モードはObliqueモード(斜め入射モード)とし、表面ピットの推定は、Wide Narrowチャンネルの検出サイズ比に基づいて行うものとする。こうして特定されたLPDに対して、原子間力顕微鏡(AFM:Atomic Force Microscope)を用いて、COPか否かを評価する。この観察評価により、COPが観察されないシリコンウェーハを「COPを含まないシリコンウェーハ」とする。 Here, the "COP-free silicon wafer" in the present invention means a silicon wafer in which COP is not detected by the observation evaluation described below. That is, first, the silicon wafer cut out from the single crystal silicon ingot grown by the CZ method is subjected to SC-1 cleaning (that is, ammonia water, hydrogen peroxide solution, and ultrapure water are mixed 1: 1: 15. The surface of the silicon wafer after cleaning was observed and evaluated using KLA-Tencor's Surfscan SP-2 as a surface defect inspection device, and bright spot defects estimated to be surface pits were observed and evaluated. (LPD: Light Point Defect) is specified. At that time, the observation mode is the Oblique mode (diagonal incident mode), and the surface pits are estimated based on the detection size ratio of the Wide Narrow channel. For the LPD identified in this way, whether or not it is a COP is evaluated using an atomic force microscope (AFM). By this observation evaluation, a silicon wafer in which no COP is observed is referred to as a "COP-free silicon wafer".

一方、転位クラスターは、過剰な格子間シリコンの凝集体として形成されるサイズの大きな(10μm程度)の欠陥(転位ループ)であり、セコエッチングなどのエッチング処理を施したり、Cuデコレーションして顕在化させることにより、目視レベルで転位クラスターの有無を簡単に確認することができる。 On the other hand, dislocation clusters are large-sized (about 10 μm) defects (dislocation loops) formed as agglomerates of excess interstitial silicon, and are exposed by etching treatment such as seco-etching or Cu decoration. By doing so, the presence or absence of dislocation clusters can be easily confirmed at the visual level.

なお、より強力なゲッタリング能力をシリコン接合ウェーハ100,200に付与するため、接合工程に先立ち、支持基板用ウェーハ110に、イオン注入法、透過性レーザ照射法、酸素析出物形成法などの、公知のゲッタリングサイト形成技術を適用することも好ましい。 In addition, in order to impart stronger gettering ability to the silicon bonding wafers 100 and 200, prior to the bonding process, the support substrate wafer 110 is subjected to an ion implantation method, a transmissive laser irradiation method, an oxygen deposit forming method, or the like. It is also preferable to apply a known gettering site forming technique.

(シリコン接合ウェーハ)
本発明の一実施形態に従うシリコン接合ウェーハ100は、前述の第1実施形態により作製することができる。すなわち、このシリコン接合ウェーハ100は、図1(F)に示すように、単結晶シリコンからなる支持基板用ウェーハ110と、単結晶シリコンからなる活性層125とが接合されてなる。そして、支持基板用ウェーハ110と、活性層125とを接合する接合界面を含む領域に、該接合界面を横断する転位を含むゲッタリング層150を有し、転位の長さは1nm以上30nm以下である。このシリコン接合ウェーハ100は、デバイス形成プロセス時などでの更なる熱処理を経た後でもゲッタリング能力を維持するを維持することができる。
(Silicon bonded wafer)
The silicon bonded wafer 100 according to one embodiment of the present invention can be manufactured by the above-mentioned first embodiment. That is, as shown in FIG. 1 (F), the silicon bonded wafer 100 is formed by bonding a support substrate wafer 110 made of single crystal silicon and an active layer 125 made of single crystal silicon. A gettering layer 150 containing dislocations crossing the bonding interface is provided in a region including a bonding interface for joining the support substrate wafer 110 and the active layer 125, and the length of the dislocations is 1 nm or more and 30 nm or less. is there. The silicon-bonded wafer 100 can maintain the gettering ability even after undergoing further heat treatment during a device forming process or the like.

また、図3(F)に示すように、シリコン接合ウェーハ200において、活性層125は、シリコンエピタキシャル層からなることが好ましい。シリコン接合ウェーハ200は、前述の第2実施形態により作製することができる。 Further, as shown in FIG. 3F, in the silicon bonded wafer 200, the active layer 125 is preferably made of a silicon epitaxial layer. The silicon bonded wafer 200 can be manufactured according to the second embodiment described above.

(発明例1)
図3に示した手順に従って、発明例1に係るシリコン接合ウェーハを製造した。まず、支持基板用ウェーハとして、直径:200mm、厚み:725μmのn型CZシリコンウェーハ(酸素濃度:0.5×1018atoms/cm3、ドーパント:リン、ドーパント濃度:4.4×1014atoms/cm3、目標抵抗率:10Ω・cm)を用意した。また、活性層用ウェーハとして、直径:200mm、厚み:725μmのn型CZシリコンウェーハ(酸素濃度:0.7×1018atoms/cm3、ドーパント:リン、ドーパント濃度:1.4×1014atoms/cm3、目標抵抗率:30Ω・cm)上に、厚み8μmのシリコンエピタキシャル層(ドーパント:リン、ドーパント濃度:4.4×1014atoms/cm3、目標抵抗率:10Ω・cm)をエピタキシャル成長させたエピタキシャルシリコンウェーハを用意した。
(Invention Example 1)
The silicon bonded wafer according to Invention Example 1 was manufactured according to the procedure shown in FIG. First, as a wafer for a support substrate, an n-type CZ silicon wafer (oxygen concentration: 0.5 × 10 18 atoms / cm 3 , dopant: phosphorus, dopant concentration: 4.4 × 10 14 atoms) having a diameter of 200 mm and a thickness of 725 μm. / Cm 3 , target resistivity: 10 Ω · cm) was prepared. Further, as a wafer for an active layer, an n-type CZ silicon wafer (oxygen concentration: 0.7 × 10 18 atoms / cm 3 , dopant: phosphorus, dopant concentration: 1.4 × 10 14 atoms) having a diameter of 200 mm and a thickness of 725 μm. / cm 3, the target resistivity: the 30 [Omega · cm) on the silicon epitaxial layer having a thickness of 8 [mu] m (dopant: phosphorus dopant concentration: 4.4 × 10 14 atoms / cm 3, the target resistivity: 10 [Omega · cm) epitaxial growth A prepared epitaxial silicon wafer was prepared.

続いて、支持基板用ウェーハと活性層用ウェーハとを真空常温接合法で貼り合わせた。具体的には、支持基板用ウェーハおよび活性層用ウェーハを、図2に示した真空常温接合装置に導入し、チャンバ内の温度を25℃、チャンバ内の圧力を1.0×10-5Pa未満とした後、Arイオンを加速電圧:600eV、周波数:150Hz、パルス幅:50×10-6秒の条件で、各ウェーハの表層部であるエピタキシャル層表面に照射する活性化処理を施して、両表面に各々厚み5nmのアモルファス層を形成した。その後、支持基板用ウェーハと活性層用ウェーハとを、両表面のアモルファス層を介して貼り合わせた。 Subsequently, the wafer for the support substrate and the wafer for the active layer were bonded by a vacuum room temperature bonding method. Specifically, the support substrate wafer and the active layer wafer are introduced into the vacuum room temperature joining device shown in FIG. 2, and the temperature in the chamber is 25 ° C. and the pressure in the chamber is 1.0 × 10 -5 Pa. After making it less than, activation treatment is performed to irradiate the surface of the epitaxial layer, which is the surface layer of each wafer, with Ar ions under the conditions of accelerating voltage: 600 eV, frequency: 150 Hz, pulse width: 50 × 10 -6 seconds. An amorphous layer having a thickness of 5 nm was formed on both surfaces. Then, the wafer for the support substrate and the wafer for the active layer were bonded together via the amorphous layers on both surfaces.

真空常温接合法により張り合わせを行った後、ULVAC社製の横型炉装置を用い、窒素雰囲気下にて、熱処理温度:710℃、熱処理時間:1時間の熱処理を行った。 After laminating by the vacuum normal temperature joining method, heat treatment was performed in a nitrogen atmosphere using a horizontal furnace device manufactured by ULVAC, with a heat treatment temperature of 710 ° C. and a heat treatment time of 1 hour.

最後に、活性層用ウェーハの、シリコンエピタキシャル層と反対の面側から研削処理および研磨処理を施して、活性層用ウェーハのうちシリコンウェーハとエピタキシャル層の厚み方向の一部を除去し、活性層としてエピタキシャル層を厚み4μm残すように薄膜化し、発明例1に係るシリコン接合ウェーハを作製した。 Finally, grinding and polishing treatments are performed on the surface side of the active layer wafer opposite to the silicon epitaxial layer to remove a part of the active layer wafer in the thickness direction of the silicon wafer and the epitaxial layer. The epitaxial layer was thinned so as to leave a thickness of 4 μm, and a silicon bonded wafer according to Invention Example 1 was produced.

(発明例2)
発明例1における熱処理温度:710℃を750℃に変えた以外は、発明例1と同様にして発明例2に係るシリコン接合ウェーハを作製した。
(Invention Example 2)
The silicon bonded wafer according to Invention Example 2 was produced in the same manner as in Invention Example 1 except that the heat treatment temperature in Invention Example 1 was changed from 710 ° C. to 750 ° C.

(発明例3)
発明例1における熱処理温度:710℃を850℃に変えた以外は、発明例1と同様にして発明例3に係るシリコン接合ウェーハを作製した。
(Invention Example 3)
A silicon bonded wafer according to Invention Example 3 was produced in the same manner as in Invention Example 1 except that the heat treatment temperature in Invention Example 1 was changed from 710 ° C. to 850 ° C.

(比較例1)
発明例1における熱処理温度:710℃を700℃に変えた以外は、発明例1と同様にして比較例1に係るシリコン接合ウェーハを作製した。
(Comparative Example 1)
A silicon-bonded wafer according to Comparative Example 1 was produced in the same manner as in Invention Example 1 except that the heat treatment temperature in Invention Example 1 was changed from 710 ° C. to 700 ° C.

(比較例2)
発明例1における熱処理温度:710℃を900℃に変えた以外は、発明例1と同様にして比較例2に係るシリコン接合ウェーハを作製した。
(Comparative Example 2)
A silicon-bonded wafer according to Comparative Example 2 was produced in the same manner as in Invention Example 1 except that the heat treatment temperature in Invention Example 1 was changed from 710 ° C. to 900 ° C.

(従来例1)
発明例1の支持基板用ウェーハと同じく、直径:200mm、厚み:725μmのn型CZシリコンウェーハ(酸素濃度:0.5×1018atoms/cm3、ドーパント:リン、ドーパント濃度:4.4×1014atoms/cm3、目標抵抗率:10Ω・cm)を用意した。次いで、活性層として、厚み4μmのシリコンエピタキシャル層(ドーパント:リン、ドーパント濃度:4.4×1014atoms/cm3、目標抵抗率:10Ω・cm)を形成し、従来例1に係るエピタキシャルシリコンウェーハを作製した。
(Conventional example 1)
Similar to the wafer for the support substrate of Invention Example 1, an n-type CZ silicon wafer having a diameter of 200 mm and a thickness of 725 μm (oxygen concentration: 0.5 × 10 18 atoms / cm 3 , dopant: phosphorus, dopant concentration: 4.4 × 10 14 atoms / cm 3 , target resistivity: 10 Ω · cm) was prepared. Next, as an active layer, a silicon epitaxial layer having a thickness of 4 μm (dopant: phosphorus, dopant concentration: 4.4 × 10 14 atoms / cm 3 , target resistivity: 10 Ω · cm) was formed, and the epitaxial silicon according to Conventional Example 1 was formed. A wafer was manufactured.

<転位観察>
発明例1〜3、比較例1〜2および従来例1の各サンプルの、接合領域におけるTEM断面写真を取得した。観察結果を下記の表1に示す。さらに、代表例として、図4(A)に比較例1の、図4(B)に発明例1の、図4(C)に発明例2の、図5(B)に発明例3の、図5(C)に比較例2のTEM断面写真を示す。なお、接合領域を対照比較するため、比較例1のTEM断面写真を図5(A)に再掲している。まず、図4(A)より、熱処理温度が低い場合には、接合領域はアモルファス状態のままであることが確認された。従来例1においても、図4(A)と同様に、接合領域がアモルファスであることが確認された。また、図4(B),(C)および図5(B)に示されるように、発明例1〜3においては、アモルファスであった接合領域において転位が形成され、かつ、結晶回復したことが確認された。図4(B),(C)および図5(B)にて観察される転位の長さは1nm〜10nmの範囲内であった。さらに、図5(C)より、熱処理温度が高い場合には、接合領域は転位を形成することなく、結晶回復することが確認された。
<Dislocation observation>
TEM cross-sectional photographs of the samples of Invention Examples 1 to 3, Comparative Examples 1 and 2 and Conventional Example 1 in the bonding region were obtained. The observation results are shown in Table 1 below. Further, as typical examples, Comparative Example 1 is shown in FIG. 4 (A), Invention Example 1 is shown in FIG. 4 (B), Invention Example 2 is shown in FIG. 4 (C), and Invention Example 3 is shown in FIG. 5 (B). FIG. 5C shows a TEM cross-sectional photograph of Comparative Example 2. The TEM cross-sectional photograph of Comparative Example 1 is shown again in FIG. 5 (A) in order to compare the junction regions in a controlled manner. First, from FIG. 4 (A), it was confirmed that the bonding region remained in an amorphous state when the heat treatment temperature was low. In Conventional Example 1, it was confirmed that the bonding region was amorphous as in FIG. 4A. Further, as shown in FIGS. 4 (B) and 4 (C) and FIG. 5 (B), in Invention Examples 1 to 3, dislocations were formed in the bonding region which was amorphous, and the crystals were recovered. confirmed. The length of the dislocations observed in FIGS. 4 (B), (C) and 5 (B) was in the range of 1 nm to 10 nm. Further, from FIG. 5 (C), it was confirmed that when the heat treatment temperature was high, the junction region recovered crystals without forming dislocations.

<ゲッタリング能力評価>
発明例1〜3、比較例1〜2および従来例1の各サンプルの活性層の表面を、Ni汚染液(1×1013atoms/cm2)を用いてスピンコート法により故意に汚染し、次いで、窒素雰囲気中において900℃で30分の熱処理を施した。次いで、ライト液へ3分間浸した後、活性層の表面を光学顕微鏡にて観察し、活性層表面で観察されるピット(ニッケルシリサイド起因の表面ピット:Niピット)の発生の有無を調査した。観察結果を下記の表1に示す。さらに、図6に代表例として、発明例1〜3および従来例1の顕微鏡写真を示す。
<Evaluation of gettering ability>
The surface of the active layer of each of the samples of Invention Examples 1 to 3, Comparative Examples 1 and 2 and Conventional Example 1 was intentionally contaminated with a Ni contaminated solution (1 × 10 13 atoms / cm 2 ) by a spin coating method. Then, it was heat-treated at 900 ° C. for 30 minutes in a nitrogen atmosphere. Then, after immersing in the light solution for 3 minutes, the surface of the active layer was observed with an optical microscope to investigate the presence or absence of pits (surface pits caused by nickel silicide: Ni pits) observed on the surface of the active layer. The observation results are shown in Table 1 below. Further, FIG. 6 shows micrographs of Invention Examples 1 to 3 and Conventional Example 1 as typical examples.

表1および図6より、発明例1〜3、比較例1では、Niシリサイドが観察されなかった。よって、Niに対するゲッタリング能力を付与できたことが確認された。一方、比較例2および従来例1では、Niシリサイドが観察されたため、Niに対するゲッタリング能力がないことが確認された。 From Table 1 and FIG. 6, Ni ceilings were not observed in Invention Examples 1 to 3 and Comparative Example 1. Therefore, it was confirmed that the gettering ability for Ni could be imparted. On the other hand, in Comparative Example 2 and Conventional Example 1, since Ni silicide was observed, it was confirmed that there was no gettering ability for Ni.

<参考評価:酸素濃度分析>
代表例として、発明例1および従来例1の活性層の深さ方向の酸素濃度分布を二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により測定した。結果を図7のグラフに示す。発明例1では、接合界面近傍に酸素が偏析していることが確認される。これは、形成された転位が活性層(エピタキシャル層)への酸素拡散を抑制していることを意味する。一方、従来例1では基板からエピタキシャル層へと、酸素が拡散していることが確認された。ゲッタリング能力評価と併せて考えると、真空常温接合の結果発生したアモルファスの接合領域または結晶回復時に形成された転位が、ゲッタリングシンクとして機能することが示唆される。
<Reference evaluation: Oxygen concentration analysis>
As a typical example, the oxygen concentration distribution in the depth direction of the active layer of Invention Example 1 and Conventional Example 1 was measured by secondary ion mass spectrometry (SIMS). The results are shown in the graph of FIG. In Invention Example 1, it is confirmed that oxygen is segregated in the vicinity of the bonding interface. This means that the formed dislocations suppress the diffusion of oxygen into the active layer (epitaxial layer). On the other hand, in Conventional Example 1, it was confirmed that oxygen was diffused from the substrate to the epitaxial layer. When considered together with the gettering ability evaluation, it is suggested that the amorphous junction region generated as a result of vacuum room temperature bonding or the dislocations formed during crystal recovery function as a gettering sink.

以上の結果から、発明例1〜3は、デバイス形成プロセスにおいて受け得る熱処理を経た後でもゲッタリング能力を維持することができることが確認された。比較例1では、デバイス形成プロセスにおける熱処理条件によってはゲッタリング能力を維持することはできるが、確実ではない。また、比較例2では、アモルファスの接合領域が完全に結晶回復し、さらに転位もないため、比較例2はゲッタリング能力を有していない。 From the above results, it was confirmed that Invention Examples 1 to 3 can maintain the gettering ability even after undergoing the heat treatment that can be received in the device forming process. In Comparative Example 1, the gettering ability can be maintained depending on the heat treatment conditions in the device forming process, but it is not certain. Further, in Comparative Example 2, since the amorphous bonding region is completely crystallized and there are no dislocations, Comparative Example 2 does not have a gettering ability.

[参考実験]
(比較例3)
比較例1における熱処理時間:1時間を5分間に変えた以外は、比較例1と同様にして比較例3に係るシリコン接合ウェーハを作製した。比較例1と同様に、比較例3のサンプルの、接合領域におけるTEM断面写真を取得した。TEM断面写真から、図4(A)と同様のアモルファス領域が確認された。したがって、アモルファスの再結晶化には、熱処理温度条件が重要な指標となると考えられる。
[Reference experiment]
(Comparative Example 3)
The silicon bonded wafer according to Comparative Example 3 was produced in the same manner as in Comparative Example 1 except that the heat treatment time in Comparative Example 1 was changed from 1 hour to 5 minutes. Similar to Comparative Example 1, a TEM cross-sectional photograph of the sample of Comparative Example 3 in the bonding region was obtained. From the TEM cross-sectional photograph, an amorphous region similar to that in FIG. 4 (A) was confirmed. Therefore, the heat treatment temperature condition is considered to be an important index for the recrystallization of amorphous material.

本発明によれば、シリコン接合ウェーハ作製後であって、デバイス形成プロセス時などでの更なる熱処理を経た後でもゲッタリング能力を維持することのできるシリコン接合ウェーハの製造方法およびシリコン接合ウェーハを提供することができる。 According to the present invention, there is provided a method for manufacturing a silicon bonded wafer and a silicon bonded wafer capable of maintaining the gettering ability even after the silicon bonded wafer is manufactured and after further heat treatment during a device forming process or the like. can do.

100,200 シリコン接合ウェーハ
110 支持基板用ウェーハ
114 ゲッタリング層
115 改質領域
120 活性層用ウェーハ
121 シリコンウェーハ
122 シリコンエピタキシャル層
125 活性層
140 接合領域
141,142 アモルファス層
150 ゲッタリング層
50 真空常温接合装置
51 プラズマチャンバ
52 ガス導入口
53 真空ポンプ
54 パルス電圧印加装置
55A,55B ウェーハ固定台
90 中性元素
100,200 Silicon bonded wafer 110 Support substrate wafer 114 Gettering layer 115 Modification area 120 Active layer wafer 121 Silicon wafer 122 Silicon epitaxial layer 125 Active layer 140 Joint area 141,142 Amorphous layer 150 Gettering layer 50 Vacuum room temperature bonding Equipment 51 Plasma chamber 52 Gas inlet 53 Vacuum pump 54 Pulse voltage application device 55A, 55B Wafer fixing base 90 Neutral element

Claims (3)

単結晶シリコンからなる支持基板用ウェーハと、単結晶シリコンからなる活性層とが接合されたシリコン接合ウェーハであって、
前記支持基板用ウェーハと、前記活性層とを接合する接合界面を含む領域に、該接合界面を横断する転位を含むゲッタリング層を有し、
前記転位の長さは1nm以上30nm以下であることを特徴とするシリコン接合ウェーハ。
A silicon-bonded wafer in which a wafer for a support substrate made of single crystal silicon and an active layer made of single crystal silicon are bonded.
A gettering layer containing dislocations crossing the bonding interface is provided in a region including a bonding interface for bonding the support substrate wafer and the active layer.
A silicon bonded wafer having a dislocation length of 1 nm or more and 30 nm or less.
前記支持基板用ウェーハ及び前記活性層は、接合界面において自然酸化膜が存在しない、請求項1に記載のシリコン接合ウェーハ。 The silicon bonded wafer according to claim 1, wherein the support substrate wafer and the active layer do not have a natural oxide film at the bonding interface. 前記活性層は、エピタキシャルシリコンウェーハのエピタキシャル層から得られてなる、請求項1又は2に記載のシリコン接合ウェーハ。
The silicon bonded wafer according to claim 1 or 2 , wherein the active layer is obtained from an epitaxial layer of an epitaxial silicon wafer.
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