JP2018007099A - リングディレイライン、及びａ／ｄ変換回路 - Google Patents

Abstract

【課題】リングディレイラインを低消費電力化し、Ａ／Ｄ変換器の消費電力を低減する。発振している全ての時間においてパルス変化の発生を１ヶ所とすることで消費電力を低減し、遅延ユニットＤＵを用いない構成とし、遅延ユニットＤＵからのラッチの読み取り数の低減を解消する。【解決手段】リングディレイラインは、（ａ）２以上のパルス信号の負論理演算を出力する負論理素子を環状連結することによって遅延回路を構成する、（ｂ）環状連結される負論理素子の個数を（３ｎ＋１）個（ｎ≧１の整数）とする、及び（ｃ）各負論理素子は、環状連結において前段の負論理素子の出力、及び前々段の負論理素子の出力を入力する構成とする。リングディレイラインを構成する負論理素子としてＮＡＮＤ、又はＮＯＲの論理素子を用いることができる。【選択図】図１

Description

本発明は、入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させる複数の遅延素子で構成されたリングディレイライン（ＲＤＬ）、及びリングディレイラインを用いて構成されるＴＤＣ型のＡ／Ｄ変換器（ＴＡＤ）に関する。

時間軸計測（Time to Digital Converter：TDC）型Ａ／Ｄ変換器（ＴＡＤ）は、入力電圧を時間に変換し、時間を数値化することによってＡ／Ｄ変換を行うものであり、入力信号の電圧値に応じた周波数のパルス信号を出力し、このパルス信号をカウンタで計数することによってＡ／Ｄ変換を行う。

従来、直列接続した二段のＣＭＯＳインバータから構成される遅延ユニットＤＵを用い、この遅延ユニットＤＵの遅延時間を入力電圧によって変化させることによって入力電圧を時間に変換している。

図１８（ａ）は遅延ユニットＤＵの構成例を示し、図１８(ｂ)は遅延ユニットＤＵの遅延時間と入力電圧Ｖinとの関係を示している。遅延ユニットＤＵにパルス信号の立ち上がりエッジが入力されると、遅延時間経過した後にパルス信号の立ち上がりエッジが出力される。２段のインバータによって信号を２回反転させることによって、遅延ユニットＤＵの出力Outは入力Inと同じとなり、出力Outの遅延時間は入力電圧Ｖinに依存する。

時間を数値化するには、サンプリングクロック周期が、遅延ユニットの遅延時間の何倍に相当するかを求めることによって行う。そのため、遅延ユニットＤＵを環状に連結したリングディレイライン（ＲＤＬ）が用いられている。

図１９（ａ）はＲＤＬの基本構成を示し、図１９（ｂ）は遅延ユニットＤＵを用いた基本構成を示している。図１９（ｂ）で、丸印のない三角の記号は遅延ユニットＤＵを示す（以下、同様）。図１９（ａ）に示す基本構成では、２個のＮＡＮＤとＮＡＮＤの間に設けた複数個のインバータとを環状（リング状に）連結し、奇数段のインバータの出力を一つのＮＡＮＤに入力する構成である。また、図１９（ｂ）の遅延ユニットＤＵを用いた基本構成では、連続する奇数個のインバータを、連続する遅延ユニットＤＵと奇数個のインバータとで構成している（特許文献１，２）。

リングディレイラインの何れかの遅延ユニットＤＵにパルス立ち上がりエッジが入力されると、パルスの立ち上がりエッジは次々に伝搬していきリングディレイラインを一周する。ここで、パルスの立ち上がりエッジのみを周回させると、リングディレイラインを一周して既に立ち上がっている遅延ユニットＤＵに到達するため、そのパルスの立ち上がりエッジはその先には伝搬しなくなる。そこで、パルスの立ち上がりエッジから適切な個数だけ離れた遅延ユニットＤＵでパルスの立ち下がりエッジを発生させることによって、両方のエッジを周回させている。

クロック周期が遅延ユニットＤＵの遅延時間の何倍にあたるかは、クロックの立ち上がりから次のクロックの立ち上がりまでの間に、パルスの立ち上がりエッジが何個の遅延ユニットＤＵを伝搬したかを測定することによって求めることができる。

ＴＡＤは、リングディレイライン（ＲＤＬ）に、カウンタ、ラッチ、エンコーダ、及び減算器などを設けることによって構成することができる。

リングディレイラインに開始信号ＰＡを入力すると、リングディレイラインにおいてパルスのエッジが周回を始める。クロックが立ち上がると、ラッチとエンコーダでパルスエッジの到達位置を検出し、カウンタでパルスエッジの周回数をカウントする。エンコーダとカウンタのラッチの値から、開始信号が入力されてからパルスエッジが伝搬したインバータの個数が分かる。減算器によって１クロック前の値との差分を求めることで、１クロックの間にパルスエッジが伝搬したインバータの個数を求める。

パルスエッジの周回速度は入力電圧に依存するため、入力電圧によって出力が変化し、Ａ／Ｄ変換器として機能する。

特許第３４５５９８２号 特許第４６４５７３４号

ＴＡＤを構成する回路の内で消費電力が大きい部分は、リングディレイラインとカウンタである。リングディレイラインとカウンタを除く構成部分は、クロックの立ち上がりエッジをトリガとして動作するのに対して、リングディレイラインとカウンタはクロックと関係なく常時に動作するため、リングディレイラインとカウンタ内では信号の変化の回数が多くなり、リングディレイラインとカウンタの消費電力は大きくなる。

例えば、基本型のＴＡＤでは、リングディレイラインで消費される電力は全消費電力の約６０％である。したがって、ＴＡＤの消費電力を低減するために、リングディレイラインの低消費電力化が求められている。図２０は基本型ＲＤＬを用いたＴＡＤの消費電力例を示している。

基本型のＴＡＤでは以下の問題点を有している。
・パルスエッジが周回する発振状態においてほぼ全ての時間において、パルスの立ち上がりエッジと立ち下がりエッジが周回するため同時に２ヶ所でエッジ変化が起き、消費電力の増加の要因となっている。

図２１は、遅延ユニットＤＵを用いた３２個の出力を有する基本型ＲＤＬを示し、図２２はそのタイミングチャートを示している。図２２のタイミングチャートによれば、発振が定常状態に入る時間軸１０以降を見るとパルスの立ち上がりエッジと立ち下がりエッジが同時に２ヶ所で変化が起きることがわかる。ここで、縦方向に各出力番号を示し、横方向に時間を示し、ＰＡは開始信号を示している。例えば、時間軸１０ではＮｏ．１０が０から１に変わり、同時にＮｏ．２４が１から０に変わり、時間軸１１ではＮｏ．１１が０から１に変わり、同時にＮｏ．２５が１から０に変わる。

・遅延ユニットＤＵは連続する２個のインバータで構成され、遅延ユニットＤＵを単位として動作しているが、一方のインバータの出力はラッチでの読み取りに寄与しておらず、ラッチで検出する信号数当たりの消費電力の増加の要因となっている。

したがって、従来のリングディレイライン及びＴＡＤでは、発振しているほぼ全ての時間において２ヶ所でパルス変化が生じることによる消費電力の増加、及び２個のインバータで構成される遅延ユニットＤＵによる消費電力の増加という課題を有している。

本願発明のリングディレイライン及びＡ／Ｄ変換器は、上記の課題を解決して、リングディレイラインを低消費電力化し、Ａ／Ｄ変換器の消費電力を低減することを目的とする。

より詳細には、発振している全ての時間においてパルス変化の発生を１ヶ所とすることで消費電力を低減することを目的とし、また、遅延ユニットＤＵを用いない構成とし、遅延ユニットＤＵからのラッチの読み取り数の低減を解消することを目的とする。

本願発明のリングディレイラインは、
（ａ）２以上のパルス信号の負論理演算を出力する負論理素子を環状連結することによって遅延回路を構成する。
（ｂ）環状連結される負論理素子の個数を（３ｎ＋１）個（ｎ≧１の整数）とする。
（ｃ）各負論理素子は、環状連結において前段の負論理素子の出力、及び前々段の負論理素子の出力を入力する。
を構成とする。

本願発明のリングディレイラインによれば、発振している全ての時間において、一カ所でパルス変化が発生する。パルス変化が発生する箇所が低減することによって消費電力を低減させることができる。

また、本願発明のリングディレイラインは、リングディレイラインを構成する負論理素子としてＮＡＮＤ、又はＮＯＲの論理素子を用いることができる。各負論理素子は１つの素子を単位として遅延素子を構成し、（ａ）負論理素子を環状連結することにより遅延回路を構成する。本願発明のリングディレイラインにおいて、環状連結される各負論理素子は、１個の素子を単位として遅延素子を構成するため、従来の２つのインバータを連結した遅延ユニットＤＵのように２個の素子を単位として遅延素子を構成する場合と比較して遅延素子の個数に対して、ラッチで読み取る信号数を増加させることができる。

負論理素子は、入力状態に応じて、周回するパルス信号を反転して出力する。負論理素子は、環状連結する３個の負論理素子において、（ｃ）前段の負論理素子の出力、及び前々段の負論理素子の出力を入力する。負論理素子は、前段の負論理素子の出力と前前段の負論理素子の出力に基づいて、その負論理素子の出力を決定する。負論理素子の出力は２つの入力状態によって定まる。負論理素子は、２つの入力が共に“０”である場合は“１”を出力し、２つの入力が共に“１”である場合は“０”を出力し、２つの入力の何れかが“１”で他が“０”である場合は全て“１”又は“０”を出力するため、３個の負論理素子を単位としてパルス信号が周回する。

したがって、負論理素子は２入力素子とし、
・その負論理素子の前段の負論理素子の出力を入力する第１の入力端子
・その負論理素子の前前段の負論理素子の出力を入力する第２の入力端子
を備える。

本願発明のリングディレイラインは、（ｂ）環状連結される負論理素子の個数を（３ｎ＋１）個（ｎ≧１の整数）とする。この構成は、３個の負論理素子を単位とするパルス信号の周回において、リングディレイラインを周回して元に戻った際、周回した後のパルス信号と元のパルス信号が同信号となって周回が停止することを避けるためである。

環状連結において連続する負論理素子の間に偶数個のインバータを備える構成とすることができる。インバータは、入力を反転して出力する論理素子であり、偶数個のインバータの出力は入力と同じ信号となるため遅延素子として用いることができる。インバータの個数を増減することによって、リングディレイラインを周回する時間を調整することができる。

本願発明のリングディレイラインは、低消費電力化を実現する形態として、負論理素子であるＮＡＮＤ、ＮＯＲの論理素子とインバータとの組み合わせによって複数の形態とすることができる。
1.ＮＡＮＤのみによる形態
2.ＮＯＲのみによる形態
3.ＮＡＮＤとインバータとの組み合わせによる形態
4.ＮＯＲとインバータとの組み合わせによる形態

リングディレイラインにおいて、環状連結する負論理素子の何れか、又は環状連結する負論理素子の間に設けたインバータの何れかでパルス信号が反転するとパルス信号の周回が開始する。

（反転開始）
負論理素子のパルス信号の反転は、その負論理素子に開始信号を入力する第１の形態、又は環状連結する負論理素子の間に接続したインバータの何れかを負論理素子に置き換え、置き換えた負論理素子に開始信号を入力する第２の形態によって行うことができる。

パルス信号の反転開始の第１の形態は、環状連結される負論理素子の内の一つの負論理素子を３入力素子とし、
・その負論理素子の前段の負論理素子の出力を入力する第１の入力端子
・その負論理素子の前前段の負論理素子の出力を入力する第２の入力端子
・その負論理素子の反転動作を開始する開始信号を入力する第３の入力端子
を備える。この場合、３つの入力が共に“０”である場合は“１”を出力し、３つの入力が共に“１”である場合は“０”を出力し、３つの入力の何れかが“１”で他が“０”である場合は全て“１”又は“０”を出力する。（以下、４つ以上の入力の場合も、同様である。）

反転開始のための開始信号を入力しない負論理素子は第１の入力端子と第２の入力端子を備えるのに対して、反転開始を行う負論理素子は、第１の入力端子及び第２の入力端子に加えて、開始信号を入力する第３の入力端子を備え、第３の入力端子に開始信号を入力することによって、負論理素子の反転動作を開始する。

パルス信号の反転開始の第２の形態は、環状連結される負論理素子の間に設けた偶数個のインバータの内の一つのインバータを２入力素子の負論理素子に置き換え、
・その負論理素子の前段のインバータの出力を入力する第４の入力端子
・その負論理素子の後段にある、環状連結される負論理素子の反転動作を開始する開始信号を入力する第５の入力端子
を備える。

反転開始を行わないインバータは前段のインバータの出力を入力する第４の入力端子のみを備えるのに対して、反転開始を行うインバータに置き換えた負論理素子は、第４の入力端子に加えて、開始信号を入力する第５の入力端子を備え、第５の入力端子に開始信号を入力することによって、その後に連接される負論理素子の反転動作を開始する。

本願発明のＡ／Ｄ変換回路は、時間軸計測（Time to Digital Converter：TDC）型Ａ／Ｄ変換器（ＴＡＤ）であり、本願発明のリングディレイラインと、所定時間の間にリングディレイライン内でパルス信号が通過した負論理素子の段数に対応する数値データを生成する符号化回路とを備える。

リングディレイラインの負論理素子及びインバータは、各負論理素子及びインバータに入力する入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させ、符号化回路は、生成する数値データを前記入力信号の電圧レベルを表すＡ／Ｄ変換データとして出力する。

以上説明したように、本願発明のリングディレイライン及びＡ／Ｄ変換器は、
・リングディレイラインを低消費電力化し、Ａ／Ｄ変換器の消費電力を低減する
・リングディレイラインにおいて、発振している全ての時間においてパルス変化の発生を１ヶ所とすることで消費電力を低減する
・遅延ユニットＤＵを用いない構成とし、遅延ユニットＤＵからのラッチの読み取り数の低減を解消する
ことができる。

本願発明のリングディレイラインの概略構成を説明するための図である。 本願発明のＮＡＮＤのみによる回路構成を説明するための図である。 ＮＡＮＤ個数が（３ｎ＋１）の本願発明のＮＡＮＤのみによる動作のタイミングチャートである。 （３ｎ）個のＮＡＮＤのみによる動作のタイミングチャートである。 （３ｎ＋２）個のＮＡＮＤのみによる動作のタイミングチャートである。 本願発明のＮＯＲのみによる回路構成を説明するための図である。 ＮＯＲの個数が（３ｎ＋１）の本願発明のＮＯＲのみによる動作のタイミングチャートである。 （３ｎ）個のＮＯＲのみによる動作のタイミングチャートである。 （３ｎ＋２）個のＮＡＮＤのみによる動作のタイミングチャートである。 本願発明のＮＡＮＤとインバータによる回路構成を説明するための図である。 本願発明のＮＡＮＤとインバータによる動作のタイミングチャートである。 本願発明のＮＡＮＤとインバータによる動作のタイミングチャートである。 本願発明のＮＯＲとインバータによる回路構成を説明するための図である。 本願発明のＮＯＲとインバータによる動作のタイミングチャートである。 本願発明のＮＯＲとインバータによる動作のタイミングチャートである。 ＴＤＣ型Ａ／Ｄ変換器の回路構成を説明するための図である。 消費電力の比較図である。 遅延ユニットＤＵの構成例、及び遅延ユニットＤＵの遅延時間と入力電圧Ｖinとの関係を示す図である。 基本型ＲＤＬの基本構成、遅延ユニットＤＵを用いた基本構成を示す図である。 基本型ＲＤＬを用いたＴＡＤの消費電力例を示す図である。 遅延ユニット３２段で構成された基本型ＲＤＬを示す図である。 遅延ユニット３２段で構成された基本型ＲＤＬによる動作のタイミングチャートである。

以下、本願発明の実施の形態について、図を参照しながら詳細に説明する。以下、図１を用いて本願発明のリングディレイラインの概略構成を説明し、図２−５を用いて負論理素子としてＮＡＮＤのみを用いたリングディレイラインの概略構成を説明し、図６−９を用いて負論理素子としてＮＯＲのみを用いたリングディレイラインの概略構成を説明し、図１０−１２を用いて負論理素子としてＮＡＮＤとインバータとによって構成したリングディレイラインの概略構成を説明し、図１３−１５を用いて負論理素子としてＮＯＲとインバータとによって構成したリングディレイラインの概略構成を説明する。また、図１６を用いてＴＤＣ型のＡ／Ｄ変換回路の概略構成を説明する。また、図１７を用いて本願発明の消費電力の低減効果を説明する。

（リングディレイラインの概要）
図１（ａ）は本願発明のリングディレイラインの概要を説明するための図である。本願発明のリングディレイラインは、２以上のパルス信号の負論理演算を出力する負論理素子を環状連結して遅延回路を構成するリングディレイラインであって、以下の構成を備える。
（ａ） 環状連結される負論理素子の個数は（３ｎ＋１）個（ｎ≧１の整数）である。
（ｂ） 各負論理素子に入力するパルス信号は、前記環状連結において前段の負論理素子の出力、及び前々段の負論理素子の出力である。

図１（ａ）において、リングディレイライン（ＲＤＬ）１は、（３ｎ＋１）個（ｎは１以上の整数）の負論理素子を備える。これらの負論理素子は、３段の負論理素子Ｇ（ｉ）（符号１ａ），Ｇ（ｉ−１）（符号１ｂ），及びＧ（ｉ−２）（符号１ｃ）を一構成単位（符号１１、１２，１３）として連結すると共に、１段の負論理素子Ｇ（ｊ）（符号１ｄ）を連結することによって、全個数が（３ｎ＋１）個の負論理素子が環状に連結される。

図１（ａ）では、一構成単位を成す３段の負論理素子Ｇ（ｉ），Ｇ（ｉ−１），及びＧ（ｉ−２）の連結構成をＧ−１（符号１１）で表し、Ｇ−１（１１）に連結する３段の負論理素子からなる構成をＧ−２（符号１２）で表し、環状に連結した最後の３段の負論理素子からなる構成をＧ−３ｎ（符号１３）で表し、１段の負論理素子をＧ（ｊ）（符号１ｄ）で表している。なお、図１（ａ）において信号の流れは右から左である。

Ｇ−１（符号１１）の連結構成は、３段の負論理素子Ｇ（ｉ），Ｇ（ｉ−１），及びＧ（ｉ−２）（符号１ａ〜１ｃ）を連結すると共に、負論理素子Ｇ（ｉ）（符号１ａ）の一方の入力端には前段の負論理素子Ｇ（ｉ−１）（符号１ｂ）の出力Ｐ（ｉ−１）を入力し、他方の入力端には前前段の負論理素子Ｇ（ｉ−２）（符号１ｃ）の出力Ｐ（ｉ−２）を入力し、負論理演算の出力Ｐ（ｉ）を出力する。

図１（ｂ）は、出力Ｐ（＊）の遷移状態の例を示している。（負論理素子としてＮＡＮＤ素子を用いた場合で示す。）連結構成Ｇ−１（符号１１）の出力Ｐ（ｉ−２），Ｐ（ｉ−１），Ｐ（ｉ）の出力状態は、次の連結構成Ｇ−２（符号１２）の出力Ｐ（ｉ＋１），Ｐ（ｉ＋２），Ｐ（ｉ＋３）の出力状態と同じ出力状態となる。環状連結される連結構成Ｇ−３（図示していない）からＧ−３ｎ（符号１３）までの出力状態についても同じ出力状態となる。

連結構成Ｇ−３ｎ（符号１３）に続けて、連結構成Ｇ−１（符号１１）を連結して環状連結を構成すると、連結構成Ｇ−３ｎ（符号１３）の出力状態は連結構成Ｇ−１（符号１１）の状態と一致するためパルス信号の周回は停止する。本願発明のリングディレイラインは、連結構成Ｇ−３ｎと連結構成Ｇ−１との間に負論理素子Ｇ（ｊ）を設けることによってＧ−３ｎの出力状態とＧ−１の状態との一致を避け、これによってパルス信号は周回を可能とする。

●（負論理素子の個数（３ｎ＋１））
以下、環状連結した負論理素子のリングディレイラインをパルス信号が周回するには、リングディレイラインを構成する負論理素子の個数が（３ｎ＋１）個であることを説明する。ここでは、負論理素子としてＮＡＮＤを用いて説明する。

負論理素子（ＮＡＮＤ）の個数ｍが（３ｎ＋１）個（ｎ≧１の整数）であることは、ＮＡＮＤを連結して構成されるリングディレイラインの動作において、個数ｍを３で割った余りによる場合分けにおいて、余りが１となる、ｍ≡１（mod 3）であることに相当する。各場合分けの発振状態は以下のようになる。
・ｍ≡０（mod 3）の場合：リングディレイラインのパルス信号は周回せず発振しない。
・ｍ≡１（mod 3）の場合：リングディレイラインのパルス信号は１ヶ所ずつ変化して周回して発振する。
・ｍ≡２（mod 3）の場合：リングディレイラインのパルス信号は２ヶ所ずつ変化して周回して発振する。
なお、ｍ≡０（mod 3）はＮＡＮＤの個数ｍ（≧４）が３ｎ個（ｎ≧１の整数）に対応し、ｍ≡２（mod 3）はＮＡＮＤの個数ｍ（≧４）が（３ｎ＋２）個（ｎ≧１の整数）に対応する。

負論理素子の個数が（３ｎ＋１）個であることは、以下の２つの条件(A),(B)を満たすことで成り立つ。
(A) リングディレイラインにおいて１ヶ所ずつ変化するように発振させるためにはｍ≡１（mod 3）でなければならない。
(B) リングディレイラインを周回する信号の状態変化において、ｍ≡１（mod 3）であれば必ず１ヶ所ずつ変化するようにして発振する。

（(A)の条件）
はじめに、(A)の条件について説明する。（開始信号PAの入力やＮＡＮＤの番号付けに関しては図２（ｂ）を参照されたい。）
各ＮＡＮＤの番号を１，２，…，ｍとし、番号ｉのＮＡＮＤの初期状態をＰ(i)で表して、開始信号PAを入力したＮＡＮＤの番号を1,2とすると、
Ｐ(1)＝Ｐ(2)＝１
となり、番号3，4，…, ｍのＮＡＮＤの初期状態は以下の漸化式で表される。

この漸化式から各ＮＡＮＤの初期状態Ｐ(i)は以下で表される。

開始信号をPA=1とした後の最初の変化について見ると、ＮＡＮＤ１の出力は以下の式で表される。この式はｍ≡2（mod 3）のときにＮＡＮＤ１の出力が最初に変化することを示している。

また、ＮＡＮＤ２の出力は以下の式で表される。この式は、ｍ≡1,2（mod 3）のときはＮＡＮＤ２の出力が最初に変化することを示している。

したがって、
ｍ≡0（mod 3）の場合：ＮＡＮＤの出力は変化しない。
ｍ≡1（mod 3）の場合：ＮＡＮＤ２の出力が最初に変化する。
ｍ≡2（mod 3）の場合：ＮＡＮＤ１，２の出力が最初に変化する。
となり、１ヶ所ずつ変化するように発振させるためにはｍ≡1（mod 3）でなければならないことを示している。

上記から、条件(A)の、リングディレイラインにおいて１ヶ所ずつ変化するように発振させるためにはｍ≡１（mod 3）でなければならないことが示される。

（(B)の条件）
次に、(B)の状態変化の条件について説明する。ここでは、ｍ≡１（mod 3）であれば必ず１ヶ所ずつ変化するようにして発振することを、漸化式を用いて説明する。

(B)の条件の説明では各ＮＡＮＤの番号を１，２，…，ｍから整数環Zのmを法とする剰余環Z/mZの元０，１，…，ｍ−１に変更する。この変更は、数式においてＮＡＮＤの番号による場合分けを避けるためである。時刻tにおける番号iのＮＡＮＤの出力をＰ(i,t)で表したとき、初期（t＝0）の状態と開始信号PA=1とした後（t≧1）の状態は、それぞれ以下の漸化式で表される。

上記した漸化式で表されるＮＡＮＤ出力Ｐ(i,t)において、時刻tの出力と時刻t+2の出力との間には以下の定理１．で示される関係がある。
定理１．任意のi,tでＰ(i,t)＝Ｐ(i+3,t+2)

この定理１．は、時刻t+2のときの各ＮＡＮＤの出力は、時刻tのときの各ＮＡＮＤの出力に対してＮＡＮＤが３つ分だけずれた位置にあるＮＡＮＤの出力と等しいことを意味している。

ｔ≦2のときにｍ≡１（mod 3）であれば必ず１ヶ所ずつ変化して発振することを示すことができれば、定理１．から導かれる後述の定理３．を用いて、数学的帰納法によって任意のｔでｍ≡１（mod 3）であれば必ず１ヶ所ずつ変化して発振することを示すことができる。

そこで、次に、ｔ≦2のときにｍ≡１（mod 3）であれば必ず１ヶ所ずつ変化して発振することを、t=0,t=1，及びt=2におけるP(i,t)を具体的に求めて説明する。

・t=0のとき：
Ｐ(0,0)＝Ｐ(1,0)＝１，Ｐ(2,0)＝０，Ｐ(3,0)＝１であり、i＝4,5,…,m-1のときのＰ(i,0)は次の定理２．から求めることができる。
定理２．i＝4,5,…,m-1のときＰ(i,0)＝Ｐ(i-3,0)が成り立つ。
定理２．は初期状態（t=0）において、番号が４以上のＮＡＮＤの出力Ｐ(i,0)は、３つ前のＮＡＮＤの出力Ｐ(i-3,0)と等しいことを意味している。

・t=0のとき：
この定理２．から、t=0の場合のＰ(i,0)は以下である。

・t=1のとき：
i＝2,3,…,m-1のときは、Ｐ(i,0)の漸化式とt＝1としたときのＰ(i,t)の漸化式とからＰ(i,1)＝Ｐ(i,0)であるため、時刻t＝0から時刻t=1になるときに出力が変化する可能性があるＮＡＮＤはi＝0,1である。Ｐ(0,1),Ｐ(1,1)は以下の式で表される。

この式は、t=1のときは、
ｍ≡0（mod 3）の場合：ＮＡＮＤの出力は変化しない。
ｍ≡1（mod 3）の場合：番号i=1のＮＡＮＤの出力が変化する。
ｍ≡2（mod 3）の場合：番号i=0,1のＮＡＮＤの出力が変化する。
であることを示している。

・t=2のとき：
t=2のときにおいて、i=4,5,…,m-1の場合ｎは定理１及び定理２からＰ(i,2)＝Ｐ(i,1)であり、i=3の場合には定理1からＰ(3,2)＝Ｐ(0,0)＝Ｐ(3,0)＝Ｐ(3,1)であり、i=0の場合にはm≧4よりＰ(i-2,0)＝Ｐ(i-2,1)，Ｐ(i-1,0)＝Ｐ(i-1,1)でありＰ(i,2)＝Ｐ(i,1)であるため、時刻t＝1から時刻t=2になるときに出力が変化する可能性があるＮＡＮＤはi＝1,2である。Ｐ(1,2),Ｐ(2,2)は以下の式で表される。

この式は、t=2のときは、
ｍ≡0（mod 3）の場合：ＮＡＮＤの出力は変化しない。
ｍ≡1（mod 3）の場合：番号i=2のＮＡＮＤの出力が変化する。
ｍ≡2（mod 3）の場合：番号i=1,2のＮＡＮＤの出力が変化する。
であることを示している。

上記から、ｔ≦2のときにｍ≡１（mod 3）であれば必ず１ヶ所ずつ変化するようにして発振することが示される。

次に、任意のｔでｍ≡１（mod 3）であれば必ず１ヶ所ずつ変化して発振することを説明する。
定理１．からＰ(i,t)＝Ｐ(i,t+1)⇔Ｐ(i+3,t+2)＝Ｐ(i+3,t+3)が成り立つことから、以下の定理３．が得られる。
定理３．時刻tから時刻t+1になるときに出力が変化するＮＡＮＤの個数（｛i|P(i,t)≠P(i,t+1) ｝の元の個数）と、時刻t+2から時刻t+3になるときに出力が変化するＮＡＮＤの個数（｛i|P(i,t+2)≠P(i,t+3) ｝の元の個数）が等しい。

定理３．から、時刻t=0から時刻t=1になるときに出力が変化するＮＡＮＤの個数と、時刻t=1から時刻t=2になるときに出力が変化するＮＡＮＤの個数から、その後で出力が変化するＮＡＮＤの個数を求めることができる。

上記から、ｍ≡0,1,2（mod 3）の各場合について出力が変化するＮＡＮＤの個数は以下の表１で表すことができる。

表１と定理３．とから、以下の関係となることが示される。
ｍ≡0（mod 3）の場合：ＮＡＮＤの出力は変化しない。
ｍ≡1（mod 3）の場合：常に1ヶ所ずつ変化するように発振する。
ｍ≡2（mod 3）の場合：常に2ヶ所ずつ変化するように発振する。

上記から、(B)の条件である、リングディレイラインを周回する信号の状態変化において、ｍ≡１（mod 3）であれば必ず１ヶ所ずつ変化するようにして発振することが示される。

（負論理素子を２のべき乗とするときの負論理素子の個数）
Ａ／Ｄ変換器は、通常、変換してデジタル値を２のべき乗で表す。本願発明のリングディレイラインを用いてＡ／Ｄ変換器を構成する際には、変換したデジタル値が２のべき乗で表されることが後処理において望ましい。この要求からリングディレイラインを構成する負論理素子の個数は、２のべき乗の内、３で割って１余るものの個数は４のべき乗個であることが求められる。

負論理素子の個数が４のべき乗個であることは、例えば、以下の合同式を用いて説明することができる。
負論理素子の個数が２のべき乗の内、３で割って１余るものの個数は４のべき乗個であることの条件は以下の合同式で表される。
２^∧２≡1（mod 3）

この合同式において、べき乗数の指数を偶数と奇数とで分けると、
２^∧（２ｎ）≡1（mod 3）
２^∧（２ｎ＋１）≡2（mod 3）
となる。

このことから、２のべき乗を３で割った余りが１となるのは、べき乗の指数が偶数のみである。べき乗の指数が偶数のみであることは２^∧（２ｎ）で表され、これを変形して２^∧（２ｎ）＝（２^∧２）^∧ｎ＝４^∧ｎとなることから、２のべき乗の内で３で割って１余るものの個数は４のべき乗個であることが示される。
なお、上記で示した各定理は、本願発明のリングディレイラインの構成について、本願発明の発明者が見出した定理である。

（構成例）
以下、リングディレイラインを構成する負論理素子として、ＮＡＮＤのみによる回路構成、ＮＯＲのみによる回路構成、ＮＡＮＤとインバータによる回路構成、ＮＯＲとインバータによる回路構成について説明する。

各回路構成の説明において、ＮＡＮＤ又はＮＯＲの反転動作を開始する開始信号（ＰＡ）について、開始信号（ＰＡ）の入力がない回路構成と開始信号（ＰＡ）の入力がある回路構成を示している。

リングディレイラインの初期状態において、開始信号（ＰＡ）を用いた場合、開始信号（ＰＡ）がＮＡＮＤを用いた回路では“０”、ＮＯＲを用いた回路では“１”の状態にある場合には信号反転が起きないためパルス信号は周回せず発振状態とならない。この停止状態において、開始信号（ＰＡ）を反転させることによって、リングディレイラインにおいてパルス信号が周回して発振状態に切り替わる。

パルス信号の周回は、リングディレイライン上の負論理素子の信号状態を切り替えることで開始させることができるため、リングディレイライン上の負論理素子への開始信号（ＰＡ）を加えることによって負論理素子の信号状態を反転させることに限らず、例えば、リングディレイラインを構成する負論理素子への高周波成分の印加等によって負論理素子の信号状態に変化を誘導させる等、その他の手段によって行うことができる。例えば、印加する入力電圧の内、動作開始時点において何れかの負論理素子に印加する入力電圧を異ならせる、何れかの負論理素子と入力信号源との間にインピーダンスを接続する等の構成によって行い、負論理素子に対して信号状態の反転動作を誘起させる高周波成分を印加することが考えられる。

以下、各回路構成例において、開始信号（ＰＡ）の入力がない回路構成と開始信号（ＰＡ）の入力がある回路構成を示す。

（ＮＡＮＤのみによる回路構成）
ＮＡＮＤのみによる回路構成について、図２の回路構成を説明するための図、図３〜５のタイミングチャートを用いて説明する。図２（ａ）は、ＮＡＮＤの反転動作を開始する開始信号（ＰＡ）の入力がない回路構成を示し、図２（ｂ）はＮＡＮＤの反転動作を開始する開始信号（ＰＡ）の入力がある回路構成を示している。

ＮＡＮＤのみによるリングディレイラインは、ＮＡＮＤを環状に連結して構成され、各ＮＡＮＤは、環状連結において、各ＮＡＮＤの入力を１つ前のＮＡＮＤの出力と、２つ前のＮＡＮＤの出力とする回路構成である。

図２（ａ）のリングディレイラインの回路構成は、（３ｎ＋１）個のＮＡＮＤを環状に連結して構成される。図２（ｂ）のリングディレイラインの回路構成は１６個のＮＡＮＤを環状に連結し、開始信号ＰＡを入力する構成例を示している。ここでは、各ＮＡＮＤを番号１〜１６を用いてＮＡＮＤ１〜ＮＡＮＤ１６で示す。各ＮＡＮＤの入力端には１つ前のＮＡＮＤの出力と、２つ前のＮＡＮＤの出力が入力される。例えば、ＮＡＮＤ８の入力端には、ＮＡＮＤ７の出力Ｐ７とＮＡＮＤ６の出力Ｐ６が入力される。

また、ＮＡＮＤ１とＮＡＮＤ２を３入力素子とし、それぞれ前段のＮＡＮＤの出力Ｐ１６と出力Ｐ１、及び前々段のＮＡＮＤの出力Ｐ１５と出力Ｐ１６が入力されると共に、開始信号ＰＡが入力される。開始信号ＰＡは、発振させる前は“０”としておき、発振させるときは“０”から“１”に変化させる。なお、（ａ）のように開始信号ＰＡがない場合は、回路への電源ＯＮの時の擾乱により発振が開始し、電源ＯＦＦまで発振が続行する。ただし、開始信号ＰＡがない場合には確実に同様の発振とならない場合もありうるので、確実な発振動作をさせるためには開始信号ＰＡを用いる方がよい。

図３〜図５は、それぞれＮＡＮＤの個数が１６個（＝（３ｎ＋１））、１５個（＝（３ｎ））、及び１７個（＝（３ｎ＋２））であるときのタイミングチャートを示している。なお、各図において、縦方向に各ＮＡＮＤを示し、横方向に時間を示し、ＰＡは開始信号を示している。

図３は、ＮＡＮＤの個数が１６個（＝（３ｎ＋１））のときには常に１ヶ所ずつ変化するように発振していることを示し、図４は、ＮＡＮＤの個数が１５個（＝（３ｎ））のときには発振しないことを示し、図５は、ＮＡＮＤの個数が１７個（＝（３ｎ＋２））のときには常に２ヶ所ずつ変化するように発振していることを示している。例えば、時間軸１の時にはＮｏ．１とＮｏ．２が１から“０”に変化し、時間軸２の時にはＮｏ．２とＮｏ．３が“０”から“１”に変化している。

（ＮＯＲのみによる回路構成）
ＮＯＲのみによる回路構成について、図６の回路構成を説明するための図、図７〜９のタイミングチャートを用いて説明する。図６（ａ）は、ＮＯＲの反転動作を開始する開始信号（ＰＡ）の入力がない回路構成を示し、図６（ｂ）はＮＯＲの反転動作を開始する開始信号（ＰＡ）の入力がある回路構成を示している。

ＮＯＲのみによるリングディレイラインはＮＯＲを環状に連結し、各ＮＯＲは、環状連結において、各ＮＯＲの入力を１つ前のＯＲの出力と、２つ前のＮＯＲの出力とする回路構成である。

図６（ａ）のリングディレイラインの回路構成は、（３ｎ＋１）個のＮＯＲを環状に連結して構成される。図６（ｂ）の回路構成は１６個のＮＯＲを環状に連結した構成例を示している。ここでは、各ＮＯＲを、番号１〜１６を用いてＮＯＲ１〜ＮＯＲ１６で示す。各ＮＯＲの入力端には１つ前のＮＯＲの出力と、２つ前のＮＯＲの出力が入力される。例えば、ＮＯＲ８の入力端には、ＮＯＲ７の出力Ｐ７とＮＯＲ６の出力Ｐ６が入力される。

また、ＮＯＲ１とＮＯＲ２を３入力素子とし、それぞれ前段のＮＯＲの出力Ｐ１６と出力Ｐ１、及び前々段のＮＯＲの出力Ｐ１５と出力Ｐ１６が入力されると共に、開始信号ＰＡが入力される。開始信号ＰＡは、発振させる前は“１”としておき、発振させるときは“１”から“０”に変化させる。

図７〜図９は、それぞれＮＯＲの個数が１６個（＝（３ｎ＋１））、１５個（＝（３ｎ））、及び１７個（＝（３ｎ＋２））であるときのタイミングチャートを示している。なお、各図において、縦方向に各ＮＯＲを示し、横方向に時間を示し、ＰＡは開始信号を示している。

図７は、ＮＯＲの個数が１６個（＝（３ｎ＋１））のときには常に１ヶ所ずつ変化するように発振していることを示し、図８は、ＮＯＲの個数が１５個（＝（３ｎ））のときには発振しないことを示し、図９は、ＮＯＲの個数が１７個（＝（３ｎ＋２））のときには常に２ヶ所ずつ変化するように発振していることを示している。

（ＮＡＮＤとインバータによる回路構成）
ＮＡＮＤとインバータによる回路構成について、図１０の回路構成を説明するための図、図１１、１２のタイミングチャートを用いて説明する。図１０（ａ）は、ＮＡＮＤの反転動作を開始する開始信号（ＰＡ）の入力がない回路構成を示し、図１０（ｂ），（ｃ）はＮＡＮＤの反転動作を開始する開始信号（ＰＡ）の入力がある回路構成を示している。

ＮＡＮＤとインバータによるリングディレイラインは、ＮＡＮＤを環状に連結すると共に、リングディレイライン上において隣り合うＮＡＮＤの間に偶数個のインバータを接続する構成である。各ＮＡＮＤは、環状連結において、１つ前のＮＡＮＤの出力と、２つ前のＮＡＮＤの出力を入力する。隣り合うＮＡＮＤの間には偶数個のインバータが接続されている。各ＮＡＮＤには、それぞれ偶数個のインバータを経た後、１つ前のＮＡＮＤの出力及び２つ前のＮＡＮＤの出力が入力される。インバータは偶数個であるため、各ＮＡＮＤに入力される信号は、１つ前のＮＡＮＤの出力及び２つ前のＮＡＮＤの出力は反転することなく同じ信号となる。ＮＡＮＤ間に接続されたインバータは、ＮＡＮＤと同様に信号Ｐを出力する。インバータを接続することによって出力の信号数を調整することができる。

図１０（ａ）は開始信号（ＰＡ）の入力がない回路構成を示し、３ｎ＋１個のＮＡＮＤを連結すると共に、各ＮＡＮＤの間に偶数個のインバータを接続する。図１０（ｂ）の回路構成は３ｎ＋１個のＮＡＮＤを環状に連結し、各ＮＡＮＤの間の一つに開始信号ＰＡを入力するＮＡＮＤと奇数個のインバータとを接続し、他のＮＡＮＤの間には偶数個のインバータを接続する。図１０（ｃ）の回路構成は３ｎ＋１個のＮＡＮＤを環状に連結し、各ＮＡＮＤの間に偶数個のインバータを接続する。

（２入力のＮＡＮＤ構成）
図１０（ｂ）の回路構成は、開始信号を入力する構成として、１個のインバータに代えて１個の２入力のＮＡＮＤを設ける構成である。開始信号用ＮＡＮＤが備える２つの入力端において、一方の入力端には前段のＮＡＮＤの出力が入力され、他方の入力端には開始信号ＰＡが入力される。

ＮＡＮＤ１，ＮＡＮＤ８、ＮＡＮＤ１７，及びＮＡＮＤ２４を環状に連結するとともに各ＮＡＮＤ間にインバータを備える。ＮＡＮＤ１とＮＡＮＤ８との間に偶数個のインバータ２〜インバータ７を接続し、ＮＡＮＤ８とＮＡＮＤ１７との間に偶数個のインバータ９〜インバータ１６を接続し、ＮＡＮＤ２４とＮＡＮＤ１との間に偶数個のインバータ２５〜インバータ３２を接続する。ＮＡＮＤ１７とＮＡＮＤ２４との間には、ＮＡＮＤ１８と奇数個のインバータ１９〜インバータ２３を接続する。この構成のリングディレイラインでは、ＮＡＮＤとインバータとを合わせて３２段の負論理素子で構成される。

ＮＡＮＤ１とＮＡＮＤ８との間のインバータは偶数個であるため、ＮＡＮＤ１の出力である信号Ｐ１と、ＮＡＮＤ８に入力される信号Ｐ７とは反転しておらず同符号の信号である。同様に、ＮＡＮＤ８とＮＡＮＤ１７との間のインバータは偶数個であるため、ＮＡＮＤ８の出力である信号Ｐ８と、ＮＡＮＤ１７に入力される信号Ｐ１６とは反転しておらず同符号の信号であり、ＮＡＮＤ２４とＮＡＮＤ１との間のインバータは偶数個であるため、ＮＡＮＤ２４の出力である信号Ｐ２４と、ＮＡＮＤ１に入力される信号Ｐ３２とは反転しておらず同符号の信号である。

また、ＮＡＮＤ１７とＮＡＮＤ２４との間には、開始信号ＰＡを入力するＮＡＮＤ１８と奇数個のインバータ（１９〜２３）が設けられるが、ＮＡＮＤ１８も負論理素子であって符号が反転するため、符号反転については偶数個のインバータと同様に作用し、ＮＡＮＤ１７の出力である信号Ｐ１７と、ＮＡＮＤ２４に入力される信号Ｐ２３とは反転することなく同符号の信号となる。

（３入力のＮＡＮＤ構成）
図１０（ｃ）の回路構成は、開始信号を入力する構成として、３入力のＮＡＮＤを設ける構成である。

ＮＡＮＤ１，ＮＡＮＤ８、ＮＡＮＤ１７，及びＮＡＮＤ２４を環状に連結するとともに、ＮＡＮＤ１７及びＮＡＮＤ２４は２入力素子とするが、ＮＡＮＤ１及びＮＡＮＤ８は開始信号ＰＡを入力するために３入力素子とする。

ＮＡＮＤ１とＮＡＮＤ８との間に偶数個のインバータ２〜インバータ７を接続し、ＮＡＮＤ８とＮＡＮＤ１７との間に偶数個のインバータ９〜インバータ１６を接続し、ＮＡＮＤ１７とＮＡＮＤ２４との間に、偶数個のインバータ１８〜インバータ２３を接続し、ＮＡＮＤ２４とＮＡＮＤ１との間に偶数個のインバータ２５〜インバータ３２を接続する。この構成のリングディレイラインは、ＮＡＮＤとインバータを合わせて３２段の負論理素子で構成される。

ＮＡＮＤ１とＮＡＮＤ８との間のインバータは偶数個であるため、ＮＡＮＤ１の出力である信号Ｐ１と、ＮＡＮＤ８に入力される信号Ｐ７とは反転しておらず同符号の信号である。同様に、ＮＡＮＤ８とＮＡＮＤ１７との間のインバータは偶数個であるため、ＮＡＮＤ８の出力である信号Ｐ８と、ＮＡＮＤ１７に入力される信号Ｐ１６とは反転しておらず同符号の信号であり、ＮＡＮＤ１７とＮＡＮＤ２４との間のインバータは偶数個であるため、ＮＡＮＤ１７の出力である信号Ｐ１７と、ＮＡＮＤ２４に入力される信号Ｐ２３とは反転しておらず同符号の信号であり、ＮＡＮＤ２４とＮＡＮＤ１との間のインバータは偶数個であるため、ＮＡＮＤ２４の出力である信号Ｐ２４と、ＮＡＮＤ１に入力される信号Ｐ３２とは反転しておらず同符号の信号である。

ＮＡＮＤ１は３入力素子とし、前段のＮＡＮＤ２４に対応するインバータ３２の出力Ｐ３２、及び前々段のＮＡＮＤ１７に対応するインバータ２３の出力Ｐ２３が入力されると共に、開始信号ＰＡが入力される。同様に、ＮＡＮＤ８は３入力素子とし、前段のＮＡＮＤ１に対応するインバータ７の出力Ｐ７、及び前々段のＮＡＮＤ２４に対応するインバータ３２の出力Ｐ３２が入力されると共に、開始信号ＰＡが入力される。

開始信号ＰＡは、発振させる前は“０”としておき、発振させるときに“０”から“１”に変化させる。

図１１は、図１０（ｂ）に示した、開始信号ＰＡを入力する機構として、インバータを２入力のＮＡＮＤに置き換えた構成を備えるリングディレイラインのタイミングチャートを示している。この構成は、開始信号入力用のＮＡＮＤ１８を除く４個のＮＡＮＤ（ＮＡＮＤ１，８，１７，２４）を備える構成に相当する。

図１２は、図１０（ｃ）に示した、開始信号ＰＡを入力する機構として、２個の３入力のＮＡＮＤを備える構成のリングディレイラインのタイミングチャートを示している。この構成は、開始信号入力用のＮＡＮＤ１，８を含めて４個のＮＡＮＤ（ＮＡＮＤ１，８，１７，２４）を備える構成に相当する。

（ＮＯＲとインバータによる構成）
ＮＯＲとインバータによる回路構成について、図１３の回路構成を説明するための図、及び図１４、１５のタイミングチャートを用いて説明する。図１３（ａ）は、ＮＯＲの反転動作を開始する開始信号（ＰＡ）の入力がない回路構成を示し、図１３（ｂ），（ｃ）はＮＯＲの反転動作を開始する開始信号（ＰＡ）の入力がある回路構成を示している。

ＮＯＲとインバータによるリングディレイラインは、ＮＯＲを環状に連結すると共に、リングディレイライン上において隣り合うＮＯＲの間に偶数個のインバータを接続する構成である。各ＮＯＲは、環状連結において、１つ前のＮＯＲの出力と、２つ前のＮＯＲの出力を入力する。隣り合うＮＯＲの間には偶数個のインバータが接続される。各ＮＯＲには、それぞれ偶数個のインバータを経た後、１つ前のＮＯＲの出力及び２つ前のＮＯＲの出力が入力される。インバータは偶数個であるため、各ＮＯＲに入力される信号は、１つ前のＮＯＲの出力及び２つ前のＮＯＲの出力は反転することなく同じ信号となる。ＮＯＲ間に接続されたインバータは、ＮＯＲと同様に信号Ｐを出力する。インバータを接続することによって出力の信号数を調整することができる。

図１３（ａ）は開始信号（ＰＡ）の入力がない回路構成を示し、３ｎ＋１個のＮＯＲを連結すると共に、各ＮＯＲの間に偶数個のインバータを接続する。図１３（ｂ）の回路構成は３ｎ＋１個のＮＯＲを環状に連結し、各ＮＯＲの間の一つに開始信号ＰＡを入力するＮＯＲと奇数個のインバータとを接続し、他のＮＯＲの間には偶数個のインバータを接続する。図１３（ｃ）の回路構成は３ｎ＋１個のＮＯＲを環状に連結し、各ＮＯＲの間に偶数個のインバータを接続する。

（２入力のＮＯＲ構成）
図１３（ｂ）の回路構成は、開始信号を入力する構成として、１個のインバータに代えて１個のＮＯＲを設ける構成である。開始信号用のＮＯＲが備える２つの入力端において、一方の入力端には前段のＮＯＲの出力が入力され、他方の入力端には開始信号ＰＡが入力される。

ＮＯＲ１，ＮＯＲ８、ＮＯＲ１７，及びＮＯＲ２４を環状に連結するとともに各ＮＯＲ間にインバータを備える。ＮＯＲ１とＮＯＲ８との間に偶数個のインバータ２〜インバータ７を接続し、ＮＯＲ８とＮＯＲ１７との間に偶数個のインバータ９〜インバータ１６を接続し、ＮＯＲ２４とＮＯＲ１との間に偶数個のインバータ２５〜インバータ３２を接続する。ＮＯＲ１７とＮＯＲ２４との間には、ＮＯＲ１８と奇数個のインバータ１９〜インバータ２３を接続する。この構成のリングディレイラインは、ＮＯＲとインバータとを合わせて３２段の負論理素子で構成される。

ＮＯＲ１とＮＯＲ８との間のインバータは偶数個であるため、ＮＯＲ１の出力である信号Ｐ１と、ＮＯＲ８に入力される信号Ｐ７とは反転しておらず同符号の信号である。同様に、ＮＯＲ８とＮＯＲ１７との間のインバータは偶数個であるため、ＮＯＲ８の出力である信号Ｐ８と、ＮＯＲ１７に入力される信号Ｐ１６とは反転しておらず同符号の信号であり、ＮＯＲ２４とＮＯＲ１との間のインバータは偶数個であるため、ＮＯＲ２４の出力である信号Ｐ２４と、ＮＯＲ１に入力される信号Ｐ３２とは反転しておらず同符号の信号である。

また、ＮＯＲ１７とＮＯＲ２４との間には、開始信号ＰＡを入力するＮＯＲ１８と奇数個のインバータ（１９〜２３）が設けられるが、ＮＯＲ１８も負論理素子であって符号が反転するため、符号反転については偶数個のインバータと同様に作用し、ＮＯＲ１７の出力である信号Ｐ１７と、ＮＯＲ２４に入力される信号Ｐ２３とは反転することなく同符号の信号となる。

（３入力のＮＯＲ構成）
図１３（ｃ）の回路構成は、開始信号を入力する構成として、３入力のＮＯＲを設ける構成である。

ＮＯＲ１，ＮＯＲ８、ＮＯＲ１７，及びＮＯＲ２４を環状に連結するとともに、ＮＯＲ１７及びＮＯＲ２４は２入力素子とするが、ＮＯＲ１及びＮＯＲ８は開始信号ＰＡを入力するために３入力素子とする。

ＮＯＲ１とＮＯＲ８との間に偶数個のインバータ２〜インバータ７を接続し、ＮＯＲ８とＮＯＲ１７との間に偶数個のインバータ９〜インバータ１６を接続し、ＮＯＲ１７とＮＯＲ２４との間に、偶数個のインバータ１８〜インバータ２３を接続し、ＮＯＲ２４とＮＯＲ１との間に偶数個のインバータ２５〜インバータ３２を接続する。この構成のリングディレイラインは、ＮＯＲとインバータとを合わせて３２段の負論理素子で構成される。

ＮＯＲ１とＮＯＲ８との間のインバータは偶数個であるため、ＮＯＲ１の出力である信号Ｐ１と、ＮＯＲ８に入力される信号Ｐ７とは反転しておらず同符号の信号である。同様に、ＮＯＲ８とＮＯＲ１７との間のインバータは偶数個であるため、ＮＯＲ８の出力である信号Ｐ８と、ＮＯＲ１７に入力される信号Ｐ１６とは反転しておらず同符号の信号であり、ＮＯＲ１７とＮＯＲ２４との間のインバータは偶数個であるため、ＮＯＲ１７の出力である信号Ｐ１７と、ＮＯＲ２４に入力される信号Ｐ２３とは反転しておらず同符号の信号であり、ＮＯＲ２４とＮＯＲ１との間のインバータは偶数個であるため、ＮＯＲ２４の出力である信号Ｐ２４と、ＮＯＲ１に入力される信号Ｐ３２とは反転しておらず同符号の信号である。

ＮＯＲ１は３入力素子とし、前段のＮＯＲ２４に対応するインバータ３２の出力Ｐ３２、及び前々段のＮＯＲ１７に対応するインバータ２３の出力Ｐ２３が入力されると共に、開始信号ＰＡが入力される。同様に、ＮＯＲ８は３入力素子とし、前段のＮＯＲ１に対応するインバータ７の出力Ｐ７、及び前々段のＮＯＲ２４に対応するインバータ３２の出力Ｐ３２が入力されると共に、開始信号ＰＡが入力される。

開始信号ＰＡは、発振させる前は“１”としておき、発振させるときに“１”から“０”に変化させる。

図１４は、図１３（ｂ）に示した、開始信号ＰＡを入力する機構としてインバータを２入力のＮＯＲに置き換えた構成を備えるリングディレイラインのタイミングチャートを示している。この構成は、開始信号入力用のＮＯＲ１８を除く４個のＮＯＲ（ＮＯＲ１，８，１７，２４）を備える構成に相当する。

図１５は、図１３（ｃ）に示した、開始信号ＰＡを入力する機構として、２個の３入力のＮＯＲを備える構成のリングディレイラインのタイミングチャートを示している。この構成は、開始信号入力用のＮＯＲ１，８を含めて４個のＮＯＲ（ＮＯＲ１，８，１７，２４）を備える構成に相当する。

（ＴＤＣ型Ａ／Ｄ変換回路）
図１６はＴＤＣ型Ａ／Ｄ変換器の回路構成を説明するための図である。図１６に示す回路構成は公知の概略構成である。ＴＤＣ型Ａ／Ｄ変換器１００は、リングディレイライン（ＲＤＬ）１０１，ラッチ１０２，エンコーダ１０３，カウンタ１０４等により構成される。

開始信号ＰＡが入力されるとリングディレイライン１０１においてパルス信号が周回を始める。パルス信号が周回動作を行っている間にクロックが立ち上がると、ラッチ１０２とエンコーダ１０３はリングディレイライン１０１内でのパルス信号の到達位置を検出する。また、カウンタ１０４は、パルス信号がリングディレイライン１０１を周回した回数を計数する。エンコーダ１０３とカウンタ１０４の値は、開始信号ＰＡが入力してからパルス信号がリングディレイライン１０１内を伝搬した負論理素子の個数に相当している。

エンコーダ１０３ から出力されるａビットのデジタルデータは、入力信号（入力電圧Ｖin） の信号レベルを表す下位ビットデータとされ、カウンタ１０４によるカウント値のｂビットのデジタルデータは、入力信号の信号レベルを表す上位ビットデータとされて、合計したｎビット（ｎ＝ａ＋ｂ） のデジタルデータがＡ／Ｄ変換の値として出力される。

（実施例）
以下、各リングディレイラインを用いたＴＤＣ型Ａ／Ｄ変換回路のシミュレーションについて説明する。

以下のシミュレーションでは、従来の基本型ＲＤＬと本願発明のＲＤＬの構成を比較している。本願発明のＲＤＬとして、ＮＡＮＤ５個のＲＤＬ，ＮＡＮＤのみのＲＤＬ，及びＮＯＲのみのＲＤＬを用いている。なお、ＮＡＮＤ５個のＲＤＬは、（３ｎ＋１）個のＮＡＮＤと開始信号用のＮＡＮＤとインバータとの構成例である。

以下の表２はシミュレーションに用いた各ＲＤＬの論理素子数を示し、表３はシミュレーション条件を示している。Ａ／Ｄ変換のビット数は何れも１３ビットとしている。

図１７は消費電力の比較を示している。図１７（ａ）は各ＲＤＬの消費電力のシミュレーションによる比較結果であり、図１７（ｂ）は各ＴＡＤの消費電力のシミュレーションによる比較結果である。

図１７（ａ）、（ｂ）の比較結果によれば、各ＲＤＬ単体での消費電力及びＴＡＤ全体での消費電力のいずれにおいても、ＮＯＲのみのＲＤＬ、ＮＡＮＤのみのＲＤＬ、ＮＡＮＤ５個のＲＤＬの構成は、基本型ＲＤＬより消費電力が少なく、本願発明の構成例の中ではＮＯＲのみのＲＤＬが最も消費電力が少ないことを示している。

図１７（ｃ）は各ＴＡＤの入出力特性を示し、表４は入出力特性の直線からの誤差（非直線性誤差）と電圧分解能を示している。

本願発明のＲＤＬを用いたＴＡＤは、従来の基本型ＴＡＤよりも非直線性誤差が低減されている。また、電圧分解能については、ＮＡＮＤ５個のＲＤＬを用いたＴＡＤは、従来の基本型ＲＤＬを用いたＴＡＤよりも約６０％向上している。

（低消費電力化の効果）
本願発明のリングディレイラインの
1.ＮＡＮＤのみによる形態
2.ＮＯＲのみによる形態
3.ＮＡＮＤとインバータとの組み合わせによる形態
4.ＮＯＲとインバータとの組み合わせによる形態
の各形態は、以下の点において低消費電力化することができる。

（１）同時に変化する信号数：
従来の基本型ＲＤＬは、立ち上がりエッジ及び立ち下がりエッジが周回するため、発振しているほぼ全ての時間で２ヶ所が変化する。これに対して、本願発明の1.〜4.のリングディレイラインの各形態は、発振している全ての時間で１ヶ所のみが変化し、リングディレイライン内を周回するエッジにおいて、立ち上がりエッジ及び立ち下がりエッジは同時に周回しない構成である。変化する部分が低減するため消費電力は低減する。

（２）配線長の短縮：
ＮＡＮＤとインバータとの組み合わせによる3.の形態、及びＮＯＲとインバータとの組み合わせによる4.の形態のリングディレイラインは、離れたＮＡＮＤやＮＯＲへの配線のために配線長が長くなる。配線長が長いと遅延時間が大きくなり、Ａ／Ｄ変換器の分解能の劣化や変換値のばらつきが増大する。

これに対して、ＮＡＮＤのみによる1.の形態、及びＮＯＲのみによる2.の形態のリングディレイラインは、配線は２個分の論理素子間ですむため、配線長を短距離に抑えることができる。

（３）ラッチの消費電力の低減：
Ａ／Ｄ変換回路において、リングディレイラインからラッチに入力される電圧は“０”（Low）又はＡ／Ｄ変換回路の入力電圧Ｖin（High）である。ラッチに入力される電圧がＶinである場合には、ラッチに貫通電流が流れる可能性がある。貫通電流が流れると消費電力が大きくなる。ラッチに入力される電圧が“０”の場合には、ラッチに貫通電流は流れない。このことから、リングディレイラインの各出力の内の“０”の割合によって消費電力を比較することができる。

基本型ＲＤＬの“０”の割合は１／２，ＮＡＮＤ５個（＝遅延回路用４個＋開始信号用１個）とインバータの組み合わせによるＲＤＬの“０”の割合は１／２、ＮＡＮＤのみのＲＤＬ“０”の割合は１／３、ＮＯＲのみのＲＤＬの“０”の割合は２／３となる。ラッチの消費電力について検討した場合には、ＮＯＲのみのＲＤＬの形態は他の形態よりも消費電力を抑えることができる。

（リングディレイラインの低消費電力化の効果例）
・ＮＡＮＤ５個（＝遅延回路用４個＋開始信号用１個）とインバータの組み合わせによるＲＤＬは基本型ＲＤＬの４８％に消費電力を低減できる。
・ＮＡＮＤのみによるＲＤＬは基本型ＲＤＬの４０％に消費電力を低減できる。
・ＮＯＲのみによるＲＤＬは基本型ＲＤＬの３５％に消費電力を低減できる。

（ＴＡＤのＡ／Ｄ変換器全体の低消費電力化の効果例）
・ＮＡＮＤ５個（＝遅延回路用４個＋開始信号用１個）とインバータの組み合わせによるＲＤＬは基本型ＲＤＬの６５％に消費電力を低減できる。
・ＮＡＮＤのみによるＲＤＬは基本型ＲＤＬの５６％に消費電力を低減できる。
・ＮＯＲのみによるＲＤＬは基本型ＲＤＬの５０％に消費電力を低減できる。

なお、本発明は前記各実施の形態に限定されるものではない。本発明の趣旨に基づいて種々変形することが可能であり、これらを本発明の範囲から排除するものではない。

本発明のリングディレイライン及びＡ／Ｄ変換回路は、各種のセンサシステムや通信機器に適用することができる。

１ リングディレイライン（ＲＤＬ）
１ａ〜１ｄ 負論理素子
１１，１２，１３ 連結構成
ＰＡ 開始信号
Ｖin 入力電圧
１００ ＴＤＣ型Ａ／Ｄ変換器
１０１ リングディレイライン
１０２ ラッチ
１０３ エンコーダ
１０４ カウンタ

Claims (6)

1. ２以上のパルス信号の負論理演算を出力する負論理素子を環状連結して遅延回路を構成するリングディレイラインであって、
   環状連結される前記負論理素子の個数は（３ｎ＋１）個（ｎ≧１の整数）であり、
   前記各負論理素子に入力するパルス信号は、前記環状連結において前段の負論理素子の出力、及び前々段の負論理素子の出力であることを特徴とする、リングディレイライン。
2. 前記負論理素子はＮＡＮＤ又はＮＯＲであること特徴とする、請求項１に記載のリングディレイライン。
3. 前記環状連結において連続する負論理素子の間に偶数個のインバータを備えることを特徴とする、請求項１又は２に記載のリングディレイライン。
4. 環状連結される前記負論理素子の内の一つの負論理素子は、
   当該負論理素子の前段の負論理素子の出力を入力する第１の入力端子と、
   当該負論理素子の前前段の負論理素子の出力を入力する第２の入力端子と
   当該負論理素子の反転動作を開始する開始信号を入力する第３の入力端と、
   を備える３入力素子であること特徴とする、請求項１から３の何れか一つに記載のリングディレイライン。
5. 前記偶数個のインバータの内の一つのインバータを負論理素子に置き換えた構成であり、
   当該負論理素子は、
   当該負論理素子の前段のインバータの出力を入力する第４の入力端と
   当該負論理素子の後段にある、環状連結される負論理素子の反転動作を開始する開始信号を入力する第５の入力端と、
   を備える２入力素子であること特徴とする、請求項３に記載のリングディレイライン。
6. 前記請求項１から５の何れかに記載のリングディレイラインと、
   所定時間の間に前記リングディレイライン内でパルス信号が通過した負論理素子の段数に対応する数値データを生成する符号化回路と、
   を備え、
   前記リングディレイラインの負論理素子及びインバータは、各負論理素子及びインバータに入力する入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させ、
   前記符号化回路は、生成する数値データを前記入力信号の電圧レベルを表すＡ／Ｄ変換データとして出力することを特徴とするＡ／Ｄ変換回路。