JP2017220716A - 発振回路 - Google Patents

Abstract

【課題】発振回路の発振周波数のジッタを抑制する。
【解決手段】発振回路が、発振クロック信号を生成する発振器と、ＮＭＯＳトランジスタと、演算増幅器と、チャージポンプとを具備する。ＮＭＯＳトランジスタは、発振器の電源端にソースが接続され、電源電圧が供給されている電源線にドレインが接続されている。演算増幅器は、発振器の電源端の電圧に応じてＮＭＯＳトランジスタのゲート電圧を制御する。チャージポンプは、該発振クロック信号又は該発振クロック信号から生成されたクロック信号を用いて電源電圧を昇圧して昇圧電源電圧を生成し、昇圧電源電圧を演算増幅器の電源端に供給する。
【選択図】図２

Description

本発明は、発振回路に関する。

発振回路は、集積回路（ＩＣ）において最も広く用いられる回路の一つである。近年の集積回路では、高機能化を背景として発振周波数の高精度化が重要になっており、このため、発振周波数のジッタ（jitter）の抑制が強く求められている。

発振周波数のジッタの発生の要因の一つは電源ノイズであり、電源ノイズによる発振周波数のジッタの発生を抑制する一つの手法として、電源と発振器の間に、ＬＤＯ（low dropout regulator）を設ける技術が知られている。このような技術は、例えば、特開２０１５−１８１２３８号公報に開示されている。

図１は、電源と発振器の間に、ＬＤＯが設けられた発振回路の構成の一例を示す回路図である。図１の発振回路１００は、発振器１０１とＬＤＯ１０２とを備えている。ＬＤＯ１０２は、電源電圧ＩＯＶＣＣが供給される電源線１０３と発振器１０１の電源端１０１ａの間に設けられており、発振器電源電圧ＶＤＤＯＳＣを発振器１０１の電源端１０１ａに供給する。ＬＤＯ１０２は、ＰＭＯＳトランジスタ１０４と差動増幅器１０５とを備えている。ＰＭＯＳトランジスタ１０４は、ソースが電源線１０３に接続されており、ドレインが発振器１０１の電源端１０１ａに接続されている。差動増幅器１０５は、非反転入力（＋）が発振器１０１の電源端１０１ａに接続されると共に反転入力（−）が参照電圧発生回路１０６に接続されている。差動増幅器１０５の反転入力には参照電圧発生回路１０６から参照電圧Ｖ_ＲＥＦが供給されており、差動増幅器１０５は、発振器電源電圧ＶＤＤＯＳＣと参照電圧Ｖ_ＲＥＦの差分に応じてＰＭＯＳトランジスタ１０４のゲート電圧を制御する。

図１の構成の発振回路１００では、電源線１０３から発振器１０１への電源ノイズの伝搬がＬＤＯ１０２によって抑制されるので、発振周波数のジッタを抑制することができる。

しかしながら、発明者の検討によれば、図１の発振回路１００には、発振周波数のジッタの抑制において改善の余地がある。

特開２０１５−１８１２３８号公報

したがって、本発明の目的は、発振回路の発振周波数のジッタを抑制する技術を提供することにある。本発明の他の目的及び新規な特徴は、下記の開示から当業者には理解されるであろう。

本発明の一の観点では、発振回路が、発振クロック信号を生成する発振器と、ＮＭＯＳトランジスタと、演算増幅器と、チャージポンプとを具備する。ＮＭＯＳトランジスタは、発振器の電源端にソースが接続され、電源電圧が供給されている電源線にドレインが接続されている。演算増幅器は、発振器の電源端の電圧に応じてＮＭＯＳトランジスタのゲート電圧を制御する。チャージポンプは、該発振クロック信号又は該発振クロック信号から生成されたクロック信号を用いて電源電圧を昇圧して昇圧電源電圧を生成し、昇圧電源電圧を演算増幅器の電源端に供給する。

本発明によれば、発振回路の発振周波数のジッタを抑制することができる。

図１は、ＬＤＯが設けられた発振回路の構成の一例を示す回路図である。 第１の実施形態の発振回路の構成を示す回路図である。 チャージポンプの動作の例を示すタイミングチャートである。 第２の実施形態の発振回路の構成を示す回路図である。 第２の実施形態の発振回路の他の構成を示す回路図である。 第２の実施形態の発振回路の更に他の構成を示す回路図である。 第３の実施形態の発振回路の構成を示す回路図である。 第３の実施形態の発振回路の他の構成を示す回路図である。 第３の実施形態の発振回路の更に他の構成を示す回路図である。 第４の実施形態の発振回路の構成を示す回路図である。 第４の実施形態の発振回路の他の構成を示す回路図である。 第４の実施形態の発振回路の更に他の構成を示す回路図である。 発振クロック信号を分周することで得られる分周クロック信号がチャージポンプに供給される発振回路の構成の一例を示す回路図である。 発振クロック信号を分周することで得られる分周クロック信号がチャージポンプに供給される発振回路の構成の他の例を示す回路図である。 発振クロック信号を分周することで得られる分周クロック信号がチャージポンプに供給される発振回路の構成の更に他の例を示す回路図である。 発振クロック信号を分周することで得られる分周クロック信号がチャージポンプに供給される発振回路の構成の更に他の例を示す回路図である。 発振クロック信号を分周することで得られる分周クロック信号がチャージポンプに供給される発振回路の構成の更に他の例を示す回路図である。

以下、添付図面を参照しながら実施形態を説明する。以下の説明において、同一又は対応する構成要素が、同一又は対応する参照符号によって参照されることがあることに留意されたい。

（第１の実施形態）
図２は、第１の実施形態における発振回路１０の構成を示す回路図である。発振回路１０は、発振器１と、ＬＤＯ（low dropout regulator）２と、チャージポンプ３とを備えている。

発振器１は、電源端１ａに供給される発振器電源電圧ＶＤＤＯＳＣで動作して発振クロック信号ＯＳＣを生成する。

ＬＤＯ２は、電源電圧ＩＯＶＣＣが供給される電源線４と発振器１の電源端１ａの間に設けられており、発振器電源電圧ＶＤＤＯＳＣを電源端１ａに供給するように構成されている。本実施形態では、ＬＤＯ２は、ＮＭＯＳトランジスタ５と演算増幅器６とを備えている。ＮＭＯＳトランジスタ５は、ドレインが電源線４に接続されており、ソースが発振器１の電源端１ａに接続されている。演算増幅器６は、反転入力（−）が発振器１の電源端１ａに接続され、非反転入力（＋）が参照電圧生成回路７に接続されている。演算増幅器６の非反転入力には参照電圧生成回路７から参照電圧Ｖ_ＲＥＦが供給される。演算増幅器６の出力はＮＭＯＳトランジスタ５のゲートに接続されている。演算増幅器６は、電源端１ａに供給される発振器電源電圧ＶＤＤＯＳＣに応じてＮＭＯＳトランジスタ５のゲート電圧を制御する。ＮＭＯＳトランジスタ５のゲート電圧は、発振器電源電圧ＶＤＤＯＳＣが所望の電圧、本実施形態では、参照電圧Ｖ_ＲＥＦになるように制御される。詳細には、本実施形態では、演算増幅器６の出力電圧、即ち、ＮＭＯＳトランジスタ５のゲート電圧が、参照電圧Ｖ_ＲＥＦと発振器電源電圧ＶＤＤＯＳＣの差に応じて調節され、これにより、発振器電源電圧ＶＤＤＯＳＣが参照電圧Ｖ_ＲＥＦになるように制御される。

ここで、ＬＤＯ２が、ＮＭＯＳトランジスタ５を用いたソースフォロアを構成していることに留意されたい。後に詳細に議論するように、このような構成は、発振器電源電圧ＶＤＤＯＳＣを一層に安定化し、発振回路１０の発振周波数のジッタの抑制に有効である。

チャージポンプ３は、電源電圧ＩＯＶＣＣを昇圧して電源電圧ＩＯＶＣＣより高い電圧レベルを有する昇圧電源電圧Ｖ１を生成する。チャージポンプ３には、発振器１によって生成された発振クロック信号ＯＳＣが供給されており、チャージポンプ３は、発振クロック信号ＯＳＣを用いて電源電圧ＩＯＶＣＣを昇圧する。チャージポンプ３によって生成された昇圧電源電圧Ｖ１は演算増幅器６の電源端６ａに供給され、演算増幅器６は、昇圧電源電圧Ｖ１で動作する。

図３は、チャージポンプ３の動作の例を示すタイミングチャートである。図３では、発振クロック信号ＯＳＣの１周期が記号“Ｔ_ＯＳＣ”で示されている。本実施形態では、チャージポンプ３は、発振クロック信号ＯＳＣの各周期において昇圧キャパシタ（図示されない）の充電及び放電を行い、昇圧電源電圧Ｖ１が、概ね電源電圧ＩＯＶＣＣの２倍の電圧レベルを有するように昇圧電源電圧Ｖ１を生成する。

上記の構成の発振回路１０では、電源線４と発振器１の電源端１ａの間にＬＤＯ２が設けられていることにより、電源線４に発生する電源ノイズの発振器１への伝搬が抑制されている。これにより、本実施形態の発振回路１０では、発振周波数のジッタが抑制され、発振周波数が安定化されている。

ここで、本実施形態では、ＬＤＯ２がＮＭＯＳトランジスタ５を用いたソースフォロアとして構成されているため、発振器電源電圧ＶＤＤＯＳＣが一層に安定化され、これにより、発振周波数の一層の安定化が実現されている。例えば、発振器電源電圧ＶＤＤＯＳＣが低下した場合には、ＮＭＯＳトランジスタ５のゲート−ソース間電圧が自動的に増大する。ＮＭＯＳトランジスタ５のゲート−ソース間電圧が増大すると、発振器１の電源端１ａに流れ込む電流が増大し、発振器１の電源端１ａの電圧、即ち、発振器電源電圧ＶＤＤＯＳＣが増大して元に戻る。逆に、発振器電源電圧ＶＤＤＯＳＣが増大した場合には、ＮＭＯＳトランジスタ５のゲート−ソース間電圧が自動的に減少し、発振器１の電源端１ａに流れ込む電流が減少する。発振器１の電源端１ａに流れ込む電流が減少すると、発振器電源電圧ＶＤＤＯＳＣが減少して元に戻る。このように、本実施形態の発振回路１０の構成では、発振器電源電圧ＶＤＤＯＳＣの変動を補償するようにＮＭＯＳトランジスタ５のゲート−ソース間電圧が自動的に制御されるので、発振器電源電圧ＶＤＤＯＳＣが一層に安定化する。これは、発振周波数の一層の安定化に寄与する。

留意すべきことは、図２の構成においてＮＭＯＳトランジスタ５を安定に動作させるためには、ＮＭＯＳトランジスタ５のゲート電圧を、発振器電源電圧ＶＤＤＯＳＣの所望の電圧レベルとＮＭＯＳトランジスタ５の閾値電圧Ｖ_ＴＨとの和の電圧以上に保つことが望ましいということである。このような動作を実現するために、本実施形態の発振回路１０では、演算増幅器６がチャージポンプ３によって生成された昇圧電源電圧Ｖ１によって動作するように構成されている。チャージポンプ３によって昇圧電源電圧Ｖ１を電源電圧ＩＯＶＣＣよりも十分に高い電圧レベル（典型的には電源電圧ＩＯＶＣＣの２倍の電圧レベル）を有するように生成することで、演算増幅器６の出力電圧、即ち、ＮＭＯＳトランジスタ５のゲート電圧を、発振器電源電圧ＶＤＤＯＳＣの所望の電圧レベルとＮＭＯＳトランジスタ５の閾値電圧Ｖ_ＴＨとの和よりも高い電圧に保つことができる。

更に、本実施形態では、チャージポンプ３が発振器１によって生成された発振クロック信号ＯＳＣで動作するように構成されているので、外部の回路からクロック信号をチャージポンプ３に供給する必要が無いことにも留意されたい。これは、発振回路１０の回路規模の増大の抑制に寄与している。

（第２の実施形態）
図４は、第２の実施形態における発振回路１０Ａの構成を示す回路図である。第２の実施形態の発振回路１０Ａは、図１に図示されている第１の実施形態の発振回路１０とほぼ同様に構成されている。ただし、第２の実施形態の発振回路１０Ａには、電源電圧ＶＤＤが供給されている電源線１２と発振器１の電源端１ａの間に接続されたスイッチ１１が追加的に設けられている。スイッチ１１は、起動信号Ｓ_{ＳＴＡＲＴ＿ＵＰ}に応答してオンオフするように構成されている。本実施形態では、スイッチ１１は、起動信号Ｓ_{ＳＴＡＲＴ＿ＵＰ}がアサートされるとオンし、ネゲートされるとオフする。

スイッチ１１は、発振回路１０Ａの起動を安定化するために設けられている。本実施形態の発振回路１０Ａの動作においては、チャージポンプ３の昇圧動作に発振器１によって生成される発振クロック信号ＯＳＣが用いられるので、チャージポンプ３を安定に起動するためには、発振回路１０Ａの起動時に発振器１が速やかに動作を開始することが望ましい。スイッチ１１は、発振回路１０Ａの起動時に発振器１の動作を速やかに開始させるために用いられる。

以下では、本実施形態の発振回路１０Ａの起動の手順について詳細に説明する。
発振回路１０Ａの起動時には、起動信号Ｓ_{ＳＴＡＲＴ＿ＵＰ}がアサートされ、スイッチ１１がオンされる。スイッチ１１がオンされると、発振器１の電源端１ａに電源線１２から電源電圧ＶＤＤが供給され、発振器１は、電源電圧ＶＤＤを発振器電源電圧ＶＤＤＯＳＣとして用いて発振クロック信号ＯＳＣを生成する動作を開始する。発振器１によって発生される発振クロック信号ＯＳＣは、チャージポンプ３に供給される。

チャージポンプ３への発振クロック信号ＯＳＣの供給が開始されると、チャージポンプ３は、昇圧動作を開始し、演算増幅器６の電源端６ａに供給される昇圧電源電圧Ｖ１の電圧レベルが上昇し始める。昇圧電源電圧Ｖ１の電圧レベルが十分に上昇すると、演算増幅器６は、昇圧電源電圧Ｖ１による動作を開始し、ＮＭＯＳトランジスタ５のゲート電圧の制御を開始する。これにより、ＬＤＯ２が発振器電源電圧ＶＤＤＯＳＣを安定化する動作が開始される。

その後、スイッチ１１がオフされ、発振回路１０Ａの起動が完了する。スイッチ１１がオフされた後においては、発振器電源電圧ＶＤＤＯＳＣが演算増幅器６の動作により所望の電圧（例えば、参照電圧Ｖ_ＲＥＦ）に制御され、発振回路１０Ａは、発振周波数のジッタを抑制しながら発振クロック信号ＯＳＣを生成する動作を行う。

スイッチ１１は、演算増幅器６の電源端６ａに供給される昇圧電源電圧Ｖ１の電圧レベルが十分に上昇した後でオフされることが好ましい。このような動作を確実に行うためには、昇圧電源電圧Ｖ１の電圧レベルを監視し、昇圧電源電圧Ｖ１の電圧レベルに応じてスイッチ１１をオフすることが好ましい。

図５は、昇圧電源電圧Ｖ１の電圧レベルを監視するように構成された発振回路１０Ａの構成を示す回路図である。図５の発振回路１０Ａは、電圧検出回路１３と検出レベル設定レジスタ１４とを備えている。電圧検出回路１３と検出レベル設定レジスタ１４とは、昇圧電源電圧Ｖ１の電圧レベルに応じて起動信号Ｓ_{ＳＴＡＲＴ＿ＵＰ}を生成する制御部を構成している。電圧検出回路１３は、昇圧電源電圧Ｖ１の電圧レベルを検出し、昇圧電源電圧Ｖ１の電圧レベルが所定の検出レベルよりも低い場合、起動信号Ｓ_{ＳＴＡＲＴ＿ＵＰ}をアサートし、高い場合、起動信号Ｓ_{ＳＴＡＲＴ＿ＵＰ}をネゲートする。検出レベル設定レジスタ１４は、該検出レベルを指定するレジスタ値を保持する。

図５の発振回路１０Ａは、下記のように動作する。発振回路１０Ａの起動が開始される時点では、演算増幅器６の電源端６ａの電圧レベルは、接地レベル又は接地レベルに近い電圧レベルであり、よって、電圧検出回路１３は、起動信号Ｓ_{ＳＴＡＲＴ＿ＵＰ}をアサートする。起動信号Ｓ_{ＳＴＡＲＴ＿ＵＰ}のアサートによってスイッチ１１がオンされると、発振器１の電源端１ａに電源電圧ＶＤＤが供給され、発振器１は、電源電圧ＶＤＤを発振器電源電圧ＶＤＤＯＳＣとして用いて発振クロック信号ＯＳＣを生成する動作を開始する。チャージポンプ３への発振クロック信号ＯＳＣの供給が開始されると、チャージポンプ３は、昇圧動作を開始し、演算増幅器６の電源端６ａの電圧、即ち、昇圧電源電圧Ｖ１が上昇し始める。昇圧電源電圧Ｖ１の電圧レベルが検出レベル設定レジスタ１４に設定されている検出レベルを超えると、電圧検出回路１３は、起動信号Ｓ_{ＳＴＡＲＴ＿ＵＰ}をネゲートしてスイッチ１１をオフする。以上で、図５の発振回路１０Ａの起動が完了する。

このような動作によれば、演算増幅器６の電源端６ａに供給される昇圧電源電圧Ｖ１の電圧レベルが十分に上昇した後でスイッチ１１がオフされるので発振回路１０Ａを安定的に起動することができる。

一変形例では、タイマー回路によって刻時動作（time counting operation）を行い、演算増幅器６の電源端６ａに供給される昇圧電源電圧Ｖ１の電圧レベルが十分に上昇したことが想定されるタイミングでスイッチ１１をオフしてもよい。図６は、このような構成の発振回路１０Ａの構成を示す回路図である。図６の発振回路１０Ａは、タイマー回路１５とタイマー設定レジスタ１６とを備えている。タイマー設定レジスタ１６は、タイマー回路１５の刻時動作によって検出すべき経過時間を設定するレジスタ値を保持している。

図６の発振回路１０Ａは、下記のように動作する。タイマー回路１５は、当該発振回路１０Ａを含む集積回路の起動が開始されると（例えば、当該集積回路の電源が投入され、又は、当該集積回路がリセットされると）、起動信号Ｓ_{ＳＴＡＲＴ＿ＵＰ}をアサートしてスイッチ１１をオンすると共に、刻時動作を開始する。スイッチ１１がオンされることで、発振器１及びチャージポンプ３が動作を開始して昇圧電源電圧Ｖ１が上昇し始めることは、上述されているとおりである。タイマー回路１５は、更に、刻時動作の開始からタイマー設定レジスタ１６のレジスタ値で指定された経過時間が経過すると、起動信号Ｓ_{ＳＴＡＲＴ＿ＵＰ}をネゲートしてスイッチ１１をオフする。以上で、図６の発振回路１０Ａの起動が完了する。スイッチ１１がオフされた後、発振器電源電圧ＶＤＤＯＳＣは演算増幅器６の動作により所望の電圧（例えば、参照電圧Ｖ_ＲＥＦ）に制御される。

このような動作では、タイマー設定レジスタ１６のレジスタ値で指定される経過時間を、演算増幅器６の電源端６ａに供給される昇圧電源電圧Ｖ１の電圧レベルが十分に上昇したことが想定されるタイミングでスイッチ１１がオフされるように決定することで、発振回路１０Ａを安定的に起動することができる。

（第３の実施形態）
図７は、第３の実施形態における発振回路１０Ｂの構成を示す回路図である。第２の実施形態の発振回路１０Ｂは、図１に図示されている第１の実施形態の発振回路１０とほぼ同様に構成されている。ただし、第３の実施形態の発振回路１０Ｂでは、電源電圧ＩＯＶＣＣが供給されている電源線２２と演算増幅器６の電源端６ａの間に接続されたスイッチ２１が追加的に設けられている。スイッチ２１は、プリチャージ信号Ｓ_{ＰＲＥ＿ＣＨＡＲＧＥ}に応答してオンオフするように構成されている。本実施形態では、スイッチ２１は、プリチャージ信号Ｓ_{ＰＲＥ＿ＣＨＡＲＧＥ}がアサートされるとオンし、ネゲートされるとオフする。

スイッチ２１は、発振回路１０Ｂの起動を安定化するために設けられている。本実施形態の発振回路１０Ｂでは、発振器１の動作を開始するためには、発振器１が動作可能な電圧レベルを有する発振器電源電圧ＶＤＤＯＳＣが電源端１ａに生成されている必要があり、このためには、演算増幅器６の動作が速やかに開始されることが望ましい。スイッチ２１は、発振回路１０Ｂの起動時に演算増幅器６の動作を速やかに開始させるために用いられる。

以下では、本実施形態の発振回路１０Ｂの起動の手順について詳細に説明する。
発振回路１０Ｂの起動時には、プリチャージ信号Ｓ_{ＰＲＥ＿ＣＨＡＲＧＥ}がアサートされ、スイッチ２１がオンされる。

スイッチ２１がオンされると、演算増幅器６の電源端６ａに電源電圧ＩＯＶＣＣが供給され、これにより、演算増幅器６の動作が開始される。ＮＭＯＳトランジスタ５のゲート電圧の制御を最適に行うためには、本来、電源電圧ＩＯＶＣＣよりも高い電源電圧が演算増幅器６に供給されることが望まれるが、電源電圧ＩＯＶＣＣが演算増幅器６の電源端６ａに供給されれば、演算増幅器６はＮＭＯＳトランジスタ５を動作させる程度のゲート電圧を出力可能である。

演算増幅器６が動作を開始することによってＮＭＯＳトランジスタ５も動作し、発振器１の電源端１ａには、発振器１が動作可能な電圧レベルの発振器電源電圧ＶＤＤＯＳＣが生成される。これにより、発振器１は、発振クロック信号ＯＳＣを生成する動作を開始する。発振器１によって発生される発振クロック信号ＯＳＣは、チャージポンプ３に供給される。

チャージポンプ３への発振クロック信号ＯＳＣの供給が開始されると、チャージポンプ３は、昇圧動作を開始し、演算増幅器６の電源端６ａに供給される昇圧電源電圧Ｖ１の電圧レベルが上昇し始める。昇圧電源電圧Ｖ１の電圧レベルが十分に上昇した後では、演算増幅器６は、ＮＭＯＳトランジスタ５のゲート電圧を発振器電源電圧ＶＤＤＯＳＣに応じて最適に制御する。これにより、発振器電源電圧ＶＤＤＯＳＣが安定化される。

その後、スイッチ２１がオフされ、発振回路１０Ｂの起動が完了する。スイッチ２１がオフされた後においては、演算増幅器６は、十分に高い電圧レベルを有する昇圧電源電圧Ｖ１で動作し、発振器電源電圧ＶＤＤＯＳＣが演算増幅器６の動作により所望の電圧（例えば、参照電圧Ｖ_ＲＥＦ）に制御される。これにより、発振回路１０Ｂは、発振周波数のジッタを抑制しながら発振クロック信号ＯＳＣを生成する動作を行う。

スイッチ２１は、演算増幅器６の電源端６ａに供給される昇圧電源電圧Ｖ１の電圧レベルが十分に上昇した後でオフされることが好ましい。このような動作を確実に行うためには、昇圧電源電圧Ｖ１の電圧レベルを監視し、昇圧電源電圧Ｖ１の電圧レベルに応じてスイッチ１１をオフすることが好ましい。

図８は、昇圧電源電圧Ｖ１の電圧レベルを監視するように構成された発振回路１０Ｂの構成を示す回路図である。図８の発振回路１０Ｂは、電圧検出回路２３と検出レベル設定レジスタ２４とを備えている。電圧検出回路２３と検出レベル設定レジスタ２４とは、昇圧電源電圧Ｖ１の電圧レベルに応じてプリチャージ信号Ｓ_{ＰＲＥ＿ＣＨＡＲＧＥ}を生成する制御部を構成している。電圧検出回路２３は、昇圧電源電圧Ｖ１の電圧レベルを検出し、昇圧電源電圧Ｖ１の電圧レベルが所定の検出レベルよりも低い場合、プリチャージ信号Ｓ_{ＰＲＥ＿ＣＨＡＲＧＥ}をアサートし、高い場合、プリチャージ信号Ｓ_{ＰＲＥ＿ＣＨＡＲＧＥ}をネゲートする。検出レベル設定レジスタ２４は、該検出レベルを指定するレジスタ値を保持する。

図８の発振回路１０Ｂは、下記のように動作する。発振回路１０Ｂの起動が開始される時点では、演算増幅器６の電源端６ａの電圧レベルは、接地レベル又は接地レベルに近い電圧レベルであり、電圧検出回路２３は、プリチャージ信号Ｓ_{ＰＲＥ＿ＣＨＡＲＧＥ}をアサートする。プリチャージ信号Ｓ_{ＰＲＥ＿ＣＨＡＲＧＥ}のアサートによってスイッチ２１がオンされると、演算増幅器６の電源端６ａに電源電圧ＩＯＶＣＣが供給され、これにより、演算増幅器６の動作が開始される。演算増幅器６が動作を開始することによってＮＭＯＳトランジスタ５も動作し、発振器１の電源端１ａには、発振器１が動作可能な電圧レベルの発振器電源電圧ＶＤＤＯＳＣが生成される。これにより、発振器１は、発振クロック信号ＯＳＣを生成する動作を開始する。チャージポンプ３への発振クロック信号ＯＳＣの供給が開始されると、チャージポンプ３は、昇圧動作を開始し、演算増幅器６の電源端６ａの電圧、即ち、昇圧電源電圧Ｖ１が更に上昇し始める。昇圧電源電圧Ｖ１の電圧レベルが検出レベル設定レジスタ２４に設定されている検出レベルを超えると電圧検出回路２３は、プリチャージ信号Ｓ_{ＰＲＥ＿ＣＨＡＲＧＥ}をネゲートし、スイッチ２１をオフする。以上で発振回路１０Ｂの起動が完了する。

このような動作によれば、演算増幅器６の電源端６ａに供給される昇圧電源電圧Ｖ１の電圧レベルが十分に上昇した後でスイッチ２１がオフされるので発振回路１０Ｂを安定的に起動することができる。

一変形例では、タイマー回路によって刻時動作を行い、演算増幅器６の電源端６ａに供給される昇圧電源電圧Ｖ１の電圧レベルが十分に上昇したことが想定されるタイミングでスイッチ２１をオフしてもよい。図９は、このような構成の発振回路１０Ｂの構成を示す回路図である。図９の発振回路１０Ｂは、タイマー回路２５とタイマー設定レジスタ２６とを備えている。タイマー設定レジスタ２６は、タイマー回路２５の刻時動作によって検出すべき経過時間を設定するレジスタ値を保持している。

図９の発振回路１０Ｂは、下記のように動作する。タイマー回路２５は、当該発振回路１０Ｂを含む集積回路の起動が開始されると（例えば、当該集積回路の電源が投入され、又は、当該集積回路がリセットされると）、プリチャージ信号Ｓ_{ＰＲＥ＿ＣＨＡＲＧＥ}をアサートしてスイッチ２１をオンすると共に、刻時動作を開始する。スイッチ２１がオンされることで、演算増幅器６、ＮＭＯＳトランジスタ５、発振器１及びチャージポンプ３が動作を開始して昇圧電源電圧Ｖ１が上昇し始めることは、上述されているとおりである。タイマー回路２５は、更に、刻時動作の開始からタイマー設定レジスタ１６のレジスタ値で指定された経過時間が経過すると、プリチャージ信号Ｓ_{ＰＲＥ＿ＣＨＡＲＧＥ}をネゲートしてスイッチ２１をオフする。以上で発振回路１０Ｂの起動が完了する。

このような動作では、タイマー設定レジスタ２６のレジスタ値で指定される経過時間を、演算増幅器６の電源端６ａに供給される昇圧電源電圧Ｖ１の電圧レベルが十分に上昇したことが想定されるタイミングでスイッチ２１がオフされるように決定することで、発振回路１０Ｂを安定的に起動することができる。

（第４の実施形態）
図１０は、第４の実施形態における発振回路１０Ｃの構成を示す回路図である。第４の実施形態では、発振回路１０Ｃに、発振器１の電源端１ａに電源電圧ＶＤＤを供給するスイッチ１１と、演算増幅器６の電源端６ａに電源電圧ＩＯＶＣＣを供給するスイッチ２１の両方が設けられる。

図１０の発振回路１０Ｃは、次のように動作する。発振回路１０Ｃの起動時には、起動信号Ｓ_{ＳＴＡＲＴ＿ＵＰ}及びプリチャージ信号Ｓ_{ＰＲＥ＿ＣＨＡＲＧＥ}がアサートされ、スイッチ１１、２１がオンされる。スイッチ１１、２１がオンされることで、発振器１、ＮＭＯＳトランジスタ５及び演算増幅器６が動作を開始し、発振クロック信号ＯＳＣが生成される。発生された発振クロック信号ＯＳＣは、チャージポンプ３に供給される。発振クロック信号ＯＳＣのチャージポンプ３への供給が開始されると、チャージポンプ３は、昇圧動作を開始し、演算増幅器６の電源端６ａに供給される昇圧電源電圧Ｖ１の電圧レベルが上昇し始める。昇圧電源電圧Ｖ１の電圧レベルが十分に上昇すると、演算増幅器６は、昇圧電源電圧Ｖ１による動作を開始し、ＮＭＯＳトランジスタ５のゲート電圧の制御を開始する。これにより、ＬＤＯ２が発振器電源電圧ＶＤＤＯＳＣを安定化する動作が開始される。その後、スイッチ１１、２１がオフされ、発振回路１０Ｃの起動が完了する。

図１０の発振回路１０Ｃにおいても、発振回路１０Ｃの起動が開始されたときにスイッチ１１、２１をオンし、昇圧電源電圧Ｖ１の電圧レベルが十分に上昇したことが想定されるタイミングでスイッチ１１、２１をオフすることで発振回路１０Ｃを安定的に起動することができる。

第２及び第３の実施形態での議論から理解されるように、スイッチ１１、２１は、昇圧電源電圧Ｖ１の電圧レベルに応じて制御されることが好ましい。図１１は、昇圧電源電圧Ｖ１の電圧レベルに応じてスイッチ１１、２１が制御される場合の発振回路１０Ｃの構成を示す回路図である。図１１の発振回路１０Ｃは、電圧検出回路３１と検出レベル設定レジスタ３２とを備えている。電圧検出回路３１と検出レベル設定レジスタ３２とは、昇圧電源電圧Ｖ１の電圧レベルに応じて起動信号Ｓ_{ＳＴＡＲＴ＿ＵＰ}及びプリチャージ信号Ｓ_{ＰＲＥ＿ＣＨＡＲＧＥ}を生成する制御部を構成している。電圧検出回路３１は、昇圧電源電圧Ｖ１の電圧レベルを検出し、昇圧電源電圧Ｖ１の電圧レベルが所定の検出レベルよりも低い場合、起動信号Ｓ_{ＳＴＡＲＴ＿ＵＰ}及びプリチャージ信号Ｓ_{ＰＲＥ＿ＣＨＡＲＧＥ}をアサートし、昇圧電源電圧Ｖ１の電圧レベルが該検出レベル高い場合、起動信号Ｓ_{ＳＴＡＲＴ＿ＵＰ}及びプリチャージ信号Ｓ_{ＰＲＥ＿ＣＨＡＲＧＥ}をネゲートする。検出レベル設定レジスタ３２は、該検出レベルを指定するレジスタ値を保持する。

図１１の発振回路１０Ｃは、次のように動作する。発振回路１０Ｃの起動時には、昇圧電源電圧Ｖ１の電圧レベルが低いので、起動信号Ｓ_{ＳＴＡＲＴ＿ＵＰ}及びプリチャージ信号Ｓ_{ＰＲＥ＿ＣＨＡＲＧＥ}がアサートされ、スイッチ１１、２１がオンされる。スイッチ１１、２１がオンされることで、発振器１、ＮＭＯＳトランジスタ５及び演算増幅器６が動作を開始し、発振クロック信号ＯＳＣが生成される。発生された発振クロック信号ＯＳＣは、チャージポンプ３に供給される。発振クロック信号ＯＳＣのチャージポンプ３への供給が開始されると、チャージポンプ３は、昇圧動作を開始し、演算増幅器６の電源端６ａに供給される昇圧電源電圧Ｖ１の電圧レベルが上昇し始める。昇圧電源電圧Ｖ１の電圧レベルが十分に上昇すると、演算増幅器６は、昇圧電源電圧Ｖ１による動作を開始し、ＮＭＯＳトランジスタ５のゲート電圧の制御を開始する。これにより、ＬＤＯ２が発振器電源電圧ＶＤＤＯＳＣを安定化する動作が開始される。その後、昇圧電源電圧Ｖ１の電圧レベルが所定の検出レベルよりも高くなるとスイッチ１１、２１がオフされ、発振回路１０Ａの起動が完了する。

一変形例では、タイマー回路によって刻時動作を行い、演算増幅器６の電源端６ａに供給される昇圧電源電圧Ｖ１の電圧レベルが十分に上昇したことが想定されるタイミングでスイッチ１１、２１をオフしてもよい。図１２は、このような構成の発振回路１０Ｃの構成を示す回路図である。図１２の発振回路１０Ｃは、タイマー回路３３とタイマー設定レジスタ３４とを備えている。タイマー設定レジスタ３４は、タイマー回路３３の刻時動作によって検出すべき経過時間を設定するレジスタ値を保持している。

図１２の発振回路１０Ｃは、下記のように動作する。タイマー回路３３は、当該発振回路１０Ｃを含む集積回路の起動が開始されると（例えば、当該集積回路の電源が投入され、又は、当該集積回路がリセットされると）、起動信号Ｓ_{ＳＴＡＲＴ＿ＵＰ}及びプリチャージ信号Ｓ_{ＰＲＥ＿ＣＨＡＲＧＥ}をアサートしてスイッチ１１、２１をオンすると共に、刻時動作を開始する。スイッチ１１、２１がオンされることで、発振器１、チャージポンプ３、ＮＭＯＳトランジスタ５及び演算増幅器６が動作を開始して昇圧電源電圧Ｖ１が上昇し始めることは、上述されているとおりである。タイマー回路３３は、更に、刻時動作の開始からタイマー設定レジスタ３４のレジスタ値で指定された経過時間が経過すると、起動信号Ｓ_{ＳＴＡＲＴ＿ＵＰ}及びプリチャージ信号Ｓ_{ＰＲＥ＿ＣＨＡＲＧＥ}をネゲートしてスイッチ１１、２１をオフする。以上で、図１２の発振回路１０Ｃの起動が完了する。

上記の実施形態では、発振器１で生成された発振クロック信号ＯＳＣがチャージポンプ３に供給されているが、発振クロック信号ＯＳＣから生成されたクロック信号、例えば、発振クロック信号ＯＳＣを分周することで得られる分周クロック信号がチャージポンプ３に供給されてもよい。この場合、チャージポンプ３は、発振クロック信号ＯＳＣから生成されたクロック信号（例えば、分周クロック信号）を用いて電源電圧ＩＯＶＣＣを昇圧して昇圧電源電圧Ｖ１を生成する。

図１３は、発振クロック信号ＯＳＣを分周することで得られる分周クロック信号がチャージポンプ３に供給される構成の一例を示す回路図である。図１３の発振回路１０は、図１に図示されている発振回路１０とほぼ同様に構成されているが、分周器８を追加的に備えている点で相違する。分周器８は、発振器１によって生成された発振クロック信号ＯＳＣを分周して分周クロック信号ＯＳＣ＿Ｄを生成し、分周クロック信号ＯＳＣ＿Ｄをチャージポンプ３に供給する。

一実施形態では、分周器８によって行われる発振クロック信号ＯＳＣの分周の分周比ｎを制御する制御信号ＣＴＬが分周器８に供給されてもよい。ここで、分周比ｎは、自然数であり、発振クロック信号ＯＳＣの周波数ｆと、分周クロック信号ＯＳＣ＿Ｄの周波数ｆ_Ｄとを用いて下記式（１）で定義されるパラメータである：
ｎ＝ｆ／ｆ_Ｄ・・・（１）

例えば、発振回路１０の起動された直後においては、昇圧電源電圧Ｖ１を速やかに上昇させるために、より高い周波数の分周クロック信号ＯＳＣ＿Ｄをチャージポンプ３に供給してもよい。このためには、発振回路１０の起動された直後において分周比ｎが低く設定される。

また、発振回路１０の起動から十分に時間が経過した後では、消費電力を低減するために、より低い周波数の分周クロック信号ＯＳＣ＿Ｄをチャージポンプ３に供給してもよい。このためには、発振回路１０の起動から十分に時間が経過した後において分周比ｎが高く設定されてもよい。

第２〜第４の実施形態で述べられている発振回路１０Ａ〜１０Ｃについても、分周器８を備える構成であってもよい。図１４〜図１７は、このように構成された発振回路１０Ａ、１０Ｂの構成の例を示す回路図である。図１４は、図５の発振回路１０Ａに分周器８が追加された場合の発振回路１０Ａの構成を示しており、図１５は、図６の発振回路１０Ａに分周器８が追加された場合の発振回路１０Ａの構成を示している。また、図１６は、図８の発振回路１０Ｂに分周器８が追加された場合の発振回路１０Ｂの構成を示しており、図１６は、図９の発振回路１０Ｂに分周器８が追加された場合の発振回路１０Ｂの構成を示している。

以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されると解釈してはならない。本発明が様々な変更と共に実施され得ることは、当業者には自明的であろう。

１０、１０Ａ〜１０Ｃ：発振回路
１ ：発振器
１ａ ：電源端
３ ：チャージポンプ
４ ：電源線
５ ：ＮＭＯＳトランジスタ
６ ：演算増幅器
６ａ ：電源端
７ ：参照電圧生成回路
８ ：分周器
１１ ：スイッチ
１２ ：電源線
１３ ：電圧検出回路
１４ ：検出レベル設定レジスタ
１５ ：タイマー回路
１６ ：タイマー設定レジスタ
２１ ：スイッチ
２２ ：電源線
２３ ：電圧検出回路
２４ ：検出レベル設定レジスタ
２５ ：タイマー回路
２６ ：タイマー設定レジスタ
３１ ：電圧検出回路
３２ ：検出レベル設定レジスタ
３３ ：タイマー回路
３４ ：タイマー設定レジスタ
１００ ：発振回路
１０１ ：発振器
１０１ａ ：電源端
１０３ ：電源線
１０４ ：ＰＭＯＳトランジスタ
１０５ ：差動増幅器
１０６ ：参照電圧発生回路

Claims (10)

1. 発振クロック信号を生成する発振器と、
   前記発振器の電源端にソースが接続され、第１電源電圧が供給されている第１電源線にドレインが接続されたＮＭＯＳトランジスタと、
   前記発振器の電源端の電圧に応じて前記ＮＭＯＳトランジスタのゲート電圧を制御する演算増幅器と、
   前記発振クロック信号又は前記発振クロック信号から生成されたクロック信号を用いて前記第１電源電圧を昇圧して昇圧電源電圧を生成し、前記昇圧電源電圧を前記演算増幅器の電源端に供給するチャージポンプ
   とを具備する
   発振回路。
2. 請求項１に記載の発振回路であって、
   更に、
   第２電源電圧が供給されている第２電源線と前記発振器の電源端との間に接続された第１スイッチを具備する
   発振回路。
3. 請求項２に記載の発振回路であって、
   前記第１スイッチが、前記発振回路の起動時にオンされる
   発振回路。
4. 請求項２に記載の発振回路であって、
   前記演算増幅器の電源端の電圧に応じて前記第１スイッチを制御する制御部を具備する
   発振回路。
5. 請求項４に記載の発振回路であって、
   更に、
   当該発振回路を含む集積回路の起動に応じて前記第１スイッチをオンすると共に刻時動作を開始し、前記刻時動作の開始から所定時間が経過したときに前記第１スイッチをオフするタイマー回路を具備する
   発振回路。
6. 請求項１に記載の発振回路であって、
   更に、
   第３電源電圧が供給されている第３電源線と前記演算増幅器の電源端との間に接続された第２スイッチを具備する
   発振回路。
7. 請求項６に記載の発振回路であって、
   前記第２スイッチが、前記発振回路の起動時にオンされる
   発振回路。
8. 請求項６に記載の発振回路であって、
   前記演算増幅器の電源端の電圧に応じて前記第２スイッチを制御する制御部を具備する
   発振回路。
9. 請求項６に記載の発振回路であって、
   更に、
   当該発振回路を含む集積回路の起動に応じて前記第２スイッチをオンすると共に刻時動作を開始し、前記刻時動作の開始から所定時間が経過したときに前記第２スイッチをオフするタイマー回路を具備する
   発振回路。
10. 請求項１乃至９のいずれかに記載の発振回路であって、
    更に、
    前記発振クロック信号を分周して分周クロック信号を生成する分周器
    を具備し、
    前記チャージポンプは、前記分周クロック信号を用いて前記第１電源電圧を昇圧して前記昇圧電源電圧を生成し、
    前記分周器は、前記発振クロック信号の分周における分周比を制御信号に応じて調節するように構成された
    発振回路。

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