JP5751101B2 - Pll回路 - Google Patents
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Description
消費電流削減のため、フィードバック信号と基準信号の同期を検出(ロック検出)するロック検出回路を設け、ロック検出後に、バイアス回路を、位相を比較するタイミングにおいてイネーブルさせ、それ以外はディスイネーブルさせるPLL回路が知られている。
(第1の実施の形態)
図1は、第1の実施の形態のPLL回路の一例を示す図である。
フィルタ13は、チャージポンプ電流をフィルタリングして、制御電圧を生成し電圧制御発振器14に供給する。
フィードバック分周器15は、電圧制御発振器14の出力信号の周波数を任意の整数比で分周する。なお、周波数の逓倍が不要な場合には、フィードバック分周器15はなくてもよい。
制御回路17は、UP信号とDN信号のうち、一方または両方が活性化状態のときにバイアス回路16の動作を行わせ、UP信号とDN信号の両方が非活性化状態のときに、バイアス回路16を停止させる。なお、以下に示す例では、信号レベルが“1”(またはH(High)レベル)の場合を活性化状態、“0”(またはL(Low)レベル)の場合を非活性化状態として説明するが、“0”の場合を活性化状態、“1”の場合を非活性化状態としてもよい。
バイアス回路16は、電流源20、スイッチ21,22、nチャネル型MOSFET(Metal-Oxide Semiconductor Field Effect Transistor)(以下nMOSと略す)23,24を有する。
図3に示されるバイアス回路16aは、pMOS26,27、スイッチ28,29、電流源30を有している。
図4は、第1の実施の形態のPLL回路の動作例を示すタイミングチャートである。
そのため、位相比較回路11は、時刻t4において、DNをHレベルに立ち上げ、活性化状態とする。これにより、バイアスイネーブルも立ち上がり、Ibiasが流れ、チャージポンプ12は、負のIcpを流し始める。
以上のように、UPまたはDNが活性化状態になっているタイミングで、チャージポンプ12が動作してIcpが流れる。
図5に示されているように、位相比較回路11とチャージポンプ12の間に、遅延素子(バッファ)41,42を有する遅延回路40が設けられている。たとえば、遅延素子41は、位相比較回路11が出力するUP信号を遅延させてチャージポンプ12に供給し、遅延素子42は、位相比較回路11が出力するDN信号を遅延させてチャージポンプ12に供給する。遅延回路40の遅延量は、たとえば、バイアス電流の立ち上がり時に、バイアス電流が、一定の電流に安定するまでの時間、UP信号及びDN信号を遅延させるように設定される。
図6では、上から、遅延前のUP信号(UP1)、遅延後のUP信号(UP2)、制御回路17aから出力される制御信号(バイアスイネーブル)、チャージポンプ12へ供給されるバイアス電流(Ibias)、チャージポンプ電流(Icp)が示されている。なお、図6では、説明を簡単にするため、UP信号だけが活性化状態となる場合が示されている。
時刻t3において、UP1がLレベルに立ち下がると、制御回路17aは、UP2がHレベルのままであるので、Hレベルのバイアスイネーブルをバイアス回路16に供給し続ける。
制御回路17bは、UP信号とDN信号を遅延する遅延回路43を有し、OR回路25bは、遅延前後のUP信号及びDN信号を入力し、その論理和をバイアス回路16に制御信号(バイアスイネーブル)として出力する。
図8は、図7の回路の動作例を示すタイミングチャートである。
以上のように図7に示すようなPLL回路によれば、前述したように効率的に消費電力の削減が可能となるとともに、遅延により、チャージポンプ電流が直ちに立ち下がらない場合でも、チャージポンプ12に一定期間バイアス電流を供給し続けられる。これにより、チャージポンプ12の誤動作を抑制できる。
図9は、バイアス電流の立ち上がり期間と、チャージポンプ電流の立ち下がり時の遅延を考慮したPLL回路の一部を示す図である。図5と図7に示したものと同様の要素については同一符号を付している。
図10では、上から、遅延前のUP信号(UP1)、遅延回路40で遅延後のUP信号(UP2)、遅延回路43で遅延後のUP信号(UP3)が示されている。さらに、制御回路17bから出力される制御信号(バイアスイネーブル)、チャージポンプ12へ供給されるバイアス電流(Ibias)、チャージポンプ電流(Icp)が示されている。なお、図10では、説明の簡略化のため、UP信号だけが活性化状態となる場合が示されている。
時刻t5において、UP1がLレベルに立ち下がると、制御回路17bは、UP3がHレベルのままであるので、Hレベルのバイアスイネーブルをバイアス回路16に供給し続ける。
時刻t8において、UP3がLレベルに立ち下がると、制御回路17bは、バイアスイネーブルをLレベルに立ち下げる。これにより、バイアス回路16から出力されるIbiasは0に下がっていく。
図11は、第2の実施の形態のPLL回路の一例を示す図である。図1に示した第1の実施の形態のPLL回路10と同様の要素については同一符号を付し、説明を省略する。
すなわち、PLL回路10aは、図1に示したPLL回路10と異なり、チャージポンプ12のみならず、電圧制御発振器14にもバイアス電流を供給するバイアス回路50を有している。
基準電圧・バイアス電流生成部51は、バイアス電流を生成するための基準電圧を生成するとともに、チャージポンプ12に供給するバイアス電流を生成する。
容量素子53は、基準電圧・バイアス電流生成部51で生成された基準電圧を保持する。
図12は、バイアス回路の一例を示す図である。
nMOS63のドレインはスイッチ61を介して、チャージポンプ12に接続されており、ソースは接地されている。また、nMOS63のゲートはnMOS64のゲートに接続されている。nMOS64のゲートはさらに、nMOS64のドレインに接続されている。nMOS64のドレインはスイッチ62を介して電流源60に接続されており、ソースは接地されている。スイッチ61,62は制御回路17からの制御信号によりオンまたはオフする。
図13は、バイアス回路の他の例を示す図である。
pMOS70のドレインはスイッチ72を介して、チャージポンプ12に接続されており、ソースは電源に接続されている。また、pMOS70のゲートは、pMOS71のゲートに接続されている。pMOS71のゲートはさらにpMOS71のドレインに接続されている。pMOS71のドレインはスイッチ73を介して電流源74に接続されており、ソースは電源と接続されている。スイッチ72,73は制御回路17からの制御信号によりオンまたはオフする。
基準電圧の変動をΔVとすると、スイッチ52を閉じることで、nMOS64のゲート電位も、ΔV変化する(説明を簡単にするため、nMOS63〜65のゲート容量と、スイッチ52のON抵抗は無視する)。このとき、nMOS64のトランスコンダクタンスをgmとすると、nMOS64のドレイン電流はgmΔV減少する。nMOS64のドレイン電流が減少する代わりに、容量素子53には、gmΔVの大きさの電流が流入する。以上の原理から、容量素子53を充電する際の時定数C/gmが、UP信号またはDN信号の最小のパルス幅の時間より充分小さく(たとえば、1/3以下)になるように、容量値Cを決定することが望ましい。
図14は、第3の実施の形態のPLL回路の一例を示す図である。図11に示した第2の実施の形態のPLL回路10aと同様の要素については同一符号を付し、説明を省略する。
バイアス回路80は、基準電圧生成部81、スイッチ82、容量素子83、バイアス電流生成部84を有している。
バイアス電流生成部84は、容量素子83に保持される基準電圧に基づいて、バイアス電流を生成し、チャージポンプ12と電圧制御発振器14に供給する。また、バイアス電流生成部84は、チャージポンプ12に対して、バイアス電流を供給するか否かを切り替えるスイッチを有している。そのスイッチは、制御回路17からの制御信号によってオンオフが制御される。UP信号とDN信号の一方または両方が活性化状態の際には、そのスイッチはオンしてチャージポンプ12にバイアス電流を供給する。UP信号とDN信号の両方が非活性化状態の際には、そのスイッチはオフして、チャージポンプ12へのバイアス電流の供給を遮断する。
なお、第3の実施の形態のPLL回路10bに対して、図5〜図10に示したように、遅延回路40,43を設けて、各信号の立ち上がりや立ち下がりタイミングを調整するようにしてもよい。
図15は、第4の実施の形態のPLL回路の一例を示す図である。
図15では、PLL回路10cの一部を示している。図示を省略した部分は、前述のPLL回路10,10a,10bと同様である。なお、PLL回路10,10a,10bと同様の要素については同一符号を付し、説明を省略する。
遅延回路90は、位相比較回路11から出力されるUP信号を遅延させる遅延素子91,92,93と、DN信号を遅延させる遅延素子94,95,96を有している。
OR回路101は、遅延回路90による遅延前のUP信号とDN信号と、OR回路102の出力信号を入力し、これらの信号の論理和を出力する。OR回路102は、遅延素子91,94で遅延されたUP信号とDN信号と、OR回路103の出力信号を入力し、これらの信号の論理和を出力する。OR回路103は、遅延素子92,95で遅延されたUP信号とDN信号と、遅延素子111,112で遅延されたUP信号とDN信号とを入力し、これらの信号の論理和を出力する。
スイッチ122,123は、制御回路100から出力される制御信号のうち、OR回路101の出力信号によりオンオフ制御される。スイッチ124は、制御回路100から出力される制御信号のうち、OR回路102の出力信号によりオンオフ制御される。また、スイッチ125は、制御回路100から出力される制御信号のうち、OR回路103の出力信号によりオンオフ制御される。スイッチ122〜125は、たとえば、nMOSであり、そのゲートにOR回路101〜103から“1”が入力されるとオン状態となり、“0”が入力されるとオフ状態となる。
遅延前のUP信号(UP1)、遅延素子91で遅延後のUP信号(UP2)、遅延素子92でさらに遅延されたUP信号(UP3)、遅延素子93でさらに遅延されたUP信号(UP4)、遅延素子111でさらに遅延されたUP信号(UP5)が示されている。また、OR回路101の出力信号(バイアスイネーブル1)、OR回路102の出力信号(バイアスイネーブル2)、OR回路103の出力信号(バイアスイネーブル3)が示されている。また、nMOS126のドレイン電圧(V1)、nMOS126のソース電流(I1)、nMOS126のゲート電圧(V2)、nMOS127のゲート電圧(V3)が示されている。さらに、電圧制御発振器14に供給されるバイアス電流(Ibias1)、チャージポンプ12に供給されるバイアス電流(Ibias2)、チャージポンプ電流(Icp)が示されている。
時刻t0では、UP1〜UP5、バイアスイネーブル1〜3はLレベルであるものとする。また、V2,V3は、容量素子129,130に保持されている電圧による0以上の一定値(Hレベル)を示しているものとする。
時刻t7でUP4が立ち上がると、チャージポンプ12は、Icpを流し始める。その後、時刻t8でUP5が立ち上がるが、バイアスイネーブル3は、Hレベルのままである。
時刻t12でバイアスイネーブル1がLレベルに立ち下がると、スイッチ123はオフ状態となるので、Ibias2は立ち下がる。Ibias1は、容量素子130に保持される電圧によって、電圧制御発振器14に供給され続ける。
また、PLL回路10cは、バイアス回路120にスイッチ122〜125と容量素子129,130を設け、バイアスイネーブル1〜3による制御によって、容量素子129,130のリーク分を補填する。これにより、バイアス電流の変動を抑えられ、精度のよいバイアス電流を、チャージポンプ12及び電圧制御発振器14に供給できる。
図17は、バイアス回路の他の例を示す図である。
図18は、バイアス回路の他の例を示す図である。図15に示したバイアス回路120と同様の要素については、同一符号を付している。
以上のような第4の実施の形態のPLL回路10cでは、バイアス回路120の消費電流(たとえば、数十〜数百μA)に比べて、制御回路100の消費電流は小さい(たとえば、数μA)。そのため、図15に示すようなOR回路101〜103を設けたとしても、UP信号とDN信号が非活性化状態の際に、バイアス回路120のチャージポンプ12へのバイアス電流を遮断するように制御することによる節電効果は高い。
図19は、第5の実施の形態のPLL回路の一例を示す図である。図11に示したPLL回路10aと同様の要素については、同一符号を付している。
電圧監視回路150は、たとえば、コンパレータを有している。電圧監視回路150は、容量素子53に保持される基準電圧の変動量がある閾値を超えた場合に、基準電圧に異常が発生している旨を示す信号(以下異常検知信号と呼ぶ)を、制御回路160に通知する。たとえば、電圧監視回路150は、ある閾値電圧と容量素子53の電圧とを比較し、容量素子53の電圧が閾値電圧以下の場合、異常検知信号を制御回路160に通知する。
図20では、上から、基準信号である入力クロック(CK)、フィードバック信号(FB)、UP信号(UP)、DN信号(DN)が示されている。また、電圧監視回路150から出力される異常検知信号(OVF)、制御回路160から出力される制御信号(バイアスイネーブル)、容量素子53に保持される基準電圧、チャージポンプ電流(Icp)が示されている。
図21では、上から、基準信号である入力クロック(CK)、フィードバック信号(FB)、UP信号(UP)、DN信号(DN)が示されている。また、容量素子53に保持される基準電圧、電圧監視回路150から出力される異常検知信号(OVF)、制御回路160から出力される制御信号(バイアスイネーブル)、チャージポンプ電流(Icp)が示されている。
図15に示したPLL回路10cに適用する場合には、電圧監視回路150は、たとえば、容量素子130の電圧を監視するようにすればよい。
11 位相比較回路
12 チャージポンプ
13 フィルタ
14 電圧制御発振器
15 フィードバック分周器
16 バイアス回路
17 制御回路
IN 入力端子
OUT 出力端子
Claims (8)
- 基準信号と、フィードバック信号の位相を比較し、比較結果に応じた2種の位相差信号をチャージポンプに供給する位相比較回路と、
前記チャージポンプに第1のバイアス電流を供給するバイアス回路と、
前記2種の位相差信号のうち一方または両方が活性化状態のときに前記バイアス回路の動作を行わせ、前記2種の位相差信号の両方が非活性化状態のときに前記バイアス回路を停止させる制御回路と、
を有し、
前記バイアス回路は、
基準電圧を生成し、前記基準電圧に基づいて前記第1のバイアス電流を生成する第1のバイアス電流生成部と、
前記基準電圧に基づいて、前記チャージポンプを除く回路ブロックに供給する第2のバイアス電流を生成する第2のバイアス電流生成部と、
前記第1のバイアス電流生成部の出力端子と前記第2のバイアス電流生成部の入力端子との間に接続される第1のスイッチと、
前記第2のバイアス電流生成部の入力端子に接続され、前記基準電圧を保持する容量素子と、
を有し、
前記制御回路は、前記2種の位相差信号の両方が非活性化状態のときに、前記第1のスイッチをオフ状態とすることを特徴とするPLL回路。 - 前記2種の位相差信号を遅延して、前記チャージポンプに供給する遅延回路をさらに有し、
前記制御回路は、前記チャージポンプが遅延された前記2種の位相差信号に応じてチャージポンプ電流を流し始める前に、前記バイアス回路の動作を開始させることを特徴とする請求項1に記載のPLL回路。 - 前記2種の位相差信号を遅延する他の遅延回路を有し、前記制御回路は、前記2種の位相差信号が非活性化状態に遷移してから前記他の遅延回路による遅延時間経過後に、前記バイアス回路の動作を停止させることを特徴とする請求項1または2に記載のPLL回路。
- 前記第1のバイアス電流生成部は、第2のスイッチを介して前記基準電圧を生成し、
前記バイアス回路は、前記第1のバイアス電流生成部の出力端子に接続される他の容量素子を有し、
前記制御回路は、前記第1のスイッチをオフ状態として前記容量素子と前記他の容量素子との間の接続を遮断させた後、前記第2のスイッチをオフ状態として前記基準電圧を発生する回路部と、前記他の容量素子との間の接続を遮断させることを特徴とする請求項1乃至3の何れか一項に記載のPLL回路。 - 基準信号と、フィードバック信号の位相を比較し、比較結果に応じた2種の位相差信号をチャージポンプに供給する位相比較回路と、
前記チャージポンプにバイアス電流を供給するバイアス回路と、
前記2種の位相差信号のうち一方または両方が活性化状態のときに前記バイアス回路の動作を行わせ、前記2種の位相差信号の両方が非活性化状態のときに前記バイアス回路を停止させる制御回路と、
を有し、
前記バイアス回路は、
基準電圧を保持する容量素子と、
第1のスイッチを介して前記容量素子と接続される他の容量素子と、
を有し、
前記バイアス回路は、第2のスイッチを介して前記基準電圧を発生する回路部と接続され、
前記制御回路は、前記第2のスイッチをオン状態として前記他の容量素子に前記基準電圧を保持させた後、前記第1のスイッチをオン状態として前記容量素子に保持される前記基準電圧を補正させることを特徴とするPLL回路。 - 前記制御回路は、前記第1のスイッチをオフ状態として前記容量素子と前記他の容量素子との間の接続を遮断させた後、前記第2のスイッチをオフ状態として前記基準電圧を発生する回路部と、前記他の容量素子との間の接続を遮断させることを特徴とする請求項5に記載のPLL回路。
- 前記容量素子に保持される前記基準電圧を監視し、前記基準電圧の変動量が閾値を超えた場合に、前記基準電圧に異常が発生している旨を示す異常検知信号を出力する電圧監視回路を有し、
前記制御回路は、前記異常検知信号を受けると、前記バイアス回路に前記容量素子を、所定の期間、充電させることを特徴とする請求項1乃至6の何れか一項に記載のPLL回路。 - 前記電圧監視回路は、PLL回路の動作開始時に、前記異常検知信号を出力することを特徴とする請求項7に記載のPLL回路。
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