JP2017204649A

JP2017204649A - Semiconductor device manufacturing method

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Publication number: JP2017204649A
Application number: JP2017137697A
Authority: JP
Inventors: 完緒方; Kan Ogata; 敏文岩崎; Toshifumi Iwasaki
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2017-07-14
Filing date: 2017-07-14
Publication date: 2017-11-16
Anticipated expiration: 2032-11-28
Also published as: JP6385532B2

Abstract

PROBLEM TO BE SOLVED: To improve performance and manufacturing yield of a semiconductor device.SOLUTION: A semiconductor device manufacturing method comprises the steps of: sequentially forming on a semiconductor substrate SB, insulation films IL2, IL3 so as to cover a gate electrode GE and etching back the insulation film IL3, IL2 to form a sidewall spacer SW composed of the insulation films IL2, IL3 on a sidewall of the gate electrode GE; subsequently, performing ion implantation by using the gate electrode GE and the sidewall spacer SW as a mask thereby to form a source/drain region SD in the semiconductor substrate SB; subsequently, performing anisotropic etching on the sidewall spacer SW in a condition that the insulation film IL2 is less etched than the insulation film IL3 to reduce a thickness of the sidewall spacer SE; and subsequently, forming a reaction layer of metal and a source/drain region SD on the source/drain region SD.SELECTED DRAWING: Figure 16

Description

本発明は、半導体装置の製造方法に関し、例えば、ＭＩＳＦＥＴを備えた半導体装置の製造方法に好適に利用できるものである。 The present invention relates to a method for manufacturing a semiconductor device, and can be suitably used for a method for manufacturing a semiconductor device including a MISFET, for example.

半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴを形成することができる。ＭＩＳＦＥＴの形成後、半導体基板上にＭＩＳＦＥＴを覆うように層間絶縁膜を形成し、その層間絶縁膜にコンタクトホールを形成し、コンタクトホールを埋める導電性のプラグを形成し、更に配線を形成することで、ＭＩＳＦＥＴを有する半導体装置を製造することができる。 A MISFET can be formed by forming a gate insulating film on a semiconductor substrate, forming a gate electrode on the gate insulating film, and forming source / drain regions by ion implantation or the like. After forming the MISFET, an interlayer insulating film is formed on the semiconductor substrate so as to cover the MISFET, a contact hole is formed in the interlayer insulating film, a conductive plug filling the contact hole is formed, and wiring is further formed. Thus, a semiconductor device having a MISFET can be manufactured.

特開２０００−２３６０９０号公報（特許文献１）および特開２０１０−４０７３４号公報（特許文献２）には、サイドウォールをマスクにした不純物注入によりソース／ドレイン領域を形成し、サイドウォールをエッチングする技術が記載されている。 In Japanese Patent Laid-Open No. 2000-236090 (Patent Document 1) and Japanese Patent Laid-Open No. 2010-40734 (Patent Document 2), source / drain regions are formed by impurity implantation using a sidewall as a mask, and the sidewall is etched. The technology is described.

特開２０００−２３６０９０号公報JP 2000-236090 A 特開２０１０−４０７３４号公報JP 2010-40734 A

ＭＩＳＦＥＴを有する半導体装置においても、できるだけ性能を向上させることが望まれる。または、半導体装置の製造歩留まりを向上させることが望まれる。若しくはその両方を実現することが望まれる。 Even in a semiconductor device having a MISFET, it is desired to improve the performance as much as possible. Alternatively, it is desired to improve the manufacturing yield of semiconductor devices. Alternatively, it is desirable to realize both.

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.

一実施の形態によれば、半導体基板上に、ゲート電極を覆うように、第１絶縁膜および第２絶縁膜を順次形成し、第２絶縁膜および第１絶縁膜をエッチバックすることにより、前記ゲート電極の側壁上に第１絶縁膜および第２絶縁膜からなるサイドウォールスペーサを形成する。それから、ゲート電極およびサイドウォールスペーサをマスクとして半導体基板にイオン注入を行うことにより、半導体基板にソース・ドレイン領域を形成する。その後、第２絶縁膜よりも第１絶縁膜がエッチングされにくい条件で、サイドウォールスペーサを等方性エッチングして、サイドウォールスペーサの厚みを小さくする。 According to one embodiment, the first insulating film and the second insulating film are sequentially formed on the semiconductor substrate so as to cover the gate electrode, and the second insulating film and the first insulating film are etched back. A sidewall spacer made of a first insulating film and a second insulating film is formed on the side wall of the gate electrode. Then, source / drain regions are formed in the semiconductor substrate by performing ion implantation into the semiconductor substrate using the gate electrode and the sidewall spacer as a mask. Thereafter, the side wall spacer is isotropically etched under the condition that the first insulating film is less likely to be etched than the second insulating film, thereby reducing the thickness of the side wall spacer.

一実施の形態によれば、半導体装置の性能を向上させることができる。または、半導体装置の製造歩留まりを向上させることができる。若しくはその両方を実現することができる。 According to one embodiment, the performance of a semiconductor device can be improved. Alternatively, the manufacturing yield of the semiconductor device can be improved. Alternatively, both can be realized.

一実施の形態の半導体装置の製造工程を示す工程フロー図である。It is a process flow figure showing a manufacturing process of a semiconductor device of one embodiment. 図１に続く半導体装置の製造工程を示す工程フロー図である。FIG. 2 is a process flow diagram illustrating the manufacturing process of the semiconductor device following FIG. 1. 一実施の形態の半導体装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device of one Embodiment. 図３に続く半導体装置の製造工程中の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 3; 図４に続く半導体装置の製造工程中の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 4; 図５に続く半導体装置の製造工程中の要部断面図である。6 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 5; FIG. 図６に続く半導体装置の製造工程中の要部断面図である。FIG. 7 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 6; 図７に続く半導体装置の製造工程中の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 7; 図８に続く半導体装置の製造工程中の要部断面図である。FIG. 9 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 8; 図９に続く半導体装置の製造工程中の要部断面図である。FIG. 10 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 9; 図１０に続く半導体装置の製造工程中の要部断面図である。FIG. 11 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 10; 図１１に続く半導体装置の製造工程中の要部断面図である。FIG. 12 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 11; 図１２に続く半導体装置の製造工程中の要部断面図である。FIG. 13 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 12; 図１３に続く半導体装置の製造工程中の要部断面図である。FIG. 14 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 13; 図１４に続く半導体装置の製造工程中の要部断面図である。FIG. 15 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 14; 図１５に続く半導体装置の製造工程中の要部断面図である。FIG. 16 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 15; 図１６に続く半導体装置の製造工程中の要部断面図である。FIG. 17 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 16; 図１７に続く半導体装置の製造工程中の要部断面図である。FIG. 18 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 17; 図１８に続く半導体装置の製造工程中の要部断面図である。FIG. 19 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 18; 図１９に続く半導体装置の製造工程中の要部断面図である。FIG. 20 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 19; 図２０に続く半導体装置の製造工程中の要部断面図である。FIG. 21 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 20; 図２１に続く半導体装置の製造工程中の要部断面図である。FIG. 22 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 21; 第１検討例の半導体装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device of a 1st examination example. 図２３に続く半導体装置の製造工程中の要部断面図である。FIG. 24 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 23; 図２４に続く半導体装置の製造工程中の要部断面図である。FIG. 25 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 24; 図２５に続く半導体装置の製造工程中の要部断面図である。FIG. 26 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 25; 図２６に続く半導体装置の製造工程中の要部断面図である。FIG. 27 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 26; 図２７に続く半導体装置の製造工程中の要部断面図である。FIG. 28 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 27; サイドウォールスペーサの厚みとソース・ドレイン電流との相関を示すグラフである。It is a graph which shows the correlation of the thickness of a side wall spacer, and source-drain current. 一実施の形態の半導体装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device of one Embodiment. 図３０に続く半導体装置の製造工程中の要部断面図である。FIG. 31 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 30; 図３１に続く半導体装置の製造工程中の要部断面図である。FIG. 32 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 31; 図３２に続く半導体装置の製造工程中の要部断面図である。FIG. 33 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 32; 図３３に続く半導体装置の製造工程中の要部断面図である。FIG. 34 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 33; 図３４に続く半導体装置の製造工程中の要部断面図である。FIG. 35 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 34; 第１変形例の半導体装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device of a 1st modification. 図３６に続く半導体装置の製造工程中の要部断面図である。FIG. 37 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 36; 図３７に続く半導体装置の製造工程中の要部断面図である。FIG. 38 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 37; 図３８に続く半導体装置の製造工程中の要部断面図である。FIG. 39 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 38; 図３９に続く半導体装置の製造工程中の要部断面図である。FIG. 40 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 39; 図４０に続く半導体装置の製造工程中の要部断面図である。FIG. 41 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 40; 他の実施の形態の半導体装置の製造工程を示す工程フロー図である。It is a process flow figure showing a manufacturing process of a semiconductor device of other embodiments. 他の実施の形態の半導体装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device of other embodiment. 図４３に続く半導体装置の製造工程中の要部断面図である。FIG. 44 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 43; 図４４に続く半導体装置の製造工程中の要部断面図である。FIG. 45 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 44; 図４５に続く半導体装置の製造工程中の要部断面図である。FIG. 46 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 45; 図４６に続く半導体装置の製造工程中の要部断面図である。FIG. 47 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 46; 図４７に続く半導体装置の製造工程中の要部断面図である。FIG. 48 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 47; 図４８に続く半導体装置の製造工程中の要部断面図である。FIG. 49 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 48; 図４９に続く半導体装置の製造工程中の要部断面図である。FIG. 50 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 49; 図５０に続く半導体装置の製造工程中の要部断面図である。FIG. 51 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 50; 第２変形例の半導体装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device of a 2nd modification. 図５２に続く半導体装置の製造工程中の要部断面図である。FIG. 53 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 52; 図５３に続く半導体装置の製造工程中の要部断面図である。FIG. 54 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 53; 図５４に続く半導体装置の製造工程中の要部断面図である。FIG. 55 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 54; 図５５に続く半導体装置の製造工程中の要部断面図である。FIG. 56 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 55;

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number. Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, embodiments will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。 In the drawings used in the embodiments, hatching may be omitted even in a cross-sectional view so as to make the drawings easy to see. Further, even a plan view may be hatched to make the drawing easy to see.

（実施の形態１）
＜製造工程について＞
一実施の形態である半導体装置の製造工程を図面を参照して説明する。 (Embodiment 1)
<About manufacturing process>
A manufacturing process of a semiconductor device according to an embodiment will be described with reference to the drawings.

図１および図２は、一実施の形態である半導体装置、ここではＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程の一部を示す製造プロセスフロー図である。図３〜図２２は、本実施の形態の半導体装置、ここではＭＩＳＦＥＴを有する半導体装置の製造工程中の要部断面図である。なお、本実施の形態では、ＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合を例に挙げて説明するが、ｎチャネル型のＭＩＳＦＥＴの代わりにｐチャネル型のＭＩＳＦＥＴを形成する場合に、本実施の形態を適用することもできる。また、ｎチャネル型のＭＩＳＦＥＴの代わりにＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を形成する場合に、本実施の形態を適用することもできる。 FIG. 1 and FIG. 2 are manufacturing process flow charts showing a part of the manufacturing process of a semiconductor device according to an embodiment, here, a semiconductor device having a MISFET (Metal Insulator Semiconductor Field Effect Transistor). 3 to 22 are fragmentary cross-sectional views of the semiconductor device of the present embodiment, here, a semiconductor device having a MISFET, during the manufacturing process. In this embodiment, an example in which an n-channel MISFET is formed as a MISFET will be described as an example. However, when a p-channel MISFET is formed instead of an n-channel MISFET, the present embodiment is implemented. The form of can also be applied. The present embodiment can also be applied to the case where a CMISFET (Complementary Metal Insulator Semiconductor Field Effect Transistor) is formed instead of the n-channel type MISFET.

まず、図３に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを準備する（図１のステップＳ１）。 First, as shown in FIG. 3, a semiconductor substrate (semiconductor wafer) SB made of, for example, p-type single crystal silicon having a specific resistance of about 1 to 10 Ωcm is prepared (step S1 in FIG. 1).

次に、半導体基板ＳＢの主面に素子分離領域ＳＴを形成する（図１のステップＳ２）。 Next, an element isolation region ST is formed on the main surface of the semiconductor substrate SB (step S2 in FIG. 1).

素子分離領域ＳＴは酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板ＳＢに溝（素子分離溝）を形成し、その溝に絶縁膜を埋め込むことにより、素子分離領域ＳＴを形成することができる。その場合、素子分離領域ＳＴは、半導体基板ＳＢに形成された溝（素子分離溝）に埋め込まれた絶縁膜からなる。 The element isolation region ST is made of an insulator such as silicon oxide, and is formed by, for example, an STI (Shallow Trench Isolation) method or a LOCOS (Local Oxidization of Silicon) method. For example, the element isolation region ST can be formed by forming a groove (element isolation groove) in the semiconductor substrate SB and embedding an insulating film in the groove. In that case, the element isolation region ST is made of an insulating film embedded in a groove (element isolation groove) formed in the semiconductor substrate SB.

次に、半導体基板ＳＢの主面から所定の深さにわたってウエル領域、ここではｐ型ウエル（ウエル領域）ＰＷ１，ＰＷ２、を形成する（図１のステップＳ３）。 Next, well regions, here, p-type wells (well regions) PW1 and PW2 are formed from the main surface of the semiconductor substrate SB to a predetermined depth (step S3 in FIG. 1).

ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板ＳＢに例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とは、同じ導電型であるため、同じイオン注入工程で形成しても、あるいは、異なるイオン注入工程で形成してもよい。他の形態として、ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とが異なる導電型の場合（すなわちｐ型ウエルＰＷ１，ＰＷ２のうちの一方がｐ型ウエルで他方がｎ型ウエルであった場合）は、異なるイオン注入工程で形成する。 The p-type wells PW1 and PW2 can be formed by ion implantation of a p-type impurity such as boron (B) into the semiconductor substrate SB. Since the p-type well PW1 and the p-type well PW2 have the same conductivity type, they may be formed by the same ion implantation process or by different ion implantation processes. As another form, when the p-type well PW1 and the p-type well PW2 have different conductivity types (that is, when one of the p-type wells PW1 and PW2 is a p-type well and the other is an n-type well), It is formed by a different ion implantation process.

次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板ＳＢの表面を清浄化（洗浄）した後、半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ１，ＰＷ２の表面）上にゲート絶縁膜ＧＩを形成する（図１のステップＳ４）。 Next, after the surface of the semiconductor substrate SB is cleaned (washed) by, for example, wet etching using a hydrofluoric acid (HF) aqueous solution, a gate is formed on the surface of the semiconductor substrate SB (that is, the surfaces of the p-type wells PW1, PW2). An insulating film GI is formed (step S4 in FIG. 1).

ゲート絶縁膜ＧＩは、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。ゲート絶縁膜ＧＩとして、酸化シリコン膜の代わりに酸窒化シリコン膜などを形成することもでき、この場合、例えば、熱酸化法で形成した酸化シリコン膜を窒化処理することにより、ゲート絶縁膜ＧＩとしての酸窒化シリコン膜を形成することができる。 The gate insulating film GI is made of, for example, a thin silicon oxide film, and can be formed by, for example, a thermal oxidation method. As the gate insulating film GI, a silicon oxynitride film or the like can be formed instead of the silicon oxide film. In this case, for example, the silicon oxide film formed by a thermal oxidation method is nitrided to form the gate insulating film GI. This silicon oxynitride film can be formed.

次に、図４に示されるように、ゲート電極ＧＥを形成する（図１のステップＳ５）。 Next, as shown in FIG. 4, a gate electrode GE is formed (step S5 in FIG. 1).

ゲート電極ＧＥは、例えば次のようにして形成することができる。まず、半導体基板ＳＢ上（すなわちゲート絶縁膜ＧＩ上）に、ゲート電極形成用の導体膜（導電膜）として、多結晶シリコン（ポリシリコン）膜のようなシリコン膜を形成する。このシリコン膜は、成膜時または成膜後に不純物を導入して低抵抗率の半導体膜（ドープトポリシリコン膜）とすることが好ましい。このシリコン膜は、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により形成することができ、その厚み（形成膜厚）は、例えば１００ｎｍ程度とすることができる。それから、このシリコン膜を、フォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極ＧＥを形成する。この場合、ゲート電極ＧＥは、パターニングされたシリコン膜（ドープトポリシリコン膜）からなる。 The gate electrode GE can be formed as follows, for example. First, a silicon film such as a polycrystalline silicon (polysilicon) film is formed on the semiconductor substrate SB (that is, on the gate insulating film GI) as a conductive film (conductive film) for forming a gate electrode. This silicon film is preferably formed as a low resistivity semiconductor film (doped polysilicon film) by introducing impurities during or after film formation. This silicon film can be formed by, for example, a CVD (Chemical Vapor Deposition) method, and the thickness (formed film thickness) can be set to about 100 nm, for example. Then, the silicon film is patterned using a photolithography method and a dry etching method to form the gate electrode GE. In this case, the gate electrode GE is made of a patterned silicon film (doped polysilicon film).

ゲート電極ＧＥは、半導体基板ＳＢ上に形成されたゲート絶縁膜ＧＩ上に形成される。すなわち、ゲート電極ＧＥは、半導体基板ＳＢ上（より特定的にはｐ型ウエルＰＷ１，ＰＷ２上）にゲート絶縁膜ＧＩを介して形成される。図４では、ｐ型ウエルＰＷ１上にゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成され、ｐ型ウエルＰＷ２上にゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。 The gate electrode GE is formed on the gate insulating film GI formed on the semiconductor substrate SB. That is, the gate electrode GE is formed on the semiconductor substrate SB (more specifically, on the p-type wells PW1 and PW2) via the gate insulating film GI. In FIG. 4, the gate electrode GE is formed on the p-type well PW1 via the gate insulating film GI, and the gate electrode GE is formed on the p-type well PW2 via the gate insulating film GI.

ゲート電極ＧＥの下に残存するゲート絶縁膜ＧＩが、ＭＩＳＦＥＴのゲート絶縁膜となり、ゲート電極ＧＥが、ＭＩＳＦＥＴのゲート電極となる。ゲート電極ＧＥで覆われない部分のゲート絶縁膜ＧＩは、ゲート電極ＧＥを加工するためのドライエッチングや、その後のウェットエッチングで、除去され得る。 The gate insulating film GI remaining under the gate electrode GE becomes the gate insulating film of the MISFET, and the gate electrode GE becomes the gate electrode of the MISFET. The portion of the gate insulating film GI that is not covered with the gate electrode GE can be removed by dry etching for processing the gate electrode GE or subsequent wet etching.

次に、図５に示されるように、半導体基板ＳＢの主面上に、ゲート電極ＧＥを覆うように、オフセットスペーサ用の絶縁膜ＩＬ１を形成する（図１のステップＳ６）。絶縁膜ＩＬ１は、酸化シリコン膜または窒化シリコン膜などからなり、その形成膜厚（厚み）は、例えば３〜５ｎｍ程度とすることができる。また、絶縁膜ＩＬ１は、例えばＣＶＤ法などを用いて形成することができる。 Next, as shown in FIG. 5, an insulating film IL1 for offset spacer is formed on the main surface of the semiconductor substrate SB so as to cover the gate electrode GE (step S6 in FIG. 1). The insulating film IL1 is made of a silicon oxide film, a silicon nitride film, or the like, and can be formed to have a thickness (thickness) of about 3 to 5 nm, for example. The insulating film IL1 can be formed using, for example, a CVD method.

次に、図６に示されるように、絶縁膜ＩＬ１をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法などにより異方性エッチング（エッチバック）することによって、ゲート電極ＧＥの側壁上に絶縁膜ＩＬ１を残し、他の領域（ゲート電極ＧＥ上およびゲート電極ＧＥで覆われていない部分の半導体基板ＳＢ上）の絶縁膜ＩＬ１を除去する。これにより、ゲート電極ＧＥの側壁上に残存する絶縁膜ＩＬ１からなる側壁絶縁膜（オフセットスペーサ）ＳＰが形成される（図１のステップＳ７）。 Next, as shown in FIG. 6, the insulating film IL1 is anisotropically etched (etched back) by the RIE (Reactive Ion Etching) method or the like, thereby forming an insulating film on the sidewall of the gate electrode GE. The insulating film IL1 in other regions (on the gate electrode GE and the portion of the semiconductor substrate SB not covered with the gate electrode GE) is removed while leaving IL1. Thereby, a sidewall insulating film (offset spacer) SP made of the insulating film IL1 remaining on the sidewall of the gate electrode GE is formed (step S7 in FIG. 1).

側壁絶縁膜ＳＰはゲート電極ＧＥの側壁上に形成されるが、ゲート電極ＧＥの側壁上に側壁絶縁膜ＳＰが不要であれば、ステップＳ６の絶縁膜ＩＬ１形成工程と、ステップＳ７の絶縁膜ＩＬ１の異方性エッチング工程とを省略することもできる。 The sidewall insulating film SP is formed on the sidewall of the gate electrode GE. If the sidewall insulating film SP is not necessary on the sidewall of the gate electrode GE, the insulating film IL1 forming step in step S6 and the insulating film IL1 in step S7 are performed. The anisotropic etching step can be omitted.

側壁絶縁膜ＳＰは、後述のエクステンション領域ＥＸを形成するためのイオン注入の前に形成され、エクステンション領域ＥＸを形成するためのイオン注入においてイオン注入阻止マスクとして機能する。一方、後述のサイドウォールスペーサＳＷは、後述のソース・ドレイン領域ＳＤを形成するためのイオン注入の前に形成され、後述のソース・ドレイン領域ＳＤを形成するためのイオン注入においてイオン注入阻止マスクとして機能する。 The sidewall insulating film SP is formed before ion implantation for forming an extension region EX described later, and functions as an ion implantation blocking mask in ion implantation for forming the extension region EX. On the other hand, a sidewall spacer SW described later is formed before ion implantation for forming a source / drain region SD described later, and serves as an ion implantation blocking mask in ion implantation for forming a source / drain region SD described later. Function.

なお、ＣＭＩＳＦＥＴを形成する場合は、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴとで、側壁絶縁膜ＳＰの厚み（ゲート長方向の厚み）を異ならせる場合もある。 In the case of forming the CMISFET, the thickness of the sidewall insulating film SP (thickness in the gate length direction) may be different between the n-channel MISFET and the p-channel MISFET.

次に、図７に示されるように、半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）のゲート電極ＧＥの両側の領域に、導電型の不純物（ドーパント）をイオン注入することにより、エクステンション領域（ソース・ドレインエクステンション領域、ｎ⁻型半導体領域、ｎ型不純物拡散層）ＥＸを形成する（図１のステップＳ８）。 Next, as shown in FIG. 7, a conductive impurity (dopant) is ion-implanted into regions on both sides of the gate electrode GE of the semiconductor substrate SB (p-type wells PW1, PW2), thereby extending the extension region (source). (Drain extension region, n ⁻ type semiconductor region, n type impurity diffusion layer) EX is formed (step S8 in FIG. 1).

ここでは、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明しているため、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、エクステンション領域ＥＸを形成し、エクステンション領域ＥＸはｎ型の半導体領域である。ｐチャネル型のＭＩＳＦＥＴを形成する場合は、ホウ素（Ｂ）などのｐ型の不純物をイオン注入する。 Here, since the case of forming an n-channel type MISFET is described, an extension region EX is formed by ion implantation of an n-type impurity such as phosphorus (P) or arsenic (As), and the extension region EX EX is an n-type semiconductor region. In the case of forming a p-channel type MISFET, a p-type impurity such as boron (B) is ion-implanted.

エクステンション領域ＥＸは、後で形成するソース・ドレイン領域ＳＤよりも不純物濃度が低い。また、エクステンション領域ＥＸの深さ（接合深さ）は、後で形成されるソース・ドレイン領域ＳＤの深さ（接合深さ）よりも浅い。エクステンション領域ＥＸを形成するためのイオン注入の際、ゲート電極ＧＥおよび側壁絶縁膜ＳＰはマスク（イオン注入阻止マスク）として機能することができる。 The extension region EX has a lower impurity concentration than the source / drain region SD to be formed later. Further, the extension region EX has a depth (junction depth) that is shallower than a depth (junction depth) of a source / drain region SD to be formed later. In the ion implantation for forming the extension region EX, the gate electrode GE and the sidewall insulating film SP can function as a mask (ion implantation blocking mask).

半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）におけるゲート電極ＧＥおよび側壁絶縁膜ＳＰの直下の領域には、ゲート電極ＧＥとその側壁上の側壁絶縁膜ＳＰとにより不純物イオンの注入が遮蔽される。このため、半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）において、ゲート電極ＧＥおよび側壁絶縁膜ＳＰの両側の領域に、エクステンション領域ＥＸが形成される。従って、エクステンション領域ＥＸは、ゲート電極ＧＥの側壁上の側壁絶縁膜ＳＰの側面（ゲート電極ＧＥに隣接している側とは反対側の側面）に対して自己整合的に形成される。 In the semiconductor substrate SB (p-type wells PW1, PW2), the region immediately below the gate electrode GE and the sidewall insulating film SP is shielded from the implantation of impurity ions by the gate electrode GE and the sidewall insulating film SP on the sidewall. Therefore, in the semiconductor substrate SB (p-type wells PW1, PW2), extension regions EX are formed in regions on both sides of the gate electrode GE and the sidewall insulating film SP. Therefore, the extension region EX is formed in a self-aligned manner with respect to the side surface of the side wall insulating film SP on the side wall of the gate electrode GE (the side surface opposite to the side adjacent to the gate electrode GE).

但し、イオン注入では不純物（ドーパント）は横方向にも広がる場合があり、また、イオン注入後に熱処理を行うと不純物（ドーパント）は更に横方向に拡散する。このため、エクステンション領域ＥＸの一部は側壁絶縁膜ＳＰの下やゲート電極ＧＥの下にも侵入（延在）し得る（図７はこの状態が示されている）。 However, in ion implantation, impurities (dopant) may spread in the lateral direction, and when heat treatment is performed after ion implantation, the impurity (dopant) further diffuses in the lateral direction. Therefore, a part of the extension region EX can penetrate (extend) under the sidewall insulating film SP and under the gate electrode GE (FIG. 7 shows this state).

また、他の形態として、ゲート電極ＧＥの側壁上に側壁絶縁膜ＳＰを形成しない場合もある。その場合は、エクステンション領域ＥＸを形成するためのイオン注入の際に、ゲート電極ＧＥがマスク（イオン注入阻止マスク）として機能する。このため、半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）におけるゲート電極ＧＥの直下の領域には、ゲート電極ＧＥにより不純物イオンの注入が遮蔽されるため、半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）において、ゲート電極ＧＥの両側の領域に、エクステンション領域ＥＸが形成される。 As another form, the sidewall insulating film SP may not be formed on the sidewall of the gate electrode GE. In that case, the gate electrode GE functions as a mask (ion implantation blocking mask) during ion implantation for forming the extension region EX. For this reason, in the region immediately below the gate electrode GE in the semiconductor substrate SB (p-type wells PW1 and PW2), the implantation of impurity ions is shielded by the gate electrode GE. Therefore, the semiconductor substrate SB (p-type wells PW1 and PW2) The extension regions EX are formed in the regions on both sides of the gate electrode GE.

側壁絶縁膜ＳＰを形成するかしないかにかかわらず、エクステンション領域ＥＸを形成するイオン注入は、少なくとも、ゲート電極ＧＥ形成後で、かつ、ゲート電極ＧＥの側壁上に後述のサイドウォールスペーサＳＷを形成する前に行う必要がある。ゲート電極ＧＥの側壁上に側壁絶縁膜ＳＰを形成する場合は、ゲート電極ＧＥの側壁上に側壁絶縁膜ＳＰを形成した後で、かつ、後述のサイドウォールスペーサＳＷを形成する前に、エクステンション領域ＥＸを形成するイオン注入を行えばよい。 Regardless of whether or not the sidewall insulating film SP is formed, ion implantation for forming the extension region EX is performed at least after the gate electrode GE is formed and on the sidewall of the gate electrode GE, a later-described sidewall spacer SW is formed. Need to do before you do. When the sidewall insulating film SP is formed on the sidewall of the gate electrode GE, the extension region is formed after the sidewall insulating film SP is formed on the sidewall of the gate electrode GE and before the sidewall spacer SW described later is formed. What is necessary is just to perform the ion implantation which forms EX.

また、エクステンション領域ＥＸを形成するためのイオン注入において、ゲート電極ＧＥ（を構成するシリコン膜）にもｎ型の不純物がイオン注入され得る。 Further, in the ion implantation for forming the extension region EX, an n-type impurity can also be ion-implanted into the gate electrode GE (a silicon film constituting the gate electrode GE).

次に、図８に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥを覆うように、絶縁膜ＩＬ２を形成する（図１のステップＳ９）。それから、図９に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＩＬ２上に、絶縁膜ＩＬ３を形成する（図１のステップＳ１０）。ステップＳ９の絶縁膜ＩＬ２の形成工程と、ステップＳ１０の絶縁膜ＩＬ３の形成工程とを行うことにより、絶縁膜ＩＬ２と絶縁膜ＩＬ２上の絶縁膜ＩＬ３との積層膜ＬＭが、半導体基板ＳＢの主面上に、ゲート電極ＧＥを覆うように、形成された状態となる。 Next, as shown in FIG. 8, an insulating film IL2 is formed on the main surface (entire main surface) of the semiconductor substrate SB so as to cover the gate electrode GE (step S9 in FIG. 1). Then, as shown in FIG. 9, an insulating film IL3 is formed on the main surface (entire main surface) of the semiconductor substrate SB, that is, on the insulating film IL2 (step S10 in FIG. 1). By performing the process of forming the insulating film IL2 in step S9 and the process of forming the insulating film IL3 in step S10, the stacked film LM of the insulating film IL2 and the insulating film IL3 on the insulating film IL2 is the main film of the semiconductor substrate SB. A state is formed on the surface so as to cover the gate electrode GE.

絶縁膜ＩＬ２と絶縁膜ＩＬ３とは、互いに異なる絶縁材料からなる。好ましくは、絶縁膜ＩＬ２は酸化シリコン膜からなり、絶縁膜ＩＬ３は窒化シリコン膜からなる。絶縁膜ＩＬ２，ＩＬ３は、例えばＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ３の厚み（形成膜厚）Ｔ２は、絶縁膜ＩＬ２の厚み（形成膜厚）Ｔ１よりも大きい（厚い）ことが好ましい（すなわちＴ２＞Ｔ１）。絶縁膜ＩＬ２の厚み（形成膜厚）Ｔ１は、例えば３〜５ｎｍ程度とすることができ、絶縁膜ＩＬ３の厚み（形成膜厚）Ｔ２は、例えば２８〜３２ｎｍ程度とすることができる。 The insulating film IL2 and the insulating film IL3 are made of different insulating materials. Preferably, the insulating film IL2 is made of a silicon oxide film, and the insulating film IL3 is made of a silicon nitride film. The insulating films IL2 and IL3 can be formed using, for example, a CVD method. The thickness (formed film thickness) T2 of the insulating film IL3 is preferably larger (thick) than the thickness (formed film thickness) T1 of the insulating film IL2 (ie, T2> T1). The thickness (formed film thickness) T1 of the insulating film IL2 can be set to about 3 to 5 nm, for example, and the thickness (formed film thickness) T2 of the insulating film IL3 can be set to about 28 to 32 nm, for example.

また、後で形成されるサイドウォールスペーサＳＷの厚み（幅）Ｔ４は、積層膜ＬＭの厚みＴ３にほぼ相当したものとなる（Ｔ４≒Ｔ３）ため、積層膜ＬＭの厚みＴ３により、後で形成されるソース・ドレイン領域ＳＤがゲート電極ＧＥの端部（ゲート長方向の端部）から離間する距離を制御することができる。ここで、積層膜ＬＭの厚みＴ３は、絶縁膜ＩＬ２の厚みＴ１と絶縁膜ＩＬ３の厚みＴ２の合計に対応している（すなわちＴ３＝Ｔ１＋Ｔ２）。また、サイドウォールスペーサＳＷの厚みＴ４（厚みＴ４は後述の図１０に図示してある）は、ゲート長方向（そのサイドウォールスペーサＳＷが側壁に形成されているゲート電極ＧＥのゲート長方向に対応）に沿った方向の厚み（寸法）に対応している。側壁絶縁膜ＳＰの厚み（ゲート長方向の厚み）とサイドウォールスペーサＳＷの厚みＴ４との合計は、例えば３４〜４２ｎｍ程度とすることができる。 Further, since the thickness (width) T4 of the sidewall spacer SW to be formed later substantially corresponds to the thickness T3 of the laminated film LM (T4≈T3), it is formed later by the thickness T3 of the laminated film LM. The distance at which the source / drain region SD to be separated from the end portion (end portion in the gate length direction) of the gate electrode GE can be controlled. Here, the thickness T3 of the laminated film LM corresponds to the sum of the thickness T1 of the insulating film IL2 and the thickness T2 of the insulating film IL3 (that is, T3 = T1 + T2). Further, the thickness T4 of the sidewall spacer SW (the thickness T4 is shown in FIG. 10 described later) corresponds to the gate length direction (the gate length direction of the gate electrode GE on which the sidewall spacer SW is formed on the sidewall). ) Corresponding to the thickness (dimension) in the direction along. The total of the thickness of the sidewall insulating film SP (the thickness in the gate length direction) and the thickness T4 of the sidewall spacer SW can be set to, for example, about 34 to 42 nm.

次に、図１０に示されるように、異方性エッチング技術により積層膜ＬＭ（絶縁膜ＩＬ２と絶縁膜ＩＬ３との積層膜ＬＭ）をエッチバック（エッチング、ドライエッチング、異方性エッチング）することにより、ゲート電極ＧＥの両方の側壁上にサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷを形成する（図１のステップＳ１１）。すなわち、ステップＳ１１では、絶縁膜ＩＬ３および絶縁膜ＩＬ２をエッチバックすることにより、ゲート電極ＧＥの両方の側壁上に、絶縁膜ＩＬ３および絶縁膜ＩＬ２からなるサイドウォールスペーサＳＷを形成する。異方性エッチング技術としては、例えばＲＩＥ法などを用いることができる。 Next, as shown in FIG. 10, the laminated film LM (the laminated film LM of the insulating film IL2 and the insulating film IL3) is etched back (etching, dry etching, anisotropic etching) by an anisotropic etching technique. Thus, sidewall spacers (sidewalls, sidewall insulating films) SW are formed on both sidewalls of the gate electrode GE (step S11 in FIG. 1). That is, in step S11, the sidewall spacer SW composed of the insulating film IL3 and the insulating film IL2 is formed on both sidewalls of the gate electrode GE by etching back the insulating film IL3 and the insulating film IL2. As the anisotropic etching technique, for example, an RIE method or the like can be used.

ステップＳ１１のエッチバック工程では、積層膜ＬＭ（絶縁膜ＩＬ２と絶縁膜ＩＬ３との積層膜ＬＭ）の堆積膜厚の分だけ積層膜ＬＭを異方性エッチング（エッチバック）することにより、ゲート電極ＧＥの両方の側壁（側面）上に積層膜ＬＭを残してサイドウォールスペーサＳＷとし、他の領域の積層膜ＬＭを除去する。これにより、図１０に示されるように、ゲート電極ＧＥの両方の側壁上に残存する積層膜ＬＭにより、サイドウォールスペーサＳＷが形成される。なお、ゲート電極ＧＥの側壁上に側壁絶縁膜ＳＰを形成していた場合（すなわちステップＳ６，Ｓ７を行った場合）は、サイドウォールスペーサＳＷは、ゲート電極ＧＥの側壁上に、側壁絶縁膜ＳＰを介して形成される。 In the etch back process of step S11, the stacked film LM is anisotropically etched (etched back) by an amount corresponding to the deposited film thickness of the stacked film LM (the stacked film LM of the insulating film IL2 and the insulating film IL3), whereby the gate electrode The laminated film LM is left on both side walls (side surfaces) of the GE to form sidewall spacers SW, and the laminated film LM in other regions is removed. As a result, as shown in FIG. 10, the sidewall spacer SW is formed by the laminated film LM remaining on both sidewalls of the gate electrode GE. Note that, when the sidewall insulating film SP is formed on the sidewall of the gate electrode GE (that is, when steps S6 and S7 are performed), the sidewall spacer SW is disposed on the sidewall of the gate electrode GE. Formed through.

サイドウォールスペーサＳＷは、絶縁膜ＩＬ２と絶縁膜ＩＬ２上の絶縁膜ＩＬ３との積層膜ＬＭにより形成されている。具体的には、サイドウォールスペーサＳＷは、半導体基板ＳＢ上からゲート電極ＧＥの側壁（側壁絶縁膜ＳＰを形成している場合は側壁絶縁膜ＳＰの側面）上にかけて連続的に延在する絶縁膜ＩＬ２と、絶縁膜ＩＬ２を介して半導体基板ＳＢおよびゲート電極ＧＥ（側壁絶縁膜ＳＰを形成している場合は側壁絶縁膜ＳＰ）から離間する絶縁膜ＩＬ３とで形成されている。 The sidewall spacer SW is formed by a laminated film LM of the insulating film IL2 and the insulating film IL3 over the insulating film IL2. Specifically, the sidewall spacer SW is an insulating film that continuously extends from the semiconductor substrate SB to the side wall of the gate electrode GE (or the side surface of the side wall insulating film SP when the side wall insulating film SP is formed). IL2 and insulating film IL3 spaced apart from semiconductor substrate SB and gate electrode GE (or sidewall insulating film SP when sidewall insulating film SP is formed) via insulating film IL2.

サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２は、半導体基板ＳＢ上からゲート電極ＧＥの側壁上にかけてほぼ一様（均一）の厚みで延在している。すなわち、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２は、半導体基板ＳＢ上に延在する部分と、ゲート電極ＧＥの側壁上に（側壁絶縁膜ＳＰを介して）延在する部分とを、ほぼ一様の厚みで一体的に有している。サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３は、半導体基板ＳＢから絶縁膜ＩＬ２の分だけ離間し、かつゲート電極ＧＥから側壁絶縁膜ＳＰおよび絶縁膜ＩＬ２の分だけ離間している。すなわち、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３と半導体基板ＳＢとの間と、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３とゲート電極ＧＥ（側壁絶縁膜ＳＰを形成している場合は側壁絶縁膜ＳＰ）との間とに、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２が介在している。 The insulating film IL2 constituting the sidewall spacer SW extends with a substantially uniform (uniform) thickness from the semiconductor substrate SB to the sidewall of the gate electrode GE. That is, the insulating film IL2 constituting the side wall spacer SW is substantially equal to a part extending on the semiconductor substrate SB and a part extending on the side wall of the gate electrode GE (via the side wall insulating film SP). It has a uniform thickness. The insulating film IL3 constituting the sidewall spacer SW is separated from the semiconductor substrate SB by the insulating film IL2, and is separated from the gate electrode GE by the side wall insulating film SP and the insulating film IL2. That is, between the insulating film IL3 constituting the sidewall spacer SW and the semiconductor substrate SB, the insulating film IL3 constituting the sidewall spacer SW, and the gate electrode GE (in the case where the sidewall insulating film SP is formed, the sidewall insulating film) SP) is interposed between the insulating film IL2 constituting the sidewall spacer SW.

次に、図１１に示されるように、半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）のゲート電極ＧＥおよびサイドウォールスペーサＳＷの両側の領域に、導電型の不純物（ドーパント）をイオン注入することにより、ソース・ドレイン領域（ｎ^＋型半導体領域、ｎ型不純物拡散層）ＳＤを形成する（図２のステップＳ１２）。ソース・ドレイン領域ＳＤは、ソースまたはドレイン用の半導体領域である。 Next, as shown in FIG. 11, a conductive impurity (dopant) is ion-implanted into regions on both sides of the gate electrode GE and the sidewall spacer SW of the semiconductor substrate SB (p-type wells PW1, PW2). A source / drain region (n ⁺ type semiconductor region, n-type impurity diffusion layer) SD is formed (step S12 in FIG. 2). The source / drain region SD is a semiconductor region for source or drain.

ここでは、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明しているため、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ソース・ドレイン領域ＳＤを形成し、ソース・ドレイン領域ＳＤはｎ型の半導体領域である。ｐチャネル型のＭＩＳＦＥＴを形成する場合は、ホウ素（Ｂ）などのｐ型の不純物をイオン注入する。 Here, since the case of forming an n-channel type MISFET is described, the source / drain region SD is formed by ion implantation of an n-type impurity such as phosphorus (P) or arsenic (As), The source / drain region SD is an n-type semiconductor region. In the case of forming a p-channel type MISFET, a p-type impurity such as boron (B) is ion-implanted.

ソース・ドレイン領域ＳＤを形成するためのイオン注入の際、ゲート電極ＧＥおよびその側壁上のサイドウォールスペーサＳＷはマスク（イオン注入阻止マスク）として機能することができる。なお、ゲート電極ＧＥの側壁上に側壁絶縁膜ＳＰを形成していた場合（すなわちステップＳ６，Ｓ７を行った場合）は、ゲート電極ＧＥおよびその側壁上のサイドウォールスペーサＳＷに加えて、ゲート電極ＧＥとサイドウォールスペーサＳＷとの間に介在する側壁絶縁膜ＳＰも、ソース・ドレイン領域ＳＤ形成用のイオン注入の際に、マスク（イオン注入阻止マスク）として機能することができる。 In the ion implantation for forming the source / drain region SD, the gate electrode GE and the sidewall spacer SW on the sidewall thereof can function as a mask (ion implantation blocking mask). When the sidewall insulating film SP is formed on the sidewall of the gate electrode GE (that is, when steps S6 and S7 are performed), in addition to the gate electrode GE and the sidewall spacer SW on the sidewall, the gate electrode The sidewall insulating film SP interposed between the GE and the sidewall spacer SW can also function as a mask (ion implantation blocking mask) in the ion implantation for forming the source / drain region SD.

半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）におけるゲート電極ＧＥおよびサイドウォールスペーサＳＷの直下の領域には、ゲート電極ＧＥおよびサイドウォールスペーサＳＷにより不純物イオンの注入が遮蔽される。このため、半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）において、ゲート電極ＧＥおよびサイドウォールスペーサＳＷの両側の領域に、ソース・ドレイン領域ＳＤが形成される。従って、ソース・ドレイン領域ＳＤは、ゲート電極ＧＥの側壁上のサイドウォールスペーサＳＷの側面（側壁絶縁膜ＳＰを介してゲート電極ＧＥに隣接している側とは反対側の側面）に対して自己整合的に形成される。 Impurity ion implantation is shielded by the gate electrode GE and the side wall spacer SW in the region immediately below the gate electrode GE and the side wall spacer SW in the semiconductor substrate SB (p-type wells PW1, PW2). Therefore, in the semiconductor substrate SB (p-type wells PW1, PW2), source / drain regions SD are formed in regions on both sides of the gate electrode GE and the sidewall spacer SW. Therefore, the source / drain region SD is self-exposed to the side surface of the sidewall spacer SW on the side wall of the gate electrode GE (the side surface opposite to the side adjacent to the gate electrode GE via the side wall insulating film SP). It is formed consistently.

但し、イオン注入では不純物（ドーパント）は横方向にも広がる場合があり、また、イオン注入後に熱処理を行うと不純物（ドーパント）は更に横方向に拡散する。このため、ソース・ドレイン領域ＳＤの一部はサイドウォールスペーサＳＷの下にも侵入（延在）し得る（図１１はこの状態が示されている）。 However, in ion implantation, impurities (dopant) may spread in the lateral direction, and when heat treatment is performed after ion implantation, the impurity (dopant) further diffuses in the lateral direction. Therefore, a part of the source / drain region SD can penetrate (extend) under the sidewall spacer SW (FIG. 11 shows this state).

ソース・ドレイン領域ＳＤは、エクステンション領域ＥＸと同じ導電型（ｎチャネル型ＭＩＳＦＥＴの場合はｎ型）であるが、エクステンション領域ＥＸよりも不純物濃度が高い。これにより、ＭＩＳＦＥＴのソースまたはドレインとして機能する半導体領域（ｎチャネル型ＭＩＳＦＥＴの場合はｎ型の半導体領域）が、ソース・ドレイン領域ＳＤおよびエクステンション領域ＥＸにより形成される。すなわち、エクステンション領域ＥＸと、それよりも高不純物濃度のソース・ドレイン領域ＳＤとは、ＬＤＤ（Lightly doped Drain）構造を有するソースまたはドレイン用の半導体領域（ｎチャネル型ＭＩＳＦＥＴの場合はｎ型の半導体領域）として機能する。また、ソース・ドレイン領域ＳＤは、エクステンション領域ＥＸよりも接合深さが深い。 The source / drain region SD has the same conductivity type as the extension region EX (n-type in the case of an n-channel MISFET), but has a higher impurity concentration than the extension region EX. Thus, a semiconductor region functioning as a source or drain of the MISFET (in the case of an n-channel MISFET, an n-type semiconductor region) is formed by the source / drain region SD and the extension region EX. That is, the extension region EX and the source / drain region SD having a higher impurity concentration than the extension region EX are a semiconductor region for source or drain having an LDD (Lightly doped Drain) structure (in the case of an n-channel MISFET, an n-type semiconductor). Area). The source / drain region SD has a junction depth deeper than that of the extension region EX.

半導体基板ＳＢにおける、ゲート電極ＧＥの下部の領域が、ＭＩＳＦＥＴのチャネルが形成される領域（チャネル形成領域）となる。半導体基板ＳＢにおいて、チャネル形成領域を挟んで互いに離間する領域に、エクステンション領域ＥＸが形成され、エクステンション領域ＥＸの外側（チャネル形成領域から離れる側）に、ソース・ドレイン領域ＳＤが形成されている。つまり、エクステンション領域ＥＸは、チャネル形成領域に隣接しており、ソース・ドレイン領域ＳＤは、チャネル形成領域からエクステンション領域ＥＸの分だけ離間し（チャネル長方向に離間し）、かつエクステンション領域ＥＸに接する位置に形成されている。 A region under the gate electrode GE in the semiconductor substrate SB is a region where a channel of the MISFET is formed (channel formation region). In the semiconductor substrate SB, an extension region EX is formed in a region separated from each other across the channel formation region, and a source / drain region SD is formed outside the extension region EX (side away from the channel formation region). That is, the extension region EX is adjacent to the channel formation region, and the source / drain region SD is separated from the channel formation region by the extension region EX (separated in the channel length direction) and is in contact with the extension region EX. Formed in position.

なお、上述のように、サイドウォールスペーサＳＷは、ソース・ドレイン領域ＳＤ形成用のイオン注入（ステップＳ１２のイオン注入）を行う際のイオン注入阻止マスクとして機能する。このため、サイドウォールスペーサＳＷの厚みＴ４により、ソース・ドレイン領域ＳＤがゲート電極ＧＥの端部（ゲート長方向の端部）から離間する距離を制御することができる。 As described above, the sidewall spacer SW functions as an ion implantation blocking mask when performing ion implantation for forming the source / drain region SD (ion implantation in step S12). Therefore, the distance at which the source / drain region SD is separated from the end of the gate electrode GE (end in the gate length direction) can be controlled by the thickness T4 of the sidewall spacer SW.

また、ＣＭＩＳＦＥＴを形成する場合は、ｎチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域を形成するイオン注入の際には、ｐチャネル型ＭＩＳＦＥＴを形成する領域はフォトレジスト層で覆っておき、ｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域を形成するイオン注入の際には、ｎチャネル型ＭＩＳＦＥＴを形成する領域はフォトレジスト層で覆っておく。 In the case of forming the CMISFET, the region for forming the p-channel type MISFET is covered with a photoresist layer at the time of ion implantation for forming the source / drain region for the n-channel type MISFET, and the p-channel type MISFET is formed. In the ion implantation for forming the source / drain regions for use, the region for forming the n-channel MISFET is covered with a photoresist layer.

このようにして、ｐ型ウエルＰＷ１に、電界効果トランジスタとしてｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑ１が形成される。また、ｐ型ウエルＰＷ２に、電界効果トランジスタとしてｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑ２が形成される。これにより、図１１の構造が得られる。 In this manner, an n-channel type MISFET (Metal Insulator Semiconductor Field Effect Transistor) Q1 is formed as a field effect transistor in the p-type well PW1. Further, an n-channel MISFET (Metal Insulator Semiconductor Field Effect Transistor) Q2 is formed in the p-type well PW2 as a field effect transistor. Thereby, the structure of FIG. 11 is obtained.

すなわち、ｐ型ウエルＰＷ１上にＭＩＳＦＥＴＱ１用のゲート絶縁膜ＧＩを介してＭＩＳＦＥＴＱ１用のゲート電極ＧＥが形成され、また、このｐ型ウエルＰＷ１にＭＩＳＦＥＴＱ１用のエクステンション領域ＥＸおよびソース・ドレイン領域ＳＤが形成されることで、ｐ型ウエルＰＷ１にＭＩＳＦＥＴＱ１が形成される。また、ｐ型ウエルＰＷ２上にＭＩＳＦＥＴＱ２用のゲート絶縁膜ＧＩを介してＭＩＳＦＥＴＱ２用のゲート電極ＧＥが形成され、また、このｐ型ウエルＰＷ２にＭＩＳＦＥＴＱ２用のエクステンション領域ＥＸおよびソース・ドレイン領域ＳＤが形成されることで、ｐ型ウエルＰＷ２にＭＩＳＦＥＴＱ２が形成される。なお、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥの側壁上に形成されたサイドウォールスペーサＳＷを、ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷと称し、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥの側壁上に形成されたサイドウォールスペーサＳＷを、ＭＩＳＦＥＴＱ２用のサイドウォールスペーサＳＷと称することとする。 That is, the gate electrode GE for MISFET Q1 is formed on the p-type well PW1 via the gate insulating film GI for MISFET Q1, and the extension region EX and the source / drain region SD for MISFET Q1 are formed in the p-type well PW1. As a result, the MISFET Q1 is formed in the p-type well PW1. A gate electrode GE for MISFET Q2 is formed on the p-type well PW2 via a gate insulating film GI for MISFET Q2, and an extension region EX and source / drain regions SD for MISFET Q2 are formed in the p-type well PW2. As a result, the MISFET Q2 is formed in the p-type well PW2. The sidewall spacer SW formed on the sidewall of the gate electrode GE for MISFET Q1 is referred to as a sidewall spacer SW for MISFET Q1, and the sidewall spacer SW formed on the sidewall of the gate electrode GE for MISFET Q2 is It will be referred to as a sidewall spacer SW for MISFET Q2.

なお、ＭＩＳＦＥＴＱ１とＭＩＳＦＥＴＱ２とが同じ導電型である場合（両方ともｎチャネル型であるか、あるいは両方ともｐチャネル型である場合）は、ＭＩＳＦＥＴＱ１用のソース・ドレイン領域ＳＤとＭＩＳＦＥＴＱ２用のソース・ドレイン領域ＳＤとは、同じイオン注入で形成しても、異なるイオン注入で形成してもよい。一方、ＭＩＳＦＥＴＱ１とＭＩＳＦＥＴＱ２とが異なる導電型である場合（一方がｎチャネル型で他方がｐチャネル型の場合）は、ＭＩＳＦＥＴＱ１用のソース・ドレイン領域ＳＤとＭＩＳＦＥＴＱ２用のソース・ドレイン領域ＳＤとは、異なるイオン注入で形成する。 When MISFET Q1 and MISFET Q2 are the same conductivity type (both are n-channel type or both are p-channel type), source / drain region SD for MISFET Q1 and source / drain for MISFET Q2 The region SD may be formed by the same ion implantation or different ion implantation. On the other hand, when the MISFET Q1 and the MISFET Q2 have different conductivity types (one is an n-channel type and the other is a p-channel type), the source / drain region SD for the MISFET Q1 and the source / drain region SD for the MISFET Q2 are: It is formed by different ion implantation.

また、ＭＩＳＦＥＴＱ１とＭＩＳＦＥＴＱ２とが同じ導電型である場合（両方ともｎチャネル型であるか、あるいは両方ともｐチャネル型である場合）は、ＭＩＳＦＥＴＱ１用のエクステンション領域ＥＸとＭＩＳＦＥＴＱ２用のエクステンション領域ＥＸとは、同じイオン注入で形成しても、異なるイオン注入で形成してもよい。一方、ＭＩＳＦＥＴＱ１とＭＩＳＦＥＴＱ２とが異なる導電型である場合（一方がｎチャネル型で他方がｐチャネル型の場合）は、ＭＩＳＦＥＴＱ１用のエクステンション領域ＥＸとＭＩＳＦＥＴＱ２用のエクステンション領域ＥＸとは、異なるイオン注入で形成する。 Further, when the MISFET Q1 and the MISFET Q2 are of the same conductivity type (both are n-channel type or both are p-channel type), the extension region EX for the MISFET Q1 and the extension region EX for the MISFET Q2 are They may be formed by the same ion implantation or by different ion implantations. On the other hand, when MISFET Q1 and MISFET Q2 have different conductivity types (one is n-channel type and the other is p-channel type), MISFET Q1 extension region EX and MISFET Q2 extension region EX are different in ion implantation. Form.

次に、図１２に示されるように、サイドウォールスペーサＳＷを等方性エッチングする（図２のステップＳ１３）。このステップＳ１３のエッチングは、好ましくはウェットエッチングにより行うことができる。なお、図１２では、ステップＳ１３のエッチングを行う前の段階（すなわち図１１の段階）における、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の表面の位置を、点線で示してある。 Next, as shown in FIG. 12, the sidewall spacer SW is isotropically etched (step S13 in FIG. 2). The etching in step S13 can be preferably performed by wet etching. In FIG. 12, the position of the surface of the insulating film IL3 constituting the sidewall spacer SW in the stage before the etching in step S13 (that is, the stage in FIG. 11) is indicated by a dotted line.

ステップＳ１３のエッチング（等方性エッチング）は、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２がエッチングされにくい条件（エッチング条件）で、エッチングを行う。すなわち、ステップＳ１３では、絶縁膜ＩＬ３のエッチング速度よりも絶縁膜ＩＬ２のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行う。換言すれば、ステップＳ１３のエッチング（等方性エッチング）は、絶縁膜ＩＬ２よりも絶縁膜ＩＬ３がエッチングされやすい条件（エッチング条件）で、エッチングを行う。すなわち、ステップＳ１３では、絶縁膜ＩＬ２のエッチング速度よりも絶縁膜ＩＬ３のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行う。絶縁膜ＩＬ２と絶縁膜ＩＬ３とは異なる絶縁材料により形成されているため、絶縁膜ＩＬ２に対する絶縁膜ＩＬ３のエッチング選択比を確保することができる。 The etching (isotropic etching) in step S13 is performed under conditions (etching conditions) in which the insulating film IL2 is less likely to be etched than the insulating film IL3. That is, in step S13, the etching is performed under conditions (etching conditions) such that the etching rate of the insulating film IL2 is smaller (slower) than the etching rate of the insulating film IL3. In other words, the etching (isotropic etching) in step S13 is performed under conditions (etching conditions) in which the insulating film IL3 is more easily etched than the insulating film IL2. That is, in step S13, etching is performed under conditions (etching conditions) such that the etching rate of the insulating film IL3 is higher (faster) than the etching rate of the insulating film IL2. Since the insulating film IL2 and the insulating film IL3 are formed of different insulating materials, the etching selectivity of the insulating film IL3 with respect to the insulating film IL2 can be ensured.

このため、ステップＳ１３のエッチング工程では、サイドウォールスペーサＳＷを構成している絶縁膜ＩＬ３が選択的にエッチングされ、サイドウォールスペーサＳＷを構成している絶縁膜ＩＬ２は、エッチングが抑えられることになる。また、ステップＳ１３は等方性のエッチングであるため、ステップＳ１３のエッチング工程では、サイドウォールスペーサＳＷを構成している絶縁膜ＩＬ３は、横方向（すなわち、そのサイドウォールスペーサＳＷが形成されているゲート電極ＧＥのゲート長方向に略平行な方向）にもエッチング（サイドエッチング）される。 For this reason, in the etching process of step S13, the insulating film IL3 constituting the sidewall spacer SW is selectively etched, and the etching of the insulating film IL2 constituting the sidewall spacer SW is suppressed. . Further, since step S13 is isotropic etching, in the etching process of step S13, the insulating film IL3 constituting the sidewall spacer SW is formed in the lateral direction (that is, the sidewall spacer SW is formed). Etching (side etching) is also performed in a direction substantially parallel to the gate length direction of the gate electrode GE.

このため、ステップＳ１３のエッチング工程を行うと、サイドウォールスペーサＳＷの厚みが小さく（薄く）なる。すなわち、ステップＳ１３のエッチング工程の前後で、サイドウォールスペーサＳＷの厚みが小さく（薄く）なる。 For this reason, when the etching process of step S13 is performed, the thickness of the sidewall spacer SW becomes small (thin). That is, the thickness of the sidewall spacer SW becomes small (thin) before and after the etching process in step S13.

つまり、ステップＳ１３のエッチング工程の前は、サイドウォールスペーサＳＷの厚みは厚みＴ４であったが、ステップＳ１３のエッチング工程を行うと、サイドウォールスペーサＳＷの厚みは、厚みＴ４よりも小さな厚みＴ５となる（Ｔ５＜Ｔ４）。この厚みＴ５は、ステップＳ１３のエッチング工程を行った直後のサイドウォールスペーサＳＷの厚みである。 That is, before the etching process of step S13, the thickness of the sidewall spacer SW is the thickness T4. However, when the etching process of step S13 is performed, the thickness of the sidewall spacer SW is a thickness T5 smaller than the thickness T4. (T5 <T4). This thickness T5 is the thickness of the sidewall spacer SW immediately after the etching process of step S13.

ここで、サイドウォールスペーサＳＷの厚み（例えば厚みＴ４，Ｔ５）を言うときは、ゲート長方向（そのサイドウォールスペーサＳＷが側壁に形成されているゲート電極ＧＥのゲート長方向に対応）に沿った方向の厚み（寸法）に対応している。また、サイドウォールスペーサＳＷの厚みは、サイドウォールスペーサＳＷのゲート電極ＧＥの側壁に（側壁絶縁膜ＳＰを介して）隣接している側の側面から、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面（側壁絶縁膜ＳＰおよび絶縁膜ＩＬ２を介してゲート電極ＧＥに隣接している側とは反対側の側面）までの距離に対応している。 Here, when the thickness of the sidewall spacer SW (for example, the thickness T4, T5) is referred to, it follows the gate length direction (corresponding to the gate length direction of the gate electrode GE formed on the side wall of the sidewall spacer SW). It corresponds to the thickness (dimension) in the direction. Further, the thickness of the sidewall spacer SW is such that the side wall spacer SW has a side surface adjacent to the side wall of the gate electrode GE (via the side wall insulating film SP) from the side surface adjacent to the side wall spacer SW. This corresponds to the distance to the side surface (the side surface opposite to the side adjacent to the gate electrode GE via the sidewall insulating film SP and the insulating film IL2).

ステップＳ１３では、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３が横方向（ゲート電極ＧＥのゲート長方向に略平行な方向）にもエッチングされることで、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面（側壁絶縁膜ＳＰおよび絶縁膜ＩＬ２を介してゲート電極ＧＥに隣接している側とは反対側の側面）が、ゲート電極ＧＥ側に後退する。このため、ステップＳ１３のエッチング工程を行うことにより、サイドウォールスペーサＳＷの厚みが小さく（薄く）なる。 In step S13, the insulating film IL3 constituting the sidewall spacer SW is etched also in the lateral direction (a direction substantially parallel to the gate length direction of the gate electrode GE), thereby forming the insulating film IL3 constituting the sidewall spacer SW. The side surface (the side surface opposite to the side adjacent to the gate electrode GE via the side wall insulating film SP and the insulating film IL2) recedes to the gate electrode GE side. For this reason, by performing the etching process of step S13, the thickness of the sidewall spacer SW becomes small (thin).

また、ステップＳ１３のエッチングを行うことにより、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）上に延在する部分の端部ＥＧが、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面（側壁絶縁膜ＳＰおよび絶縁膜ＩＬ２を介してゲート電極ＧＥに隣接している側とは反対側の側面）よりも突出した状態になる。 Further, by performing the etching in step S13, the end portion EG of the portion of the insulating film IL2 that forms the sidewall spacer SW that extends on the semiconductor substrate SB (p-type wells PW1, PW2) becomes the sidewall spacer SW. The side surface of the insulating film IL3 to be formed (the side surface opposite to the side adjacent to the gate electrode GE via the side wall insulating film SP and the insulating film IL2) protrudes.

すなわち、ステップＳ１３のエッチング工程を行う直前は、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）上に延在する部分の端部ＥＧは、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面と、ほぼ一致（整合）した位置にある。しかしながら、ステップＳ１３のエッチングでは、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３はサイドエッチングが進むのに対して、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２はエッチング自体が抑えられる。このため、ステップＳ１３のエッチング工程を行うと、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ上に延在する部分の端部ＥＧが、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態になる。ここで、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面とは、側壁絶縁膜ＳＰおよび絶縁膜ＩＬ２を介してゲート電極ＧＥに隣接している側とは反対側の側面である。 That is, immediately before performing the etching process of step S13, the end portion EG of the portion of the insulating film IL2 that constitutes the sidewall spacer SW that extends on the semiconductor substrate SB (p-type wells PW1, PW2) is the sidewall spacer SW. Is substantially coincident (aligned) with the side surface of the insulating film IL3. However, in the etching of Step S13, the side etching is performed on the insulating film IL3 constituting the sidewall spacer SW, whereas the etching itself is suppressed on the insulating film IL2 constituting the sidewall spacer SW. For this reason, when the etching process of step S13 is performed, the end EG of the portion of the insulating film IL2 that forms the sidewall spacer SW that extends on the semiconductor substrate SB is the side surface of the insulating film IL3 that forms the sidewall spacer SW. It will be in a more protruding state. Here, the side surface of the insulating film IL3 constituting the side wall spacer SW is a side surface opposite to the side adjacent to the gate electrode GE through the side wall insulating film SP and the insulating film IL2.

また、ステップＳ１３の前は、サイドウォールスペーサＳＷは、絶縁膜ＩＬ２と絶縁膜ＩＬ３とにより形成されているが、ステップＳ１３では、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３全体を除去するのではなく、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の一部（表層部分）をエッチングして除去する。このため、ステップＳ１３後も、サイドウォールスペーサＳＷは、絶縁膜ＩＬ２と絶縁膜ＩＬ３とにより形成されている。 Further, before step S13, the sidewall spacer SW is formed of the insulating film IL2 and the insulating film IL3. However, in step S13, the entire insulating film IL3 constituting the sidewall spacer SW is not removed. Then, a part (surface layer part) of the insulating film IL3 constituting the sidewall spacer SW is removed by etching. Therefore, even after step S13, the sidewall spacer SW is formed by the insulating film IL2 and the insulating film IL3.

また、ステップＳ１３では、半導体基板ＳＢの基板領域（Ｓｉ領域）が、できるだけエッチングされないようにすることが好ましい。このため、ステップＳ１３では、絶縁膜ＩＬ３のエッチング速度よりも半導体基板ＳＢのエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。換言すれば、ステップＳ１３では、半導体基板ＳＢのエッチング速度よりも絶縁膜ＩＬ３のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。つまり、ステップＳ１３では、絶縁膜ＩＬ３よりも半導体基板ＳＢがエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、ステップＳ１３において、サイドウォールスペーサＳＷを構成していた絶縁膜ＩＬ３をエッチングにより除去するとともに、半導体基板ＳＢがエッチングされるのを抑制または防止することができる。 In step S13, it is preferable that the substrate region (Si region) of the semiconductor substrate SB is not etched as much as possible. For this reason, in step S13, it is preferable to perform etching under conditions (etching conditions) such that the etching rate of the semiconductor substrate SB is smaller (slower) than the etching rate of the insulating film IL3. In other words, in step S13, it is preferable to perform etching under conditions (etching conditions) such that the etching rate of the insulating film IL3 is higher (faster) than the etching rate of the semiconductor substrate SB. That is, in step S13, it is preferable to perform the etching under etching conditions that make the semiconductor substrate SB harder to etch than the insulating film IL3. As a result, in step S13, the insulating film IL3 constituting the sidewall spacer SW can be removed by etching, and the etching of the semiconductor substrate SB can be suppressed or prevented.

ステップＳ１３では、サイドウォールスペーサＳＷを構成している絶縁膜ＩＬ３を、等方的かつ選択的にエッチングできるエッチング法を用いることが好ましく、ウェットエッチングが好ましい。また、窒化シリコンは、酸化シリコンやシリコンなどに対して高選択比のエッチングが可能であり、この場合、ウェットエッチングを好適に用いることができる。このため、絶縁膜ＩＬ２が酸化シリコンからなり、絶縁膜ＩＬ３が窒化シリコンからなる場合は、ウェットエッチングにより、サイドウォールスペーサＳＷを構成している絶縁膜ＩＬ３を等方的にエッチングしてサイドウォールスペーサＳＷの厚みを薄くするとともに、サイドウォールスペーサＳＷを構成している絶縁膜ＩＬ２と半導体基板ＳＢのエッチングを的確に抑制または防止できる。この場合、ウェットエッチングの薬液としては、熱リン酸などを好適に用いることができる。熱リン酸の温度は、必要に応じて設定できるが、一例として１５０℃程度を例示できる。従って、絶縁膜ＩＬ２と絶縁膜ＩＬ３とは異なる材料からなるが、絶縁膜ＩＬ３が窒化シリコン膜で、かつ絶縁膜ＩＬ２が酸化シリコン膜であれば、より好ましい。 In step S13, it is preferable to use an etching method capable of etching the insulating film IL3 constituting the sidewall spacer SW isotropically and selectively, and wet etching is preferable. Silicon nitride can be etched with a high selectivity relative to silicon oxide, silicon, or the like. In this case, wet etching can be preferably used. Therefore, when the insulating film IL2 is made of silicon oxide and the insulating film IL3 is made of silicon nitride, the insulating film IL3 constituting the side wall spacer SW is isotropically etched by wet etching to form the side wall spacer. The thickness of the SW can be reduced, and the etching of the insulating film IL2 constituting the sidewall spacer SW and the semiconductor substrate SB can be suppressed or prevented accurately. In this case, hot phosphoric acid or the like can be suitably used as the chemical solution for wet etching. Although the temperature of hot phosphoric acid can be set as needed, about 150 degreeC can be illustrated as an example. Therefore, although the insulating film IL2 and the insulating film IL3 are made of different materials, it is more preferable that the insulating film IL3 is a silicon nitride film and the insulating film IL2 is a silicon oxide film.

つまり、半導体基板ＳＢおよび絶縁膜ＩＬ２に対する絶縁膜ＩＬ３の高いエッチング選択比を確保できるように、絶縁膜ＩＬ２および絶縁膜ＩＬ３の各材料を選択することが好ましく、この観点で、絶縁膜ＩＬ３を窒化シリコン膜とし、かつ、絶縁膜ＩＬ２を酸化シリコン膜とすることは好適である。 That is, it is preferable to select each material of the insulating film IL2 and the insulating film IL3 so as to ensure a high etching selection ratio of the insulating film IL3 with respect to the semiconductor substrate SB and the insulating film IL2. From this viewpoint, the insulating film IL3 is nitrided It is preferable to use a silicon film and the insulating film IL2 to be a silicon oxide film.

次に、これまでのイオン注入で導入した不純物の活性化のための熱処理（アニール処理）を行う（図１のステップＳ１４）。このステップＳ１４の熱処理（アニール処理）は、例えば、１０２５℃程度のスパイクアニール（最高温度（ここでは１０２５℃）での保持時間が１秒未満のアニール処理）により行うことができる。このステップＳ１４の熱処理により、エクステンション領域ＥＸおよびソース・ドレイン領域ＳＤに導入されている不純物（ドーパント）が活性化される。 Next, heat treatment (annealing treatment) for activating the impurities introduced by the conventional ion implantation is performed (step S14 in FIG. 1). The heat treatment (annealing treatment) in step S14 can be performed by, for example, spike annealing at about 1025 ° C. (annealing treatment with a holding time of less than 1 second at the maximum temperature (1025 ° C. here)). The impurity (dopant) introduced into the extension region EX and the source / drain region SD is activated by the heat treatment in step S14.

次に、サリサイド（Salicide：Self Aligned Silicide）技術により後述の金属シリサイド層ＳＬを形成するが、その前に、金属シリサイド層ＳＬの形成を防止すべき領域に、金属シリサイド層ＳＬの形成を防ぐ後述のシリサイドブロック膜ＢＫを形成する。以下、具体的に説明する。 Next, a metal silicide layer SL described later is formed by a salicide (Salicide: Self Aligned Silicide) technique, but before that, a metal silicide layer SL is prevented from being formed in a region where the metal silicide layer SL should be prevented from being formed. The silicide block film BK is formed. This will be specifically described below.

まず、図１３に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷおよびソース・ドレイン領域ＳＤを覆うように、絶縁膜ＩＬ４を形成（堆積）する（図２のステップＳ１５）。絶縁膜ＩＬ４は、例えば酸化シリコン膜とすることができ、ＣＶＤ法などにより形成することができる。絶縁膜ＩＬ４の厚み（形成膜厚）は、例えば１５〜２５ｎｍ程度とすることができる。他の形態として、絶縁膜ＩＬ４を窒化シリコン膜とすることもできる。 First, as shown in FIG. 13, an insulating film IL4 is formed (deposited) on the main surface (entire main surface) of the semiconductor substrate SB so as to cover the gate electrode GE, the side wall spacer SW, and the source / drain regions SD. (Step S15 in FIG. 2). The insulating film IL4 can be a silicon oxide film, for example, and can be formed by a CVD method or the like. The thickness (formed film thickness) of the insulating film IL4 can be, for example, about 15 to 25 nm. As another form, the insulating film IL4 can be a silicon nitride film.

次に、フォトリソグラフィ法を用いて、絶縁膜ＩＬ４上にフォトレジストパターン（レジストパターン）ＰＲ１を形成する。このフォトレジストパターンＰＲ１は、後述のシリサイドブロック膜ＢＫを形成する予定の領域に形成される。 Next, a photoresist pattern (resist pattern) PR1 is formed on the insulating film IL4 by using a photolithography method. The photoresist pattern PR1 is formed in a region where a silicide block film BK described later is to be formed.

次に、フォトレジストパターンＰＲ１をエッチングマスクとして用いて絶縁膜ＩＬ４をエッチングしてパターニングすることにより、図１４に示されるように、シリサイドブロック膜ＢＫを形成する（図２のステップＳ１６）。ステップＳ１６のエッチングは、ドライエッチング、またはウェットエッチング、あるいはドライエッチングとウェットエッチングとの組み合わせを用いることができる。ウェットエッチングを用いる場合、絶縁膜ＩＬ４が酸化シリコン膜であれば、エッチング液としては、例えばフッ酸などを用いることができる。その後、フォトレジストパターンＰＲ１を除去し、図１４には、フォトレジストパターンＰＲ１を除去した段階が示されている。シリサイドブロック膜ＢＫは、パターニングされた絶縁膜ＩＬ４からなる。 Next, the insulating film IL4 is etched and patterned using the photoresist pattern PR1 as an etching mask, thereby forming a silicide block film BK as shown in FIG. 14 (step S16 in FIG. 2). For the etching in step S16, dry etching, wet etching, or a combination of dry etching and wet etching can be used. When wet etching is used, if the insulating film IL4 is a silicon oxide film, for example, hydrofluoric acid or the like can be used as an etchant. Thereafter, the photoresist pattern PR1 is removed, and FIG. 14 shows a stage where the photoresist pattern PR1 is removed. The silicide block film BK is made of a patterned insulating film IL4.

図１４の場合、ＭＩＳＦＥＴＱ１を形成した領域からは、ステップＳ１６で絶縁膜ＩＬ４が除去されるため、ＭＩＳＦＥＴＱ１を形成した領域にはシリサイドブロック膜ＢＫは形成されない。すなわち、ステップＳ１６では、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥ、サイドウォールスペーサＳＷおよびソース・ドレイン領域ＳＤ上から絶縁膜ＩＬ４がエッチングにより除去されるため、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥ、サイドウォールスペーサＳＷおよびソース・ドレイン領域ＳＤ上にはシリサイドブロック膜ＢＫは形成されない。これは、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥとソース・ドレイン領域ＳＤについては、後で金属シリサイド層ＳＬを形成するためである。 In the case of FIG. 14, since the insulating film IL4 is removed from the region where the MISFET Q1 is formed in step S16, the silicide block film BK is not formed in the region where the MISFET Q1 is formed. That is, in step S16, since the insulating film IL4 is removed by etching from the gate electrode GE, sidewall spacer SW, and source / drain region SD for MISFETQ1, the gate electrode GE, sidewall spacer SW, and source / drain region for MISFETQ1 are removed. The silicide block film BK is not formed on the drain region SD. This is because the metal silicide layer SL is formed later for the gate electrode GE and the source / drain region SD for the MISFET Q1.

一方、図１４の場合、ＭＩＳＦＥＴＱ２を形成した領域には、ステップＳ１６で絶縁膜ＩＬ４が残されるため、ＭＩＳＦＥＴＱ２を形成した領域にはシリサイドブロック膜ＢＫが形成される。すなわち、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥ、サイドウォールスペーサＳＷおよびソース・ドレイン領域ＳＤ上には、絶縁膜ＩＬ４が残されることでシリサイドブロック膜ＢＫが形成される。これは、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥとソース・ドレイン領域ＳＤについては、後で金属シリサイド層ＳＬが形成されないようにするためである。 On the other hand, in the case of FIG. 14, since the insulating film IL4 is left in step S16 in the region where the MISFET Q2 is formed, the silicide block film BK is formed in the region where the MISFET Q2 is formed. That is, the silicide block film BK is formed by leaving the insulating film IL4 on the gate electrode GE, the sidewall spacer SW, and the source / drain region SD for the MISFET Q2. This is to prevent the metal silicide layer SL from being formed later for the gate electrode GE and the source / drain region SD for the MISFET Q2.

但し、ＭＩＳＦＥＴＱ２用のソース・ドレイン領域ＳＤにおいて、後でコンタクトホールＣＴを形成する領域（後述するコンタクトホールＣＴから露出される領域）には、コンタクト抵抗低減のために金属シリサイド層ＳＬを形成することが好ましい。このため、ＭＩＳＦＥＴＱ２用のソース・ドレイン領域ＳＤにおいて、一部の領域（後でコンタクトホールＣＴを形成する領域を含む）にはシリサイドブロック膜ＢＫを形成せず、それ以外の領域に、シリサイドブロック膜ＢＫを形成する。従って、ＭＩＳＦＥＴＱ２用のソース・ドレイン領域ＳＤについては、そのソース・ドレイン領域ＳＤの少なくとも一部上にステップＳ１６で絶縁膜ＩＬ４を残してシリサイドブロック膜ＢＫを形成し、シリサイドブロック膜ＢＫで覆われた部分のソース・ドレイン領域ＳＤに、後述の金属シリサイド層ＳＬが形成されないようにする。 However, in the source / drain region SD for the MISFET Q2, a metal silicide layer SL is formed in a region where a contact hole CT will be formed later (a region exposed from a contact hole CT described later) in order to reduce contact resistance. Is preferred. For this reason, in the source / drain region SD for the MISFET Q2, the silicide block film BK is not formed in a part of the region (including a region where the contact hole CT will be formed later), and the silicide block film is formed in other regions. BK is formed. Accordingly, the source / drain region SD for the MISFET Q2 is covered with the silicide block film BK by forming the silicide block film BK in step S16 leaving the insulating film IL4 on at least a part of the source / drain region SD. A metal silicide layer SL, which will be described later, is prevented from being formed in the source / drain region SD of the portion.

つまり、シリサイドブロック膜ＢＫは、半導体基板ＳＢの表層部に形成された半導体領域（例えばソース・ドレイン領域ＳＤ）や半導体基板ＳＢ上に形成された半導体領域（例えばゲート電極やポリシリコン抵抗素子）のうち、サリサイドプロセスで金属シリサイド層ＳＬを形成したくない領域を覆うように形成し、シリサイド化を防止するための膜である。シリサイドブロック膜ＢＫは、絶縁材料からなる。 That is, the silicide block film BK is formed in a semiconductor region (for example, source / drain region SD) formed on the surface layer portion of the semiconductor substrate SB or a semiconductor region (for example, gate electrode or polysilicon resistance element) formed on the semiconductor substrate SB. Among these, the salicide process is a film for preventing silicidation by covering the region where the metal silicide layer SL is not desired to be formed. The silicide block film BK is made of an insulating material.

このようにしてシリサイドブロック膜ＢＫを形成した後、サリサイド技術により金属シリサイド層ＳＬを形成する（図２のステップＳ１７）。以下、ステップＳ１７の金属シリサイド層ＳＬ形成工程について、具体的に説明する。 After the silicide block film BK is thus formed, a metal silicide layer SL is formed by the salicide technique (step S17 in FIG. 2). Hereinafter, the step of forming the metal silicide layer SL in step S17 will be specifically described.

まず、図１５に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ、ソース・ドレイン領域ＳＤおよびシリサイドブロック膜ＢＫを覆うように、金属膜（金属層）ＭＥを形成（堆積）する。金属膜ＭＥは、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。この際、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤ上にはシリサイドブロック膜ＢＫが形成されていなかったため、金属膜ＭＥは、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤに接触している。一方、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤ上にはシリサイドブロック膜ＢＫが形成されているため、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤは、シリサイドブロック膜ＢＫで覆われていない領域（すなわち後でコンタクトホールＣＴを形成する領域）を除き、金属膜ＭＥに接触していない。金属膜ＭＥの厚さ（形成膜厚）は、後でどの程度の厚さの金属シリサイド層ＳＬを形成するかなどにもよるが、一例として２０ｎｍ程度を例示できる。 First, as shown in FIG. 15, a metal film is formed on the main surface (entire main surface) of the semiconductor substrate SB so as to cover the gate electrode GE, the side wall spacer SW, the source / drain region SD, and the silicide block film BK. (Metal layer) ME is formed (deposited). The metal film ME is made of, for example, a cobalt (Co) film, a nickel (Ni) film, or a nickel platinum alloy film, and can be formed using a sputtering method or the like. At this time, since the silicide block film BK was not formed on the gate electrode GE and the source / drain region SD for the MISFET Q1, the metal film ME is in contact with the gate electrode GE and the source / drain region SD for the MISFET Q1. Yes. On the other hand, since the silicide block film BK is formed on the gate electrode GE and the source / drain region SD for the MISFET Q2, the gate electrode GE and the source / drain region SD for the MISFET Q2 are covered with the silicide block film BK. Except for a non-existing region (that is, a region where a contact hole CT is to be formed later), it is not in contact with the metal film ME. The thickness (formed film thickness) of the metal film ME depends on how thick the metal silicide layer SL will be formed later, but can be exemplified by about 20 nm as an example.

次に、熱処理により、金属膜ＭＥと、ゲート電極ＧＥ（を構成するＳｉ）およびソース・ドレイン領域ＳＤ（を構成するＳｉ）とを反応させることにより、図１６に示されるように、金属と半導体の反応層である金属シリサイド層ＳＬを形成する。ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの各上部（上層部）と金属膜ＭＥとが反応することにより金属シリサイド層ＳＬが形成されるので、金属シリサイド層ＳＬは、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの各表面（上層部）に形成される。このときの熱処理には、例えばランプアニールなどを用いることができる。その後、未反応の（余剰の）金属膜ＭＥを除去する。図１６は、この段階（金属膜ＭＥの未反応部分を除去した段階）、が示されている。また、他の形態として、金属膜ＭＥの形成後に、１回目の熱処理を行って金属膜ＭＥとゲート電極ＧＥおよびソース・ドレイン領域ＳＤとを反応させてから、未反応の（余剰の）金属膜ＭＥを一旦除去し、その後、２回目の熱処理を行って、金属シリサイド層ＳＬを形成することもできる。金属シリサイド層ＳＬを形成したことで、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。 Next, by reacting the metal film ME with the gate electrode GE (which constitutes Si) and the source / drain region SD (which constitutes Si) by heat treatment, as shown in FIG. A metal silicide layer SL is formed as a reaction layer. Since the metal silicide layer SL is formed by the reaction between the gate electrode GE and each upper part (upper layer part) of the source / drain region SD and the metal film ME, the metal silicide layer SL is formed of the gate electrode GE and the source / drain region. It is formed on each surface (upper layer part) of SD. For this heat treatment, for example, lamp annealing or the like can be used. Thereafter, unreacted (surplus) metal film ME is removed. FIG. 16 shows this stage (stage where an unreacted portion of the metal film ME is removed). As another form, after the metal film ME is formed, the first heat treatment is performed to react the metal film ME with the gate electrode GE and the source / drain region SD, and then the unreacted (surplus) metal film. The metal silicide layer SL can also be formed by removing the ME once and then performing a second heat treatment. By forming the metal silicide layer SL, diffusion resistance, contact resistance, and the like can be reduced.

ソース・ドレイン領域ＳＤ上に形成される金属シリサイド層ＳＬは、金属（金属膜ＭＥを構成していた金属）とソース・ドレイン領域ＳＤとの反応層であり、従って、金属（金属膜ＭＥを構成していた金属）とソース・ドレイン領域ＳＤを構成する元素との化合物層（金属化合物層）である。ゲート電極ＧＥ上に形成される金属シリサイド層ＳＬは、金属（金属膜ＭＥを構成していた金属）とゲート電極ＧＥとの反応層であり、従って、金属（金属膜ＭＥを構成していた金属）とゲート電極ＧＥを構成する元素との化合物層（金属化合物層）である。 The metal silicide layer SL formed on the source / drain region SD is a reaction layer between the metal (metal constituting the metal film ME) and the source / drain region SD. It is a compound layer (metal compound layer) of the element constituting the source / drain region SD. The metal silicide layer SL formed on the gate electrode GE is a reaction layer between the metal (metal constituting the metal film ME) and the gate electrode GE, and therefore the metal (metal constituting the metal film ME). ) And an element constituting the gate electrode GE (metal compound layer).

半導体基板ＳＢがシリコン基板でゲート電極ＧＥがポリシリコンゲート電極の場合は、金属シリサイド層ＳＬは、金属膜ＭＥを構成する金属元素のシリサイド（つまり金属シリサイド）により構成される。この場合、金属膜ＭＥがコバルト膜の場合は、金属シリサイド層ＳＬはコバルトシリサイド層となり、金属膜ＭＥがニッケル膜の場合は、金属シリサイド層ＳＬはニッケルシリサイド層となり、金属膜ＭＥがニッケル白金合金膜の場合は、金属シリサイド層ＳＬはニッケル白金シリサイド層となる。 In the case where the semiconductor substrate SB is a silicon substrate and the gate electrode GE is a polysilicon gate electrode, the metal silicide layer SL is composed of a silicide of a metal element (that is, a metal silicide) constituting the metal film ME. In this case, when the metal film ME is a cobalt film, the metal silicide layer SL is a cobalt silicide layer. When the metal film ME is a nickel film, the metal silicide layer SL is a nickel silicide layer, and the metal film ME is a nickel platinum alloy. In the case of a film, the metal silicide layer SL is a nickel platinum silicide layer.

ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤ上にはシリサイドブロック膜ＢＫが形成されていなかった。このため、金属膜ＭＥ形成すると、図１５にも示されるように、金属膜ＭＥはＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤに接触する。従って、熱処理を行うと、金属膜ＭＥが、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤと反応できるため、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤの各上部（上層部）に金属シリサイド層ＳＬが形成される。 The silicide block film BK was not formed on the gate electrode GE and the source / drain region SD for the MISFET Q1. Therefore, when the metal film ME is formed, as shown in FIG. 15, the metal film ME contacts the gate electrode GE and the source / drain region SD for the MISFET Q1. Accordingly, when heat treatment is performed, the metal film ME can react with the gate electrode GE and the source / drain region SD for the MISFET Q1, and therefore, metal is formed on each upper portion (upper layer portion) of the gate electrode GE and the source / drain region SD for the MISFET Q1. Silicide layer SL is formed.

一方、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤ上にはシリサイドブロック膜ＢＫが形成されていた。このため、金属膜ＭＥ形成すると、図１５にも示されるように、金属膜ＭＥは、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤには、シリサイドブロック膜ＢＫで覆われていない領域（すなわち後でコンタクトホールＣＴを形成する領域）を除き、接触してない。従って、熱処理を行っても、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤは、シリサイドブロック膜ＢＫで覆われていない領域を除き、金属膜ＭＥと反応しない。このため、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤには、シリサイドブロック膜ＢＫで覆われていない領域を除き、金属シリサイド層ＳＬは形成されない。 On the other hand, the silicide block film BK is formed on the gate electrode GE and the source / drain region SD for the MISFET Q2. For this reason, when the metal film ME is formed, as shown in FIG. 15, the metal film ME is not covered with the silicide block film BK in the gate electrode GE and the source / drain region SD for the MISFET Q2. No contact is made except in a region where a contact hole CT will be formed later. Therefore, even if the heat treatment is performed, the gate electrode GE and the source / drain region SD for the MISFET Q2 do not react with the metal film ME except for the region not covered with the silicide block film BK. Therefore, the metal silicide layer SL is not formed in the gate electrode GE and the source / drain region SD for the MISFET Q2 except for the region not covered with the silicide block film BK.

つまり、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤについては、その上にシリサイドブロック膜ＢＫを形成しなかったため、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤのほぼ全体の上部（上層部）に金属シリサイド層ＳＬが形成される。一方、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤについては、一部を除き、その上にシリサイドブロック膜ＢＫを形成した。このため、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤのうち、シリサイドブロック膜ＢＫで覆われなかった部分の上部（上層部）には金属シリサイド層ＳＬが形成されるが、シリサイドブロック膜ＢＫで覆われた部分には金属シリサイド層ＳＬは形成されない。すなわち、ＭＩＳＦＥＴＱ２用のソース・ドレイン領域ＳＤのうち、シリサイドブロック膜ＢＫで覆われた部分には、金属膜ＭＥとソース・ドレイン領域ＳＤとの反応層（金属シリサイド層ＳＬ）は形成されず、また、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥのうち、シリサイドブロック膜ＢＫで覆われた部分には、金属膜ＭＥとゲート電極ＧＥとの反応層（金属シリサイド層ＳＬ）は形成されない。 That is, since the silicide block film BK is not formed on the gate electrode GE and the source / drain region SD for the MISFET Q1, almost the upper part (upper layer portion) of the gate electrode GE and the source / drain region SD for the MISFET Q1. The metal silicide layer SL is formed. On the other hand, the silicide block film BK was formed on the gate electrode GE and the source / drain region SD for the MISFET Q2 except for a part thereof. Therefore, the metal silicide layer SL is formed on the upper part (upper layer part) of the gate electrode GE and the source / drain region SD for the MISFET Q2 that is not covered with the silicide block film BK, but the silicide block film BK. The metal silicide layer SL is not formed in the portion covered with. That is, a reaction layer (metal silicide layer SL) between the metal film ME and the source / drain region SD is not formed in a portion of the source / drain region SD for the MISFET Q2 that is covered with the silicide block film BK. In the gate electrode GE for the MISFET Q2, the reaction layer (metal silicide layer SL) between the metal film ME and the gate electrode GE is not formed in the portion covered with the silicide block film BK.

なお、本実施の形態では、シリサイドブロック膜ＢＫで覆わないＭＩＳＦＥＴにおいて、ソース・ドレイン領域ＳＤおよびゲート電極ＧＥの両方に金属シリサイド層ＳＬを形成する場合について説明したが、他の形態として、ソース・ドレイン領域ＳＤ上に金属シリサイド層ＳＬを形成するが、ゲート電極ＧＥ上には金属シリサイド層ＳＬを形成しない場合もあり得る。例えば、ゲート電極ＧＥを導電膜と導電膜上の絶縁膜との積層構造とした場合や、ゲート電極を半導体膜ではなく金属膜または金属化合物膜で形成した場合などである。このような場合は、ステップＳ１７において、ソース・ドレイン領域ＳＤ上に金属シリサイド層ＳＬを形成するが、ゲート電極ＧＥ上には、シリサイドブロック膜ＢＫで覆われていなくとも、金属シリサイド層ＳＬは形成されない。 In the present embodiment, the case where the metal silicide layer SL is formed in both the source / drain region SD and the gate electrode GE in the MISFET not covered with the silicide block film BK has been described. Although the metal silicide layer SL is formed on the drain region SD, the metal silicide layer SL may not be formed on the gate electrode GE. For example, the gate electrode GE has a stacked structure of a conductive film and an insulating film over the conductive film, or the gate electrode is formed of a metal film or a metal compound film instead of a semiconductor film. In such a case, the metal silicide layer SL is formed on the source / drain region SD in step S17, but the metal silicide layer SL is formed on the gate electrode GE even if it is not covered with the silicide block film BK. Not.

上述のようにして金属シリサイド層ＳＬを形成した後、図１７に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ、金属シリサイド層ＳＬおよびシリサイドブロック膜ＢＫを覆うように、絶縁膜ＩＬ５を形成する（図２のステップＳ１８）。それから、図１８に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＩＬ５上に、絶縁膜（層間絶縁膜）ＩＬ６を形成する（図２のステップＳ１９）。 After the metal silicide layer SL is formed as described above, as shown in FIG. 17, the gate electrode GE, the sidewall spacer SW, the metal silicide layer SL, and the metal silicide layer SL are formed on the main surface (entire main surface) of the semiconductor substrate SB. An insulating film IL5 is formed so as to cover the silicide block film BK (step S18 in FIG. 2). Then, as shown in FIG. 18, an insulating film (interlayer insulating film) IL6 is formed over the main surface (entire main surface) of the semiconductor substrate SB, that is, over the insulating film IL5 (step S19 in FIG. 2).

ステップＳ１８（絶縁膜ＩＬ５形成工程）およびステップＳ１９（絶縁膜ＩＬ６形成工程）を行うことにより、絶縁膜ＩＬ５と絶縁膜ＩＬ５上の絶縁膜ＩＬ６との積層膜が、半導体基板ＳＢ上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ、金属シリサイド層ＳＬおよびシリサイドブロック膜ＢＫを覆うように形成された状態となる。 By performing step S18 (insulating film IL5 forming step) and step S19 (insulating film IL6 forming step), the laminated film of the insulating film IL5 and the insulating film IL6 over the insulating film IL5 is formed on the semiconductor substrate SB. The GE, the sidewall spacer SW, the metal silicide layer SL, and the silicide block film BK are formed to be covered.

絶縁膜ＩＬ６は、主として層間絶縁膜として機能する絶縁膜であり、絶縁膜ＩＬ５は、後でコンタクトホールＣＴを形成するために絶縁膜ＩＬ６をエッチングする際に、エッチングストッパ膜として機能する絶縁膜である。絶縁膜ＩＬ５と絶縁膜ＩＬ６とは、互いに異なる絶縁材料からなり、絶縁膜ＩＬ５は、好ましくは窒化シリコン膜とすることができ、絶縁膜ＩＬ６は、好ましくは酸化シリコン膜とすることができる。絶縁膜ＩＬ６の形成膜厚（堆積膜厚）は、好ましくは、絶縁膜ＩＬ５の形成膜厚（堆積膜厚）よりも厚い。絶縁膜ＩＬ５の厚み（形成膜厚）は、例えば２０〜４０ｎｍ程度とすることができる。また、絶縁膜ＩＬ５は、例えばＣＶＤ法などを用いて形成することができ、また、絶縁膜ＩＬ６は、例えばＣＶＤ法などを用いて形成することができる。 The insulating film IL6 is an insulating film that mainly functions as an interlayer insulating film, and the insulating film IL5 is an insulating film that functions as an etching stopper film when the insulating film IL6 is etched later to form a contact hole CT. is there. The insulating film IL5 and the insulating film IL6 are made of different insulating materials. The insulating film IL5 can be preferably a silicon nitride film, and the insulating film IL6 can be preferably a silicon oxide film. The formed film thickness (deposited film thickness) of the insulating film IL6 is preferably larger than the formed film thickness (deposited film thickness) of the insulating film IL5. The thickness (formed film thickness) of the insulating film IL5 can be set to, for example, about 20 to 40 nm. Further, the insulating film IL5 can be formed using, for example, a CVD method, and the insulating film IL6 can be formed using, for example, a CVD method.

絶縁膜ＩＬ６は、好ましくは酸化シリコン膜であり、この酸化シリコン膜は、酸化シリコンを主体とする絶縁膜であるが、炭素（Ｃ）、フッ素（Ｆ）、窒素（Ｎ）、ホウ素（Ｂ）およびリン（Ｐ）のうちの一種以上を含有させることもできる。 The insulating film IL6 is preferably a silicon oxide film, and this silicon oxide film is an insulating film mainly composed of silicon oxide, and includes carbon (C), fluorine (F), nitrogen (N), and boron (B). One or more of phosphorus (P) can also be contained.

絶縁膜ＩＬ６の形成後、必要に応じて、絶縁膜ＩＬ６の上面をＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法で研磨するなどして絶縁膜ＩＬ６の上面の平坦性を高めることもできる。すなわち、絶縁膜ＩＬ６の上面を平坦化処理することができる。 After the formation of the insulating film IL6, the flatness of the upper surface of the insulating film IL6 can be improved by polishing the upper surface of the insulating film IL6 by a CMP (Chemical Mechanical Polishing) method, if necessary. That is, the upper surface of the insulating film IL6 can be planarized.

次に、図１９および図２０に示されるように、絶縁膜ＩＬ６上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ６，ＩＬ５の積層膜をドライエッチングすることにより、絶縁膜ＩＬ６，ＩＬ５の積層膜にコンタクトホール（貫通孔、孔）ＣＴを形成する（図２のステップＳ２０）。コンタクトホールＣＴは、絶縁膜ＩＬ６，ＩＬ５の積層膜を貫通するように形成される。ステップＳ２０のコンタクトホールＣＴ形成工程は、次のように行うことができる。 Next, as shown in FIGS. 19 and 20, by using the photoresist pattern (not shown) formed on the insulating film IL6 as an etching mask, the laminated film of the insulating films IL6 and IL5 is dry-etched. Then, a contact hole (through hole, hole) CT is formed in the laminated film of the insulating films IL6 and IL5 (step S20 in FIG. 2). The contact hole CT is formed so as to penetrate the laminated film of the insulating films IL6 and IL5. The contact hole CT forming step of step S20 can be performed as follows.

コンタクトホールＣＴを形成するには、まず、図１９に示されるように、絶縁膜ＩＬ５（窒化シリコン膜）に比較して絶縁膜ＩＬ６（酸化シリコン膜）がエッチングされやすい条件で絶縁膜ＩＬ６のドライエッチングを行い、絶縁膜ＩＬ５をエッチングストッパ膜（エッチング停止膜）として機能させることで、絶縁膜ＩＬ６にコンタクトホールＣＴを形成する。この段階では、コンタクトホールＣＴは絶縁膜ＩＬ５を貫通しておらず、コンタクトホールＣＴの底部では、絶縁膜ＩＬ５が露出された状態となる。それから、図２０に示されるように、絶縁膜ＩＬ６（酸化シリコン膜）に比較して絶縁膜ＩＬ５（窒化シリコン膜）がエッチングされやすい条件でコンタクトホールＣＴの底部の絶縁膜ＩＬ５をドライエッチングして除去することで、貫通孔（絶縁膜ＩＬ６，ＩＬ５の積層膜を貫通する孔）としてのコンタクトホールＣＴが形成される。コンタクトホールＣＴ形成時（絶縁膜ＩＬ６のエッチング時）に絶縁膜ＩＬ５をエッチングストッパ膜として機能させたことで、コンタクトホールＣＴの掘り過ぎや下地のダメージなどを抑制または防止することができる。 In order to form the contact hole CT, first, as shown in FIG. 19, the insulating film IL6 is dried under the condition that the insulating film IL6 (silicon oxide film) is more easily etched than the insulating film IL5 (silicon nitride film). Etching is performed to cause the insulating film IL5 to function as an etching stopper film (etching stop film), thereby forming a contact hole CT in the insulating film IL6. At this stage, the contact hole CT does not penetrate the insulating film IL5, and the insulating film IL5 is exposed at the bottom of the contact hole CT. Then, as shown in FIG. 20, the insulating film IL5 at the bottom of the contact hole CT is dry-etched under the condition that the insulating film IL5 (silicon nitride film) is more easily etched than the insulating film IL6 (silicon oxide film). By removing, a contact hole CT as a through hole (a hole penetrating the laminated film of the insulating films IL6 and IL5) is formed. By causing the insulating film IL5 to function as an etching stopper film when the contact hole CT is formed (during etching of the insulating film IL6), excessive digging of the contact hole CT, damage to the base, and the like can be suppressed or prevented.

コンタクトホールＣＴは、例えば、ソース・ドレイン領域ＳＤの上部やゲート電極ＧＥの上部（すなわちソース・ドレイン領域ＳＤの上層部分に形成された金属シリサイド層ＳＬの上部やゲート電極ＧＥの上層部分に形成された金属シリサイド層ＳＬの上部）などに形成される。ソース・ドレイン領域ＳＤの上部に形成されたコンタクトホールＣＴの底部では、ソース・ドレイン領域ＳＤ上の金属シリサイド層ＳＬが露出され、また、ゲート電極ＧＥの上部に形成されたコンタクトホールＣＴの底部では、ゲート電極ＧＥ上の金属シリサイド層ＳＬが露出される。 The contact hole CT is formed, for example, in the upper part of the source / drain region SD and the upper part of the gate electrode GE (that is, the upper part of the metal silicide layer SL formed in the upper layer part of the source / drain region SD and the upper layer part of the gate electrode GE). Over the metal silicide layer SL). At the bottom of the contact hole CT formed above the source / drain region SD, the metal silicide layer SL on the source / drain region SD is exposed, and at the bottom of the contact hole CT formed above the gate electrode GE. The metal silicide layer SL on the gate electrode GE is exposed.

次に、図２１に示されるように、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する（図２のステップＳ２１）。プラグＰＧを形成すると、コンタクトホールＣＴはプラグＰＧで埋め込まれた状態となる。プラグＰＧは、次のようにして形成することができる。 Next, as shown in FIG. 21, a conductive plug PG made of tungsten (W) or the like is formed in the contact hole CT as a conductor portion for connection (step S21 in FIG. 2). When the plug PG is formed, the contact hole CT is filled with the plug PG. The plug PG can be formed as follows.

プラグＰＧを形成するには、まず、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜ＩＬ６上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによってバリア導体膜上にコンタクトホールＣＴを埋めるように形成する。その後、コンタクトホールＣＴの外部（絶縁膜ＩＬ６上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、絶縁膜ＩＬ６の上面が露出し、絶縁膜ＩＬ６，ＩＬ５のコンタクトホールＣＴ内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＰＧが形成される。なお、図面の簡略化のために、図２１では、プラグＰＧを構成するバリア導体膜と主導体膜とを一体化して示してある。 To form the plug PG, first, a barrier conductor film (for example, a titanium film, a titanium nitride film, or the like) is formed on the insulating film IL6 including the inside (on the bottom and side walls) of the contact hole CT by a sputtering method or a plasma CVD method. These laminated films) are formed. Then, a main conductor film made of a tungsten film or the like is formed by CVD or the like so as to fill the contact hole CT on the barrier conductor film. Thereafter, unnecessary main conductor film and barrier conductor film outside the contact hole CT (on the insulating film IL6) are removed by a CMP method or an etch back method. As a result, the upper surface of the insulating film IL6 is exposed, and the plug PG is formed by the barrier conductor film and the main conductor film that are buried and remain in the contact holes CT of the insulating films IL6 and IL5. For simplification of the drawing, in FIG. 21, the barrier conductor film and the main conductor film constituting the plug PG are shown integrally.

ソース・ドレイン領域ＳＤの上部に形成されたプラグＰＧ（すなわちソース・ドレイン領域ＳＤの上部に形成されたコンタクトホールＣＴに埋め込まれたプラグＰＧ）は、その底部でソース・ドレイン領域ＳＤの表面上の金属シリサイド層ＳＬに接して電気的に接続される。このため、後述の配線Ｍ１からプラグＰＧを通じて、ソース・ドレイン領域ＳＤの表面上の金属シリサイド層ＳＬに（従って金属シリサイド層ＳＬの下のソース・ドレイン領域ＳＤに）、所望の電位（ソース電位またはドレイン電位）を供給することが可能となる。 The plug PG formed on the source / drain region SD (that is, the plug PG embedded in the contact hole CT formed on the source / drain region SD) is on the surface of the source / drain region SD at the bottom. The metal silicide layer SL is in contact with and electrically connected. Therefore, a desired potential (source potential or source potential) is applied to the metal silicide layer SL on the surface of the source / drain region SD (and hence to the source / drain region SD below the metal silicide layer SL) from the wiring M1 described later through the plug PG. Drain potential) can be supplied.

また、図示はしないけれども、コンタクトホールＣＴおよびそこに埋め込まれたプラグＰＧがゲート電極ＧＥの上部にも形成された場合は、そのプラグＰＧは、そのプラグＰＧの底部でゲート電極ＧＥあるいはその表面の金属シリサイド層ＳＬに接して電気的に接続される。 Although not shown, when the contact hole CT and the plug PG buried therein are also formed above the gate electrode GE, the plug PG is formed at the bottom of the plug PG at the gate electrode GE or its surface. The metal silicide layer SL is in contact with and electrically connected.

次に、図２２に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ６上に、配線形成用の絶縁膜ＩＬ７を形成する。絶縁膜ＩＬ７は、単体膜（単体絶縁膜）または積層膜（積層絶縁膜）とすることができる。 Next, as shown in FIG. 22, an insulating film IL7 for forming a wiring is formed on the insulating film IL6 in which the plug PG is embedded. The insulating film IL7 can be a single film (single insulating film) or a laminated film (laminated insulating film).

次に、シングルダマシン法により第１層目の配線を形成する。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜ＩＬ７の所定の領域に配線溝（配線Ｍ１を埋め込むための溝）を形成した後、半導体基板ＳＢの主面上（すなわち配線溝の底部および側壁上を含む絶縁膜ＩＬ７上）にバリア導体膜（バリアメタル膜）を形成する。バリア導体膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜（主導体膜）を形成する。銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の銅めっき膜、シード層およびバリア導体膜をＣＭＰ法により除去して、配線溝内に、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図２２では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。配線Ｍ１は、プラグＰＧに接続され、プラグＰＧを介して、ソース・ドレイン領域ＳＤやゲート電極ＧＥなどと電気的に接続される。 Next, a first layer wiring is formed by a single damascene method. First, after forming a wiring groove (groove for embedding the wiring M1) in a predetermined region of the insulating film IL7 by dry etching using a photoresist pattern (not shown) as a mask, the main surface of the semiconductor substrate SB (that is, a groove) A barrier conductor film (barrier metal film) is formed on the insulating film IL7 including the bottom and side walls of the wiring trench. As the barrier conductor film, for example, a titanium nitride film, a tantalum film, a tantalum nitride film, or the like can be used. Subsequently, a copper seed layer is formed on the barrier conductor film by CVD or sputtering, and a copper plating film (main conductor film) is further formed on the seed layer by electrolytic plating or the like. The inside of the wiring groove is embedded with a copper plating film. Then, the copper plating film, the seed layer, and the barrier conductor film in a region other than the wiring trench are removed by CMP to form a first layer wiring M1 using copper as a main conductive material in the wiring trench. For simplification of the drawing, FIG. 22 shows the copper plating film, the seed layer, and the barrier conductor film constituting the wiring M1 in an integrated manner. The wiring M1 is connected to the plug PG, and is electrically connected to the source / drain region SD, the gate electrode GE, and the like via the plug PG.

その後、デュアルダマシン法により２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１および２層目以降の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。 Thereafter, the second and subsequent wirings are formed by the dual damascene method, but illustration and description thereof are omitted here. Further, the wiring M1 and the wirings in the second and subsequent layers are not limited to damascene wiring, and can be formed by patterning a conductive film for wiring, for example, tungsten wiring or aluminum wiring.

また、本実施の形態では、ＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明したが、導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成することもできる。また、同一の半導体基板ＳＢにｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴとの両方を形成することもできる。これは、後述の実施の形態２についても同様である。 In this embodiment, the case where an n-channel MISFET is formed as a MISFET has been described. However, a p-channel MISFET can be formed by reversing the conductivity type. It is also possible to form both an n-channel MISFET and a p-channel MISFET on the same semiconductor substrate SB. The same applies to the second embodiment described later.

＜検討例について＞
デバイスの微細化が進み、ＭＩＳＦＥＴのゲート電極やサイドウォールスペーサの寸法が小さくなってきている。サイドウォールスペーサの厚み（後述の厚みＴ６に対応）が小さくなると、エクステンション領域に対するソース・ドレイン領域の影響が相対的に強くなりやすい。つまり、エクステンション領域およびソース・ドレイン領域の不純物プロファイルは、ソース・ドレイン領域のエクステンション領域への回り込みが顕著になる不純物プロファイルとなってしまう。また、ゲート電極のゲート長も小さくなってきているため、短チャネル特性と基板リーク電流への対策が両立できるように、エクステンション領域を形成するイオン注入の条件が設定される。このため、実効ゲート長を稼ぎ、かつ接合が急峻にならないようにするために、エクステンション領域およびソース・ドレイン領域の不純物プロファイルは、エクステンション領域のチャネル形成領域側の端部がソース・ドレイン領域側に後退する不純物プロファイルになってしまう。 <About study example>
With the miniaturization of devices, the dimensions of gate electrodes and sidewall spacers of MISFETs are becoming smaller. When the thickness of the sidewall spacer (corresponding to a thickness T6 described later) is reduced, the influence of the source / drain region on the extension region tends to be relatively strong. That is, the impurity profile of the extension region and the source / drain region becomes an impurity profile in which the wraparound of the source / drain region to the extension region becomes remarkable. In addition, since the gate length of the gate electrode is becoming smaller, the conditions for ion implantation for forming the extension region are set so that both the short channel characteristic and the countermeasure against the substrate leakage current can be compatible. Therefore, in order to increase the effective gate length and prevent the junction from becoming steep, the impurity profile of the extension region and the source / drain region is such that the end of the extension region on the channel formation region side faces the source / drain region side. This results in a retreating impurity profile.

このとき、サイドウォールスペーサの厚みが変動したときに、ＭＩＳＦＥＴの電気的特性、例えばソース・ドレイン電流が変動しやすくなるという問題が生じてしまう。このため、ＭＩＳＦＥＴの電気的特性の観点、例えばサイドウォールスペーサの厚みがばらついた（変動した）ときのソース・ドレイン電流の変動を抑制する観点からは、サイドウォールスペーサの厚みを大きくする（従ってゲート長方向でのエクステンション領域の寸法を大きくする）ことが望ましい。しかしながら、サイドウォールスペーサの厚みを大きくすることは、後述の図２３〜図２８で説明するような問題（プラグの導通不良など）につながってしまい、コンタクトホールの加工性の観点では不利となる。 At this time, when the thickness of the sidewall spacer varies, there arises a problem that the electrical characteristics of the MISFET, for example, the source / drain current are likely to vary. For this reason, from the viewpoint of the electrical characteristics of the MISFET, for example, from the viewpoint of suppressing the fluctuation of the source / drain current when the thickness of the sidewall spacer varies (fluctuates), the thickness of the sidewall spacer is increased (thus, the gate It is desirable to increase the dimension of the extension region in the long direction). However, increasing the thickness of the sidewall spacer leads to problems (such as poor plug conduction) described later with reference to FIGS. 23 to 28, which is disadvantageous in terms of workability of the contact hole.

以下、検討例を参照して具体的に説明する。 Hereinafter, a specific description will be given with reference to a study example.

図２３〜図２８は、本発明者が検討した第１検討例の半導体装置の製造工程中の要部断面図である。なお、図２３〜図２８には、ソース・ドレイン領域ＳＤ２を共有してゲート長方向に２つのＭＩＳＦＥＴＱ３，Ｑ４（のゲート電極ＧＥ）が隣り合っている場合について、図示してある。図２３〜図２８に示されるように、ｐ型ウエルＰＷ１にＭＩＳＦＥＴＱ３，Ｑ４が形成され、ＭＩＳＦＥＴＱ３のゲート電極ＧＥとＭＩＳＦＥＴＱ４のゲート電極ＧＥとがゲート長方向に隣り合っており、ＭＩＳＦＥＴＱ３のゲート電極ＧＥとＭＩＳＦＥＴＱ４のゲート電極ＧＥとの間に配置されたソース・ドレイン領域ＳＤ２が、ＭＩＳＦＥＴＱ３とＭＩＳＦＥＴＱ４とで共有されている。 23 to 28 are cross-sectional views of a main part in the manufacturing process of the semiconductor device of the first study example studied by the present inventors. 23 to 28 illustrate the case where two MISFETs Q3 and Q4 (the gate electrodes GE) are adjacent to each other in the gate length direction while sharing the source / drain region SD2. As shown in FIGS. 23 to 28, MISFETs Q3 and Q4 are formed in the p-type well PW1, the gate electrode GE of the MISFET Q3 and the gate electrode GE of the MISFET Q4 are adjacent to each other in the gate length direction, and the gate electrode GE of the MISFET Q3. And the gate electrode GE of the MISFET Q4, the source / drain region SD2 is shared by the MISFET Q3 and the MISFET Q4.

第１検討例においても、上記ステップＳ１で半導体基板ＳＢを準備し、上記ステップＳ２で素子分離領域ＳＴを形成し、上記ステップＳ３でｐ型ウエルＰＷ１を形成し、上記ステップＳ４でゲート絶縁膜ＧＩを形成し、上記ステップＳ５でゲート電極ＧＥを形成し、上記ステップＳ６，Ｓ７で側壁絶縁膜ＳＰを形成し、上記ステップＳ８でエクステンション領域ＥＸを形成する。ここまでの工程は、本実施の形態と同様である。それから、第１検討例では、半導体基板ＳＢの主面上に、ゲート電極ＧＥを覆うように、サイドウォールスペーサＳＷ２形成用の絶縁膜を形成してから、その絶縁膜を異方性エッチング技術によりエッチバックすることにより、ゲート電極ＧＥの両方の側壁上にサイドウォールスペーサＳＷ２を形成する。その後、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ２をマスク（イオン注入阻止マスク）として半導体基板ＳＢにイオン注入することで、上記ソース・ドレイン領域ＳＤ相当するソース・ドレイン領域ＳＤ２を形成する。それから、第１検討例の場合は、上記ステップＳ１３（サイドウォールスペーサを等方性エッチングする工程）を行うことなく、サリサイド技術により上記金属シリサイド層ＳＬに相当する金属シリサイド層ＳＬ２を、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤ２の各上部（上層部）に形成する。このようにして、図２３の構造が得られる。 Also in the first study example, the semiconductor substrate SB is prepared in step S1, the element isolation region ST is formed in step S2, the p-type well PW1 is formed in step S3, and the gate insulating film GI is formed in step S4. In step S5, the gate electrode GE is formed. In steps S6 and S7, the sidewall insulating film SP is formed. In step S8, the extension region EX is formed. The steps up to here are the same as in this embodiment. Then, in the first study example, an insulating film for forming the sidewall spacer SW2 is formed on the main surface of the semiconductor substrate SB so as to cover the gate electrode GE, and then the insulating film is formed by an anisotropic etching technique. By performing etch back, sidewall spacers SW2 are formed on both sidewalls of the gate electrode GE. Thereafter, ions are implanted into the semiconductor substrate SB using the gate electrode GE and the sidewall spacer SW2 as a mask (ion implantation blocking mask), thereby forming the source / drain regions SD2 corresponding to the source / drain regions SD. Then, in the case of the first study example, the metal silicide layer SL2 corresponding to the metal silicide layer SL is formed on the gate electrode GE by the salicide technique without performing step S13 (step of isotropic etching of the sidewall spacer). And formed on each upper part (upper layer part) of the source / drain region SD2. In this way, the structure of FIG. 23 is obtained.

それから、第１検討例では、図２４に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ２および金属シリサイド層ＳＬ２を覆うように、上記絶縁膜ＩＬ５に相当する絶縁膜ＩＬ１５（窒化シリコン膜）を形成し、この絶縁膜ＩＬ１５上に、図２５に示されるように、上記絶縁膜ＩＬ６に相当する絶縁膜ＩＬ１６（酸化シリコン膜）を形成する。 Then, in the first study example, as shown in FIG. 24, the insulation is performed so as to cover the gate electrode GE, the sidewall spacer SW2, and the metal silicide layer SL2 on the main surface (entire main surface) of the semiconductor substrate SB. An insulating film IL15 (silicon nitride film) corresponding to the film IL5 is formed, and an insulating film IL16 (silicon oxide film) corresponding to the insulating film IL6 is formed on the insulating film IL15 as shown in FIG. .

それから、第１検討例では、図２６に示されるように、絶縁膜ＩＬ１６上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ１６，ＩＬ１５の積層膜をドライエッチングすることにより、絶縁膜ＩＬ１６，ＩＬ１５の積層膜にコンタクトホールＣＴ２を形成する。 Then, in the first study example, as shown in FIG. 26, the laminated film of the insulating films IL16 and IL15 is dry-etched using a photoresist pattern (not shown) formed on the insulating film IL16 as an etching mask. As a result, a contact hole CT2 is formed in the laminated film of the insulating films IL16 and IL15.

コンタクトホールＣＴ２を形成する際には、まず、絶縁膜ＩＬ１５（窒化シリコン膜）に比較して絶縁膜ＩＬ１６（酸化シリコン膜）がエッチングされやすい条件で絶縁膜ＩＬ１６（酸化シリコン膜）のドライエッチングを行い、絶縁膜ＩＬ１５（窒化シリコン膜）をエッチングストッパ膜として機能させることで、絶縁膜ＩＬ１６（酸化シリコン膜）にコンタクトホールＣＴ２を形成する。それから、絶縁膜ＩＬ１６（酸化シリコン膜）に比較して絶縁膜ＩＬ１５（窒化シリコン膜）がエッチングされやすい条件でコンタクトホールＣＴ２の底部の絶縁膜ＩＬ１５（窒化シリコン膜）をドライエッチングすることで、コンタクトホールＣＴ２が形成される。 When forming the contact hole CT2, first, the insulating film IL16 (silicon oxide film) is dry-etched under the condition that the insulating film IL16 (silicon oxide film) is more easily etched than the insulating film IL15 (silicon nitride film). Then, the contact hole CT2 is formed in the insulating film IL16 (silicon oxide film) by functioning the insulating film IL15 (silicon nitride film) as an etching stopper film. Then, the insulating film IL15 (silicon nitride film) at the bottom of the contact hole CT2 is dry-etched under conditions where the insulating film IL15 (silicon nitride film) is more easily etched than the insulating film IL16 (silicon oxide film). A hole CT2 is formed.

それから、図２７に示されるように、コンタクトホールＣＴ２内に、上記プラグＰＧに相当する導電性のプラグＰＧ２を埋め込む。その後、第１検討例では、図２８に示されるように、プラグＰＧ２が埋め込まれた絶縁膜ＩＬ１６上に上記絶縁膜ＩＬ７に相当する絶縁膜ＩＬ１７を形成し、ダマシン法を用いて上記配線Ｍ１に相当する配線Ｍ２を形成する。 Then, as shown in FIG. 27, a conductive plug PG2 corresponding to the plug PG is embedded in the contact hole CT2. Thereafter, in the first study example, as shown in FIG. 28, an insulating film IL17 corresponding to the insulating film IL7 is formed on the insulating film IL16 in which the plug PG2 is embedded, and the wiring M1 is formed using the damascene method. Corresponding wiring M2 is formed.

図２３〜図２８に示されるような第１検討例の場合、以下のような課題があることが、本発明者の検討により分かった。 In the case of the first study example as shown in FIGS. 23 to 28, it has been found by the inventor's study that there are the following problems.

すなわち、ソース・ドレイン領域（ＳＤ２）を間に挟んで（共有して）ゲート長方向に隣り合うゲート電極ＧＥの間隔Ｗ１（間隔Ｗ１は図２３に示してある）は、半導体素子の小型化（微細化）に伴い、小さくなる傾向にある。ゲート電極ＧＥの側壁上にはサイドウォールスペーサＳＷ２が形成されているため、ゲート電極ＧＥの間隔Ｗ１が小さくなると、それらゲート電極ＧＥの側壁上に形成されたサイドウォールスペーサＳＷ２の隣接間隔Ｗ２（隣接間隔Ｗ２は図２３に示してある）も小さくなる。 That is, the interval W1 (the interval W1 is shown in FIG. 23) between the gate electrodes GE adjacent in the gate length direction with the source / drain region (SD2) in between (shared) is reduced in size of the semiconductor element ( With miniaturization), it tends to be smaller. Since the side wall spacer SW2 is formed on the side wall of the gate electrode GE, when the interval W1 between the gate electrodes GE decreases, the adjacent interval W2 (adjacent interval) between the side wall spacers SW2 formed on the side wall of the gate electrode GE. The interval W2 is also reduced).

なお、Ｗ１＝Ｗ２＋Ｔ６×２＋Ｔ７×２の関係が成り立ち、ここでＴ６（厚みＴ６は図２３に示してある）は、サイドウォールスペーサＳＷ２の厚み（ゲート長方向に沿った方向の厚み）である。また、Ｔ７は、側壁絶縁膜ＳＰの厚み（ゲート長方向に沿った方向の厚み）である（但し厚みＴ７は図示していない）。 Note that a relationship of W1 = W2 + T6 × 2 + T7 × 2 holds, where T6 (thickness T6 is shown in FIG. 23) is the thickness of the sidewall spacer SW2 (the thickness in the direction along the gate length direction). T7 is the thickness of the sidewall insulating film SP (thickness in the direction along the gate length direction) (however, the thickness T7 is not shown).

このため、絶縁膜ＩＬ１５を形成する際には、絶縁膜ＩＬ１５は、サイドウォールスペーサＳＷ２間の狭い隙間（領域）にも堆積することになる。 For this reason, when the insulating film IL15 is formed, the insulating film IL15 is also deposited in a narrow gap (region) between the sidewall spacers SW2.

絶縁膜ＩＬ１５の成膜工程において、絶縁膜ＩＬ１５を厚み（堆積膜厚）Ｔ８で堆積させた場合を仮定する。この場合、サイドウォールスペーサＳＷ２間の狭い隙間（領域）を埋め込む絶縁膜ＩＬ１５に着目すると、半導体基板ＳＢの主面に垂直な方向での絶縁膜ＩＬ１５の厚みＴ９は、サイドウォールスペーサＳＷ２の隣接間隔Ｗ２が小さくなると、大きくなる。 Assume that the insulating film IL15 is deposited with a thickness (deposited film thickness) T8 in the step of forming the insulating film IL15. In this case, paying attention to the insulating film IL15 that embeds a narrow gap (region) between the sidewall spacers SW2, the thickness T9 of the insulating film IL15 in the direction perpendicular to the main surface of the semiconductor substrate SB is the distance between adjacent sidewall spacers SW2. As W2 decreases, it increases.

すなわち、サイドウォールスペーサＳＷ２の隣接間隔Ｗ２が絶縁膜ＩＬ１５の堆積膜厚Ｔ８の２倍以上（すなわちＷ２≧Ｔ８×２）の場合は、サイドウォールスペーサＳＷ２間の領域を埋め込む部分の絶縁膜ＩＬ１５の厚みＴ９は、ほぼ絶縁膜ＩＬ１５の堆積膜厚Ｔ８と同じ（Ｔ９＝Ｔ８）である。但し、厚みＴ９は、半導体基板ＳＢの主面に垂直な方向の厚みである。しかしながら、サイドウォールスペーサＳＷ２の隣接間隔Ｗ２が絶縁膜ＩＬ１５の堆積膜厚Ｔ８の２倍よりも小さい（すなわちＷ２＜Ｔ８×２）場合は、サイドウォールスペーサＳＷ２間の領域を埋め込む部分の絶縁膜ＩＬ１５の厚みＴ９は、絶縁膜ＩＬ１５の堆積膜厚Ｔ８よりも大きくなる（Ｔ９＞Ｔ８）。そして、サイドウォールスペーサＳＷ２の隣接間隔Ｗ２が小さくなるほど、サイドウォールスペーサＳＷ２間の領域を埋め込む部分の絶縁膜ＩＬ１５の厚みＴ９は大きくなってしまう。 That is, when the adjacent interval W2 between the sidewall spacers SW2 is more than twice the deposited film thickness T8 of the insulating film IL15 (that is, W2 ≧ T8 × 2), the insulating film IL15 in the portion where the region between the sidewall spacers SW2 is embedded is filled. The thickness T9 is substantially the same as the deposited film thickness T8 of the insulating film IL15 (T9 = T8). However, the thickness T9 is a thickness in a direction perpendicular to the main surface of the semiconductor substrate SB. However, when the adjacent interval W2 between the sidewall spacers SW2 is smaller than twice the deposited film thickness T8 of the insulating film IL15 (that is, W2 <T8 × 2), the insulating film IL15 in a portion where the region between the sidewall spacers SW2 is embedded. The thickness T9 becomes larger than the deposited film thickness T8 of the insulating film IL15 (T9> T8). As the adjacent interval W2 between the side wall spacers SW2 becomes smaller, the thickness T9 of the insulating film IL15 in the portion where the region between the side wall spacers SW2 is embedded becomes larger.

サイドウォールスペーサＳＷ２の隣接間隔Ｗ２が小さくなることで、サイドウォールスペーサＳＷ２間の領域を埋め込む部分の絶縁膜ＩＬ１５の厚みＴ９が大きくなると、次の様な課題が生じてしまう。すなわち、隣接間隔Ｗ２で隣り合うサイドウォールスペーサＳＷ２間のソース・ドレイン領域ＳＤ２上にコンタクトホールＣＴ２を形成するエッチング工程において、絶縁膜ＩＬ１５の厚みＴ９が大きいことにより、コンタクトホールＣＴ２の底部で絶縁膜ＩＬ１５のエッチング残りが発生しやすくなる。図２６では、コンタクトホールＣＴ２の底部における絶縁膜ＩＬ１５のエッチング残りを、符号ＩＬ１５ａを付して示してある。コンタクトホールＣＴ２の底部において、絶縁膜ＩＬ１５のエッチング残りＩＬ１５ａがあると、そのコンタクトホールＣＴ２内にプラグＰＧ２を形成したときに、プラグＰＧ２とソース・ドレイン領域ＳＤ２上の金属シリサイド層ＳＬ２上との間に絶縁膜ＩＬ１５のエッチング残りＩＬ１５ａが介在し、プラグＰＧ２の導通不良を招く虞がある。プラグＰＧ２の導通不良は、半導体装置の製造歩留まりを低下させてしまう。 When the thickness T9 of the insulating film IL15 in the portion where the region between the sidewall spacers SW2 is embedded increases due to the decrease in the adjacent interval W2 between the sidewall spacers SW2, the following problem occurs. That is, in the etching process for forming the contact hole CT2 on the source / drain region SD2 between the adjacent sidewall spacers SW2 at the adjacent interval W2, the insulating film is formed at the bottom of the contact hole CT2 because the thickness T9 of the insulating film IL15 is large. Etching residue of IL15 is likely to occur. In FIG. 26, the etching residue of the insulating film IL15 at the bottom of the contact hole CT2 is shown with a symbol IL15a. If there is an etching residue IL15a of the insulating film IL15 at the bottom of the contact hole CT2, when the plug PG2 is formed in the contact hole CT2, there is a gap between the plug PG2 and the metal silicide layer SL2 over the source / drain region SD2. There is a possibility that the etching residue IL15a of the insulating film IL15 is interposed between the two and the plug PG2 is poorly conductive. The conduction failure of the plug PG2 reduces the manufacturing yield of the semiconductor device.

コンタクトホールＣＴ２の底部での絶縁膜ＩＬ１５のエッチング残りＩＬ１５ａに起因したプラグＰＧ２の導通不良を防ぐために、コンタクトホールＣＴ２形成工程における絶縁膜ＩＬ１５のエッチング工程でオーバーエッチングを大きくすることも考えられる。しかしながら、この場合、絶縁膜ＩＬ１５が堆積膜厚Ｔ８と同じ厚みで形成されている領域（すなわちサイドウォールスペーサＳＷ２同士が近接している領域以外の領域）に形成されるコンタクトホールＣＴ２については、そのコンタクトホールＣＴ２の掘り過ぎや下地のダメージを招いてしまう。 In order to prevent the conduction failure of the plug PG2 due to the etching residue IL15a of the insulating film IL15 at the bottom of the contact hole CT2, it is conceivable to increase the over-etching in the etching process of the insulating film IL15 in the contact hole CT2 formation process. However, in this case, the contact hole CT2 formed in the region where the insulating film IL15 is formed with the same thickness as the deposited film thickness T8 (that is, the region other than the region where the sidewall spacers SW2 are close to each other) Excessive digging of the contact hole CT2 and damage to the base will be caused.

また、サイドウォールスペーサＳＷ２の隣接間隔Ｗ２を大きくするために、サイドウォールスペーサＳＷ２を形成する際に、サイドウォールスペーサＳＷ２の厚みＴ６が薄くなるように、サイドウォールスペーサＳＷ２を形成することも考えられる。サイドウォールスペーサＳＷ２の厚みＴ６は、サイドウォールスペーサＳＷ２形成用の絶縁膜の厚みにより制御することができる。このため、比較的薄い厚みでサイドウォールスペーサＳＷ２形成用の絶縁膜を形成し、この薄い絶縁膜を異方性エッチング技術によりエッチバックすることでサイドウォールスペーサＳＷ２を形成すれば、サイドウォールスペーサＳＷ２の厚みＴ６を薄くでき、それによって、サイドウォールスペーサＳＷ２の隣接間隔Ｗ２を大きくすることができる。しかしながら、この場合、薄い厚みのサイドウォールスペーサＳＷ２をマスク（イオン注入阻止マスク）としてソース・ドレイン領域ＳＤ２を形成することになる。 Further, in order to increase the adjacent interval W2 between the side wall spacers SW2, it is conceivable to form the side wall spacers SW2 so that the thickness T6 of the side wall spacers SW2 is reduced when forming the side wall spacers SW2. . The thickness T6 of the sidewall spacer SW2 can be controlled by the thickness of the insulating film for forming the sidewall spacer SW2. Therefore, if the insulating film for forming the sidewall spacer SW2 is formed with a relatively thin thickness, and the sidewall spacer SW2 is formed by etching back the thin insulating film by an anisotropic etching technique, the sidewall spacer SW2 is formed. The thickness T6 can be reduced, whereby the adjacent interval W2 of the sidewall spacer SW2 can be increased. However, in this case, the source / drain region SD2 is formed using the thin sidewall spacer SW2 as a mask (ion implantation blocking mask).

しかしながら、ソース・ドレイン領域ＳＤ２形成時におけるサイドウォールスペーサＳＷ２の厚みＴ６により、ＬＤＤ構造におけるエクステンション領域ＥＸの寸法（ゲート長方向（従ってチャネル長方向）の寸法）が制御される。このため、ソース・ドレイン領域ＳＤ２形成時におけるサイドウォールスペーサＳＷ２の厚みＴ６を薄くすると、チャネル形成領域とソース・ドレイン領域ＳＤ２との間に介在するエクステンション領域ＥＸの寸法（チャネル長方向の寸法）が小さくなる。しかしながら、ＭＩＳＦＥＴの特性を考慮すると、ソース・ドレイン領域ＳＤ２形成時におけるサイドウォールスペーサＳＷ２の厚みＴ６を大きくしたい要求がある。その一例を、図２９のグラフを参照して説明する。 However, the dimension (the dimension in the gate length direction (and hence the channel length direction)) of the extension region EX in the LDD structure is controlled by the thickness T6 of the sidewall spacer SW2 when the source / drain region SD2 is formed. For this reason, if the thickness T6 of the sidewall spacer SW2 when forming the source / drain region SD2 is reduced, the dimension of the extension region EX (dimension in the channel length direction) interposed between the channel formation region and the source / drain region SD2 is reduced. Get smaller. However, considering the characteristics of the MISFET, there is a demand to increase the thickness T6 of the sidewall spacer SW2 when the source / drain region SD2 is formed. An example thereof will be described with reference to the graph of FIG.

図２９は、サイドウォールスペーサＳＷ２の厚みＴ６とソース・ドレイン電流Ｉｄｓとの相関を示すグラフである。図２９からも分かるように、サイドウォールスペーサＳＷ２の厚みＴ６を増加するほど、ソース・ドレイン電流Ｉｄｓが減少する傾向にある。しかしながら、図２９のグラフは完全な直線ではなく、サイドウォールスペーサＳＷ２の厚みＴ６が大きくなると、図２９のグラフの傾きは小さくなっている。 FIG. 29 is a graph showing the correlation between the thickness T6 of the sidewall spacer SW2 and the source / drain current Ids. As can be seen from FIG. 29, the source / drain current Ids tends to decrease as the thickness T6 of the sidewall spacer SW2 increases. However, the graph of FIG. 29 is not a complete straight line, and the slope of the graph of FIG. 29 decreases as the thickness T6 of the sidewall spacer SW2 increases.

このことは、サイドウォールスペーサＳＷ２の厚みＴ６が製造条件の変動などにより設計値から変動した場合に、ソース・ドレイン電流Ｉｄｓが設計値から変動する量は、サイドウォールスペーサＳＷ２の厚みＴ６が大きい方が、小さくなることを示している。つまり、製造条件の変動などによりサイドウォールスペーサＳＷ２の厚みＴ６が設計値から変動した場合、ＭＩＳＦＥＴの特性（例えばソース・ドレイン電流Ｉｄｓ）の変動量は、サイドウォールスペーサＳＷ２の厚みＴ６が大きい方が、小さくなる。このため、ソース・ドレイン領域ＳＤ２形成時におけるサイドウォールスペーサＳＷ２の厚みＴ６はある程度の大きさを確保することが好ましく、これにより、たとえ製造条件の変動などによりサイドウォールスペーサＳＷ２の厚みＴ６が設計値から変動したとしても、ＭＩＳＦＥＴの特性（例えばソース・ドレイン電流Ｉｄｓ）が変動するのを抑制することができるようになる。 This is because when the thickness T6 of the sidewall spacer SW2 varies from the design value due to variations in manufacturing conditions, the amount by which the source / drain current Ids varies from the design value is larger for the thickness T6 of the sidewall spacer SW2. Indicates that it becomes smaller. That is, when the thickness T6 of the sidewall spacer SW2 varies from the design value due to variations in manufacturing conditions, the amount of variation in the MISFET characteristics (for example, the source / drain current Ids) is larger when the thickness T6 of the sidewall spacer SW2 is larger. , Get smaller. For this reason, it is preferable to secure a certain amount of the thickness T6 of the sidewall spacer SW2 when the source / drain region SD2 is formed. As a result, the thickness T6 of the sidewall spacer SW2 is designed even if the manufacturing condition varies. Even if it fluctuates, it is possible to suppress fluctuations in the characteristics of the MISFET (for example, the source / drain current Ids).

このため、ＭＩＳＦＥＴの特性向上のためには、ソース・ドレイン領域ＳＤ２形成時におけるサイドウォールスペーサＳＷ２の厚みＴ６を大きくしたいが、これは、サイドウォールスペーサＳＷ２の隣接間隔Ｗ２の縮小につながり、上述のように、コンタクトホールＣＴ２形成時の課題の発生につながる。 For this reason, in order to improve the characteristics of the MISFET, it is desired to increase the thickness T6 of the sidewall spacer SW2 when forming the source / drain region SD2. As described above, this causes a problem when the contact hole CT2 is formed.

＜本実施の形態の主要な特徴について＞
本実施の形態では、ステップＳ９で半導体基板ＳＢ上に、ゲート電極ＧＥを覆うように、絶縁膜ＩＬ２を形成してから、ステップＳ１０で絶縁膜ＩＬ２上に絶縁膜ＩＬ３を形成し、その後、ステップＳ１１で絶縁膜ＩＬ３および絶縁膜ＩＬ２をエッチバックすることにより、ゲート電極ＧＥの側壁上に絶縁膜ＩＬ２および絶縁膜ＩＬ３からなるサイドウォールスペーサＳＷを形成する。それから、ステップＳ１２で、ゲート電極ＧＥおよびサイドウォールスペーサＳＷをマスクとして半導体基板ＳＢにイオン注入を行うことにより、半導体基板にＭＩＳＦＥＴ用のソース・ドレイン領域ＳＤを形成する。その後、ステップＳ１３で、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２がエッチングされにくい条件で、サイドウォールスペーサＳＷを等方性エッチングして、サイドウォールスペーサＳＷの厚みを小さくする。更に、その後で、ステップＳ１７でソース・ドレイン領域ＳＤ上に金属とソース・ドレイン領域ＳＤとの反応層（金属シリサイド層ＳＬ）を形成してから、ステップＳ１８，Ｓ１９で絶縁膜ＩＬ５，ＩＬ６を順次形成し、ステップＳ２０で絶縁膜ＩＬ６，ＩＬ５にコンタクトホールＣＴを形成する。 <Main features of the present embodiment>
In this embodiment, the insulating film IL2 is formed on the semiconductor substrate SB so as to cover the gate electrode GE in Step S9, and then the insulating film IL3 is formed on the insulating film IL2 in Step S10. Etching back the insulating film IL3 and the insulating film IL2 in S11 forms the sidewall spacer SW made of the insulating film IL2 and the insulating film IL3 on the side wall of the gate electrode GE. Then, in step S12, ion implantation is performed on the semiconductor substrate SB using the gate electrode GE and the sidewall spacer SW as a mask, thereby forming the source / drain regions SD for the MISFET in the semiconductor substrate. Thereafter, in step S13, the sidewall spacer SW is isotropically etched under the condition that the insulating film IL2 is less likely to be etched than the insulating film IL3, thereby reducing the thickness of the sidewall spacer SW. Further, after that, a reaction layer (metal silicide layer SL) of the metal and the source / drain region SD is formed on the source / drain region SD in step S17, and then the insulating films IL5 and IL6 are sequentially formed in steps S18 and S19. In step S20, contact holes CT are formed in the insulating films IL6 and IL5.

本実施の形態では、ソース・ドレイン領域ＳＤの形成後に、サイドウォールスペーサＳＷを等方性エッチングしてサイドウォールスペーサＳＷの厚みを小さく（薄く）することを、主要な特徴のうちの一つとしている。このため、ステップＳ１８で絶縁膜ＩＬ５を形成する際のサイドウォールスペーサＳＷの厚み（Ｔ５）は、ステップＳ１２でソース・ドレイン領域ＳＤを形成する際のサイドウォールスペーサＳＷの厚み（Ｔ４）よりも小さくすることができる。従って、ソース・ドレイン領域ＳＤ形成時（すなわちステップＳ１２のイオン注入時）におけるサイドウォールスペーサＳＷの厚み（Ｔ４）については、ある程度の大きさを確保しながら、絶縁膜ＩＬ５形成時（ステップＳ１８）におけるサイドウォールスペーサＳＷの厚み（Ｔ５）については、小さく（薄く）することができる。これにより、絶縁膜ＩＬ５形成時（ステップＳ１８）におけるサイドウォールスペーサＳＷの厚み（Ｔ５）を小さく（薄く）したことで、コンタクトホールＣＴ形成時の不具合を抑制または防止できる。このため、半導体装置の製造歩留まりを向上できる。また、絶縁膜ＩＬ５形成時（ステップＳ１８）におけるサイドウォールスペーサＳＷの厚み（Ｔ５）を小さく（薄く）するのに、ソース・ドレイン領域ＳＤ形成時（すなわちステップＳ１２のイオン注入時）におけるサイドウォールスペーサＳＷの厚み（Ｔ４）を小さく（薄く）しなくともよいため、ＭＩＳＦＥＴの特性（電気的特性）を向上することができる。このため、半導体装置の性能を向上できる。 In the present embodiment, after forming the source / drain regions SD, the sidewall spacer SW is isotropically etched to reduce the thickness of the sidewall spacer SW (one of the main features). Yes. For this reason, the thickness (T5) of the sidewall spacer SW when forming the insulating film IL5 in step S18 is smaller than the thickness (T4) of the sidewall spacer SW when forming the source / drain region SD in step S12. can do. Therefore, the thickness (T4) of the sidewall spacer SW when the source / drain region SD is formed (that is, at the time of ion implantation in step S12) is assured to some extent while the insulating film IL5 is formed (step S18). The thickness (T5) of the sidewall spacer SW can be made small (thin). As a result, the thickness (T5) of the sidewall spacer SW when the insulating film IL5 is formed (step S18) is reduced (thinned), thereby preventing or preventing problems when forming the contact hole CT. For this reason, the manufacturing yield of the semiconductor device can be improved. Further, in order to reduce the thickness (T5) of the sidewall spacer SW when forming the insulating film IL5 (step S18), the sidewall spacer when forming the source / drain region SD (that is, during ion implantation in step S12). Since the SW thickness (T4) does not have to be reduced (thinned), the characteristics (electrical characteristics) of the MISFET can be improved. For this reason, the performance of the semiconductor device can be improved.

以下、具体的に説明する。 This will be specifically described below.

図３０〜図３５は、本実施の形態の半導体装置の製造工程中の要部断面図である。図３０〜図３５の場合の製造工程も、上記図１〜図２２を参照して上述した本実施の形態の製造工程と基本的には同じである。 30 to 35 are main-portion cross-sectional views during the manufacturing process of the semiconductor device of the present embodiment. The manufacturing process in the case of FIGS. 30 to 35 is basically the same as the manufacturing process of the present embodiment described above with reference to FIGS.

図３０の場合も、上記図１６までの工程を上述のように行って、上記図１６に相当する図３０の構造を得る。 In the case of FIG. 30 as well, the steps up to FIG. 16 are performed as described above to obtain the structure of FIG. 30 corresponding to FIG.

但し、図３０には、ソース・ドレイン領域ＳＤを共有してゲート長方向に２つのＭＩＳＦＥＴＱ５，Ｑ６（のゲート電極ＧＥ）が隣り合っている場合について、図示してある。図３０に示されるように、ｐ型ウエルＰＷ１にＭＩＳＦＥＴＱ５，Ｑ６が形成され、ＭＩＳＦＥＴＱ５のゲート電極ＧＥとＭＩＳＦＥＴＱ６のゲート電極ＧＥとがゲート長方向に隣り合っており、ＭＩＳＦＥＴＱ５のゲート電極ＧＥとＭＩＳＦＥＴＱ６のゲート電極ＧＥとの間に配置されたソース・ドレイン領域ＳＤが、ＭＩＳＦＥＴＱ５とＭＩＳＦＥＴＱ６とで共有されている。これ以外については、ＭＩＳＦＥＴＱ５，Ｑ６のそれぞれ構成は、上記ＭＩＳＦＥＴＱ１と基本的には同じである。つまり、図１６の左半分の構造（ＭＩＳＦＥＴＱ１）を、ソース・ドレイン領域ＳＤを共有させてゲート長方向に並べたものが、図３０の構造にほぼ対応している。 However, FIG. 30 illustrates a case where two MISFETs Q5 and Q6 (the gate electrodes GE thereof) are adjacent to each other in the gate length direction while sharing the source / drain region SD. As shown in FIG. 30, MISFETs Q5 and Q6 are formed in the p-type well PW1, the gate electrode GE of the MISFET Q5 and the gate electrode GE of the MISFET Q6 are adjacent to each other in the gate length direction, and the gate electrodes GE and MISFET Q6 of the MISFET Q5 The source / drain region SD disposed between the gate electrode GE is shared by the MISFET Q5 and the MISFET Q6. Other than this, the configurations of the MISFETs Q5 and Q6 are basically the same as those of the MISFET Q1. That is, the structure of the left half of FIG. 16 (MISFET Q1) arranged in the gate length direction while sharing the source / drain region SD substantially corresponds to the structure of FIG.

図３０の構造を得るまでの工程は、上記図１６の構造を得るまでの工程と基本的には同じであるので、ここではその繰り返しの説明は省略する。 The steps until the structure of FIG. 30 is obtained are basically the same as the steps until the structure of FIG. 16 is obtained, and therefore, the repeated description thereof is omitted here.

それから、上記図１７の工程段階に対応する図３１に示されるように、上記ステップＳ１８を行って、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷおよび金属シリサイド層ＳＬを覆うように、絶縁膜ＩＬ５を形成する。それから、上記図１８の工程段階に対応する図３２に示されるように、上記ステップＳ１９を行って、絶縁膜ＩＬ５上に絶縁膜ＩＬ６を形成する。それから、上記図２０の工程段階に対応する図３３に示されるように、上記ステップＳ２０を行って、絶縁膜ＩＬ６，ＩＬ５の積層膜にコンタクトホールＣＴを形成する。コンタクトホールＣＴの形成法は、上記図１９および図２０を参照して説明したのと同様である。それから、上記図２１の工程段階に対応する図３４に示されるように、上記ステップＳ２１を行って、コンタクトホールＣＴ内に導電性のプラグＰＧを埋め込む。その後、上記図２２の工程段階に対応する図３５に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ６上に絶縁膜ＩＬ７を形成し、ダマシン法を用いて配線Ｍ１を形成する。このようにして、本実施の形態の半導体装置が製造される。 Then, as shown in FIG. 31 corresponding to the process step of FIG. 17, the step S18 is performed, and the gate electrode GE, the sidewall spacer SW, and the metal are formed on the main surface (entire main surface) of the semiconductor substrate SB. An insulating film IL5 is formed so as to cover the silicide layer SL. Then, as shown in FIG. 32 corresponding to the process step of FIG. 18, the step S19 is performed to form the insulating film IL6 on the insulating film IL5. Then, as shown in FIG. 33 corresponding to the process step of FIG. 20, the step S20 is performed to form a contact hole CT in the laminated film of the insulating films IL6 and IL5. The method for forming the contact hole CT is the same as that described with reference to FIGS. Then, as shown in FIG. 34 corresponding to the process step of FIG. 21, the step S21 is performed to embed a conductive plug PG in the contact hole CT. Thereafter, as shown in FIG. 35 corresponding to the process step of FIG. 22, the insulating film IL7 is formed on the insulating film IL6 in which the plug PG is embedded, and the wiring M1 is formed using the damascene method. In this way, the semiconductor device of the present embodiment is manufactured.

ここで、図３０に示される、ソース・ドレイン領域（ＳＤ）を間に挟んで（共有して）ゲート長方向に隣り合うゲート電極ＧＥの間隔Ｗ３は、上記図２３の場合におけるゲート電極ＧＥの間隔Ｗ１と同じ（すなわちＷ３＝Ｗ１）であると仮定する。また、側壁絶縁膜ＳＰの厚み（ゲート長方向に沿った方向の厚み）は、図３０の場合と上記図２３の場合とで同じであると仮定する。また、図３０の場合にステップＳ１１でサイドウォールスペーサＳＷを形成したときのサイドウォールスペーサＳＷの上記厚みＴ４が、上記図２３の場合のサイドウォールスペーサＳＷ２の厚みＴ６と同じであると仮定する。この場合、図３０の場合のソース・ドレイン領域ＳＤ形成時におけるサイドウォールスペーサＳＷの厚みＴ４と、上記図２３の場合のソース・ドレイン領域ＳＤ２形成時におけるサイドウォールスペーサＳＷ２の厚みＴ６とが同じことになる。 Here, the interval W3 between the gate electrodes GE adjacent in the gate length direction with the source / drain region (SD) sandwiched (shared) shown in FIG. 30 is the same as that of the gate electrode GE in the case of FIG. Assume that it is the same as the interval W1 (ie, W3 = W1). Further, it is assumed that the thickness of the sidewall insulating film SP (the thickness in the direction along the gate length direction) is the same in the case of FIG. 30 and the case of FIG. In the case of FIG. 30, it is assumed that the thickness T4 of the sidewall spacer SW when the sidewall spacer SW is formed in step S11 is the same as the thickness T6 of the sidewall spacer SW2 in the case of FIG. In this case, the thickness T4 of the sidewall spacer SW when the source / drain region SD is formed in FIG. 30 is the same as the thickness T6 of the sidewall spacer SW2 when the source / drain region SD2 is formed in FIG. become.

しかしながら、本実施の形態では、ソース・ドレイン領域ＳＤの形成後に、サイドウォールスペーサＳＷを等方性エッチングしてサイドウォールスペーサＳＷの厚みを小さく（薄く）している。このため、図３０の場合の絶縁膜ＩＬ５を形成する段階でのサイドウォールスペーサＳＷの隣接間隔Ｗ４は、上記図２３の場合の絶縁膜ＩＬ１５を形成する段階でのサイドウォールスペーサＳＷ２の隣接間隔Ｗ２よりも大きくなる。ここで、サイドウォールスペーサＳＷの隣接間隔Ｗ４は、ゲート長方向に隣り合うゲート電極ＧＥの互いに対向する側壁上に形成されたサイドウォールスペーサＳＷ同士の間隔に対応している。 However, in the present embodiment, after the formation of the source / drain regions SD, the sidewall spacer SW is isotropically etched to reduce (thinner) the thickness of the sidewall spacer SW. Therefore, the adjacent interval W4 of the sidewall spacer SW in the step of forming the insulating film IL5 in the case of FIG. 30 is the adjacent interval W2 of the sidewall spacer SW2 in the step of forming the insulating film IL15 in the case of FIG. Bigger than. Here, the adjacent interval W4 between the side wall spacers SW corresponds to the interval between the side wall spacers SW formed on the opposite side walls of the gate electrodes GE adjacent in the gate length direction.

つまり、本実施の形態では、ソース・ドレイン領域ＳＤの形成後に、サイドウォールスペーサＳＷを等方性エッチングしてサイドウォールスペーサＳＷの厚みを小さく（薄く）することにより、サイドウォールスペーサＳＷの隣接間隔Ｗ４を大きくすることができる。 That is, in this embodiment, after the formation of the source / drain region SD, the side wall spacer SW is isotropically etched to reduce (thinner) the thickness of the side wall spacer SW. W4 can be increased.

ここで、図３１の場合の絶縁膜ＩＬ１５の成膜工程において、絶縁膜ＩＬ５を厚み（堆積膜厚）Ｔ１１で堆積させ、この絶縁膜ＩＬ５の堆積膜厚Ｔ１１が、上記図２４の場合の絶縁膜ＩＬ１５の堆積膜厚Ｔ８と同じであると仮定する。このとき、図３１の場合のサイドウォールスペーサＳＷ間の狭い隙間（領域）を埋め込む絶縁膜ＩＬ５に着目すると、半導体基板ＳＢの主面に垂直な方向での絶縁膜ＩＬ５の厚みＴ１２は、上記図２４の場合のサイドウォールスペーサＳＷ２間の領域を埋め込む部分の絶縁膜ＩＬ１５の厚みＴ９よりも小さくなる。こうなるのは、図３０および図３１の場合のサイドウォールスペーサＳＷの隣接間隔Ｗ４は、上記図２３および図２４の場合のサイドウォールスペーサＳＷ２の隣接間隔Ｗ２よりも大きいためである。 Here, in the film forming process of the insulating film IL15 in the case of FIG. 31, the insulating film IL5 is deposited with a thickness (deposited film thickness) T11, and the deposited film thickness T11 of the insulating film IL5 is the insulating film in the case of FIG. It is assumed that the deposited film thickness T8 of the film IL15 is the same. At this time, paying attention to the insulating film IL5 filling the narrow gap (region) between the sidewall spacers SW in the case of FIG. 31, the thickness T12 of the insulating film IL5 in the direction perpendicular to the main surface of the semiconductor substrate SB is In the case of 24, the thickness is smaller than the thickness T9 of the insulating film IL15 where the region between the sidewall spacers SW2 is embedded. This is because the adjacent interval W4 of the sidewall spacer SW in the case of FIGS. 30 and 31 is larger than the adjacent interval W2 of the sidewall spacer SW2 in the case of FIGS.

すなわち、サイドウォールスペーサの隣接間隔Ｗ４，Ｗ２が小さくなるほど、サイドウォールスペーサ間の領域を埋め込む部分の絶縁膜ＩＬ５，ＩＬ１５の厚みＴ１２，Ｔ９は大きくなってしまうが、本実施の形態では、ステップＳ１３でサイドウォールスペーサＳＷの厚みを小さくした分、サイドウォールスペーサＳＷの隣接間隔Ｗ４を大きくすることができる。このため、サイドウォールスペーサ間の領域を埋め込む部分の絶縁膜ＩＬ５の厚みＴ１２を、絶縁膜ＩＬ５の堆積膜厚Ｔ１１に近づけることができる。換言すれば、本実施の形態では、サイドウォールスペーサＳＷ間の領域を埋め込む部分の絶縁膜ＩＬ５の厚みＴ１２と、絶縁膜ＩＬ５の堆積膜厚Ｔ１１との差を、小さくすることができる。 That is, as the adjacent intervals W4 and W2 of the sidewall spacers become smaller, the thicknesses T12 and T9 of the insulating films IL5 and IL15 where the regions between the sidewall spacers are buried become larger. As a result, the distance W4 between adjacent sidewall spacers SW can be increased by reducing the thickness of the sidewall spacer SW. For this reason, the thickness T12 of the insulating film IL5 where the region between the sidewall spacers is embedded can be made closer to the deposited film thickness T11 of the insulating film IL5. In other words, in this embodiment, the difference between the thickness T12 of the insulating film IL5 where the region between the sidewall spacers SW is embedded and the deposited film thickness T11 of the insulating film IL5 can be reduced.

このため、本実施の形態では、図３３に示されるように、隣接間隔Ｗ４で隣り合うサイドウォールスペーサＳＷ間のソース・ドレイン領域ＳＤ上にコンタクトホールＣＴを形成するエッチング工程において、コンタクトホールＣＴの底部で絶縁膜ＩＬ５のエッチング残りが発生するのを抑制または防止することができる。これにより、プラグＰＧの導通不良を防止でき、半導体装置の製造歩留まりを向上させることができる。また、絶縁膜ＩＬ５のエッチング工程でオーバーエッチングを大きくしなくともよいため、コンタクトホールＣＴの掘り過ぎや下地のダメージを抑制または防止できる。 Therefore, in the present embodiment, as shown in FIG. 33, in the etching process for forming the contact hole CT on the source / drain region SD between the adjacent sidewall spacers SW at the adjacent interval W4, It is possible to suppress or prevent the occurrence of etching residue of the insulating film IL5 at the bottom. As a result, the conduction failure of the plug PG can be prevented, and the manufacturing yield of the semiconductor device can be improved. In addition, since it is not necessary to increase the over-etching in the etching process of the insulating film IL5, excessive digging of the contact hole CT and damage to the base can be suppressed or prevented.

また、本実施の形態では、絶縁膜ＩＬ５形成時（ステップＳ１８）におけるサイドウォールスペーサＳＷの厚み（Ｔ５）を小さく（薄く）するのに、ソース・ドレイン領域ＳＤ形成時（すなわちステップＳ１２のイオン注入時）におけるサイドウォールスペーサＳＷの厚み（Ｔ４）を小さく（薄く）しなくともよい。このため、ソース・ドレイン領域ＳＤ形成用のイオン注入時におけるサイドウォールスペーサＳＷの厚み（Ｔ４）を大きくすることができる。これにより、活性化アニールによってソース・ドレイン領域ＳＤ中のドーパントがエクステンション領域ＥＸ側に拡散したとしても、ソース・ドレイン領域ＳＤからエクステンション領域ＥＸがチャネル形成領域側に突き出すような不純物プロファイルを的確に形成することができる。このため、ＭＩＳＦＥＴの特性（電気的特性）を向上することができる。例えば、製造条件のばらつきなどで、たとえサイドウォールスペーサＳＷ形成時のサイドウォールスペーサＳＷの厚み（Ｔ４）がばらついた（変動した）としても、ＭＩＳＦＥＴの電気的特性（例えばソース・ドレイン電流）が変動するのを抑制することができる。従って、半導体装置の性能を向上させることができる。 In the present embodiment, the thickness (T5) of the side wall spacer SW when the insulating film IL5 is formed (step S18) is reduced (thinned), while the source / drain region SD is formed (that is, the ion implantation of step S12). The thickness (T4) of the side wall spacer SW does not have to be small (thin). Therefore, the thickness (T4) of the sidewall spacer SW at the time of ion implantation for forming the source / drain region SD can be increased. Thereby, even if the dopant in the source / drain region SD is diffused to the extension region EX by the activation annealing, an impurity profile is accurately formed so that the extension region EX protrudes from the source / drain region SD to the channel formation region. can do. For this reason, the characteristic (electric characteristic) of MISFET can be improved. For example, even if the thickness (T4) of the sidewall spacer SW at the time of forming the sidewall spacer SW varies (varies) due to variations in manufacturing conditions, the electrical characteristics (for example, source / drain current) of the MISFET vary. Can be suppressed. Therefore, the performance of the semiconductor device can be improved.

また、ゲート電極同士の間隔（Ｗ１，Ｗ３）が狭く、上記図２３〜図２８で説明したような問題が特に生じやすいのは、金属シリサイドＳＬを形成するＭＩＳＦＥＴ（すなわちシリサイドブロック膜ＢＫで覆わないＭＩＳＦＥＴ）であり、例えばメモリ（ＳＲＡＭやフラッシュメモリなど）のメモリセルを形成した領域である。本実施の形態では、後でシリサイドブロック膜ＢＫで覆われないＭＩＳＦＥＴと後でシリサイドブロック膜ＢＫで覆われるＭＩＳＦＥＴとの両方について、ステップＳ１３でサイドウォールスペーサＳＷの厚みを小さくする。このため、上記図２３〜図２８で説明したような問題が生じやすい、シリサイドブロック膜ＢＫで覆われないＭＩＳＦＥＴにおいて、上記図２３〜図２８で説明したような問題が生じるのを防止することができる。 Further, the gaps (W1, W3) between the gate electrodes are narrow, and the problem described with reference to FIGS. 23 to 28 is particularly likely to occur. The MISFET for forming the metal silicide SL (that is, the silicide block film BK is not covered). MISFET), for example, an area where memory cells of a memory (SRAM, flash memory, etc.) are formed. In the present embodiment, the thickness of the sidewall spacer SW is reduced in step S13 for both the MISFET that is not covered later with the silicide block film BK and the MISFET that is covered later with the silicide block film BK. For this reason, in the MISFET that is not covered with the silicide block film BK, which is likely to cause the problem described with reference to FIGS. 23 to 28, the problem as described with reference to FIGS. 23 to 28 can be prevented. it can.

一方、シリサイドブロック膜ＢＫを形成して金属シリサイド層ＳＬの形成を防ぐようなＭＩＳＦＥＴの場合、ゲート電極同士の間隔（Ｗ１，Ｗ３）はそれほど狭くない。このため、シリサイドブロック膜ＢＫを形成するＭＩＳＦＥＴについては、シリサイドブロック膜ＢＫがサイドウォールスペーサ（ＳＷ）の隣接間隔（Ｗ４）を狭くするように作用してしまうが、それは、上記図２３〜図２８で説明したような問題の発生にはつながらない。 On the other hand, in the case of a MISFET in which the silicide block film BK is formed to prevent the formation of the metal silicide layer SL, the distances (W1, W3) between the gate electrodes are not so narrow. For this reason, in the MISFET for forming the silicide block film BK, the silicide block film BK acts so as to narrow the adjacent interval (W4) of the sidewall spacer (SW). This does not lead to the problem described in.

また、ゲート電極同士の間隔（Ｗ１，Ｗ３）が狭く、上記図２３〜図２８で説明したような問題が特に生じやすいのは、メモリ（ＳＲＡＭやフラッシュメモリ（不揮発性メモリ）など）のメモリセルを形成した領域である。このため、本実施の形態や後述の実施の形態２は、メモリ（ＳＲＡＭやフラッシュメモリ（不揮発性メモリ）など）を有する半導体装置を製造する場合に適用すれば、特に効果が大きい。 In addition, the space (W1, W3) between the gate electrodes is narrow, and the problem described with reference to FIGS. This is a region in which is formed. For this reason, this embodiment and the second embodiment described later are particularly effective when applied to manufacturing a semiconductor device having a memory (SRAM, flash memory (nonvolatile memory), etc.).

本実施の形態の主要な特徴のうちの他の一つは、サイドウォールスペーサを絶縁膜ＩＬ２，ＩＬ３により形成し、ステップＳ１３でサイドウォールスペーサＳＷを等方性エッチングしてサイドウォールスペーサＳＷの厚みを小さくする際に、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２がエッチングされにくい条件でエッチングを行うことである。 Another one of the main features of the present embodiment is that the side wall spacers are formed of the insulating films IL2 and IL3, and the side wall spacers SW are isotropically etched in step S13 to form the thickness of the side wall spacers SW. When reducing the thickness, the etching is performed under the condition that the insulating film IL2 is less likely to be etched than the insulating film IL3.

本実施の形態とは異なり、絶縁膜ＩＬ３と絶縁膜ＩＬ２とが同じエッチング速度でエッチングされる条件か、あるいは、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２がエッチングされやすい条件でサイドウォールスペーサＳＷを等方性エッチングした場合、この等方性エッチンング工程において、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２のサイドエッチングが促進されてしまう。サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２のサイドエッチングが促進されてしまうことは、後でソース・ドレイン領域ＳＤ上に金属シリサイド層ＳＬを形成した際に、金属シリサイド層ＳＬの端部（チャネル形成領域に対向する側の端部）がチャネル形成領域に近づくことにつながり、リーク電流の増加を招いてしまう。すなわち、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２がエッチングされて基板領域（Ｓｉ基板領域）が露出されると、後でサリサイド技術で金属シリサイド層ＳＬを形成した際に、その露出された基板領域（Ｓｉ基板領域）にも金属シリサイド層ＳＬが形成されてしまうため、金属シリサイド層ＳＬの端部がチャネル形成領域に近づいてしまい、リーク電流の増加を招いてしまう。リーク電流の増加は、半導体装置の性能の低下につながる。また、リーク電流の増加は、リーク電流起因の歩留まり低下につながる。 Unlike the present embodiment, the side wall spacer SW is isotropically provided that the insulating film IL3 and the insulating film IL2 are etched at the same etching rate or the insulating film IL2 is more easily etched than the insulating film IL3. In the isotropic etching, side etching of the insulating film IL2 constituting the sidewall spacer SW is promoted in this isotropic etching process. The side etching of the insulating film IL2 constituting the sidewall spacer SW is promoted because the end portion of the metal silicide layer SL (channel formation) is formed when the metal silicide layer SL is formed on the source / drain region SD later. As a result, the end portion on the side facing the region approaches the channel formation region, leading to an increase in leakage current. That is, when the insulating film IL2 constituting the sidewall spacer SW is etched and the substrate region (Si substrate region) is exposed, the exposed substrate region is formed when the metal silicide layer SL is formed later by the salicide technique. Since the metal silicide layer SL is also formed in the (Si substrate region), the end of the metal silicide layer SL approaches the channel formation region, leading to an increase in leakage current. An increase in leakage current leads to a decrease in performance of the semiconductor device. An increase in leakage current leads to a decrease in yield due to leakage current.

それに対して、本実施の形態では、ステップＳ１３でサイドウォールスペーサＳＷを等方性エッチングしてサイドウォールスペーサＳＷの厚みを小さくする際に、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２がエッチングされにくい条件でエッチングを行う。このため、ステップＳ１３の等方性エッチンング工程においては、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３がサイドエッチングされることで、サイドウォールスペーサＳＷの厚みを小さくするとともに、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２のエッチングを抑制することができる。従って、ステップＳ１３の等方性エッチングを行うと、図１２に示されるように、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）上に延在する部分の端部ＥＧが、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態になる。本実施の形態では、ステップＳ１３の等方性エッチンング工程においてサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２のエッチングを抑制できるため、後でソース・ドレイン領域ＳＤ上に金属シリサイド層ＳＬを形成した際に、金属シリサイド層ＳＬの端部（チャネル形成領域に対向する側の端部）がチャネル形成領域に近づくことを抑制または防止でき、リーク電流を抑制することができる。すなわち、ステップＳ１３の等方性エッチングでは、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２がエッチングされて基板領域（Ｓｉ基板領域）が露出されるのを抑制または防止できるため、後でサリサイド技術で金属シリサイド層ＳＬを形成した際に、金属シリサイド層ＳＬの端部がチャネル形成領域に近づいてしまうのを抑制または防止できる。このため、リーク電流を抑制することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。 In contrast, in this embodiment, when the sidewall spacer SW is isotropically etched in step S13 to reduce the thickness of the sidewall spacer SW, the insulating film IL2 is less likely to be etched than the insulating film IL3. Etching is performed. For this reason, in the isotropic etching process of step S13, the insulating film IL3 constituting the sidewall spacer SW is side-etched, thereby reducing the thickness of the sidewall spacer SW and constituting the sidewall spacer SW. Etching of the insulating film IL2 can be suppressed. Therefore, when the isotropic etching of step S13 is performed, as shown in FIG. 12, the portion of the insulating film IL2 that forms the sidewall spacer SW that extends on the semiconductor substrate SB (p-type wells PW1, PW2) The end EG protrudes from the side surface of the insulating film IL3 that constitutes the sidewall spacer SW. In this embodiment, since the etching of the insulating film IL2 constituting the sidewall spacer SW can be suppressed in the isotropic etching process of step S13, when the metal silicide layer SL is formed on the source / drain region SD later, In addition, it is possible to suppress or prevent the end portion of the metal silicide layer SL (the end portion on the side facing the channel formation region) from approaching the channel formation region, and suppress leakage current. That is, in the isotropic etching in step S13, it is possible to suppress or prevent the substrate region (Si substrate region) from being exposed by etching the insulating film IL2 constituting the sidewall spacer SW. When the silicide layer SL is formed, it is possible to suppress or prevent the end portion of the metal silicide layer SL from approaching the channel formation region. For this reason, leakage current can be suppressed. Therefore, the performance of the semiconductor device can be improved. In addition, the manufacturing yield of the semiconductor device can be improved.

つまり、サイドウォールスペーサＳＷを絶縁膜ＩＬ２，ＩＬ３により形成しているが、上記図２３〜図２８および図３０〜図３５で説明したような、サイドウォールスペーサの間の絶縁膜ＩＬ５，ＩＬ１５の埋め込み性に主として寄与するのは、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２，ＩＬ３のうちの上層側の絶縁膜ＩＬ３である。また、金属シリサイド層ＳＬの端部の形成位置に主として寄与するのは、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２，ＩＬ３のうちの下層側の絶縁膜ＩＬ２である。このため、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２，ＩＬ３のうち、絶縁膜ＩＬ３をステップＳ１３で選択的に等方性エッチングする。これにより、サイドウォールスペーサＳＷの隣接間隔Ｗ４を大きくして、サイドウォールスペーサＳＷ間の領域を埋め込む部分の絶縁膜ＩＬ５の厚みＴ１２と、絶縁膜ＩＬ５の堆積膜厚Ｔ１１との差を小さくすることができる。このため、プラグＰＧの導通不良を防止でき、半導体装置の製造歩留まりを向上させることができる。一方、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２，ＩＬ３のうちの下層側の絶縁膜ＩＬ２については、ステップＳ１３でのエッチングを抑制することで、金属シリサイド層ＳＬを形成したときに、金属シリサイド層ＳＬの端部がチャネル形成領域に近づいてしまうのを抑制または防止できる。このため、リーク電流を抑制することができ、半導体装置の性能を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。 That is, the sidewall spacer SW is formed of the insulating films IL2 and IL3. However, as described in FIGS. 23 to 28 and FIGS. 30 to 35, the insulating films IL5 and IL15 are embedded between the sidewall spacers. It is the insulating film IL3 on the upper layer side of the insulating films IL2 and IL3 constituting the sidewall spacer SW that mainly contributes to the performance. Also, the insulating film IL2 on the lower side of the insulating films IL2 and IL3 constituting the sidewall spacer SW mainly contributes to the formation position of the end portion of the metal silicide layer SL. For this reason, among the insulating films IL2 and IL3 constituting the sidewall spacer SW, the insulating film IL3 is selectively isotropically etched in step S13. Thus, the adjacent interval W4 between the sidewall spacers SW is increased, and the difference between the thickness T12 of the insulating film IL5 in the region where the region between the sidewall spacers SW is embedded and the deposited film thickness T11 of the insulating film IL5 is decreased. Can do. For this reason, poor conduction of the plug PG can be prevented, and the manufacturing yield of the semiconductor device can be improved. On the other hand, regarding the insulating film IL2 on the lower side of the insulating films IL2 and IL3 constituting the sidewall spacer SW, the metal silicide layer SL is formed when the metal silicide layer SL is formed by suppressing the etching in step S13. It is possible to suppress or prevent the end portion of SL from approaching the channel formation region. For this reason, leakage current can be suppressed and the performance of the semiconductor device can be improved. In addition, the manufacturing yield of the semiconductor device can be improved.

また、絶縁膜ＩＬ３の厚み（形成膜厚）Ｔ２は、絶縁膜ＩＬ２の厚み（形成膜厚）Ｔ１よりも大きい（厚い）ことが好ましい（すなわちＴ２＞Ｔ１）。これにより、サイドウォールスペーサＳＷの絶縁膜ＩＬ２により金属シリサイド層ＳＬの端部の形成位置を制御できるとともに、サイドウォールスペーサＳＷ間の領域を埋め込む部分の絶縁膜ＩＬ５の厚みＴ１２と、絶縁膜ＩＬ５の堆積膜厚Ｔ１１との差を小さくする効果を、高めることができる。 The thickness (formed film thickness) T2 of the insulating film IL3 is preferably larger (thick) than the thickness (formed film thickness) T1 of the insulating film IL2 (that is, T2> T1). Thus, the formation position of the end portion of the metal silicide layer SL can be controlled by the insulating film IL2 of the sidewall spacer SW, and the thickness T12 of the insulating film IL5 in the region embedded between the sidewall spacers SW and the insulating film IL5 The effect of reducing the difference from the deposited film thickness T11 can be enhanced.

また、本実施の形態では、ステップＳ１３のサイドウォールスペーサＳＷの等方性エッチング工程は、ステップＳ１４の活性化のための熱処理である活性化アニールの前に行っている。ステップＳ１４の活性化アニールは、半導体装置の製造プロセスの中で、最も高温の熱処理であり、そのような高温の熱処理（活性化アニール）を行うと、サイドウォールスペーサＳＷ（の絶縁膜ＩＬ３）はエッチングされにくい状態になりやすい。しかしながら、本実施の形態では、ステップＳ１４の活性化アニールの前に、ステップＳ１３のサイドウォールスペーサＳＷの等方性エッチング工程を行うことで、このステップＳ１３においてサイドウォールスペーサＳＷ（の絶縁膜ＩＬ３）をエッチングしやすくなるため、ステップＳ１３のエッチング工程が行いやすいという利点を得られる。 In this embodiment, the isotropic etching process of the side wall spacer SW in step S13 is performed before the activation annealing that is the heat treatment for activation in step S14. The activation annealing in step S14 is the highest temperature heat treatment in the manufacturing process of the semiconductor device. When such a high temperature heat treatment (activation annealing) is performed, the sidewall spacer SW (the insulating film IL3 thereof) It tends to be difficult to be etched. However, in this embodiment, by performing the isotropic etching process of the side wall spacer SW in step S13 before the activation annealing in step S14, the side wall spacer SW (the insulating film IL3) in this step S13. Since it becomes easy to etch, the advantage that the etching process of step S13 is easy to perform can be obtained.

また、ステップＳ１３のエッチング工程では、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３が全て除去される前にエッチングを終了することが好ましい。このため、ステップＳ１３のエッチング工程を行った後も、サイドウォールスペーサＳＷは絶縁膜ＩＬ２および絶縁膜ＩＬ３により形成されていることが好ましい。サイドウォールスペーサＳＷを構成していた絶縁膜ＩＬ３の少なくとも一部を、ステップＳ１３のエッチング工程を行った後も残存させることで、コンタクトホールＣＴ形成時にコンタクトホールＣＴの目外れ（コンタクトホールＣＴ形成位置の設計からのずれ）が生じたとしても、絶縁膜ＩＬ３の存在により、コンタクトホールＣＴからエクステンション領域ＥＸが露出するのを防止しやすくなる。また、サイドウォールスペーサＳＷを構成していた絶縁膜ＩＬ３の少なくとも一部を、ステップＳ１３のエッチング工程を行った後も残存させることで、後で形成する絶縁膜ＩＬ５を剥離しにくくすることができる。 Moreover, in the etching process of step S13, it is preferable to end the etching before all the insulating film IL3 constituting the sidewall spacer SW is removed. For this reason, it is preferable that the sidewall spacer SW is formed of the insulating film IL2 and the insulating film IL3 even after the etching process of step S13. By leaving at least a part of the insulating film IL3 constituting the sidewall spacer SW even after the etching process of step S13, the contact hole CT is overlooked when the contact hole CT is formed (contact hole CT formation position). Even if a deviation from the design occurs, it becomes easy to prevent the extension region EX from being exposed from the contact hole CT due to the presence of the insulating film IL3. Further, by leaving at least a part of the insulating film IL3 constituting the sidewall spacer SW even after the etching process of step S13, the insulating film IL5 to be formed later can be made difficult to peel off. .

また、本実施の形態では、ステップＳ１３のサイドウォールスペーサＳＷの等方性エッチング工程では、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３がサイドエッチングされることで、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面が、ゲート電極ＧＥ側に後退する。ここで、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面とは、側壁絶縁膜ＳＰおよび絶縁膜ＩＬ２を介してゲート電極ＧＥに隣接している側とは反対側の側面を指すものとする。しかしながら、コンタクトホールＣＴを形成する段階において、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面の下端は、エクステンション領域ＥＸの上方ではなく、ソース・ドレイン領域ＳＤの上方に位置していることが好ましい。すなわち、コンタクトホールＣＴを形成する段階において、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面の下端が、ソース・ドレイン領域ＳＤとエクステンション領域ＥＸとの境界（ステップＳ１４の活性化アニール後の境界の位置）よりも、外側に位置することが好ましい。ここで、ゲート長方向に見て、ゲート電極ＧＥに近い側を内側、ゲート電極ＧＥから遠い側を外側としている。 In the present embodiment, in the isotropic etching process of the sidewall spacer SW in step S13, the insulating film IL3 constituting the sidewall spacer SW is side-etched, so that the insulating film constituting the sidewall spacer SW is formed. The side surface of IL3 recedes to the gate electrode GE side. Here, the side surface of the insulating film IL3 constituting the side wall spacer SW indicates the side surface opposite to the side adjacent to the gate electrode GE through the side wall insulating film SP and the insulating film IL2. However, in the step of forming the contact hole CT, it is preferable that the lower end of the side surface of the insulating film IL3 constituting the sidewall spacer SW is positioned above the source / drain region SD, not above the extension region EX. . That is, in the step of forming the contact hole CT, the lower end of the side surface of the insulating film IL3 constituting the sidewall spacer SW is the boundary between the source / drain region SD and the extension region EX (the boundary after the activation annealing in step S14). It is preferable to be located outside the position). Here, when viewed in the gate length direction, the side closer to the gate electrode GE is the inner side, and the side far from the gate electrode GE is the outer side.

コンタクトホールＣＴを形成する段階において、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面の下端が、エクステンション領域ＥＸの上方ではなく、ソース・ドレイン領域ＳＤの上方に位置している場合、エクステンション領域ＥＸは、ゲート電極ＧＥ、側壁絶縁膜ＳＰ、およびサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３により覆われた状態になる。このため、ソース・ドレイン領域ＳＤ上にコンタクトホールＣＴを形成したときに、コンタクトホールＣＴの目外れ（コンタクトホールＣＴの形成位置の設計からのずれ）が生じたとしても、エクステンション領域ＥＸはサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３により覆われていたため、コンタクトホールＣＴからエクステンション領域ＥＸが露出されてしまうのを的確に防止できる。 In the step of forming the contact hole CT, when the lower end of the side surface of the insulating film IL3 constituting the sidewall spacer SW is located above the source / drain region SD instead of above the extension region EX, the extension region EX Is covered with the insulating film IL3 constituting the gate electrode GE, the side wall insulating film SP, and the side wall spacer SW. Therefore, when the contact hole CT is formed on the source / drain region SD, even if the contact hole CT is missed (deviation from the design of the position where the contact hole CT is formed), the extension region EX remains in the sidewall. Since the insulating film IL3 constituting the spacer SW is covered, it is possible to accurately prevent the extension region EX from being exposed from the contact hole CT.

この観点から、ステップＳ１３のエッチング工程において、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３のエッチング量（サイドエッチング量）は、例えば３〜１０ｎｍ程度とすることが好ましい。なお、サイドウォールスペーサＳＷの厚みＴ４（ステップＳ１３のエッチング前の厚みＴ４）と厚みＴ５（ステップＳ１３のエッチング後の厚みＴ５）との差が、ステップＳ１３のエッチング工程における、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３のエッチング量（サイドエッチング量）に対応している。 From this viewpoint, in the etching process of step S13, the etching amount (side etching amount) of the insulating film IL3 constituting the sidewall spacer SW is preferably about 3 to 10 nm, for example. The difference between the thickness T4 (thickness T4 before etching in step S13) and the thickness T5 (thickness T5 after etching in step S13) of the sidewall spacer SW constitutes the sidewall spacer SW in the etching process in step S13. This corresponds to the etching amount (side etching amount) of the insulating film IL3.

また、ステップＳ１３のエッチングを行うことにより、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）上に延在する部分の端部ＥＧが、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態になる。ステップＳ１３での絶縁膜ＩＬ３のエッチング量（サイドエッチング量）を上述した３〜１０ｎｍに設定した場合、サイドウォールスペーサＳＷにおいて、絶縁膜ＩＬ３の側面の下端からの、絶縁膜ＩＬ２の端部ＥＧの突出量（ゲート長方向に突出した距離）は、概ね３〜１０ｎｍ程度となる。 Further, by performing the etching in step S13, the end portion EG of the portion of the insulating film IL2 that forms the sidewall spacer SW that extends on the semiconductor substrate SB (p-type wells PW1, PW2) becomes the sidewall spacer SW. It will be in the state which protruded from the side surface of insulating film IL3 to comprise. When the etching amount (side etching amount) of the insulating film IL3 in step S13 is set to 3 to 10 nm as described above, in the sidewall spacer SW, the end portion EG of the insulating film IL2 from the lower end of the side surface of the insulating film IL3. The protrusion amount (distance protruding in the gate length direction) is about 3 to 10 nm.

＜変形例について＞
本実施の形態１の変形例（第１変形例）について、図３６〜図４１を参照して説明する。図３６〜図４１は、本実施の形態１の変形例の半導体装置の製造工程中の要部断面図である。本実施の形態１の変形例を、ここでは第１変形例と称することとする。 <About modification>
A modification (first modification) of the first embodiment will be described with reference to FIGS. 36 to 41 are main-portion cross-sectional views during the manufacturing process of the semiconductor device of the modification of the first embodiment. Here, the modification of the first embodiment is referred to as a first modification.

第１変形例は、ステップＳ１６で絶縁膜ＩＬ４をエッチングによりパターニングしてシリサイドブロック膜ＢＫを形成する際に、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の一部がエッチングされる場合に対応している。以下、具体的に説明する。 The first modification corresponds to the case where a part of the insulating film IL2 constituting the sidewall spacer SW is etched when the silicide film BK is formed by patterning the insulating film IL4 by etching in step S16. Yes. This will be specifically described below.

まず、上記図１３の構造を得るまでは、第１変形例も、上記実施の形態１と同様の工程を行うため、ここではその繰り返しの説明は省略する。すなわち、上記図１〜図１３を参照して説明したようにして上記ステップＳ１５（絶縁膜ＩＬ４形成工程）までを行い、更に、フォトリソグラフィ法を用いて絶縁膜ＩＬ４上にフォトレジストパターン（レジストパターン）ＰＲ１を形成することで、上記図１３の構造を得る。 First, until the structure shown in FIG. 13 is obtained, the first modification also performs the same steps as those in the first embodiment, and therefore, repeated description thereof is omitted here. That is, as described with reference to FIGS. 1 to 13, the process up to step S15 (insulating film IL4 forming step) is performed, and a photoresist pattern (resist pattern) is formed on the insulating film IL4 by using a photolithography method. ) By forming PR1, the structure of FIG. 13 is obtained.

それから、ステップＳ１６で、フォトレジストパターンＰＲ１をエッチングマスクとして用いて絶縁膜ＩＬ４をエッチングしてパターニングすることにより、図３６に示されるように、シリサイドブロック膜ＢＫを形成する。ステップＳ１６のエッチングは、ドライエッチング、またはウェットエッチング、あるいはドライエッチングとウェットエッチングとの組み合わせを用いることができる。その後、フォトレジストパターンＰＲ１を除去し、図３６には、フォトレジストパターンＰＲ１を除去した段階が示されている。シリサイドブロック膜ＢＫは、パターニングされた絶縁膜ＩＬ４からなる。 Then, in step S16, the insulating film IL4 is etched and patterned using the photoresist pattern PR1 as an etching mask, thereby forming a silicide block film BK as shown in FIG. For the etching in step S16, dry etching, wet etching, or a combination of dry etching and wet etching can be used. Thereafter, the photoresist pattern PR1 is removed, and FIG. 36 shows a stage where the photoresist pattern PR1 is removed. The silicide block film BK is made of a patterned insulating film IL4.

ステップＳ１６を行うと、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥとサイドウォールスペーサＳＷとソース・ドレイン領域ＳＤとが露出され（すなわちシリサイドブロック膜ＢＫで覆われず）、一方、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥとサイドウォールスペーサＳＷとソース・ドレイン領域ＳＤの一部とがシリサイドブロック膜ＢＫで覆われた状態になる。これは、上記図１４の場合と図３６の場合とで共通である。 When step S16 is performed, the gate electrode GE for MISFET Q1, the sidewall spacer SW, and the source / drain region SD are exposed (that is, not covered with the silicide block film BK), while the gate electrode GE for MISFET Q2 and the sidewall are exposed. The spacer SW and a part of the source / drain region SD are covered with the silicide block film BK. This is common in the case of FIG. 14 and the case of FIG.

すなわち、ステップＳ１６を行うと、ＭＩＳＦＥＴＱ１を覆っていた絶縁膜ＩＬ４が除去されるため、ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷが露出されることになる。このとき、上記図１４の場合は、ステップＳ１６で絶縁膜ＩＬ４をエッチングする際に、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２のエッチングを抑制している。例えば、ステップＳ１６の絶縁膜ＩＬ４のエッチング工程においてオーバーエッチングをできるだけ少なくすることで、このエッチング工程でサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２がエッチングされるのを抑制することができる。あるいは、絶縁膜ＩＬ２，３，４の各絶縁材料の選択により、ステップＳ１６の絶縁膜ＩＬ４のエッチング工程でサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２がエッチングされるのを抑制することができる。このため、図１４の場合は、シリサイドブロック膜ＢＫで覆われずに露出されるサイドウォールスペーサＳＷにおいても、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の端部（ＥＧ）が、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態は、ステップＳ１６を行っても維持されている。ここで、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面とは、側壁絶縁膜ＳＰおよび絶縁膜ＩＬ２を介してゲート電極ＧＥに隣接している側とは反対側の側面に対応している。 That is, when step S16 is performed, the insulating film IL4 covering the MISFET Q1 is removed, so that the sidewall spacer SW for the MISFET Q1 is exposed. At this time, in the case of FIG. 14, the etching of the insulating film IL2 constituting the sidewall spacer SW is suppressed when the insulating film IL4 is etched in step S16. For example, by reducing over-etching as much as possible in the etching process of the insulating film IL4 in step S16, the etching of the insulating film IL2 constituting the sidewall spacer SW can be suppressed in this etching process. Alternatively, the insulating film IL2, which constitutes the sidewall spacer SW, can be suppressed from being etched in the etching process of the insulating film IL4 in step S16 by selecting each insulating material of the insulating films IL2, 3, and 4. For this reason, in the case of FIG. 14, even in the sidewall spacer SW exposed without being covered with the silicide block film BK, the insulating film IL2 constituting the sidewall spacer SW is formed on the semiconductor substrate SB (p-type well PW1). The state in which the end portion (EG) of the extending portion protrudes from the side surface of the insulating film IL3 constituting the sidewall spacer SW is maintained even after performing step S16. Here, the side surface of the insulating film IL3 constituting the sidewall spacer SW corresponds to the side surface opposite to the side adjacent to the gate electrode GE through the side wall insulating film SP and the insulating film IL2.

一方、第１変形例（図３６）の場合は、ステップＳ１６で絶縁膜ＩＬ４をエッチングする際に、絶縁膜ＩＬ４を除去したことで露出したサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷに対応）において、そのサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２もエッチングされる。例えば、絶縁膜ＩＬ２と絶縁膜ＩＬ４とを同種の絶縁材料（例えば酸化シリコン）により形成し、ステップＳ１６の絶縁膜ＩＬ４のエッチング工程において、ある程度オーバーエッチングを行うことで、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２についてもエッチングが進行する。つまり、ステップＳ１６で絶縁膜ＩＬ４をエッチングする工程において、シリサイドブロック膜ＢＫで覆われないサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２のうち、そのサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した部分が、エッチングされる。 On the other hand, in the case of the first modification (FIG. 36), when the insulating film IL4 is etched in step S16, the sidewall spacer SW exposed by removing the insulating film IL4 (corresponding to the sidewall spacer SW for the MISFET Q1). ), The insulating film IL2 constituting the sidewall spacer SW is also etched. For example, the insulating film IL2 and the insulating film IL4 are formed of the same type of insulating material (for example, silicon oxide), and the sidewall spacer SW is configured by performing some over-etching in the etching process of the insulating film IL4 in step S16. Etching also proceeds on the insulating film IL2. That is, in the step of etching the insulating film IL4 in step S16, the insulating film IL2 constituting the sidewall spacer SW that is not covered with the silicide block film BK out of the side surface of the insulating film IL3 constituting the sidewall spacer SW. The protruding part is etched.

このため、図３６の場合は、シリサイドブロック膜ＢＫで覆われずに露出されたサイドウォールスペーサＳＷにおいては、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の端部（ＥＧ）が、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態は、ステップＳ１６を行うことで解消されている。すなわち、図３６の場合は、シリサイドブロック膜ＢＫで覆われずに露出されたサイドウォールスペーサＳＷにおいては、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の端部（ＥＧ）は、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面にほぼ一致（整合）する位置となる。 Therefore, in the case of FIG. 36, the sidewall spacer SW exposed without being covered with the silicide block film BK is formed on the semiconductor substrate SB (p-type well PW1) of the insulating film IL2 constituting the sidewall spacer SW. The state in which the end portion (EG) of the extending portion protrudes from the side surface of the insulating film IL3 constituting the sidewall spacer SW is eliminated by performing step S16. That is, in the case of FIG. 36, the sidewall spacer SW exposed without being covered with the silicide block film BK extends over the semiconductor substrate SB (p-type well PW1) of the insulating film IL2 constituting the sidewall spacer SW. The end portion (EG) of the existing portion is a position that substantially coincides (aligns) with the side surface of the insulating film IL3 constituting the sidewall spacer SW.

つまり、第１変形例の場合、シリサイドブロック膜ＢＫで覆われずに露出されるサイドウォールスペーサＳＷにおいて、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３よりも突出（ゲート電極ＧＥから離れる方向に突出）していた部分の絶縁膜ＩＬ２が、ステップＳ１６でエッチングされて除去される。これ以外は、第１変形例にけるステップＳ１６も上述した実施の形態１におけるステップＳ１６とほぼ同様であるので、ここでは同様な部分の繰り返しの説明は省略する。 That is, in the case of the first modification, the sidewall spacer SW exposed without being covered with the silicide block film BK protrudes more than the insulating film IL3 constituting the sidewall spacer SW (projects in a direction away from the gate electrode GE). The portion of the insulating film IL2 that has been etched is removed by etching in step S16. Except for this, step S16 in the first modification example is also substantially the same as step S16 in the first embodiment described above, and thus the repeated description of the same part is omitted here.

以降の工程は、第１変形例も、上述した実施の形態１の製造工程と同様である。 The subsequent steps are the same as the manufacturing steps of the first embodiment described above in the first modified example.

すなわち、上記ステップＳ１７を行って、金属シリサイド層ＳＬを形成する。具体的には、図３７に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ、ソース・ドレイン領域ＳＤおよびシリサイドブロック膜ＢＫを覆うように、金属膜ＭＥを形成する。それから、熱処理により、金属膜ＭＥと、ゲート電極ＧＥ（を構成するＳｉ）およびソース・ドレイン領域ＳＤ（を構成するＳｉ）とを反応させることにより、図３８に示されるように、金属シリサイド層ＳＬを形成する。その後、未反応の（余剰の）金属膜ＭＥは除去し、図３８は、この段階が示されている。 That is, step S17 is performed to form the metal silicide layer SL. Specifically, as shown in FIG. 37, on the main surface (entire main surface) of the semiconductor substrate SB, the gate electrode GE, the sidewall spacer SW, the source / drain region SD, and the silicide block film BK are covered. Then, the metal film ME is formed. Then, by heat treatment, the metal film ME is reacted with the gate electrode GE (which constitutes Si) and the source / drain region SD (which constitutes Si), thereby forming the metal silicide layer SL as shown in FIG. Form. Thereafter, the unreacted (surplus) metal film ME is removed, and FIG. 38 shows this stage.

ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤについては、その上にシリサイドブロック膜ＢＫを形成しなかったため、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤのほぼ全体の上部（上層部）に金属シリサイド層ＳＬが形成される。一方、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤについては、一部を除き、その上にシリサイドブロック膜ＢＫを形成した。このため、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤのうち、シリサイドブロック膜ＢＫで覆われなかった部分の上部（上層部）には金属シリサイド層ＳＬが形成されるが、シリサイドブロック膜ＢＫで覆われた部分には金属シリサイド層ＳＬは形成されない。 Since the silicide block film BK is not formed on the gate electrode GE and the source / drain region SD for the MISFET Q1, the gate electrode GE and the source / drain region SD for the MISFET Q1 are almost entirely above (upper layer). A metal silicide layer SL is formed. On the other hand, the silicide block film BK was formed on the gate electrode GE and the source / drain region SD for the MISFET Q2 except for a part thereof. Therefore, the metal silicide layer SL is formed on the upper part (upper layer part) of the gate electrode GE and the source / drain region SD for the MISFET Q2 that is not covered with the silicide block film BK, but the silicide block film BK. The metal silicide layer SL is not formed in the portion covered with.

それから、図３９に示されるように、ステップＳ１８で、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ、金属シリサイド層ＳＬおよびシリサイドブロック膜ＢＫを覆うように、絶縁膜ＩＬ５を形成してから、ステップＳ１９で、絶縁膜ＩＬ５上に絶縁膜ＩＬ６を形成する。絶縁膜ＩＬ６の形成後、必要に応じて、絶縁膜ＩＬ３の上面をＣＭＰ法で研磨するなどして絶縁膜ＩＬ６の上面の平坦性を高めることもできる。 Then, as shown in FIG. 39, in step S18, the gate electrode GE, the sidewall spacer SW, the metal silicide layer SL, and the silicide block film BK are covered on the main surface (entire main surface) of the semiconductor substrate SB. After forming the insulating film IL5, in step S19, the insulating film IL6 is formed over the insulating film IL5. After the formation of the insulating film IL6, the flatness of the upper surface of the insulating film IL6 can be improved by polishing the upper surface of the insulating film IL3 by a CMP method, if necessary.

それから、図４０に示されるように、ステップＳ２０で、絶縁膜ＩＬ６，ＩＬ５の積層膜にコンタクトホールＣＴを形成する。コンタクトホールＣＴの形成法は、上記図１９および図２０を参照して説明したのと同様である。それから、ステップＳ２１で、コンタクトホールＣＴ内に導電性のプラグＰＧを形成する（埋め込む）。その後、図４１に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ６上に絶縁膜ＩＬ７を形成し、ダマシン法を用いて配線Ｍ１を形成する。このようにして、半導体装置が製造される。 Then, as shown in FIG. 40, in step S20, a contact hole CT is formed in the laminated film of the insulating films IL6 and IL5. The method for forming the contact hole CT is the same as that described with reference to FIGS. Then, in step S21, a conductive plug PG is formed (embedded) in the contact hole CT. Thereafter, as shown in FIG. 41, the insulating film IL7 is formed over the insulating film IL6 in which the plug PG is embedded, and the wiring M1 is formed using the damascene method. In this way, a semiconductor device is manufactured.

実施の形態１（図３〜図２２）の場合は、ステップＳ１６のエッチングの際に、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２のエッチングを抑制している。このため、シリサイドブロック膜ＢＫで覆われないＭＩＳＦＥＴＱ１において、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の端部（ＥＧ）が、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態で、ステップＳ１７を行って金属シリサイド層ＳＬを形成している。 In the case of the first embodiment (FIGS. 3 to 22), the etching of the insulating film IL2 constituting the sidewall spacer SW is suppressed during the etching in step S16. Therefore, in the MISFET Q1 that is not covered with the silicide block film BK, the end (EG) of the portion of the insulating film IL2 that forms the sidewall spacer SW that extends on the semiconductor substrate SB (p-type well PW1) is the sidewall. In a state where it protrudes from the side surface of the insulating film IL3 constituting the spacer SW, step S17 is performed to form the metal silicide layer SL.

一方、第１変形例（図３８〜図４２）の場合は、ステップＳ１６のエッチングの際に、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２も一部エッチングされる。このため、シリサイドブロック膜ＢＫで覆われないＭＩＳＦＥＴＱ１において、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の端部（ＥＧ）が、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面とほぼ一致（整合）する状態で、ステップＳ１７を行って金属シリサイド層ＳＬを形成している。 On the other hand, in the case of the first modification (FIGS. 38 to 42), the insulating film IL2 constituting the sidewall spacer SW is also partially etched during the etching in step S16. Therefore, in the MISFET Q1 that is not covered with the silicide block film BK, the end portion (EG) of the portion of the insulating film IL2 that forms the sidewall spacer SW that extends on the semiconductor substrate SB (p-type well PW1) is the sidewall. Step S17 is performed to form the metal silicide layer SL in a state where it substantially coincides (aligns) with the side surface of the insulating film IL3 constituting the spacer SW.

このため、実施の形態１（図３〜図２２）の場合に比べて、第１変形例（図３８〜図４２）の場合の方が、ソース・ドレイン領域ＳＤ上に形成した金属シリサイド層ＳＬの端部（チャネル形成領域に対向する側の端部）とチャネル形成領域との間の距離（間隔）が、小さく（短く）なる。このため、リーク電流の低減の観点では、第１変形例（図３８〜図４２）の場合よりも、実施の形態１（図３〜図２２）の場合の方が、有利である。 For this reason, in the case of the first modification (FIGS. 38 to 42), the metal silicide layer SL formed on the source / drain region SD is compared with the case of the first embodiment (FIGS. 3 to 22). The distance (interval) between the end portion (the end portion on the side facing the channel formation region) and the channel formation region becomes small (short). Therefore, from the viewpoint of reducing leakage current, the case of the first embodiment (FIGS. 3 to 22) is more advantageous than the case of the first modification (FIGS. 38 to 42).

しかしながら、実施の形態１の場合と同様に、第１変形例の場合も、上記ステップＳ１３のエッチング工程では、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２のエッチングを抑制している。このため、実施の形態１の場合と同様に、第１変形例の場合も、ステップＳ１６のエッチング工程の直前の段階では、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の端部（ＥＧ）が、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態となっている。 However, similarly to the case of the first embodiment, also in the case of the first modification, the etching of the insulating film IL2 constituting the sidewall spacer SW is suppressed in the etching process of step S13. Therefore, as in the case of the first embodiment, also in the case of the first modification example, the semiconductor substrate SB (p-type well) of the insulating film IL2 constituting the sidewall spacer SW immediately before the etching process of step S16. The end portion (EG) of the portion extending above (PW1) is in a state of protruding from the side surface of the insulating film IL3 constituting the sidewall spacer SW.

ここで、ステップＳ１６のエッチング工程の直前の段階で、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の端部（ＥＧ）が、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面と一致（整合）している場合を仮定し、これを第２検討例と称することとする。この第２検討例は、実施の形態１や第１変形例とは異なり、ステップＳ１３のエッチング工程で、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２と絶縁膜ＩＬ３とを同じエッチング速度となる条件でエッチングした場合に対応している。 Here, at the stage immediately before the etching process of step S16, the end (EG) of the portion of the insulating film IL2 that forms the sidewall spacer SW that extends on the semiconductor substrate SB (p-type well PW1) is the sidewall. Assuming that the side surface of the insulating film IL3 constituting the spacer SW is coincident (aligned), this will be referred to as a second study example. Unlike the first embodiment and the first modified example, the second study example is performed under the condition that the etching rate of the insulating film IL2 and the insulating film IL3 constituting the sidewall spacer SW are the same in the etching process of step S13. This corresponds to the case of etching.

ステップＳ１６のエッチング工程の直前の段階のサイドウォールスペーサＳＷについて、第１変形例の場合は、絶縁膜ＩＬ２の端部（ＥＧ）が絶縁膜ＩＬ３の側面よりも突出した状態となり、一方、第２検討例の場合は、絶縁膜ＩＬ２の端部（ＥＧ）が絶縁膜ＩＬ３の側面と一致した状態となっている。これを反映し、ステップＳ１６のエッチング工程の直後のシリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷに着目すると、第１変形例の場合は、絶縁膜ＩＬ２の端部（ＥＧ）が絶縁膜ＩＬ３の側面とほぼ一致（整合）した状態となり、一方、第２検討例の場合は、絶縁膜ＩＬ２の端部（ＥＧ）が絶縁膜ＩＬ３の側面よりもゲート電極ＧＥ側に後退した状態となる。すなわち、ステップＳ１６のエッチング工程の直後のシリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷについて、第２検討例の場合と第１変形例の場合とを比べると、絶縁膜ＩＬ２の端部（ＥＧ）の位置は、第２検討例の場合よりも第１変形例の場合の方が、ゲート電極ＧＥからより離れた位置とすることができる。この状態でステップＳ１７を行って金属シリサイド層ＳＬを形成すると、ソース・ドレイン領域ＳＤ上に形成した金属シリサイド層ＳＬの端部（チャネル形成領域に対向する側の端部）とチャネル形成領域との間の距離（間隔）は、第２検討例よりも第１変形例の方が、大きく（長く）なる。このため、リーク電流の低減の観点では、第２検討例の場合よりも、第１変形例の場合の方が、有利である。 In the case of the first modification, the end portion (EG) of the insulating film IL2 protrudes from the side surface of the insulating film IL3, while the second side wall spacer SW at the stage immediately before the etching process of step S16 is in a state of being protruded. In the case of the examination example, the end portion (EG) of the insulating film IL2 is in a state of being coincident with the side surface of the insulating film IL3. Reflecting this, paying attention to the sidewall spacer SW not covered with the silicide block film BK immediately after the etching process of step S16, in the case of the first modification, the end portion (EG) of the insulating film IL2 is the insulating film. On the other hand, in the case of the second study example, the end portion (EG) of the insulating film IL2 is set back from the side surface of the insulating film IL3 toward the gate electrode GE side. . That is, when the side wall spacer SW not covered with the silicide block film BK immediately after the etching process of step S16 is compared between the case of the second study example and the case of the first modification example, the end portion of the insulating film IL2 ( The position of EG) can be a position farther from the gate electrode GE in the case of the first modification than in the case of the second study example. When step S17 is performed in this state to form the metal silicide layer SL, the end of the metal silicide layer SL formed on the source / drain region SD (the end on the side facing the channel formation region) and the channel formation region The distance (interval) between the first modified example is larger (longer) than the second study example. For this reason, from the viewpoint of reducing leakage current, the case of the first modification is more advantageous than the case of the second study example.

つまり、ステップＳ１６のエッチング工程での絶縁膜ＩＬ２のエッチングの程度によらず、ステップＳ１３でサイドウォールスペーサＳＷを等方性エッチングする際に絶縁膜ＩＬ２のエッチングを抑制しながら絶縁膜ＩＬ３を選択的にエッチングすることが、ソース・ドレイン領域ＳＤ上に形成した金属シリサイド層ＳＬの端部とチャネル形成領域との間の距離を大きくすることに有効である。このため、実施の形態１（図３〜図２２）と第１変形例（図３８〜図４２）のいずれの場合も、ステップＳ１３の等方性エッチングを、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２がエッチングされにくい条件で行うことで、ソース・ドレイン領域ＳＤ上に形成した金属シリサイド層ＳＬの端部とチャネル形成領域との間の距離（間隔）を大きくして、リーク電流の低減を図ることができる。 That is, regardless of the degree of etching of the insulating film IL2 in the etching process of step S16, the insulating film IL3 is selectively suppressed while suppressing the etching of the insulating film IL2 when the sidewall spacer SW is isotropically etched in step S13. It is effective to increase the distance between the end portion of the metal silicide layer SL formed on the source / drain region SD and the channel formation region. Therefore, in both the first embodiment (FIGS. 3 to 22) and the first modification (FIGS. 38 to 42), the isotropic etching in step S13 is performed on the insulating film IL2 rather than the insulating film IL3. By performing the etching under conditions that are difficult to etch, the distance (interval) between the end of the metal silicide layer SL formed on the source / drain region SD and the channel formation region can be increased to reduce the leakage current. it can.

実施の形態１（図３〜図２２）の場合は、更に、ステップＳ１６のエッチング工程での絶縁膜ＩＬ２のエッチングを抑制することで、ソース・ドレイン領域ＳＤ上に形成した金属シリサイド層ＳＬの端部とチャネル形成領域との間の距離（間隔）を更に大きくして、リーク電流の更なる低減を図ることができる。従って、半導体装置の更なる性能向上を図ることができる。 In the case of the first embodiment (FIGS. 3 to 22), the end of the metal silicide layer SL formed on the source / drain region SD is further suppressed by suppressing the etching of the insulating film IL2 in the etching process of step S16. The leakage current can be further reduced by further increasing the distance (interval) between the portion and the channel formation region. Therefore, the performance of the semiconductor device can be further improved.

一方、第１変形例の場合は、ステップＳ１６のエッチング工程でオーバーエッチングをある程度大きくしてもよいため、シリサイドブロック膜ＢＫを形成すべきでない領域に絶縁膜ＩＬ４が残存してしまうのをより的確に防止できる。このため、金属シリサイド層ＳＬの形成不良を、より的確に防止することができる。従って、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。 On the other hand, in the first modification, overetching may be increased to some extent in the etching process of step S16, so that it is more accurate that the insulating film IL4 remains in a region where the silicide block film BK should not be formed. Can be prevented. For this reason, the formation defect of the metal silicide layer SL can be prevented more accurately. Therefore, the reliability of the semiconductor device can be improved. In addition, the manufacturing yield of the semiconductor device can be improved.

また、第１変形例の場合は、ソース・ドレイン領域ＳＤの上面のうち、シリサイドブロック膜ＢＫで覆われずかつサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３でも覆われていない領域は、ほぼ全体に金属シリサイド層ＳＬが形成される。これは、ステップＳ１７で金属シリサイド層ＳＬを形成する際に、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷにおいて、絶縁膜ＩＬ２の端部（ＥＧ）が絶縁膜ＩＬ３の側面から突出していないためである。このため、コンタクトホールＣＴを形成した際に、コンタクトホールＣＴの底部で、金属シリサイド層ＳＬが形成されていない部分のソース・ドレイン領域ＳＤが露出されるのを、より的確に防止することができる。 Further, in the case of the first modification, the region of the upper surface of the source / drain region SD that is not covered with the silicide block film BK and not covered with the insulating film IL3 constituting the sidewall spacer SW is almost entirely. A metal silicide layer SL is formed. This is because the end (EG) of the insulating film IL2 does not protrude from the side surface of the insulating film IL3 in the sidewall spacer SW not covered with the silicide block film BK when the metal silicide layer SL is formed in step S17. Because. For this reason, when the contact hole CT is formed, it is possible to more accurately prevent the portion of the source / drain region SD where the metal silicide layer SL is not formed from being exposed at the bottom of the contact hole CT. .

これ以外については、第１変形例も、実施の形態１とほぼ同様の効果を得ることができる。 Except for this, the first modification can also obtain substantially the same effects as those of the first embodiment.

なお、第１変形例の場合は、製造された半導体装置において、シリサイドブロック膜ＢＫで覆われたサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ２用のサイドウォールスペーサＳＷ）の構造と、シリサイドブロック膜ＢＫで覆われないサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷ）の構造とが、以下の点で相違したものとなる。すなわち、シリサイドブロック膜ＢＫで覆われたサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ２用のサイドウォールスペーサＳＷ）においては、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に延在する部分の絶縁膜ＩＬ２の端部（ＥＧ）が絶縁膜ＩＬ３の側面よりも突出した状態となる。一方、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷ）においては、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の絶縁膜ＩＬ２の端部（ＥＧ）が絶縁膜ＩＬ３の側面とほぼ一致（整合）した状態となる。 In the case of the first modification, in the manufactured semiconductor device, the structure of the sidewall spacer SW (sidewall spacer SW for the MISFET Q2) covered with the silicide block film BK and the silicide block film BK are not covered. The structure of the side wall spacer SW (side wall spacer SW for MISFET Q1) is different in the following points. That is, in the side wall spacer SW (side wall spacer SW for MISFET Q2) covered with the silicide block film BK, the end (EG) of the portion of the insulating film IL2 extending on the semiconductor substrate SB (p-type well PW2). ) Protrudes from the side surface of the insulating film IL3. On the other hand, in the side wall spacer SW (side wall spacer SW for MISFET Q1) that is not covered with the silicide block film BK, the end portion of the insulating film IL2 that extends on the semiconductor substrate SB (p-type well PW1) EG) substantially coincides (aligns) with the side surface of the insulating film IL3.

また、更に他の変形例として、ステップＳ１５（絶縁膜ＩＬ４形成工程）およびステップＳ１６（シリサイドブロック膜ＢＫ形成工程）を省略する場合もあり得る。この場合は、ステップＳ１６でサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２がエッチングされることがない。このため、実施の形態１と同様の効果を得ることができる。 As yet another modification, step S15 (insulating film IL4 forming step) and step S16 (silicide block film BK forming step) may be omitted. In this case, the insulating film IL2 constituting the sidewall spacer SW is not etched in step S16. For this reason, the same effect as Embodiment 1 can be acquired.

（実施の形態２）
本実施の形態２の半導体装置の製造工程を図面を参照して説明する。 (Embodiment 2)
A manufacturing process of the semiconductor device according to the second embodiment will be described with reference to the drawings.

図４２は、本実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図４２は、上記実施の形態１の上記図２に対応するものであり、上記図１のステップＳ１〜Ｓ１１の後に、図４２に記載されているステップＳ１２，Ｓ１４，Ｓ１５，Ｓ１６，Ｓ１３ａ，Ｓ１７，Ｓ１８，Ｓ１９，Ｓ２０，Ｓ２１を順に行う。図４３〜図５１は、本実施の形態２の半導体装置の製造工程中の要部断面図である。 FIG. 42 is a manufacturing process flow chart showing a part of the manufacturing process of the semiconductor device of Second Embodiment. 42 corresponds to FIG. 2 of the first embodiment, and after steps S1 to S11 of FIG. 1, steps S12, S14, S15, S16, S13a, and S17 described in FIG. , S18, S19, S20, S21 are sequentially performed. 43 to 51 are fragmentary cross-sectional views of the semiconductor device of Second Embodiment during the manufacturing process thereof.

本実施の形態２は、上記実施の形態１において、上記ステップＳ１３を、上記ステップＳ１２と上記ステップＳ１４との間ではなく、上記ステップＳ１６と上記ステップＳ１７との間に行う場合に対応している。以下、具体的に説明する。 The second embodiment corresponds to the case where the step S13 is performed not between the step S12 and the step S14 but between the step S16 and the step S17 in the first embodiment. . This will be specifically described below.

本実施の形態２の形態の製造工程は、ステップＳ１２でソース・ドレイン領域ＳＤをイオン注入により形成するまでは、上記実施の形態１の製造工程と同様であるため、ここではその説明は省略する。 The manufacturing process of the second embodiment is the same as the manufacturing process of the first embodiment until the source / drain region SD is formed by ion implantation in step S12, and therefore the description thereof is omitted here. .

本実施の形態２では、上記実施の形態１と同様にステップＳ１２（イオン注入でソース・ドレイン領域ＳＤを形成する工程）までを行って、上記図１１と同様の図４３の構造を得た後、上記実施の形態１とは異なり上記ステップＳ１３（サイドウォールスペーサＳＷの等方性エッチング工程）を行わずに、ステップＳ１４の活性化アニール工程を行う（図４２のステップＳ１４）。このステップＳ１４の活性化アニール（熱処理）については、上記実施の形態１と基本的には同じであるので、ここではその繰り返しの説明は省略する。 In the second embodiment, the process up to step S12 (step of forming the source / drain region SD by ion implantation) is performed in the same manner as in the first embodiment to obtain the structure of FIG. 43 similar to FIG. Unlike the first embodiment, the activation annealing step of step S14 is performed without performing step S13 (isotropic etching step of the sidewall spacer SW) (step S14 in FIG. 42). Since the activation annealing (heat treatment) in step S14 is basically the same as in the first embodiment, the repeated description thereof is omitted here.

次に、図４４に示されるように、上記実施の形態１と同様に、ステップＳ１５で、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷおよびソース・ドレイン領域ＳＤを覆うように、絶縁膜ＩＬ４を形成する（図４２のステップＳ１５）。それから、上記実施の形態１と同様に、フォトリソグラフィ法を用いて絶縁膜ＩＬ４上にフォトレジストパターンＰＲ１を形成する。 Next, as shown in FIG. 44, in the same manner as in the first embodiment, in step S15, the gate electrode GE, the sidewall spacer SW, and the source / drain are formed on the main surface (entire main surface) of the semiconductor substrate SB. An insulating film IL4 is formed so as to cover the region SD (step S15 in FIG. 42). Then, similarly to the first embodiment, a photoresist pattern PR1 is formed on the insulating film IL4 by using a photolithography method.

次に、図４５に示されるように、上記実施の形態１と同様に、ステップＳ１６で、フォトレジストパターンＰＲ１をエッチングマスクとして用いて絶縁膜ＩＬ４をエッチングしてパターニングすることにより、シリサイドブロック膜ＢＫを形成する（図４２のステップＳ１６）。その後、フォトレジストパターンＰＲ１を除去し、図４５には、フォトレジストパターンＰＲ１を除去した段階が示されている。シリサイドブロック膜ＢＫがどの領域に形成されるかについては、本実施の形態２も上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。 Next, as shown in FIG. 45, as in the first embodiment, in step S16, the insulating film IL4 is etched and patterned using the photoresist pattern PR1 as an etching mask, thereby forming a silicide block film BK. Is formed (step S16 in FIG. 42). Thereafter, the photoresist pattern PR1 is removed, and FIG. 45 shows a stage where the photoresist pattern PR1 is removed. In which region the silicide block film BK is formed is the same as in the first embodiment, and therefore, the repeated description thereof is omitted here.

次に、図４６に示されるように、上記ステップＳ１３に相当するステップＳ１３ａで、サイドウォールスペーサＳＷを等方性エッチングする（図４２のステップＳ１３ａ）。なお、図４６では、ステップＳ１３ａのエッチングを行う前の段階（すなわち図４５の段階）における、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の表面の位置を、点線で示してある。 Next, as shown in FIG. 46, in step S13a corresponding to step S13, the sidewall spacer SW is isotropically etched (step S13a in FIG. 42). In FIG. 46, the position of the surface of the insulating film IL3 constituting the sidewall spacer SW in the stage before the etching in step S13a (that is, the stage in FIG. 45) is indicated by a dotted line.

ステップＳ１３ａの等方性エッチングの条件などは、上記実施の形態１のステップＳ１３の等方性エッチングの条件などと同様であるので、ここではその繰り返しの説明は省略する。概略だけ述べると、ステップＳ１３ａの等方性エッチングは、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２がエッチングされにくい条件（エッチング条件）で、エッチングを行う。また、ステップＳ１３ａの等方性エッチングでは、絶縁膜ＩＬ３よりも半導体基板ＳＢがエッチングされにくいような条件（エッチング条件）で、エッチングを行うことが好ましい。また、ステップＳ１３ａの等方性エッチングは、ウェットエッチングが好ましい。 The conditions for the isotropic etching in step S13a are the same as the conditions for the isotropic etching in step S13 in the first embodiment, and therefore, repeated description thereof is omitted here. Briefly speaking, the isotropic etching in step S13a is performed under conditions (etching conditions) in which the insulating film IL2 is less likely to be etched than the insulating film IL3. Further, in the isotropic etching in step S13a, it is preferable to perform the etching under conditions (etching conditions) such that the semiconductor substrate SB is less likely to be etched than the insulating film IL3. Further, the isotropic etching in step S13a is preferably wet etching.

上記実施の形態１のステップＳ１３と同様に、本実施の形態２のステップＳ１３ａにおいても、サイドウォールスペーサＳＷを構成している絶縁膜ＩＬ３が選択的にエッチングされ、サイドウォールスペーサＳＷを構成している絶縁膜ＩＬ２は、エッチングが抑えられる。また、ステップＳ１３ａは等方性のエッチングであるため、サイドウォールスペーサＳＷを構成している絶縁膜ＩＬ３は、横方向にもエッチング（サイドエッチング）される。このため、ステップＳ１３ａのエッチング工程を行うと、サイドウォールスペーサＳＷの厚みが小さく（薄く）なる。すなわち、ステップＳ１３ａのエッチング工程の前後で、サイドウォールスペーサＳＷの厚みが小さく（薄く）なる。 Similar to step S13 of the first embodiment, also in step S13a of the second embodiment, the insulating film IL3 constituting the sidewall spacer SW is selectively etched to form the sidewall spacer SW. Etching of the insulating film IL2 is suppressed. Further, since step S13a is isotropic etching, the insulating film IL3 constituting the sidewall spacer SW is also etched (side-etched) in the lateral direction. For this reason, when the etching process of step S13a is performed, the thickness of the sidewall spacer SW becomes small (thin). That is, the thickness of the sidewall spacer SW becomes small (thin) before and after the etching process in step S13a.

つまり、ステップＳ１３ａのエッチング工程の前は、サイドウォールスペーサＳＷの厚みはほぼ上記厚みＴ４であったが、ステップＳ１３ａのエッチング工程を行うと、サイドウォールスペーサＳＷの厚みは、厚みＴ４よりも小さな厚みＴ５となる（Ｔ５＜Ｔ４）。 That is, before the etching process of step S13a, the thickness of the sidewall spacer SW is substantially the thickness T4. However, when the etching process of step S13a is performed, the thickness of the sidewall spacer SW is smaller than the thickness T4. T5 (T5 <T4).

また、ステップＳ１３ａのエッチングを行うことにより、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の端部ＥＧが、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態になる。ここで、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面は、側壁絶縁膜ＳＰおよび絶縁膜ＩＬ２を介してゲート電極ＧＥに隣接している側とは反対側の側面に対応している。 Further, by performing the etching in step S13a, the end portion EG of the portion of the insulating film IL2 that forms the sidewall spacer SW that extends on the semiconductor substrate SB (p-type well PW1) forms the sidewall spacer SW. The insulating film IL3 protrudes from the side surface. Here, the side surface of the insulating film IL3 constituting the side wall spacer SW corresponds to the side surface opposite to the side adjacent to the gate electrode GE through the side wall insulating film SP and the insulating film IL2.

本実施の形態２のステップＳ１３ａが、上記実施の形態１のステップＳ１３と相違しているのは、本実施の形態２のステップＳ１３ａでは、シリサイドブロック膜ＢＫを形成した状態で、ステップＳ１３ａの等方性エッチングを行うことである。ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷとＭＩＳＦＥＴＱ２用のサイドウォールスペーサＳＷのうち、ＭＩＳＦＥＴＱ２用のサイドウォールスペーサＳＷはシリサイドブロック膜ＢＫで覆われ、一方、ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷは、シリサイドブロック膜ＢＫで覆われていない。 Step S13a of the second embodiment is different from step S13 of the first embodiment in that the silicide block film BK is formed in step S13a of the second embodiment, etc. Isotropic etching. Of the sidewall spacer SW for MISFETQ1 and the sidewall spacer SW for MISFETQ2, the sidewall spacer SW for MISFETQ2 is covered with the silicide block film BK, while the sidewall spacer SW for MISFETQ1 is covered with the silicide block film BK. Not covered.

このため、ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷについては、ステップＳ１３ａでエッチングされて、そのサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の端部ＥＧが、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態になる。一方、ＭＩＳＦＥＴＱ２用のサイドウォールスペーサＳＷについては、シリサイドブロック膜ＢＫで覆われているため、ステップＳ１３ａではエッチングされず、そのサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に延在する部分の端部ＥＧが、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面とほぼ一致（整合）した状態になる。これ以外については、ステップＳ１３ａは、上記ステップＳ１３と基本的には同じである。 For this reason, the sidewall spacer SW for the MISFET Q1 is etched in step S13a, and the end of the portion of the insulating film IL2 that forms the sidewall spacer SW that extends on the semiconductor substrate SB (p-type well PW1) The EG protrudes from the side surface of the insulating film IL3 constituting the sidewall spacer SW. On the other hand, the sidewall spacer SW for the MISFET Q2 is covered with the silicide block film BK, and thus is not etched in step S13a. The semiconductor substrate SB (p-type well PW2) of the insulating film IL2 constituting the sidewall spacer SW is not etched. ) The end portion EG of the portion extending upward is substantially aligned (aligned) with the side surface of the insulating film IL3 constituting the sidewall spacer SW. In other respects, Step S13a is basically the same as Step S13.

以降の工程は、本実施の形態２も、上記実施の形態１の製造工程と同様である。 Subsequent steps are the same as those in the first embodiment in the second embodiment.

すなわち、ステップＳ１７を行って、金属シリサイド層ＳＬを形成する。具体的には、図４７に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ、ソース・ドレイン領域ＳＤおよびシリサイドブロック膜ＢＫを覆うように、金属膜ＭＥを形成する。この際、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤ上にはシリサイドブロック膜ＢＫが形成されていなかったため、金属膜ＭＥは、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤに接触している。一方、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤ上にはシリサイドブロック膜ＢＫが形成されているため、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤは、シリサイドブロック膜ＢＫで覆われていない領域を除き、金属膜ＭＥに接触していない。それから、熱処理により、金属膜ＭＥと、ゲート電極ＧＥ（を構成するＳｉ）およびソース・ドレイン領域ＳＤ（を構成するＳｉ）とを反応させることにより、図４８に示されるように、金属シリサイド層ＳＬを形成する。その後、未反応の（余剰の）金属膜ＭＥは除去し、図４８は、この段階が示されている。 That is, step S17 is performed to form the metal silicide layer SL. Specifically, as shown in FIG. 47, the gate electrode GE, the sidewall spacer SW, the source / drain region SD, and the silicide block film BK are covered on the main surface (entire main surface) of the semiconductor substrate SB. Then, the metal film ME is formed. At this time, since the silicide block film BK was not formed on the gate electrode GE and the source / drain region SD for the MISFET Q1, the metal film ME is in contact with the gate electrode GE and the source / drain region SD for the MISFET Q1. Yes. On the other hand, since the silicide block film BK is formed on the gate electrode GE and the source / drain region SD for the MISFET Q2, the gate electrode GE and the source / drain region SD for the MISFET Q2 are covered with the silicide block film BK. It is not in contact with the metal film ME except for a non-existing region. Then, by heat treatment, the metal film ME is reacted with the gate electrode GE (which constitutes Si) and the source / drain region SD (which constitutes Si), thereby forming the metal silicide layer SL as shown in FIG. Form. Thereafter, the unreacted (surplus) metal film ME is removed, and FIG. 48 shows this stage.

ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤについては、その上にシリサイドブロック膜ＢＫを形成しなかったため、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤのほぼ全体の上部（上層部）に金属シリサイド層ＳＬが形成される。一方、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤについては、一部を除き、その上にシリサイドブロック膜ＢＫを形成した。このため、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤのうち、シリサイドブロック膜ＢＫで覆われなかった部分の上部（上層部）には金属シリサイド層ＳＬが形成されるが、シリサイドブロック膜ＢＫで覆われた部分には金属シリサイド層ＳＬは形成されない。すなわち、ＭＩＳＦＥＴＱ２用のソース・ドレイン領域ＳＤのうち、シリサイドブロック膜ＢＫで覆われた部分には、金属膜ＭＥとソース・ドレイン領域ＳＤとの反応層（金属シリサイド層ＳＬ）は形成されず、また、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥのうち、シリサイドブロック膜ＢＫで覆われた部分には、金属膜ＭＥとゲート電極ＧＥとの反応層（金属シリサイド層ＳＬ）は形成されない。 Since the silicide block film BK is not formed on the gate electrode GE and the source / drain region SD for the MISFET Q1, the gate electrode GE and the source / drain region SD for the MISFET Q1 are almost entirely above (upper layer). A metal silicide layer SL is formed. On the other hand, the silicide block film BK was formed on the gate electrode GE and the source / drain region SD for the MISFET Q2 except for a part thereof. Therefore, the metal silicide layer SL is formed on the upper part (upper layer part) of the gate electrode GE and the source / drain region SD for the MISFET Q2 that is not covered with the silicide block film BK, but the silicide block film BK. The metal silicide layer SL is not formed in the portion covered with. That is, a reaction layer (metal silicide layer SL) between the metal film ME and the source / drain region SD is not formed in a portion of the source / drain region SD for the MISFET Q2 that is covered with the silicide block film BK. In the gate electrode GE for the MISFET Q2, the reaction layer (metal silicide layer SL) between the metal film ME and the gate electrode GE is not formed in the portion covered with the silicide block film BK.

それから、図４９に示されるように、ステップＳ１８で、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ、金属シリサイド層ＳＬおよびシリサイドブロック膜ＢＫを覆うように、絶縁膜ＩＬ５を形成してから、ステップＳ１９で、絶縁膜ＩＬ５上に絶縁膜ＩＬ６を形成する。絶縁膜ＩＬ６の形成後、必要に応じて、絶縁膜ＩＬ３の上面をＣＭＰ法で研磨するなどして絶縁膜ＩＬ６の上面の平坦性を高めることもできる。 Then, as shown in FIG. 49, in step S18, the gate electrode GE, the sidewall spacer SW, the metal silicide layer SL, and the silicide block film BK are covered on the main surface (entire main surface) of the semiconductor substrate SB. After forming the insulating film IL5, in step S19, the insulating film IL6 is formed over the insulating film IL5. After the formation of the insulating film IL6, the flatness of the upper surface of the insulating film IL6 can be improved by polishing the upper surface of the insulating film IL3 by a CMP method, if necessary.

それから、図５０に示されるように、ステップＳ２０で、絶縁膜ＩＬ６，ＩＬ５の積層膜にコンタクトホールＣＴを形成する。コンタクトホールＣＴの形成法は、上記図１９および図２０を参照して説明したのと同様である。それから、ステップＳ２１で、コンタクトホールＣＴ内に導電性のプラグＰＧを形成する（埋め込む）。その後、図５１に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ６上に絶縁膜ＩＬ７を形成し、ダマシン法を用いて配線Ｍ１を形成する。このようにして、半導体装置が製造される。 Then, as shown in FIG. 50, in step S20, a contact hole CT is formed in the laminated film of the insulating films IL6 and IL5. The method for forming the contact hole CT is the same as that described with reference to FIGS. Then, in step S21, a conductive plug PG is formed (embedded) in the contact hole CT. Thereafter, as shown in FIG. 51, the insulating film IL7 is formed on the insulating film IL6 in which the plug PG is embedded, and the wiring M1 is formed using the damascene method. In this way, a semiconductor device is manufactured.

本実施の形態２でも、上記実施の形態１とほぼ同様の効果を得ることができるが、以下の点が、上記実施の形態１と相違している。 In the second embodiment, substantially the same effect as in the first embodiment can be obtained, but the following points are different from those in the first embodiment.

すなわち、上記実施の形態１では、ステップＳ１３でサイドウォールスペーサＳＷを等方性エッチングしてサイドウォールスペーサＳＷの厚みを小さくした後で、ステップＳ１５，Ｓ１６でシリサイドブロック膜ＢＫを形成し、その後にステップＳ１７で金属シリサイド層ＳＬを形成している。一方、本実施の形態２では、ステップＳ１５，Ｓ１６でシリサイドブロック膜ＢＫを形成した後で、ステップＳ１３ａでサイドウォールスペーサＳＷを等方性エッチングしてサイドウォールスペーサＳＷの厚みを小さくし、その後にステップＳ１７で金属シリサイド層ＳＬを形成している。 That is, in the first embodiment, after the sidewall spacer SW is isotropically etched in step S13 to reduce the thickness of the sidewall spacer SW, the silicide block film BK is formed in steps S15 and S16, and thereafter In step S17, the metal silicide layer SL is formed. On the other hand, in the second embodiment, after the silicide block film BK is formed in steps S15 and S16, the sidewall spacer SW is isotropically etched in step S13a to reduce the thickness of the sidewall spacer SW, and thereafter In step S17, the metal silicide layer SL is formed.

上記実施の形態１および本実施の形態２では、ステップＳ１３，Ｓ１３ａでサイドウォールスペーサＳＷを等方性エッチングしてサイドウォールスペーサＳＷの厚みを薄くしたときに、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２がエッチングされにくい条件でエッチングを行う。このため、ステップＳ１３，Ｓ１３ａを行うと、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の端部（ＥＧ）が、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態になる。この状態は、上記実施の形態１よりも、本実施の形態２の方が、ステップＳ１７で金属シリサイド層ＳＬを形成する工程まで維持されやすい。 In the first embodiment and the second embodiment, when the side wall spacer SW is isotropically etched in steps S13 and S13a to reduce the thickness of the side wall spacer SW, the insulating film IL2 is more than the insulating film IL3. Etching is performed under conditions that are difficult to etch. For this reason, when steps S13 and S13a are performed, the end portion (EG) of the portion of the insulating film IL2 that forms the sidewall spacer SW that extends on the semiconductor substrate SB (p-type well PW1) becomes the sidewall spacer SW. It will be in the state which protruded from the side surface of insulating film IL3 to comprise. This state is more easily maintained up to the step of forming the metal silicide layer SL in step S17 in the second embodiment than in the first embodiment.

すなわち、本実施の形態２では、ステップＳ１３ａを行った後、ステップＳ１５，Ｓ１６を行わずにステップＳ１７（金属シリサイド層ＳＬ形成工程）に移行できる。このため、本実施の形態２では、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷにおいて、ステップＳ１６のエッチング（絶縁膜ＩＬ４のエッチング）で、絶縁膜ＩＬ３の側面よりも突出した部分の絶縁膜ＩＬ２が、ステップＳ１６のエッチング工程でエッチングされずにすむ。 That is, in the second embodiment, after performing step S13a, the process can proceed to step S17 (metal silicide layer SL forming step) without performing steps S15 and S16. For this reason, in the second embodiment, in the sidewall spacer SW not covered with the silicide block film BK, the insulation of the portion protruding from the side surface of the insulating film IL3 by the etching in step S16 (etching of the insulating film IL4) is performed. The film IL2 does not have to be etched in the etching process of step S16.

このため、ソース・ドレイン領域ＳＤ上に金属シリサイド層ＳＬを形成した際に、金属シリサイド層ＳＬの端部（チャネル形成領域に対向する側の端部）がチャネル形成領域に近づくことをできるだけ防止するという観点では、上記実施の形態１よりも本実施の形態２の方が、更に有利である。従って、本実施の形態２では、金属シリサイド層ＳＬを形成した際に、金属シリサイド層ＳＬの端部がチャネル形成領域に近づいてしまうのを、より的確に抑制または防止でき、リーク電流をより的確に抑制することができる。このため、半導体装置の性能の更なる向上を図ることができる。 Therefore, when the metal silicide layer SL is formed on the source / drain region SD, the end of the metal silicide layer SL (the end on the side facing the channel formation region) is prevented from approaching the channel formation region as much as possible. In view of this, the second embodiment is more advantageous than the first embodiment. Therefore, in the second embodiment, when the metal silicide layer SL is formed, it is possible to more accurately suppress or prevent the end portion of the metal silicide layer SL from approaching the channel formation region, and the leak current can be more accurately detected. Can be suppressed. For this reason, the performance of the semiconductor device can be further improved.

一方、上記実施の形態１では、ステップＳ１３のサイドウォールスペーサＳＷの等方性エッチング工程は、ステップＳ１４の活性化のための熱処理である活性化アニールの前に行うことができる。ステップＳ１４の活性化アニールは、半導体装置の製造プロセスの中で、最も高温の熱処理であり、そのような高温の熱処理（活性化アニール）を行うと、サイドウォールスペーサＳＷ（の絶縁膜ＩＬ３）はエッチングされにくい状態になりやすい。このため、ステップＳ１３，Ｓ１３ａのエッチング工程が行いやすいという観点では、本実施の形態２よりも上記実施の形態１の方が、有利である。このため、半導体装置の製造工程を適切に管理しやすいという点では、上記実施の形態１は特に好適である。 On the other hand, in the first embodiment, the isotropic etching process of the sidewall spacer SW in step S13 can be performed before the activation annealing that is the heat treatment for activation in step S14. The activation annealing in step S14 is the highest temperature heat treatment in the manufacturing process of the semiconductor device. When such a high temperature heat treatment (activation annealing) is performed, the sidewall spacer SW (the insulating film IL3 thereof) It tends to be difficult to be etched. For this reason, the first embodiment is more advantageous than the second embodiment from the viewpoint that the etching process of steps S13 and S13a can be easily performed. Therefore, the first embodiment is particularly suitable in that the manufacturing process of the semiconductor device is easily managed appropriately.

また、ゲート電極同士の間隔（Ｗ１，Ｗ３）が狭く、上記図２３〜図２８で説明したような問題が生じやすいのは、金属シリサイドＳＬを形成するＭＩＳＦＥＴ（すなわちシリサイドブロック膜ＢＫで覆わないＭＩＳＦＥＴ）であり、例えばメモリ（ＳＲＡＭやフラッシュメモリなど）のメモリセルを形成した領域である。本実施の形態２では、シリサイドブロック膜ＢＫで覆われないＭＩＳＦＥＴについては、ステップＳ１３ａでサイドウォールスペーサＳＷの厚みを小さくすることにより、上記図２３〜図２８で説明したような問題が生じるのを防止することができる。一方、シリサイドブロック膜ＢＫを形成して金属シリサイド層ＳＬの形成を防ぐようなＭＩＳＦＥＴの場合、ゲート電極同士の間隔（Ｗ１，Ｗ３）はそれほど狭くない。このため、本実施の形態２では、シリサイドブロック膜ＢＫを形成するＭＩＳＦＥＴについては、サイドウォールスペーサＳＷがシリサイドブロック膜ＢＫで覆われた状態でステップＳ１３ａを行うため、ステップＳ１３ａでサイドウォールスペーサＳＷの厚みは小さくならないが、それは、上記図２３〜図２８で説明したような問題の発生にはつながらない。 In addition, the gaps (W1, W3) between the gate electrodes are narrow, and the problems described with reference to FIGS. 23 to 28 are likely to occur because the MISFET for forming the metal silicide SL (that is, the MISFET not covered with the silicide block film BK). For example, it is a region in which memory cells of a memory (SRAM, flash memory, etc.) are formed. In the second embodiment, for the MISFET not covered with the silicide block film BK, the problem described with reference to FIGS. 23 to 28 is caused by reducing the thickness of the sidewall spacer SW in step S13a. Can be prevented. On the other hand, in the case of a MISFET in which the silicide block film BK is formed to prevent the formation of the metal silicide layer SL, the distances (W1, W3) between the gate electrodes are not so narrow. Therefore, in the second embodiment, for the MISFET that forms the silicide block film BK, step S13a is performed in a state where the sidewall spacer SW is covered with the silicide block film BK. Although the thickness does not decrease, it does not lead to the problem described with reference to FIGS.

なお、本実施の形態２の場合は、製造された半導体装置において、シリサイドブロック膜ＢＫで覆われたサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ２用のサイドウォールスペーサＳＷ）の構造と、シリサイドブロック膜ＢＫで覆われないサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷ）の構造とが、以下の点で相違したものとなる。すなわち、シリサイドブロック膜ＢＫで覆われたサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ２用のサイドウォールスペーサＳＷ）よりも、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷ）の方が、サイドウォールスペーサＳＷの厚みが小さくなる。これは、シリサイドブロック膜ＢＫで覆われたサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ２用のサイドウォールスペーサＳＷ）の厚みは、上記厚みＴ４に相当し、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷ）の厚みは、上記厚みＴ５に相当し、Ｔ５＜Ｔ４が成り立つためである。 In the case of the second embodiment, in the manufactured semiconductor device, the structure of the sidewall spacer SW (sidewall spacer SW for MISFETQ2) covered with the silicide block film BK and the silicide block film BK are covered. The structure of the non-sidewall spacer SW (sidewall spacer SW for MISFET Q1) is different in the following points. That is, the side wall spacer SW (side wall spacer SW for MISFET Q1) not covered with the silicide block film BK is more than the side wall spacer SW (side wall spacer SW for MISFET Q2) covered with the silicide block film BK. However, the thickness of the sidewall spacer SW is reduced. This is because the thickness of the side wall spacer SW (side wall spacer SW for MISFET Q2) covered with the silicide block film BK corresponds to the thickness T4, and the side wall spacer SW (MISFET Q1 not covered with the silicide block film BK). This is because the thickness of the side wall spacer SW) corresponds to the thickness T5, and T5 <T4 is established.

次に、本実施の形態２の変形例（第２変形例）について、図５２〜図５６を参照して説明する。図５２〜図５６は、本実施の形態２の変形例の半導体装置の製造工程中の要部断面図である。本実施の形態２の変形例を、ここでは第２変形例と称することとする。 Next, a modified example (second modified example) of the second embodiment will be described with reference to FIGS. 52 to 56 are main-portion cross-sectional views during the manufacturing process of the semiconductor device according to the modification of the second embodiment. Here, the modification of the second embodiment is referred to as a second modification.

第２変形例においては、上述した実施の形態２の製造工程に従ってステップＳ１３ａ（サイドウォールスペーサＳＷの等方性エッチング工程）までを行い、上記図４６と同様の図５２の構造を得る。ここまでの工程は、第２変形例も、上述した実施の形態２と同様であるため、ここではその繰り返しの説明は省略する。 In the second modification, the process up to step S13a (isotropic etching process of the sidewall spacer SW) is performed according to the manufacturing process of the second embodiment described above to obtain the structure of FIG. 52 similar to FIG. Since the process up to this point is the same as that of the second embodiment described above, the second modification example is omitted here.

それから、ステップＳ１７を行って、金属シリサイド層ＳＬを形成するが、このステップＳ１７は、上記実施の形態１でも説明したように、金属膜ＭＥを形成する工程と、熱処理により金属膜ＭＥとソース・ドレイン領域ＳＤおよびゲート電極ＧＥの各上部（上層部）とを反応させる工程と、未反応の（余剰の）金属膜ＭＥを除去する工程とを有している。未反応の（余剰の）金属膜ＭＥを除去する工程の後で、２回目の熱処理を行う場合もある。 Then, step S17 is performed to form the metal silicide layer SL. In step S17, as described in the first embodiment, the metal film ME and the source film are formed by the process of forming the metal film ME and heat treatment. It includes a step of reacting the drain region SD and each upper portion (upper layer portion) of the gate electrode GE and a step of removing the unreacted (surplus) metal film ME. A second heat treatment may be performed after the step of removing the unreacted (surplus) metal film ME.

金属膜ＭＥは、例えばスパッタリング法などを用いて形成することができるが、ステップＳ１３ａの後で、金属膜ＭＥを形成する前に、半導体基板ＳＢを洗浄処理（ウェット洗浄処理）することが好ましい。この洗浄処理を、金属膜ＭＥの成膜前の洗浄処理と称することとする。この金属膜ＭＥの成膜前の洗浄処理は、半導体基板ＳＢをウェット洗浄する処理である。金属膜ＭＥの成膜前の洗浄処理の後は、速やかに金属膜ＭＥの成膜工程を行うことが好ましい。 The metal film ME can be formed by using, for example, a sputtering method, but it is preferable to perform a cleaning process (wet cleaning process) on the semiconductor substrate SB after step S13a and before forming the metal film ME. This cleaning process is referred to as a cleaning process before forming the metal film ME. The cleaning process before forming the metal film ME is a process for wet-cleaning the semiconductor substrate SB. After the cleaning process before the metal film ME is formed, it is preferable to perform the metal film ME film forming step promptly.

この金属膜ＭＥの成膜前の洗浄処理は、エッチング作用を有する場合がある。例えば、フッ酸の水溶液などを用いて、金属膜ＭＥの成膜前の洗浄処理を行うことができる。金属膜ＭＥの成膜前の洗浄処理がエッチング作用を有していれば、ソース・ドレイン領域ＳＤ上などに自然酸化膜が形成されていたとしても、この自然酸化膜を除去して、シリサイドブロック膜ＢＫで覆われていないソース・ドレイン領域ＳＤに金属膜ＭＥが確実に接触するように、金属膜ＭＥを形成することができる。これにより、自然酸化膜が金属シリサイド層ＳＬの形成を阻害するのを、より的確に防止することができる。 The cleaning process before forming the metal film ME may have an etching action. For example, a cleaning process prior to the formation of the metal film ME can be performed using an aqueous solution of hydrofluoric acid. If the cleaning process before the formation of the metal film ME has an etching action, even if a natural oxide film is formed on the source / drain region SD, the natural oxide film is removed to form a silicide block. The metal film ME can be formed so that the metal film ME reliably contacts the source / drain region SD not covered with the film BK. Thereby, it is possible to more accurately prevent the natural oxide film from inhibiting the formation of the metal silicide layer SL.

しかしながら、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷにおいて、絶縁膜ＩＬ３の側面よりも突出した部分の絶縁膜ＩＬ２が、金属膜ＭＥの成膜前の洗浄処理により、エッチングされてしまう場合があり、図５３には、その場合の金属膜ＭＥの成膜前の洗浄処理を行った直後の状態が示されている。 However, in the side wall spacer SW not covered with the silicide block film BK, the portion of the insulating film IL2 that protrudes from the side surface of the insulating film IL3 is etched by the cleaning process before the metal film ME is formed. FIG. 53 shows a state immediately after performing the cleaning process before forming the metal film ME in that case.

すなわち、ステップＳ１３ａの等方性エッチングを行うと、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の絶縁膜ＩＬ２の端部（ＥＧ）が、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態になる（図５２参照）。この絶縁膜ＩＬ３の側面よりも突出した部分の絶縁膜ＩＬ２が、金属膜ＭＥの成膜前の洗浄処理により、エッチングされてしまうのである（図５３参照）。つまり、金属膜ＭＥの成膜前の洗浄処理において、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２のうち、そのサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した部分が、エッチングされる。 That is, when the isotropic etching in step S13a is performed, in the sidewall spacer SW not covered with the silicide block film BK, the end portion of the insulating film IL2 extending on the semiconductor substrate SB (p-type well PW1) (EG) protrudes beyond the side surface of the insulating film IL3 constituting the sidewall spacer SW (see FIG. 52). A portion of the insulating film IL2 protruding from the side surface of the insulating film IL3 is etched by the cleaning process before the metal film ME is formed (see FIG. 53). That is, of the insulating film IL2 constituting the sidewall spacer SW that is not covered with the silicide block film BK in the cleaning process before the metal film ME is formed, from the side surface of the insulating film IL3 constituting the sidewall spacer SW. The protruding part is etched.

以降の工程は、上述した実施の形態２の製造工程と同様である。すなわち、金属膜ＭＥの成膜前の洗浄処理を行った後、図５４に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ、ソース・ドレイン領域ＳＤおよびシリサイドブロック膜ＢＫを覆うように、金属膜ＭＥをスパッタリング法などを用いて形成（堆積）する。それから、熱処理により、金属膜ＭＥと、ゲート電極ＧＥ（を構成するＳｉ）およびソース・ドレイン領域ＳＤ（を構成するＳｉ）とを反応させることにより、金属と半導体の反応層である金属シリサイド層ＳＬを形成し、その後、未反応の（余剰の）金属膜ＭＥを除去する。図５５は、未反応の（余剰の）金属膜ＭＥを除去した段階が示されている。未反応の（余剰の）金属膜ＭＥを除去した後、更に２回目の熱処理を行う場合もある。 The subsequent steps are the same as the manufacturing steps of the second embodiment described above. That is, after performing the cleaning process before the formation of the metal film ME, as shown in FIG. 54, the gate electrode GE, the sidewall spacer SW, the source electrode, and the like are formed on the main surface (entire main surface) of the semiconductor substrate SB. A metal film ME is formed (deposited) by sputtering or the like so as to cover the drain region SD and the silicide block film BK. Then, the metal film ME is reacted with the gate electrode GE (which constitutes Si) and the source / drain region SD (which constitutes Si) by heat treatment to thereby react the metal silicide layer SL which is a reaction layer of the metal and the semiconductor. Then, the unreacted (surplus) metal film ME is removed. FIG. 55 shows a stage where unreacted (excessive) metal film ME is removed. After the unreacted (excessive) metal film ME is removed, a second heat treatment may be performed.

それから、図５６に示されるように、ステップＳ１８で絶縁膜ＩＬ５を形成してから、ステップＳ１９で絶縁膜ＩＬ５上に絶縁膜ＩＬ６を形成し、ステップＳ２０で絶縁膜ＩＬ６，ＩＬ５の積層膜にコンタクトホールＣＴを形成し、ステップＳ２１で、コンタクトホールＣＴ内に導電性のプラグＰＧを形成する（埋め込む）。その後、プラグＰＧが埋め込まれた絶縁膜ＩＬ６上に絶縁膜ＩＬ７を形成し、ダマシン法を用いて配線Ｍ１を形成する。このようにして、半導体装置が製造される。 Then, as shown in FIG. 56, after forming the insulating film IL5 in step S18, the insulating film IL6 is formed on the insulating film IL5 in step S19, and in step S20, the laminated film of the insulating films IL6 and IL5 is contacted. A hole CT is formed, and in step S21, a conductive plug PG is formed (embedded) in the contact hole CT. Thereafter, the insulating film IL7 is formed over the insulating film IL6 in which the plug PG is embedded, and the wiring M1 is formed using a damascene method. In this way, a semiconductor device is manufactured.

第２変形例の場合も、上述した実施の形態２とほぼ同様の効果を得ることができるが、以下の点が、上述した実施の形態２と相違している。 In the case of the second modified example, substantially the same effect as that of the above-described second embodiment can be obtained, but the following points are different from the above-described second embodiment.

すなわち、第２変形例の場合は、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷにおいて、絶縁膜ＩＬ３の側面よりも突出した部分の絶縁膜ＩＬ２が、金属膜ＭＥの成膜前の洗浄処理により、エッチングされている。このエッチングの分、第２変形例は、実施の形態２に比べると、ソース・ドレイン領域ＳＤ上に金属シリサイド層ＳＬを形成した際に、金属シリサイド層ＳＬの端部（チャネル形成領域に対向する側の端部）がチャネル形成領域に近づく虞がある。 That is, in the case of the second modification, in the sidewall spacer SW not covered with the silicide block film BK, the portion of the insulating film IL2 protruding from the side surface of the insulating film IL3 is washed before the metal film ME is formed. Etched by processing. As compared with the second embodiment, the second modification is opposite to the end of the metal silicide layer SL (facing the channel formation region) when the metal silicide layer SL is formed on the source / drain region SD. (The end on the side) may approach the channel formation region.

しかしながら、洗浄処理は、積極的なエッチング工程ではないため、そのエッチング作用は、一般的なエッチング工程に比べて小さい。このため、サイドウォールスペーサＳＷにおいて、絶縁膜ＩＬ３の側面よりも突出した部分の絶縁膜ＩＬ２がエッチングされる程度を、第２変形例における金属膜ＭＥの成膜前の洗浄処理時と、上記実施の形態１の第１変形例におけるステップＳ１６のエッチング時とで比べると、第２変形例における金属膜ＭＥの成膜前の洗浄処理時の方が小さくなりやすい。 However, since the cleaning process is not an aggressive etching process, its etching action is smaller than that of a general etching process. Therefore, in the sidewall spacer SW, the degree of etching of the portion of the insulating film IL2 that protrudes from the side surface of the insulating film IL3 is determined by the cleaning process before the formation of the metal film ME in the second modified example and the above-described implementation. Compared to the time of etching in step S16 in the first modification of the first embodiment, the cleaning process before the metal film ME is formed in the second modification tends to be smaller.

このため、ソース・ドレイン領域ＳＤ上に金属シリサイド層ＳＬを形成した際に、金属シリサイド層ＳＬの端部（チャネル形成領域に対向する側の端部）がチャネル形成領域に近づくことをできるだけ防止するという観点では、第２変形例は、上記実施の形態１の第１変形例よりも有利である。 Therefore, when the metal silicide layer SL is formed on the source / drain region SD, the end of the metal silicide layer SL (the end on the side facing the channel formation region) is prevented from approaching the channel formation region as much as possible. From this point of view, the second modification is more advantageous than the first modification of the first embodiment.

このため、上述した実施の形態２だけでなく、第２変形例の場合も、金属シリサイド層ＳＬを形成した際に、金属シリサイド層ＳＬの端部がチャネル形成領域に近づいてしまうのを抑制または防止でき、リーク電流を抑制することができるという効果を得られる。但し、その効果は、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷにおいて、絶縁膜ＩＬ３の側面よりも突出した部分の絶縁膜ＩＬ２が、金属膜ＭＥの成膜前の洗浄処理でエッチングされるのを抑制した方が、より大きくなる。 Therefore, not only in the second embodiment described above, but also in the second modification example, when the metal silicide layer SL is formed, it is possible to suppress the end of the metal silicide layer SL from approaching the channel formation region. The effect that it can prevent and leak current can be acquired. However, the effect is that in the sidewall spacer SW not covered with the silicide block film BK, the portion of the insulating film IL2 protruding from the side surface of the insulating film IL3 is etched by the cleaning process before the metal film ME is formed. Suppressing it becomes larger.

一方、第２変形例の場合は、金属膜ＭＥの成膜前の洗浄処理において、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷで、絶縁膜ＩＬ３の側面よりも突出した部分の絶縁膜ＩＬ２がエッチングされるとしても、ソース・ドレイン領域ＳＤ上などに自然酸化膜が形成されている場合にその自然酸化膜を除去しやすい。このため、シリサイドブロック膜ＢＫで覆われていないソース・ドレイン領域ＳＤに金属膜ＭＥが確実に接触するように、金属膜ＭＥを形成することができ、自然酸化膜が金属シリサイド層ＳＬの形成を阻害するのを、より的確に防止することができる。 On the other hand, in the case of the second modification, in the cleaning process before the formation of the metal film ME, the insulating film at a portion protruding from the side surface of the insulating film IL3 by the sidewall spacer SW not covered with the silicide block film BK. Even if the IL2 is etched, it is easy to remove the natural oxide film when the natural oxide film is formed on the source / drain region SD or the like. For this reason, the metal film ME can be formed so that the metal film ME is surely in contact with the source / drain region SD not covered with the silicide block film BK, and the natural oxide film forms the metal silicide layer SL. Inhibition can be prevented more accurately.

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

ＢＫシリサイドブロック膜
ＣＴ，ＣＴ２コンタクトホール
ＥＧ端部
ＥＸエクステンション領域
ＧＥゲート電極
ＧＩゲート絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６，ＩＬ７絶縁膜
ＩＬ１５，ＩＬ１６，ＩＬ１７絶縁膜
ＩＬ１５ａエッチング残り
ＬＭ積層膜
Ｍ１，Ｍ２配線
ＭＥ金属膜
ＰＧ，ＰＧ２プラグ
ＰＲ１フォトレジストパターン
ＰＷ１，ＰＷ２ｐ型ウエル
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６ＭＩＳＦＥＴ
ＳＢ半導体基板
ＳＤ，ＳＤ２ソース・ドレイン領域
ＳＬ，ＳＬ２金属シリサイド層
ＳＰ側壁絶縁膜
ＳＴ素子分離領域
ＳＷ，ＳＷ２サイドウォールスペーサ BK silicide block film CT, CT2 contact hole EG end EX extension region GE gate electrode GI gate insulating film IL1, IL2, IL3, IL4, IL6, IL7 insulating film IL15, IL16, IL17 insulating film IL15a etching remaining LM laminated film M1, M2 Wiring ME Metal film PG, PG2 Plug PR1 Photoresist pattern PW1, PW2 P-type wells Q1, Q2, Q3, Q4, Q5, Q6 MISFET
SB Semiconductor substrate SD, SD2 Source / drain region SL, SL2 Metal silicide layer SP Side wall insulating film ST Element isolation region SW, SW2 Side wall spacer

Claims

第１ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上にゲート絶縁膜を介して前記第１ＭＩＳＦＥＴ用の第１ゲート電極を形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板上に、前記第１ゲート電極を覆うように、第１絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１絶縁膜上に第２絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第２絶縁膜および前記第１絶縁膜をエッチバックすることにより、前記第１ゲート電極の側壁上に前記第１絶縁膜および前記第２絶縁膜からなる第１サイドウォールスペーサを形成する工程、
（ｆ）前記（ｅ）工程後、前記第１ゲート電極および第１サイドウォールスペーサをマスクとして前記半導体基板にイオン注入を行うことにより、前記半導体基板に前記第１ＭＩＳＦＥＴ用の第１ソース・ドレイン領域を形成する工程、
（ｇ）前記（ｆ）工程後、前記第２絶縁膜よりも前記第１絶縁膜がエッチングされにくい条件で、前記第１サイドウォールスペーサを等方性エッチングして、前記第１サイドウォールスペーサの厚みを小さくする工程、
（ｈ）前記（ｇ）工程後、前記第１ソース・ドレイン領域上に、金属と前記第１ソース・ドレイン領域との反応層を形成する工程、
（ｉ）前記（ｈ）工程後、前記第１ゲート電極および前記第１サイドウォールスペーサを覆うように、前記半導体基板上に第３絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後、前記第３絶縁膜上に第４絶縁膜を形成する工程、
（ｋ）前記（ｊ）工程後、前記第４絶縁膜および前記第３絶縁膜に、コンタクトホールを形成する工程、
を有する、半導体装置の製造方法。 A method of manufacturing a semiconductor device having a first MISFET,
(A) a step of preparing a semiconductor substrate;
(B) forming a first gate electrode for the first MISFET on the semiconductor substrate via a gate insulating film;
(C) after the step (b), forming a first insulating film on the semiconductor substrate so as to cover the first gate electrode;
(D) after the step (c), a step of forming a second insulating film on the first insulating film;
(E) After the step (d), the second insulating film and the first insulating film are etched back to form the first insulating film and the second insulating film on the side wall of the first gate electrode. Forming a first sidewall spacer;
(F) After the step (e), by performing ion implantation into the semiconductor substrate using the first gate electrode and the first sidewall spacer as a mask, the first source / drain region for the first MISFET is formed in the semiconductor substrate. Forming a process,
(G) After the step (f), the first sidewall spacer is isotropically etched under the condition that the first insulating film is less likely to be etched than the second insulating film. Reducing the thickness,
(H) After the step (g), a step of forming a reaction layer of a metal and the first source / drain region on the first source / drain region,
(I) after the step (h), a step of forming a third insulating film on the semiconductor substrate so as to cover the first gate electrode and the first sidewall spacer;
(J) after the step (i), forming a fourth insulating film on the third insulating film;
(K) After the step (j), forming a contact hole in the fourth insulating film and the third insulating film,
A method for manufacturing a semiconductor device, comprising: