JP2003151991A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ゲート電極、及び
高濃度不純物領域となる半導体基板の各表面に金属シリ
サイド層が選択的に形成されたＭＩＳ型トランジスタを
備えた半導体装置及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a gate electrode and a MIS transistor in which a metal silicide layer is selectively formed on each surface of a semiconductor substrate to be a high-concentration impurity region, and a method of manufacturing the same. ..
【０００２】[0002]
【従来の技術】近年の半導体装置の製造においては、ゲ
ート電極、ソース電極又はドレイン電極を低抵抗化する
ために、各電極を構成するシリコンとＴｉ、Ｃｏ又はＮ
ｉ等の高融点金属材料とを反応させることにより各電極
上に金属シリサイド膜を同時に形成するサリサイド形成
技術が用いられている。2. Description of the Related Art In the recent manufacture of semiconductor devices, in order to reduce the resistance of a gate electrode, a source electrode or a drain electrode, silicon constituting each electrode and Ti, Co or N is formed.
A salicide forming technique is used in which a metal silicide film is simultaneously formed on each electrode by reacting with a refractory metal material such as i.
【０００３】また、実際の半導体装置の製造において
は、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃ
ｈａｒｇｅ）等による静電破壊に対する耐性を向上させ
るため、ソース領域及びドレイン領域のうちの一部分に
対してシリサイド形成を行なわないことによって、トラ
ンジスタと直列に接続された抵抗素子を設けることが行
なわれている。In the actual manufacturing of a semiconductor device, an ESD (Electro-Static Disc) is used.
In order to improve the resistance to electrostatic breakdown due to electrical charge, etc., a resistance element connected in series with the transistor is provided by not forming silicide in a part of the source region and the drain region. There is.
【０００４】図１９（ａ）〜（ｃ）及び図２０（ａ）〜
（ｃ）は、第１の従来例に係る半導体装置の製造方法、
具体的には、シリサイド領域と非シリサイド領域とが作
り分けられたＭＩＳ型トランジスタの製造方法の各工程
を示す断面図である。19 (a)-(c) and 20 (a)-
(C) is a method for manufacturing a semiconductor device according to a first conventional example,
Specifically, it is a cross-sectional view showing each step of the manufacturing method of the MIS transistor in which the silicide region and the non-silicide region are separately formed.
【０００５】まず、図１９（ａ）に示すように、ｐ型の
シリコン基板１０に分離絶縁膜１１を形成することによ
って、入出力トランジスタ形成領域ｒA と内部トランジ
スタ形成領域ｒB とを区画する。その後、入出力トラン
ジスタ形成領域ｒA の上に第１のゲート絶縁膜１２ａを
介して、ｎ型多結晶シリコン膜よりなる第１のゲート電
極１３ａを形成する。また、内部トランジスタ形成領域
ｒB の上に第２のゲート絶縁膜１２ｂを介して、ｎ型多
結晶シリコン膜よりなる第２のゲート電極１３ｂを形成
する。その後、第１のゲート電極１３ａをマスクとして
入出力トランジスタ形成領域ｒA に対してイオン注入を
行なうことによりｎ型の第１の低濃度不純物領域１４ａ
を形成する。また、第２のゲート電極１３ｂをマスクと
して内部トランジスタ形成領域ｒB に対してイオン注入
を行なうことによりｎ型の第２の低濃度不純物領域１４
ｂを形成する。その後、第１のゲート電極１３ａの側面
に第１の側壁絶縁膜１５ａを形成すると共に第２のゲー
ト電極１３ｂの側面に第２の側壁絶縁膜１５ｂを形成す
る。その後、第１のゲート電極１３ａ及び第１の側壁絶
縁膜１５ａをマスクとして入出力トランジスタ形成領域
ｒA に対してイオン注入を行なうことにより、ソース領
域及びドレイン領域となるｎ型の第１の高濃度不純物領
域１６ａを形成する。また、第２のゲート電極１３ｂ及
び第２の側壁絶縁膜１５ｂをマスクとして内部トランジ
スタ形成領域ｒB に対してイオン注入を行なうことによ
り、ソース領域及びドレイン領域となる第２の高濃度不
純物領域１６ｂを形成する。First, as shown in FIG. 19A, an input / output transistor forming region r A and an internal transistor forming region r B are partitioned by forming an isolation insulating film 11 on a p-type silicon substrate 10. . After that, a first gate electrode 13a made of an n-type polycrystalline silicon film is formed on the input / output transistor formation region r A via the first gate insulating film 12a. Further, a second gate electrode 13b made of an n-type polycrystalline silicon film is formed on the internal transistor formation region r B via the second gate insulating film 12b. After that, ion implantation is performed on the input / output transistor formation region r A using the first gate electrode 13a as a mask to form the n-type first low-concentration impurity region 14a.
To form. Further, ion implantation is performed on the internal transistor formation region r B using the second gate electrode 13b as a mask, so that the n-type second low concentration impurity region 14 is formed.
b is formed. After that, the first sidewall insulating film 15a is formed on the side surface of the first gate electrode 13a, and the second sidewall insulating film 15b is formed on the side surface of the second gate electrode 13b. After that, ion implantation is performed on the input / output transistor formation region r A using the first gate electrode 13a and the first sidewall insulating film 15a as a mask to thereby form the n-type first high-level regions to be the source region and the drain region. The concentration impurity region 16a is formed. Further, ion implantation is performed on the internal transistor formation region r B using the second gate electrode 13b and the second side wall insulating film 15b as a mask, so that the second high-concentration impurity region 16b serving as a source region and a drain region is formed. To form.
【０００６】次に、図１９（ｂ）に示すように、半導体
基板１０の上に全面に亘ってシリコン酸化膜１７を堆積
した後、図１９（ｃ）に示すように、シリサイドが設け
られない非シリサイド領域（第１のゲート電極１３ａ、
第１の側壁絶縁膜１５ａ、及び第１の高濃度不純物領域
１６ａにおける第１の低濃度不純物領域１４ａに近接す
る領域）を覆うレジストパターン１８をマスクとしてシ
リコン酸化膜１７に対してウェットエッチングを行な
う。Next, as shown in FIG. 19B, after depositing a silicon oxide film 17 over the entire surface of the semiconductor substrate 10, silicide is not provided as shown in FIG. 19C. Non-silicide region (first gate electrode 13a,
Wet etching is performed on the silicon oxide film 17 with the resist pattern 18 covering the first sidewall insulating film 15a and the first high-concentration impurity region 16a in the vicinity of the first low-concentration impurity region 14a as a mask. .
【０００７】次に、レジストパターン１８を除去した
後、図２０（ａ）に示すように、半導体基板１０の上に
全面に亘って高融点金属膜１９を全面に堆積する。その
後、図２０（ｂ）に示すように、分離絶縁膜１１、第２
の側壁絶縁膜１５ｂ、及び、非シリサイド領域上に残存
するシリコン酸化膜１７をマスクとして、半導体基板１
０に対して熱処理を加える。これにより、第１の高濃度
不純物領域１６ａにおける残存するシリコン酸化膜１７
の下側以外の部分の表面に選択的に第１の高融点金属シ
リサイド膜２０ａが形成される。また、第２のゲート電
極１３ｂ及び第２の高濃度不純物領域１６ｂの各表面に
選択的に第２の高融点金属シリサイド膜２０ｂが形成さ
れる。その後、Ｈ2ＳＯ4及びＨ2Ｏ2等を含むエッチング
液を用いて、未反応の高融点金属膜１９をウェットエッ
チングにより除去する。After removing the resist pattern 18, a refractory metal film 19 is deposited on the entire surface of the semiconductor substrate 10 as shown in FIG. After that, as shown in FIG. 20B, the isolation insulating film 11 and the second insulating film are formed.
Of the semiconductor substrate 1 using the side wall insulating film 15b and the silicon oxide film 17 remaining on the non-silicide region as a mask.
Heat treatment is applied to 0. As a result, the remaining silicon oxide film 17 in the first high concentration impurity region 16a is formed.
The first refractory metal silicide film 20a is selectively formed on the surface of the portion other than the lower side. Further, the second refractory metal silicide film 20b is selectively formed on the surfaces of the second gate electrode 13b and the second high concentration impurity region 16b. Thereafter, the unreacted refractory metal film 19 is removed by wet etching using an etching solution containing H 2 SO 4 and H 2 O 2 .
【０００８】次に、図２０（ｃ）に示すように、半導体
基板１０の上に全面に亘って層間絶縁膜２１を形成した
後、層間絶縁膜２１に、第１の高濃度不純物領域１６ａ
と第１の高融点金属シリサイド膜２０ａを介して接続す
る第１のコンタクト２２ａ、及び第２の高濃度不純物領
域１６ｂと第２の高融点金属シリサイド膜２０ｂを介し
て接続する第２のコンタクト２２ｂを形成する。その
後、層間絶縁膜２１の上に、第１のコンタクト２２ａと
接続する第１の金属配線２３ａ、及び第２のコンタクト
２２ｂと接続する第２の金属配線２３ｂを形成する。こ
れにより、シリサイド領域と非シリサイド領域とが作り
分けられたＭＩＳ型トランジスタの製造が完了する。Next, as shown in FIG. 20C, after the interlayer insulating film 21 is formed over the entire surface of the semiconductor substrate 10, the first high concentration impurity region 16a is formed in the interlayer insulating film 21.
And a second contact 22a connected to the second high-concentration metal silicide film 20b via the first contact 22a and the second high-concentration impurity region 16b connected to the second high-melting point metal silicide film 20b. To form. After that, a first metal wiring 23a connected to the first contact 22a and a second metal wiring 23b connected to the second contact 22b are formed on the interlayer insulating film 21. This completes the manufacture of the MIS type transistor in which the silicide region and the non-silicide region are separately formed.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、第１の
従来例においては、第１のゲート電極１３ａ上にもシリ
サイドが形成されなくなるため、入出力トランジスタの
ゲート電極抵抗が増大してしまうという問題がある。However, in the first conventional example, since the silicide is not formed on the first gate electrode 13a, the gate electrode resistance of the input / output transistor increases. is there.
【００１０】ところで、特開平１１−１２６９００号公
報（以下、第２の従来例と称する）は、入出力トランジ
スタのゲート電極側面に第１の側壁絶縁膜を介して第２
の側壁絶縁膜を形成し、それにより、入出力トランジス
タのソース領域及びドレイン領域となる高濃度不純物領
域の表面のうち第２の側壁絶縁膜の下側の領域に金属シ
リサイド層が形成されることを防止する方法を開示して
いる。ところが、第２の従来例によると、内部トランジ
スタ形成領域において、ソース領域及びドレイン領域と
なる高濃度不純物領域表面に金属シリサイド層が形成さ
れるばかりでなく、接合深さが浅い低濃度不純物領域の
表面にも金属シリサイド層が形成されてしまい、その結
果、内部トランジスタにおいて接合リーク電流が増大し
てしまうという問題がある。By the way, in Japanese Patent Laid-Open No. 11-126900 (hereinafter referred to as a second conventional example), a second sidewall is formed on a side surface of a gate electrode of an input / output transistor via a first sidewall insulating film.
A side wall insulating film is formed, whereby a metal silicide layer is formed in a region below the second side wall insulating film on the surface of the high-concentration impurity regions to be the source region and the drain region of the input / output transistor. A method of preventing the above is disclosed. However, according to the second conventional example, in the internal transistor formation region, not only the metal silicide layer is formed on the surface of the high-concentration impurity region to be the source region and the drain region, but also the low-concentration impurity region with a shallow junction depth is formed. A metal silicide layer is also formed on the surface, resulting in an increase in junction leakage current in the internal transistor.
【００１１】前記に鑑み、本発明は、ゲート電極表面
と、ソース領域及びドレイン領域となる高濃度不純物領
域表面とに金属シリサイド層が形成され且つ高濃度不純
物領域の一部に抵抗素子となる非シリサイド領域が設け
られたトランジスタを実現できるようにすることを第１
の目的とし、内部トランジスタにおける接合リーク電流
の増大を防止しつつ入出力トランジスタにおいて前記第
１の目的を達成することを第２の目的とする。In view of the above, according to the present invention, a metal silicide layer is formed on the surface of the gate electrode and the surfaces of the high concentration impurity regions to be the source region and the drain region, and a non-resistive element is formed in a part of the high concentration impurity region. The first is to realize a transistor provided with a silicide region.
The second object is to achieve the first object in the input / output transistor while preventing an increase in junction leakage current in the internal transistor.
【００１２】[0012]
【課題を解決するための手段】前記の第１の目的を達成
するために、本発明に係る第１の半導体装置の製造方法
は、半導体基板の上にゲート電極を形成する工程と、ゲ
ート電極をマスクとして半導体基板に対してイオン注入
を行なうことにより低濃度不純物領域を形成する工程
と、低濃度不純物領域が形成された半導体基板の上に全
面に亘って第１の絶縁膜を堆積する工程と、第１の絶縁
膜に対して異方性ドライエッチングを行なうことによ
り、ゲート電極の側面に第１の側壁絶縁膜を形成する工
程と、ゲート電極及び第１の側壁絶縁膜をマスクとして
半導体基板に対してイオン注入を行なうことにより高濃
度不純物領域を形成する工程と、高濃度不純物領域が形
成された半導体基板の上に全面に亘って第２の絶縁膜を
堆積する工程と、第２の絶縁膜に対して異方性ドライエ
ッチングを行なうことにより、高濃度不純物領域におけ
る低濃度不純物領域に近接する領域の上で且つ第１の側
壁絶縁膜の側面に第２の側壁絶縁膜を形成する工程と、
第１の側壁絶縁膜及び第２の側壁絶縁膜をマスクとし
て、半導体基板及びゲート電極の各表面における露出し
た領域に選択的に金属シリサイド層を形成する工程とを
備えている。In order to achieve the above-mentioned first object, a first method of manufacturing a semiconductor device according to the present invention comprises a step of forming a gate electrode on a semiconductor substrate, and a gate electrode. Forming a low concentration impurity region by performing ion implantation into the semiconductor substrate using the mask as a mask, and depositing a first insulating film over the entire surface of the semiconductor substrate in which the low concentration impurity region is formed And a step of forming a first sidewall insulating film on the side surface of the gate electrode by performing anisotropic dry etching on the first insulating film, and a semiconductor using the gate electrode and the first sidewall insulating film as a mask. A step of forming a high-concentration impurity region by performing ion implantation into the substrate; a step of depositing a second insulating film over the entire surface of the semiconductor substrate in which the high-concentration impurity region is formed; By performing anisotropic dry etching on the insulating film, a second sidewall insulating film is formed on a region of the high-concentration impurity region adjacent to the low-concentration impurity region and on a side surface of the first sidewall insulating film. Process,
And a step of selectively forming a metal silicide layer on the exposed region of each surface of the semiconductor substrate and the gate electrode using the first sidewall insulating film and the second sidewall insulating film as a mask.
【００１３】第１の半導体装置の製造方法によると、半
導体基板におけるゲート電極の両側に低濃度不純物領域
を形成した後、ゲート電極の側面に第１の側壁絶縁膜を
形成し、その後、半導体基板におけるゲート電極の両側
に低濃度不純物領域と隣接するように高濃度不純物領域
を形成する。その後、ゲート電極の側面に第１の側壁絶
縁膜を介して第２の側壁絶縁膜を形成した後、第１の側
壁絶縁膜及び第２の側壁絶縁膜をマスクとして、半導体
基板及びゲート電極のそれぞれの露出部分に金属シリサ
イド層を選択的に形成する。すなわち、ゲート電極上に
金属シリサイド層を形成してゲート電極を低抵抗化でき
る。また、高濃度不純物領域のうち第２の側壁絶縁膜の
下側以外の部分に金属シリサイド層を自己整合的に形成
できるため、高濃度不純物領域における第２の側壁絶縁
膜の下側の部分は、ＭＩＳ型トランジスタと直列に接続
された抵抗素子として機能するので、ＥＳＤ等による静
電破壊に対する耐性を向上させることができる。According to the first method of manufacturing a semiconductor device, the low-concentration impurity regions are formed on both sides of the gate electrode in the semiconductor substrate, the first sidewall insulating film is formed on the side surface of the gate electrode, and then the semiconductor substrate is formed. High-concentration impurity regions are formed on both sides of the gate electrode so as to be adjacent to the low-concentration impurity regions. After that, a second sidewall insulating film is formed on a side surface of the gate electrode with a first sidewall insulating film interposed therebetween, and then the first sidewall insulating film and the second sidewall insulating film are used as masks to form the semiconductor substrate and the gate electrode. A metal silicide layer is selectively formed on each exposed portion. That is, the resistance of the gate electrode can be reduced by forming a metal silicide layer on the gate electrode. Further, since the metal silicide layer can be formed in a portion other than the lower side of the second side wall insulating film in the high concentration impurity region in a self-aligned manner, the lower side portion of the second side wall insulating film in the high concentration impurity region is , Which functions as a resistance element connected in series with the MIS type transistor, it is possible to improve resistance to electrostatic breakdown due to ESD or the like.
【００１４】第１の半導体装置の製造方法において、第
２の側壁絶縁膜を形成する工程と金属シリサイド層を形
成する工程との間に、ゲート電極、第１の側壁絶縁膜及
び第２の側壁絶縁膜をマスクとして半導体基板に対して
イオン注入を行なうことにより、高濃度不純物領域にお
ける第２の側壁絶縁膜の下側以外の部分の深さを、高濃
度不純物領域における第２の側壁絶縁膜の下側の部分の
深さよりも深くする工程をさらに備えていることが好ま
しい。In the first method of manufacturing a semiconductor device, the gate electrode, the first sidewall insulating film and the second sidewall are provided between the step of forming the second sidewall insulating film and the step of forming the metal silicide layer. Ions are implanted into the semiconductor substrate using the insulating film as a mask, so that the depth of the portion other than the lower side of the second sidewall insulating film in the high-concentration impurity region is adjusted to the second sidewall insulating film in the high-concentration impurity region. It is preferable to further include a step of making the depth deeper than the depth of the lower portion.
【００１５】このようにすると、半導体基板上に形成さ
れる金属シリサイド層が、高濃度不純物領域における接
合深さが相対的に深い部分の表面のみに形成されるの
で、金属シリサイド層形成に起因した接合リーク電流の
増大を確実に抑制できる。また、高濃度不純物領域にお
ける接合深さが相対的に深い部分は、第１の側壁絶縁膜
及び第２の側壁絶縁膜によってＭＩＳ型トランジスタの
チャネル領域から離されているため、高濃度不純物領域
からの空乏層の広がりに起因してトランジスタ特性の変
動（つまり短チャネル効果）が増大することを抑制でき
る。In this way, the metal silicide layer formed on the semiconductor substrate is formed only on the surface of the portion where the junction depth in the high concentration impurity region is relatively deep, which results from the formation of the metal silicide layer. It is possible to reliably suppress an increase in junction leakage current. Further, since the portion where the junction depth in the high concentration impurity region is relatively deep is separated from the channel region of the MIS transistor by the first sidewall insulating film and the second sidewall insulating film, It is possible to suppress an increase in fluctuations in transistor characteristics (that is, short channel effect) due to the expansion of the depletion layer.
【００１６】第１の半導体装置の製造方法において、第
２の絶縁膜を堆積する工程と第２の側壁絶縁膜を形成す
る工程との間に、第２の絶縁膜における高濃度不純物領
域のうち抵抗素子形成領域の上側に堆積された部分を覆
うようにレジストパターンを形成する工程をさらに備
え、第２の側壁絶縁膜を形成する工程は、レジストパタ
ーンをマスクとして第２の絶縁膜に対して異方性ドライ
エッチングを行なうことにより、抵抗素子形成領域の上
に第２の絶縁膜を残存させる工程を含むことが好まし
い。In the first method of manufacturing a semiconductor device, between the step of depositing the second insulating film and the step of forming the second sidewall insulating film, among the high concentration impurity regions in the second insulating film, The method further comprises the step of forming a resist pattern so as to cover the portion deposited on the upper side of the resistance element formation region, and the step of forming the second sidewall insulating film is performed on the second insulating film using the resist pattern as a mask. It is preferable to include a step of leaving the second insulating film on the resistance element forming region by performing anisotropic dry etching.
【００１７】このようにすると、高濃度不純物領域のう
ち、第２の側壁絶縁膜及び残存する第２の絶縁膜のそれ
ぞれの下側以外の部分に金属シリサイド層を自己整合的
に形成できる。このため、高濃度不純物領域における第
２の側壁絶縁膜の下側の部分（第１抵抗素子）、及び高
濃度不純物領域における残存する第２の絶縁膜の下側の
部分（第２抵抗素子）はそれぞれ、ＭＩＳ型トランジス
タと直列に接続された抵抗素子として機能するので、Ｅ
ＳＤ等による静電破壊に対する耐性を向上させることが
できる。また、ＭＩＳ型トランジスタと直列に接続され
た抵抗素子の抵抗値の設計自由度を増大させることがで
きる。さらに、第１抵抗素子及び第２抵抗素子がＭＩＳ
型トランジスタに対して直列に接続された本構造におい
ては、ＭＩＳ型トランジスタのチャネル領域から、高濃
度不純物領域上に設けられるコンタクトホールまでの間
の抵抗値は、低濃度不純物領域の抵抗（Ｒ１）と、高濃
度不純物領域における第１抵抗素子の抵抗（Ｒ２）と、
高濃度不純物領域における第１抵抗素子と第２抵抗素子
との間の部分（金属シリサイド層が形成されている部
分）の抵抗（Ｒ３）と、高濃度不純物領域における第２
抵抗素子の抵抗（Ｒ４）と、高濃度不純物領域における
第２抵抗素子とコンタクトホールとの間の部分（金属シ
リサイド層が形成されている部分）の抵抗（Ｒ５）との
合成抵抗（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）となる。こ
こで、Ｒ１、Ｒ２、Ｒ４及びＲ３＋Ｒ５の値はそれぞ
れ、第２抵抗素子を形成するためのレジストパターン形
成工程における合わせずれに依存しないため、レジスト
パターン形成工程におけるアライメントのばらつきに起
因する抵抗変動を抑制できる。By doing so, the metal silicide layer can be formed in a self-aligned manner in the high-concentration impurity region except the lower side of the second sidewall insulating film and the remaining second insulating film. Therefore, a portion of the high-concentration impurity region below the second sidewall insulating film (first resistance element) and a portion of the high-concentration impurity region below the remaining second insulating film (second resistance element). Since each functions as a resistance element connected in series with the MIS type transistor,
It is possible to improve resistance to electrostatic breakdown due to SD or the like. In addition, the degree of freedom in designing the resistance value of the resistance element connected in series with the MIS transistor can be increased. Further, the first resistance element and the second resistance element are MIS
In this structure connected in series to the high-concentration transistor, the resistance value from the channel region of the MIS transistor to the contact hole provided on the high-concentration impurity region is the resistance (R1) of the low-concentration impurity region. And the resistance (R2) of the first resistance element in the high concentration impurity region,
The resistance (R3) of the portion (the portion where the metal silicide layer is formed) between the first resistance element and the second resistance element in the high concentration impurity region, and the second in the high concentration impurity region
A combined resistance (R1 + R2 + R3 + R4 + R5) of the resistance (R4) of the resistance element and the resistance (R5) of the portion (the portion where the metal silicide layer is formed) between the second resistance element and the contact hole in the high concentration impurity region, Become. Here, since the values of R1, R2, R4, and R3 + R5 do not depend on the misalignment in the resist pattern forming process for forming the second resistance element, the resistance fluctuation caused by the alignment variation in the resist pattern forming process Can be suppressed.
【００１８】第１の半導体装置の製造方法において、ゲ
ート電極を形成する工程と低濃度不純物領域を形成する
工程との間に、ゲート電極の側面にオフセットスペーサ
を形成する工程をさらに備え、低濃度不純物領域を形成
する工程は、ゲート電極及びオフセットスペーサをマス
クとして半導体基板に対してイオン注入を行なうことに
より低濃度不純物領域を形成する工程を含むことが好ま
しい。The first method for manufacturing a semiconductor device further comprises a step of forming an offset spacer on a side surface of the gate electrode between the step of forming the gate electrode and the step of forming the low-concentration impurity region. The step of forming the impurity region preferably includes a step of forming a low-concentration impurity region by performing ion implantation on the semiconductor substrate using the gate electrode and the offset spacer as a mask.
【００１９】このようにすると、ゲート電極とソース・
ドレイン領域とのオーバーラップ長を短くできるため、
ゲート電極とソース・ドレイン領域との間に生じるオー
バーラップ容量を低減できるので、ＭＩＳ型トランジス
タの寄生容量を低減でき、それによって回路動作速度を
向上させることができる。In this way, the gate electrode and the source
Since the overlap length with the drain region can be shortened,
Since the overlap capacitance generated between the gate electrode and the source / drain region can be reduced, the parasitic capacitance of the MIS transistor can be reduced, thereby improving the circuit operation speed.
【００２０】前記の第２の目的を達成するために、本発
明に係る第２の半導体装置の製造方法は、半導体基板に
分離絶縁膜を形成することによって、第１のトランジス
タ形成領域と第２のトランジスタ形成領域とを区画する
工程と、第１のトランジスタ形成領域の上に第１のゲー
ト絶縁膜を介して第１のゲート電極を形成する工程と、
第２のトランジスタ形成領域の上に、第２のゲート絶縁
膜を介して第２のゲート電極を形成する工程と、第１の
ゲート電極をマスクとして第１のトランジスタ形成領域
に対してイオン注入を行なうことにより第１の低濃度不
純物領域を形成する工程と、第２のゲート電極をマスク
として第２のトランジスタ形成領域に対してイオン注入
を行なうことにより第２の低濃度不純物領域を形成する
工程と、第１の低濃度不純物領域及び第２の低濃度不純
物領域が設けられた半導体基板の上に全面に亘って第１
の絶縁膜を堆積する工程と、第１の絶縁膜に対して異方
性ドライエッチングを行なうことにより、第１のゲート
電極の側面に第１の側壁絶縁膜を形成すると共に第２の
ゲート電極の側面に第２の側壁絶縁膜を形成する工程
と、第１のゲート電極及び第１の側壁絶縁膜をマスクと
して第１のトランジスタ形成領域に対してイオン注入を
行なうことにより第１の高濃度不純物領域を形成する工
程と、第２のゲート電極及び第２の側壁絶縁膜をマスク
として第２のトランジスタ形成領域に対してイオン注入
を行なうことにより第２の高濃度不純物領域を形成する
工程と、第１の高濃度不純物領域及び第２の高濃度不純
物領域が形成された半導体基板の上に全面に亘って第２
の絶縁膜を堆積する工程と、第２の絶縁膜に対して異方
性ドライエッチングを行なうことにより、第２の高濃度
不純物領域における第２の低濃度不純物領域に近接する
領域の上で且つ第２の側壁絶縁膜の側面に第３の側壁絶
縁膜を形成する工程と、分離絶縁膜、第１の側壁絶縁
膜、第２の側壁絶縁膜及び第３の側壁絶縁膜をマスクと
して、第１のトランジスタ形成領域、第２のトランジス
タ形成領域、第１のゲート電極及び第２のゲート電極の
各表面における露出した領域に選択的に金属シリサイド
層を形成する工程とを備えている。In order to achieve the above-mentioned second object, a second semiconductor device manufacturing method according to the present invention comprises forming an isolation insulating film on a semiconductor substrate to form a first transistor formation region and a second transistor formation region. And a step of forming a first gate electrode on the first transistor formation region via a first gate insulating film,
A step of forming a second gate electrode on the second transistor formation region via a second gate insulating film, and ion implantation into the first transistor formation region using the first gate electrode as a mask. A step of forming a first low-concentration impurity region by performing the same, and a step of forming a second low-concentration impurity region by performing ion implantation into the second transistor formation region using the second gate electrode as a mask. And a first low-concentration impurity region and a second low-concentration impurity region over the entire surface of the semiconductor substrate.
The step of depositing the second insulating film and the anisotropic dry etching of the first insulating film to form the first sidewall insulating film on the side surface of the first gate electrode and the second gate electrode. A second side wall insulating film on the side surface of the substrate, and ion implantation is performed on the first transistor formation region using the first gate electrode and the first side wall insulating film as a mask to form a first high concentration A step of forming an impurity region, and a step of forming a second high-concentration impurity region by performing ion implantation into the second transistor formation region using the second gate electrode and the second sidewall insulating film as a mask. A second high-concentration impurity region and a second high-concentration impurity region are formed over the entire surface of the semiconductor substrate.
The step of depositing the insulating film and the anisotropic dry etching on the second insulating film, thereby forming a second insulating film on the region close to the second low-concentration impurity region and in the second high-concentration impurity region. A step of forming a third sidewall insulating film on a side surface of the second sidewall insulating film, and a step of using the isolation insulating film, the first sidewall insulating film, the second sidewall insulating film and the third sidewall insulating film as a mask, And a step of selectively forming a metal silicide layer on the exposed regions of the respective surfaces of the first transistor formation region, the second transistor formation region, the first gate electrode, and the second gate electrode.
【００２１】第２の半導体装置の製造方法によると、第
１のトランジスタ形成領域における第１のゲート電極の
両側に第１の低濃度不純物領域を形成すると共に、第２
のトランジスタ形成領域における第２のゲート電極の両
側に第２の低濃度不純物領域を形成した後、第１のゲー
ト電極の側面に第１の側壁絶縁膜を形成すると共に第２
のゲート電極の側面に第２の側壁絶縁膜を形成する。そ
の後、第１のトランジスタ形成領域における第１のゲー
ト電極の両側に第１の低濃度不純物領域と隣接するよう
に第１の高濃度不純物領域を形成すると共に、第２のト
ランジスタ形成領域における第２のゲート電極の両側に
第２の低濃度不純物領域と隣接するように第２の高濃度
不純物領域を形成する。その後、第２のゲート電極の側
面に第２の側壁絶縁膜を介して第３の側壁絶縁膜を形成
した後、分離絶縁膜、第１の側壁絶縁膜、第２の側壁絶
縁膜及び第３の側壁絶縁膜をマスクとして、半導体基
板、第１のゲート電極及び第２のゲート電極のそれぞれ
の露出部分に金属シリサイド層を選択的に形成する。す
なわち、第１のトランジスタ（例えば内部トランジス
タ）の第１のゲート電極及び第１の高濃度不純物領域、
並びに第２のトランジスタ（例えば入出力トランジス
タ）の第２のゲート電極をそれぞれシリサイド化して低
抵抗化できる。また、入出力トランジスタの第２の高濃
度不純物領域のうち第３の側壁絶縁膜の下側以外の部分
に金属シリサイド層を自己整合的に形成できるため、第
２の高濃度不純物領域における第３の側壁絶縁膜の下側
の部分は、入出力トランジスタと直列に接続された抵抗
素子として機能するので、ＥＳＤ等による静電破壊に対
する耐性を向上させることができる。さらに、半導体基
板表面において金属シリサイド層が第１及び第２の高濃
度不純物領域の外側に形成されることがないので、内部
トランジスタ及び入出力トランジスタのいずれにおいて
も接合リーク電流の増大を防止できる。According to the second semiconductor device manufacturing method, the first low concentration impurity region is formed on both sides of the first gate electrode in the first transistor formation region, and the second transistor is formed.
Second low-concentration impurity regions are formed on both sides of the second gate electrode in the transistor forming region, and then a first sidewall insulating film is formed on a side surface of the first gate electrode and
A second sidewall insulating film is formed on the side surface of the gate electrode. Then, a first high-concentration impurity region is formed on both sides of the first gate electrode in the first transistor formation region so as to be adjacent to the first low-concentration impurity region, and a second transistor in the second transistor formation region is formed. Second high-concentration impurity regions are formed on both sides of the gate electrode so as to be adjacent to the second low-concentration impurity regions. After that, a third sidewall insulating film is formed on the side surface of the second gate electrode via the second sidewall insulating film, and then the isolation insulating film, the first sidewall insulating film, the second sidewall insulating film and the third sidewall insulating film are formed. Using the sidewall insulating film as a mask, a metal silicide layer is selectively formed on the exposed portions of the semiconductor substrate, the first gate electrode, and the second gate electrode. That is, the first gate electrode of the first transistor (eg, internal transistor) and the first high-concentration impurity region,
In addition, the second gate electrode of the second transistor (for example, the input / output transistor) can be silicidized to reduce the resistance. Further, the metal silicide layer can be formed in a portion other than the lower side of the third sidewall insulating film of the second high-concentration impurity region of the input / output transistor in a self-aligned manner, so that the third high-concentration impurity region in the second high-concentration impurity region Since the lower part of the side wall insulating film functions as a resistance element connected in series with the input / output transistor, it is possible to improve resistance to electrostatic breakdown due to ESD or the like. Furthermore, since the metal silicide layer is not formed outside the first and second high-concentration impurity regions on the surface of the semiconductor substrate, it is possible to prevent an increase in junction leak current in both the internal transistor and the input / output transistor.
【００２２】第２の半導体装置の製造方法において、第
３の側壁絶縁膜を形成する工程は、第１の高濃度不純物
領域における第１の低濃度不純物領域に近接する領域の
上で且つ第１の側壁絶縁膜の側面に第４の側壁絶縁膜を
形成する工程を含み、第３の側壁絶縁膜を形成する工程
と金属シリサイド層を形成する工程との間に、第２のト
ランジスタ形成領域を覆うレジストパターンをマスクと
して第４の側壁絶縁膜を選択的に除去した後、レジスト
パターンを除去する工程をさらに備えていることが好ま
しい。In the second method of manufacturing a semiconductor device, the step of forming the third sidewall insulating film is performed on a region of the first high-concentration impurity region which is adjacent to the first low-concentration impurity region and in the first high-concentration impurity region. Including a step of forming a fourth side wall insulating film on the side surface of the side wall insulating film, and forming a second transistor formation region between the step of forming the third side wall insulating film and the step of forming the metal silicide layer. It is preferable that the method further includes a step of removing the resist pattern after selectively removing the fourth sidewall insulating film using the covering resist pattern as a mask.
【００２３】このようにすると、第１のトランジスタ形
成領域の第４の側壁絶縁膜を除去するのに必要な、第２
のトランジスタ形成領域を覆うレジストパターンを形成
するためのリソグラフィー工程を行なうだけで、第２の
半導体装置の製造方法を簡単に実施できる。尚、このと
き、第４の側壁絶縁膜となる第２の絶縁膜の材料とし
て、分離絶縁膜、又は第１の側壁絶縁膜となる第１の絶
縁膜に対して高い選択比でウェットエッチングを行なえ
る材料を選ぶことが好ましい。このようにすると、第４
の側壁絶縁膜に対してウェットエッチングを行なうとき
に、分離絶縁膜又は第１の側壁絶縁膜の削れを防止でき
る。By doing so, the second sidewall insulating film, which is necessary to remove the fourth sidewall insulating film in the first transistor formation region, is formed.
The second semiconductor device manufacturing method can be easily implemented only by performing a lithography process for forming a resist pattern covering the transistor forming region. At this time, as a material of the second insulating film which becomes the fourth sidewall insulating film, wet etching is performed with a high selection ratio with respect to the isolation insulating film or the first insulating film which becomes the first sidewall insulating film. It is preferable to select a material that can be performed. By doing this, the fourth
When wet etching is performed on the side wall insulating film, the separation insulating film or the first side wall insulating film can be prevented from being scraped.
【００２４】第２の半導体装置の製造方法において、第
３の側壁絶縁膜を形成する工程は、第１のトランジスタ
形成領域を覆う第１のレジストパターンをマスクとして
第２の絶縁膜に対して異方性ドライエッチングを行なう
ことにより、第３の側壁絶縁膜を形成した後、第１のレ
ジストパターンを除去する工程を含み、第３の側壁絶縁
膜を形成する工程と金属シリサイド層を形成する工程と
の間に、第２のトランジスタ形成領域を覆う第２のレジ
ストパターンをマスクとして、第２の絶縁膜における第
１のトランジスタ形成領域の上に残存する部分を選択的
に除去した後、第２のレジストパターンを除去する工程
をさらに備えていることが好ましい。In the method of manufacturing the second semiconductor device, the step of forming the third sidewall insulating film is different from the second insulating film by using the first resist pattern covering the first transistor formation region as a mask. A step of forming a third sidewall insulating film and a step of forming a metal silicide layer, including a step of removing the first resist pattern after forming the third sidewall insulating film by performing anisotropic dry etching. And a second resist pattern covering the second transistor formation region is used as a mask, the portion of the second insulating film remaining on the first transistor formation region is selectively removed, and then the second It is preferable that the method further includes the step of removing the resist pattern.
【００２５】このようにすると、第２のトランジスタ形
成領域の第３の側壁絶縁膜を形成するのに必要な第１の
レジストパターンを形成するためのリソグラフィー工程
を行なうと共に、第２の絶縁膜における第１のトランジ
スタ形成領域の上に残存する部分を除去するのに必要な
第２のレジストパターンを形成するためのリソグラフィ
ー工程を行なう必要がある。その一方、第１のトランジ
スタ形成領域に第４の側壁絶縁膜を形成した場合に必要
となる、第４の側壁絶縁膜に対する選択的ウェットエッ
チングが不要となるため、ウェットエッチング工程にお
けるプロセスマージンを増大させることができ、それに
よって例えば分離絶縁膜の削れを防止できる。In this way, the lithography process for forming the first resist pattern necessary for forming the third side wall insulating film in the second transistor forming region is performed, and the second insulating film is formed on the second insulating film. It is necessary to perform a lithographic process for forming a second resist pattern necessary for removing a portion remaining on the first transistor formation region. On the other hand, the selective wet etching for the fourth sidewall insulating film, which is required when the fourth sidewall insulating film is formed in the first transistor formation region, is unnecessary, so that the process margin in the wet etching step is increased. It is possible to prevent the abrasion of the isolation insulating film, for example.
【００２６】また、このとき、第１のレジストパターン
は、第２の絶縁膜における第２の高濃度不純物領域のう
ち抵抗素子形成領域の上側に堆積された部分を覆うよう
に形成されており、第３の側壁絶縁膜を形成する工程
は、抵抗素子形成領域の上に第２の絶縁膜を残存させる
工程を含むことが好ましい。At this time, the first resist pattern is formed so as to cover a portion of the second high-concentration impurity region in the second insulating film, which is deposited above the resistance element forming region, It is preferable that the step of forming the third sidewall insulating film includes a step of leaving the second insulating film on the resistance element forming region.
【００２７】このようにすると、第２の絶縁膜における
第２の高濃度不純物領域のうち抵抗素子形成領域の上側
に堆積された部分を覆うように第１のレジストパターン
を形成しておくだけで、該抵抗素子形成領域の上に残存
する第２の絶縁膜をマスクとして金属シリサイド層を形
成できる。このため、第２の高濃度不純物領域における
残存する第２の絶縁膜の下側の部分を、ＭＩＳ型トラン
ジスタと直列に接続された抵抗素子として形成すること
が容易になり、それによってＥＳＤ等による静電破壊に
対する耐性を向上させることが簡単にできる。By doing so, it is only necessary to form the first resist pattern so as to cover the portion of the second high-concentration impurity region in the second insulating film, which is deposited above the resistance element forming region. The metal silicide layer can be formed using the second insulating film remaining on the resistance element formation region as a mask. Therefore, it becomes easy to form the lower portion of the remaining second insulating film in the second high-concentration impurity region as a resistance element connected in series with the MIS type transistor, which causes ESD or the like. It is easy to improve resistance to electrostatic breakdown.
【００２８】第２の半導体装置の製造方法において、第
３の側壁絶縁膜を形成する工程と金属シリサイド層を形
成する工程との間に、第１のトランジスタ形成領域を覆
うレジストパターン、第２のゲート電極、第２の側壁絶
縁膜及び第３の側壁絶縁膜をマスクとして第２のトラン
ジスタ形成領域に対してイオン注入を行なうことによ
り、第２の高濃度不純物領域における第３の側壁絶縁膜
の下側以外の部分の深さを、第２の高濃度不純物領域に
おける第３の側壁絶縁膜の下側の部分の深さよりも深く
する工程をさらに備えていることが好ましい。In the second method of manufacturing a semiconductor device, between the step of forming the third sidewall insulating film and the step of forming the metal silicide layer, a resist pattern covering the first transistor forming region, and a second pattern. Ion implantation is performed on the second transistor formation region using the gate electrode, the second sidewall insulating film, and the third sidewall insulating film as a mask to remove the third sidewall insulating film in the second high-concentration impurity region. It is preferable to further include a step of making the depth of the portion other than the lower side deeper than the depth of the lower portion of the third sidewall insulating film in the second high-concentration impurity region.
【００２９】このようにすると、第２の高濃度不純物領
域上に形成される金属シリサイド層が、第２の高濃度不
純物領域における接合深さが相対的に深い部分の表面の
みに形成されるので、金属シリサイド層形成に起因した
接合リーク電流の増大を確実に抑制できる。また、第２
の高濃度不純物領域における接合深さが相対的に深い部
分は、第２の側壁絶縁膜及び第３の側壁絶縁膜によって
ＭＩＳ型トランジスタ（第２のトランジスタ）のチャネ
ル領域から離されているため、第２の高濃度不純物領域
からの空乏層の広がりに起因してトランジスタ特性の変
動（つまり短チャネル効果）が増大することを抑制でき
る。By doing so, the metal silicide layer formed on the second high-concentration impurity region is formed only on the surface of the portion where the junction depth in the second high-concentration impurity region is relatively deep. The increase in junction leakage current due to the formation of the metal silicide layer can be reliably suppressed. Also, the second
Since the portion of the high-concentration impurity region where the junction depth is relatively deep is separated from the channel region of the MIS transistor (second transistor) by the second sidewall insulating film and the third sidewall insulating film, It is possible to suppress an increase in variation in transistor characteristics (that is, short channel effect) due to the spread of the depletion layer from the second high concentration impurity region.
【００３０】本発明に係る半導体装置は、半導体基板の
トランジスタ形成領域の上に形成されたゲート絶縁膜
と、ゲート絶縁膜上に形成されたゲート電極と、ゲート
電極の側面に形成された第１の側壁絶縁膜と、トランジ
スタ形成領域における第１の側壁絶縁膜の下側に形成さ
れた低濃度不純物領域と、トランジスタ形成領域におけ
るゲート電極の外側に低濃度不純物領域と隣接するよう
に形成された高濃度不純物領域とを有するＭＩＳ型トラ
ンジスタを備え、高濃度不純物領域における低濃度不純
物領域に近接する領域の上で且つ第１の側壁絶縁膜の側
面に第２の側壁絶縁膜が形成されており、ゲート電極の
表面、及び高濃度不純物領域における第２の側壁絶縁膜
の下側以外の部分の表面に金属シリサイド層が形成され
ている。A semiconductor device according to the present invention includes a gate insulating film formed on a transistor formation region of a semiconductor substrate, a gate electrode formed on the gate insulating film, and a first electrode formed on a side surface of the gate electrode. And a low-concentration impurity region formed below the first side-wall insulating film in the transistor formation region, and formed outside the gate electrode in the transistor formation region so as to be adjacent to the low-concentration impurity region. A high-concentration impurity region and a second sidewall insulating film is formed on a region of the high-concentration impurity region adjacent to the low-concentration impurity region and on a side surface of the first sidewall insulating film. A metal silicide layer is formed on the surface of the gate electrode and the surface of the high-concentration impurity region other than the lower side of the second sidewall insulating film.
【００３１】すなわち、本発明の半導体装置は、本発明
に係る第１の半導体装置の製造方法を用いることによっ
て得られる半導体装置であるので、該第１の半導体装置
の製造方法と同様の効果が得られる。具体的には、ＭＩ
Ｓ型トランジスタ（例えば入出力トランジスタ）のゲー
ト電極はシリサイド化されて低抵抗化されている。ま
た、ＭＩＳ型トランジスタの高濃度不純物領域のうち第
２の側壁絶縁膜の下側以外の部分がシリサイド化されて
いるため、高濃度不純物領域における第２の側壁絶縁膜
の下側の部分は、ＭＩＳ型トランジスタと直列に接続さ
れた抵抗素子として機能するので、ＥＳＤ等による静電
破壊に対する耐性を向上させることができる。That is, since the semiconductor device of the present invention is a semiconductor device obtained by using the first method of manufacturing a semiconductor device according to the present invention, the same effect as that of the first method of manufacturing a semiconductor device can be obtained. can get. Specifically, MI
The gate electrode of an S-type transistor (for example, an input / output transistor) is silicided to have a low resistance. Further, since the portion of the high-concentration impurity region of the MIS transistor other than the lower side of the second sidewall insulating film is silicided, the lower-side portion of the second sidewall insulating film in the high-concentration impurity region is Since it functions as a resistance element connected in series with the MIS transistor, it is possible to improve resistance to electrostatic breakdown due to ESD or the like.
【００３２】本発明の半導体装置において、金属シリサ
イド層は、高濃度不純物領域における第２の側壁絶縁膜
の下側以外の部分の表面に不連続的に設けられているこ
とが好ましい。In the semiconductor device of the present invention, the metal silicide layer is preferably provided discontinuously on the surface of a portion other than the lower side of the second sidewall insulating film in the high concentration impurity region.
【００３３】このようにすると、高濃度不純物領域にお
ける第２の側壁絶縁膜の下側の部分（第１抵抗素子）に
加えて、高濃度不純物領域における金属シリサイド層が
設けられていない他の部分（第２抵抗素子）がそれぞ
れ、ＭＩＳ型トランジスタと直列に接続された抵抗素子
として機能するので、ＥＳＤ等による静電破壊に対する
耐性を向上させることができる。また、ＭＩＳ型トラン
ジスタと直列に接続された抵抗素子の抵抗値の設計自由
度を増大させることができる。In this way, in addition to the lower portion (first resistance element) of the second sidewall insulating film in the high-concentration impurity region, another portion in the high-concentration impurity region where the metal silicide layer is not provided. Since each (second resistance element) functions as a resistance element connected in series with the MIS type transistor, it is possible to improve resistance to electrostatic breakdown due to ESD or the like. In addition, the degree of freedom in designing the resistance value of the resistance element connected in series with the MIS transistor can be increased.
【００３４】本発明の半導体装置において、高濃度不純
物領域における第２の側壁絶縁膜の下側以外の部分の深
さは、高濃度不純物領域における第２の側壁絶縁膜の下
側の部分の深さよりも深いことが好ましい。In the semiconductor device of the present invention, the depth of the portion other than the lower side of the second side wall insulating film in the high concentration impurity region is the depth of the lower side portion of the second side wall insulating film in the high concentration impurity region. It is preferable that the depth is deeper than that.
【００３５】このようにすると、高濃度不純物領域上に
形成される金属シリサイド層が、高濃度不純物領域にお
ける接合深さが相対的に深い部分の表面のみに形成され
ているので、金属シリサイド層形成に起因した接合リー
ク電流の増大を確実に抑制できる。また、高濃度不純物
領域における接合深さが相対的に深い部分は、第１の側
壁絶縁膜及び第２の側壁絶縁膜によってＭＩＳ型トラン
ジスタのチャネル領域から離されているため、高濃度不
純物領域からの空乏層の広がりに起因してトランジスタ
特性の変動（つまり短チャネル効果）が増大することを
抑制できる。By doing so, the metal silicide layer formed on the high-concentration impurity region is formed only on the surface of the portion where the junction depth in the high-concentration impurity region is relatively deep. It is possible to reliably suppress an increase in the junction leak current due to. Further, since the portion where the junction depth in the high concentration impurity region is relatively deep is separated from the channel region of the MIS transistor by the first sidewall insulating film and the second sidewall insulating film, It is possible to suppress an increase in fluctuations in transistor characteristics (that is, short channel effect) due to the expansion of the depletion layer.
【００３６】本発明に係る半導体装置において、半導体
基板の他のトランジスタ形成領域の上に形成されており
且つ前記のゲート絶縁膜よりも薄い他のゲート絶縁膜
と、他のゲート絶縁膜上に形成された他のゲート電極
と、他のゲート電極の側面に形成された他の側壁絶縁膜
と、他のトランジスタ形成領域における他の側壁絶縁膜
の下側に形成された他の低濃度不純物領域と、他のトラ
ンジスタ形成領域における他のゲート電極の外側に他の
低濃度不純物領域と隣接するように形成された他の高濃
度不純物領域とを有する他のＭＩＳ型トランジスタをさ
らに備え、他のゲート電極及び他の高濃度不純物領域の
各表面に他の金属シリサイド層が形成されていてもよ
い。In the semiconductor device according to the present invention, another gate insulating film formed on another transistor forming region of the semiconductor substrate and thinner than the gate insulating film, and formed on the other gate insulating film. The other gate electrode formed, another sidewall insulating film formed on the side surface of the other gate electrode, and another low-concentration impurity region formed below the other sidewall insulating film in the other transistor formation region. , Another high-concentration impurity region formed so as to be adjacent to the low-concentration impurity region outside the other gate electrode in the other transistor formation region, and the other gate electrode Another metal silicide layer may be formed on each surface of the other high-concentration impurity regions.
【００３７】[0037]
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置及びその製造方法に
ついて、ｎ型ＭＩＳＦＥＴを例として図面を参照しなが
ら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) A semiconductor device and a method of manufacturing the same according to a first embodiment of the present invention will be described below with reference to the drawings by taking an n-type MISFET as an example.
【００３８】図１（ａ）〜（ｇ）は第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 1A to 1G are sectional views showing the steps of the method for manufacturing a semiconductor device according to the first embodiment.
【００３９】まず、図１（ａ）に示すように、ｐ型のシ
リコン基板１００に、シリコン酸化膜からなる分離絶縁
膜１０１を形成することによって、トランジスタ形成領
域を区画した後、周知の方法を使用して、シリコン基板
１００の上に、シリコン酸窒化膜からなる厚さ２ｎｍ程
度のゲート絶縁膜１０２を形成し、その後、ゲート絶縁
膜１０２の上に、ｎ型多結晶シリコン膜からなる厚さ１
５０ｎｍ程度のゲート電極１０３を形成する。次に、ゲ
ート電極１０３をマスクとしてシリコン基板１００に対
してイオン注入を行なうことによりｎ型の低濃度不純物
領域１０４を形成する。First, as shown in FIG. 1A, a transistor forming region is partitioned by forming an isolation insulating film 101 made of a silicon oxide film on a p-type silicon substrate 100, and then a known method is used. A gate insulating film 102 made of a silicon oxynitride film and having a thickness of about 2 nm is formed on the silicon substrate 100, and then a thickness made of an n-type polycrystalline silicon film is formed on the gate insulating film 102. 1
The gate electrode 103 having a thickness of about 50 nm is formed. Then, using the gate electrode 103 as a mask, ions are implanted into the silicon substrate 100 to form an n-type low-concentration impurity region 104.
【００４０】次に、図１（ｂ）に示すように、シリコン
基板１００の上に全面に亘って厚さ６０ｎｍ程度のシリ
コン窒化膜１０５Ａを堆積した後、シリコン窒化膜１０
５Ａに対して異方性ドライエッチングを行なう。これに
より、図１（ｃ）に示すように、ゲート電極１０３の側
面に、シリコン窒化膜からなる第１のサイドウォールス
ペーサ１０５が形成される。次に、ゲート電極１０３及
び第１のサイドウォールスペーサ１０５をマスクとして
シリコン基板１００に対してイオン注入を行なうことに
より、ソース領域及びドレイン領域となるｎ型の高濃度
不純物領域１０６を形成する。Next, as shown in FIG. 1B, after depositing a silicon nitride film 105A having a thickness of about 60 nm over the entire surface of the silicon substrate 100, the silicon nitride film 10 is formed.
Anisotropic dry etching is performed on 5A. Thus, as shown in FIG. 1C, the first sidewall spacer 105 made of a silicon nitride film is formed on the side surface of the gate electrode 103. Next, ion implantation is performed on the silicon substrate 100 using the gate electrode 103 and the first sidewall spacer 105 as a mask to form an n-type high-concentration impurity region 106 to be a source region and a drain region.
【００４１】次に、図１（ｄ）に示すように、シリコン
基板１００の上に全面に亘って厚さ６０ｎｍ程度のシリ
コン酸化膜１０７を堆積した後、シリコン酸化膜１０７
に対して異方性ドライエッチングを行なう。これによ
り、図１（ｅ）に示すように、ゲート電極１０３の側面
に第１のサイドウォールスペーサ１０５を介して、シリ
コン酸化膜からなる第２のサイドウォールスペーサ１０
８が形成される。このとき、第２のサイドウォールスペ
ーサ１０８は、高濃度不純物領域１０６における低濃度
不純物領域１０４に近接する領域の上で且つ第１のサイ
ドウォールスペーサ１０５の側面に形成される。Next, as shown in FIG. 1D, after a silicon oxide film 107 having a thickness of about 60 nm is deposited over the entire surface of the silicon substrate 100, the silicon oxide film 107 is deposited.
Anisotropic dry etching is performed on. As a result, as shown in FIG. 1E, the second sidewall spacer 10 made of a silicon oxide film is formed on the side surface of the gate electrode 103 via the first sidewall spacer 105.
8 is formed. At this time, the second sidewall spacer 108 is formed on a region of the high-concentration impurity region 106 adjacent to the low-concentration impurity region 104 and on a side surface of the first sidewall spacer 105.
【００４２】次に、シリコン基板１００の上に全面に亘
って、例えばＣｏ又はＮｉ等からなる金属膜を堆積した
後、分離絶縁膜１０１、第１のサイドウォールスペーサ
１０５及び第２のサイドウォールスペーサ１０８をマス
クとして、シリコン基板１００に対して熱処理を加え
る。これにより、シリコン基板１００及びゲート電極１
０３の各表面における露出したシリコン領域と、前述の
金属膜とが反応して、図１（ｆ）に示すように、ゲート
電極１０３の上、及び高濃度不純物領域１０６における
第２のサイドウォールスペーサ１０８の下側以外の部分
の上に、金属シリサイド膜１０９が形成される。その
後、Ｈ2ＳＯ4及びＨ2Ｏ2等を含むエッチング液を用い
て、未反応の金属膜をウェットエッチングにより除去す
る。Next, after depositing a metal film made of, for example, Co or Ni on the entire surface of the silicon substrate 100, the isolation insulating film 101, the first sidewall spacer 105 and the second sidewall spacer 105 are deposited. Using 108 as a mask, heat treatment is applied to the silicon substrate 100. Thereby, the silicon substrate 100 and the gate electrode 1
The exposed silicon region on each surface of No. 03 reacts with the above-mentioned metal film, and as shown in FIG. 1F, the second sidewall spacer on the gate electrode 103 and in the high concentration impurity region 106. A metal silicide film 109 is formed on a portion other than the lower side of 108. After that, the unreacted metal film is removed by wet etching using an etching solution containing H 2 SO 4 and H 2 O 2 .
【００４３】次に、図１（ｇ）に示すように、周知の方
法により、シリコン基板１００の上に全面に亘って層間
絶縁膜１１０を形成した後、層間絶縁膜１１０に、高濃
度不純物領域１０６と金属シリサイド膜１０９を介して
接続するコンタクト１１１を形成し、その後、層間絶縁
膜１１０の上に、コンタクト１１１と接続する金属配線
１１２を形成する。これにより、上層に金属シリサイド
膜１０９が形成されたゲート電極１０３と、第２のサイ
ドウォールスペーサ１０８の下側以外の部分に金属シリ
サイド膜１０９が形成された高濃度不純物領域１０６と
を備えたｎ型ＭＩＳＦＥＴの製造が完了する。Next, as shown in FIG. 1G, an interlayer insulating film 110 is formed on the entire surface of the silicon substrate 100 by a known method, and then the high-concentration impurity region is formed in the interlayer insulating film 110. A contact 111 connecting to 106 and the metal silicide film 109 is formed, and then a metal wiring 112 connecting to the contact 111 is formed on the interlayer insulating film 110. Thus, the gate electrode 103 having the metal silicide film 109 formed on the upper layer and the high-concentration impurity region 106 having the metal silicide film 109 formed on the portion other than the lower side of the second sidewall spacer 108 are provided. Of the type MISFET is completed.
【００４４】第１の実施形態によると、シリコン基板１
００におけるゲート電極１０３の両側に低濃度不純物領
域１０４を形成した後、ゲート電極１０３の側面に第１
のサイドウォールスペーサ１０５を形成し、その後、シ
リコン基板１００におけるゲート電極１０３の両側に低
濃度不純物領域１０４と隣接するように高濃度不純物領
域１０６を形成する。その後、ゲート電極１０３の側面
に第１のサイドウォールスペーサ１０５を介して第２の
サイドウォールスペーサ１０８を形成した後、分離絶縁
膜１０１、第１のサイドウォールスペーサ１０５及び第
２のサイドウォールスペーサ１０８をマスクとして、シ
リコン基板１００及びゲート電極１０３のそれぞれのシ
リコン露出部分に金属シリサイド膜１０９を選択的に形
成する。すなわち、ゲート電極１０３上に金属シリサイ
ド膜１０９を形成してゲート電極１０３を低抵抗化でき
る。また、高濃度不純物領域１０６のうち第２のサイド
ウォールスペーサ１０８の下側以外の部分に金属シリサ
イド膜１０９を自己整合的に形成できるため、高濃度不
純物領域１０６における第２のサイドウォールスペーサ
１０８の下側の部分は、ＭＩＳ型トランジスタと直列に
接続された抵抗素子として機能するので、ＥＳＤ等によ
る静電破壊に対する耐性を向上させることができる。According to the first embodiment, the silicon substrate 1
After forming the low-concentration impurity regions 104 on both sides of the gate electrode 103 in FIG.
Then, the sidewall spacers 105 are formed, and then the high-concentration impurity regions 106 are formed on both sides of the gate electrode 103 in the silicon substrate 100 so as to be adjacent to the low-concentration impurity regions 104. After that, a second sidewall spacer 108 is formed on the side surface of the gate electrode 103 with the first sidewall spacer 105 interposed therebetween, and then the isolation insulating film 101, the first sidewall spacer 105, and the second sidewall spacer 108 are formed. Using as a mask, the metal silicide film 109 is selectively formed on the exposed silicon portions of the silicon substrate 100 and the gate electrode 103. That is, the resistance of the gate electrode 103 can be reduced by forming the metal silicide film 109 on the gate electrode 103. Further, since the metal silicide film 109 can be formed in a portion other than the lower side of the second sidewall spacer 108 in the high-concentration impurity region 106 in a self-aligned manner, the second sidewall spacer 108 in the high-concentration impurity region 106 can be formed. Since the lower portion functions as a resistance element connected in series with the MIS type transistor, it is possible to improve resistance to electrostatic breakdown due to ESD or the like.
【００４５】尚、第１の実施形態において、ゲート電極
１０３の材料として多結晶シリコンを用いたが、ゲート
電極１０３の材料はシリサイド化可能な材料であれば特
に限定されず、例えばシリコンゲルマニウム又はアモル
ファスシリコン等の半導体材料を用いてもよい。Although polycrystalline silicon is used as the material of the gate electrode 103 in the first embodiment, the material of the gate electrode 103 is not particularly limited as long as it can be silicidized. For example, silicon germanium or amorphous. A semiconductor material such as silicon may be used.
【００４６】また、第１の実施形態において、第１のサ
イドウォールスペーサ１０５はシリコン窒化膜の単層構
造を有していたが、これに代えて、第１のサイドウォー
ルスペーサ１０５が、例えばシリコン酸化膜とシリコン
窒化膜との積層構造を有していてもよい。Further, in the first embodiment, the first sidewall spacer 105 has a single layer structure of a silicon nitride film, but instead of this, the first sidewall spacer 105 is made of, for example, silicon. It may have a laminated structure of an oxide film and a silicon nitride film.
【００４７】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置及びその製造方法について、
ｎ型ＭＩＳＦＥＴを例として図面を参照しながら説明す
る。(Second Embodiment) A semiconductor device and a method of manufacturing the same according to a second embodiment of the present invention will be described below.
An n-type MISFET will be described as an example with reference to the drawings.
【００４８】図２（ａ）〜（ｆ）は第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。2A to 2F are sectional views showing the steps of the method for manufacturing a semiconductor device according to the second embodiment.
【００４９】まず、図２（ａ）に示すように、ｐ型のシ
リコン基板２００に、シリコン酸化膜からなる分離絶縁
膜２０１を形成することによって、トランジスタ形成領
域を区画した後、周知の方法を使用して、シリコン基板
２００の上に、シリコン酸窒化膜からなる厚さ２ｎｍ程
度のゲート絶縁膜２０２を形成し、その後、ゲート絶縁
膜２０２の上に、ｎ型多結晶シリコン膜からなる厚さ１
５０ｎｍ程度のゲート電極２０３を形成する。次に、ゲ
ート電極２０３をマスクとしてシリコン基板２００に対
してイオン注入を行なうことによりｎ型の低濃度不純物
領域２０４を形成する。その後、シリコン基板２００の
上に全面に亘って厚さ６０ｎｍ程度のシリコン窒化膜を
堆積した後、該シリコン窒化膜に対して異方性ドライエ
ッチングを行なって、ゲート電極２０３の側面に第１の
サイドウォールスペーサ２０５を形成する。次に、ゲー
ト電極２０３及び第１のサイドウォールスペーサ２０５
をマスクとしてシリコン基板２００に対してイオン注入
を行なうことにより、ソース領域及びドレイン領域とな
るｎ型の第１の高濃度不純物領域２０６を形成する。First, as shown in FIG. 2A, a transistor formation region is partitioned by forming an isolation insulating film 201 made of a silicon oxide film on a p-type silicon substrate 200, and then a known method is used. A gate insulating film 202 made of a silicon oxynitride film and having a thickness of about 2 nm is formed on the silicon substrate 200, and then a thickness made of an n-type polycrystalline silicon film is formed on the gate insulating film 202. 1
A gate electrode 203 having a thickness of about 50 nm is formed. Then, using the gate electrode 203 as a mask, ions are implanted into the silicon substrate 200 to form an n-type low-concentration impurity region 204. After that, a silicon nitride film having a thickness of about 60 nm is deposited on the entire surface of the silicon substrate 200, and then anisotropic dry etching is performed on the silicon nitride film to form a first side surface of the gate electrode 203. The sidewall spacer 205 is formed. Next, the gate electrode 203 and the first sidewall spacer 205
Ions are implanted into the silicon substrate 200 using the mask as a mask to form the n-type first high-concentration impurity regions 206 to be the source region and the drain region.
【００５０】次に、図２（ｂ）に示すように、シリコン
基板２００の上に全面に亘って厚さ６０ｎｍ程度のシリ
コン酸化膜２０７を堆積した後、シリコン酸化膜２０７
に対して異方性ドライエッチングを行なう。これによ
り、図２（ｃ）に示すように、ゲート電極２０３の側面
に第１のサイドウォールスペーサ２０５を介して、シリ
コン酸化膜からなる第２のサイドウォールスペーサ２０
８が形成される。具体的には、第２のサイドウォールス
ペーサ２０８は、第１の高濃度不純物領域２０６におけ
る低濃度不純物領域２０４に近接する領域の上で且つ第
１のサイドウォールスペーサ２０５の側面に形成されて
いる。Next, as shown in FIG. 2B, after depositing a silicon oxide film 207 having a thickness of about 60 nm over the entire surface of the silicon substrate 200, the silicon oxide film 207 is formed.
Anisotropic dry etching is performed on. As a result, as shown in FIG. 2C, the second sidewall spacer 20 made of a silicon oxide film is formed on the side surface of the gate electrode 203 via the first sidewall spacer 205.
8 is formed. Specifically, the second sidewall spacer 208 is formed on a region of the first high-concentration impurity region 206 adjacent to the low-concentration impurity region 204 and on a side surface of the first sidewall spacer 205. .
【００５１】次に、図２（ｄ）に示すように、ゲート電
極２０３、第１のサイドウォールスペーサ２０５及び第
２のサイドウォールスペーサ２０８をマスクとしてシリ
コン基板２００に対してイオン注入を行なうことによ
り、第１の高濃度不純物領域２０６よりも接合深さが深
い第２の高濃度不純物領域２０９を形成する。Next, as shown in FIG. 2D, ions are implanted into the silicon substrate 200 by using the gate electrode 203, the first sidewall spacer 205 and the second sidewall spacer 208 as a mask. A second high-concentration impurity region 209 having a junction depth larger than that of the first high-concentration impurity region 206 is formed.
【００５２】次に、シリコン基板２００の上に全面に亘
って、例えばＣｏ又はＮｉ等からなる金属膜を堆積した
後、分離絶縁膜２０１、第１のサイドウォールスペーサ
２０５及び第２のサイドウォールスペーサ２０８をマス
クとして、シリコン基板２００に対して熱処理を加え
る。これにより、シリコン基板２００及びゲート電極２
０３の各表面における露出したシリコン領域と、前述の
金属膜とが反応して、図２（ｅ）に示すように、ゲート
電極２０３の上及び第２の高濃度不純物領域２０９の上
に金属シリサイド膜２１０が形成される。その後、Ｈ2
ＳＯ4及びＨ2Ｏ2等を含むエッチング液を用いて、未反
応の金属膜をウェットエッチングにより除去する。Next, after depositing a metal film made of, for example, Co or Ni on the entire surface of the silicon substrate 200, the isolation insulating film 201, the first sidewall spacer 205 and the second sidewall spacer 205 are deposited. Heat treatment is applied to the silicon substrate 200 by using 208 as a mask. Thereby, the silicon substrate 200 and the gate electrode 2
The exposed silicon region on each surface of No. 03 reacts with the above-mentioned metal film, and metal silicide is formed on the gate electrode 203 and the second high-concentration impurity region 209 as shown in FIG. The film 210 is formed. After that, H 2
The unreacted metal film is removed by wet etching using an etching solution containing SO 4 and H 2 O 2 .
【００５３】次に、図２（ｆ）に示すように、周知の方
法により、シリコン基板２００の上に全面に亘って層間
絶縁膜２１１を形成した後、層間絶縁膜２１１に、第２
の高濃度不純物領域２０９と金属シリサイド膜２１０を
介して接続するコンタクト２１２を形成し、その後、層
間絶縁膜２１１の上に、コンタクト２１２と接続する金
属配線２１３を形成する。これにより、上層に金属シリ
サイド膜２１０が形成されたゲート電極２０３と、表面
に金属シリサイド膜２１０が形成された第２の高濃度不
純物領域２０９とを備えたｎ型ＭＩＳＦＥＴの製造が完
了する。Next, as shown in FIG. 2F, an interlayer insulating film 211 is formed on the entire surface of the silicon substrate 200 by a known method, and then the second interlayer insulating film 211 is formed.
A contact 212 connected to the high concentration impurity region 209 via the metal silicide film 210 is formed, and then a metal wiring 213 connected to the contact 212 is formed on the interlayer insulating film 211. This completes the manufacture of the n-type MISFET including the gate electrode 203 having the metal silicide film 210 formed thereon and the second high-concentration impurity region 209 having the metal silicide film 210 formed on the surface thereof.
【００５４】第２の実施形態によると、シリコン基板２
００におけるゲート電極２０３の両側に低濃度不純物領
域２０４を形成した後、ゲート電極２０３の側面に第１
のサイドウォールスペーサ２０５を形成し、その後、シ
リコン基板２００におけるゲート電極２０３の両側に低
濃度不純物領域２０４と隣接するように第１の高濃度不
純物領域２０６を形成する。その後、ゲート電極２０３
の側面に第１のサイドウォールスペーサ２０５を介して
第２のサイドウォールスペーサ２０８を形成した後、ゲ
ート電極２０３、第１のサイドウォールスペーサ２０５
及び第２のサイドウォールスペーサ２０８をマスクとし
てシリコン基板２００に対してイオン注入を行なうこと
により、第１の高濃度不純物領域２０６よりも接合深さ
が深い第２の高濃度不純物領域２０９を形成する。その
後、分離絶縁膜２０１、第１のサイドウォールスペーサ
２０５及び第２のサイドウォールスペーサ２０８をマス
クとして、シリコン基板２００及びゲート電極２０３の
それぞれのシリコン露出部分に金属シリサイド膜２１０
を選択的に形成する。すなわち、ゲート電極２０３上に
金属シリサイド膜２１０を形成してゲート電極２０３を
低抵抗化できる。また、第２の高濃度不純物領域２０９
の表面に金属シリサイド膜２１０を自己整合的に形成で
きるため、第２のサイドウォールスペーサ２０８の下側
の第１の高濃度不純物領域２０６はシリサイド化され
ず、それにより第１の高濃度不純物領域２０６はＭＩＳ
型トランジスタと直列に接続された抵抗素子として機能
するので、ＥＳＤ等による静電破壊に対する耐性を向上
させることができる。According to the second embodiment, the silicon substrate 2
00, the low-concentration impurity regions 204 are formed on both sides of the gate electrode 203, and then the first side surface of the gate electrode 203 is formed.
The sidewall spacers 205 are formed, and then the first high-concentration impurity regions 206 are formed on both sides of the gate electrode 203 in the silicon substrate 200 so as to be adjacent to the low-concentration impurity regions 204. Then, the gate electrode 203
Second side wall spacers 208 are formed on the side surfaces of the first side wall spacers 205 via the first side wall spacers 205, and then the gate electrode 203 and the first side wall spacers 205 are formed.
By performing ion implantation into the silicon substrate 200 using the second sidewall spacers 208 as a mask, a second high-concentration impurity region 209 having a deeper junction depth than the first high-concentration impurity region 206 is formed. . Then, using the isolation insulating film 201, the first sidewall spacer 205, and the second sidewall spacer 208 as a mask, a metal silicide film 210 is formed on the exposed silicon portion of each of the silicon substrate 200 and the gate electrode 203.
Are selectively formed. That is, the resistance of the gate electrode 203 can be reduced by forming the metal silicide film 210 on the gate electrode 203. In addition, the second high-concentration impurity region 209
Since the metal silicide film 210 can be formed on the surface of the first self-alignment region, the first high-concentration impurity region 206 below the second sidewall spacer 208 is not silicidized, whereby the first high-concentration impurity region 206 is not formed. 206 is MIS
Since it functions as a resistance element connected in series with the type transistor, it is possible to improve resistance to electrostatic breakdown due to ESD or the like.
【００５５】また、第２の実施形態によると、シリコン
基板２００上に形成される金属シリサイド膜２１０が、
接合深さが相対的に深い第２の高濃度不純物領域２０９
の表面のみに形成されるので、金属シリサイド膜２１０
の形成に起因した接合リーク電流の増大を確実に抑制で
きる。また、第２の高濃度不純物領域２０９は、第１の
サイドウォールスペーサ２０５及び第２のサイドウォー
ルスペーサ２０８によってＭＩＳ型トランジスタのチャ
ネル領域から離されているため、第２の高濃度不純物領
域２０９からの空乏層の広がりに起因してトランジスタ
特性の変動（つまり短チャネル効果）が増大することを
抑制できる。Further, according to the second embodiment, the metal silicide film 210 formed on the silicon substrate 200 is
Second high-concentration impurity region 209 having a relatively deep junction depth
Is formed only on the surface of the metal silicide film 210.
It is possible to reliably suppress an increase in junction leakage current due to the formation of the. Since the second high-concentration impurity region 209 is separated from the channel region of the MIS transistor by the first sidewall spacer 205 and the second sidewall spacer 208, the second high-concentration impurity region 209 is separated from the second high-concentration impurity region 209. It is possible to suppress an increase in fluctuations in transistor characteristics (that is, short channel effect) due to the expansion of the depletion layer of the.
【００５６】尚、第２の実施形態において、ゲート電極
２０３の材料として多結晶シリコンを用いたが、ゲート
電極２０３の材料はシリサイド化可能な材料であれば特
に限定されず、例えばシリコンゲルマニウム又はアモル
ファスシリコン等の半導体材料を用いてもよい。In the second embodiment, polycrystalline silicon is used as the material of the gate electrode 203, but the material of the gate electrode 203 is not particularly limited as long as it can be silicidized. For example, silicon germanium or amorphous. A semiconductor material such as silicon may be used.
【００５７】また、第２の実施形態において、第１のサ
イドウォールスペーサ２０５はシリコン窒化膜の単層構
造を有していたが、これに代えて、第１のサイドウォー
ルスペーサ２０５が、例えばシリコン酸化膜とシリコン
窒化膜との積層構造を有していてもよい。Further, in the second embodiment, the first sidewall spacer 205 has a single layer structure of a silicon nitride film, but instead of this, the first sidewall spacer 205 is made of, for example, silicon. It may have a laminated structure of an oxide film and a silicon nitride film.
【００５８】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置及びその製造方法について、
ｎ型ＭＩＳＦＥＴを例として図面を参照しながら説明す
る。(Third Embodiment) A semiconductor device and a method of manufacturing the same according to a third embodiment of the present invention will be described below.
An n-type MISFET will be described as an example with reference to the drawings.
【００５９】図３（ａ）〜（ｄ）及び図４（ａ）〜
（ｃ）は第３の実施形態に係る半導体装置の製造方法の
各工程を示す断面図である。3A to 3D and 4A to 4D.
(C) is sectional drawing which shows each process of the manufacturing method of the semiconductor device which concerns on 3rd Embodiment.
【００６０】まず、図３（ａ）に示すように、ｐ型のシ
リコン基板３００に、シリコン酸化膜からなる分離絶縁
膜３０１を形成することによって、トランジスタ形成領
域を区画した後、周知の方法を使用して、シリコン基板
３００の上に、シリコン酸窒化膜からなる厚さ２ｎｍ程
度のゲート絶縁膜３０２を形成し、その後、ゲート絶縁
膜３０２の上に、ｎ型多結晶シリコン膜からなる厚さ１
５０ｎｍ程度のゲート電極３０３を形成する。次に、ゲ
ート電極３０３をマスクとしてシリコン基板３００に対
してイオン注入を行なうことによりｎ型の低濃度不純物
領域３０４を形成する。その後、シリコン基板３００の
上に全面に亘って厚さ６０ｎｍ程度のシリコン窒化膜を
堆積した後、該シリコン窒化膜に対して異方性ドライエ
ッチングを行なって、ゲート電極３０３の側面に第１の
サイドウォールスペーサ３０５を形成する。次に、ゲー
ト電極３０３及び第１のサイドウォールスペーサ３０５
をマスクとしてシリコン基板３００に対してイオン注入
を行なうことにより、ソース領域及びドレイン領域とな
るｎ型の高濃度不純物領域３０６を形成する。First, as shown in FIG. 3A, a transistor formation region is partitioned by forming an isolation insulating film 301 made of a silicon oxide film on a p-type silicon substrate 300, and then a known method is used. By using, a gate insulating film 302 made of a silicon oxynitride film having a thickness of about 2 nm is formed on the silicon substrate 300, and then a thickness made of an n-type polycrystalline silicon film is formed on the gate insulating film 302. 1
A gate electrode 303 having a thickness of about 50 nm is formed. Next, ion implantation is performed on the silicon substrate 300 using the gate electrode 303 as a mask to form an n-type low-concentration impurity region 304. Then, a silicon nitride film having a thickness of about 60 nm is deposited on the entire surface of the silicon substrate 300, and then anisotropic dry etching is performed on the silicon nitride film to form a first side surface of the gate electrode 303. The sidewall spacer 305 is formed. Next, the gate electrode 303 and the first sidewall spacer 305.
Ions are implanted into the silicon substrate 300 using the as a mask to form n-type high-concentration impurity regions 306 to be the source region and the drain region.
【００６１】次に、図３（ｂ）に示すように、シリコン
基板３００の上に全面に亘って厚さ６０ｎｍ程度のシリ
コン酸化膜３０７を堆積した後、図３（ｃ）に示すよう
に、シリコン酸化膜３０７における高濃度不純物領域３
０６のうち抵抗素子形成領域の上側に堆積された部分を
覆うようにレジストパターン３０８を形成する。Next, as shown in FIG. 3B, after depositing a silicon oxide film 307 having a thickness of about 60 nm over the entire surface of the silicon substrate 300, as shown in FIG. High concentration impurity region 3 in silicon oxide film 307
A resist pattern 308 is formed so as to cover a portion of 06 that is deposited above the resistive element formation region.
【００６２】次に、レジストパターン３０８をマスクと
してシリコン酸化膜３０７に対して異方性ドライエッチ
ングを行なう。これにより、図３（ｄ）に示すように、
高濃度不純物領域３０６のうち抵抗素子形成領域の上側
にシリコン酸化膜３０７がシリサイド化防止用パターン
３０９として残存すると共に、ゲート電極３０３の側面
に第１のサイドウォールスペーサ３０５を介して、シリ
コン酸化膜からなる第２のサイドウォールスペーサ３１
０が形成される。このとき、第２のサイドウォールスペ
ーサ３１０は、高濃度不純物領域３０６における低濃度
不純物領域３０４に近接する領域の上で且つ第１のサイ
ドウォールスペーサ３０５の側面に形成される。その
後、図４（ａ）に示すように、レジストパターン３０８
を除去する。Next, anisotropic dry etching is performed on the silicon oxide film 307 using the resist pattern 308 as a mask. As a result, as shown in FIG.
The silicon oxide film 307 remains as the silicidation prevention pattern 309 on the upper side of the resistance element formation region in the high concentration impurity region 306, and on the side surface of the gate electrode 303 via the first sidewall spacer 305. The second sidewall spacer 31 made of
0 is formed. At this time, the second sidewall spacer 310 is formed on a region of the high-concentration impurity region 306 adjacent to the low-concentration impurity region 304 and on a side surface of the first sidewall spacer 305. Then, as shown in FIG. 4A, a resist pattern 308 is formed.
To remove.
【００６３】次に、シリコン基板３００の上に全面に亘
って、例えばＣｏ又はＮｉ等からなる金属膜を堆積した
後、分離絶縁膜３０１、第１のサイドウォールスペーサ
３０５、第２のサイドウォールスペーサ３１０及びシリ
サイド化防止用パターン３０９をマスクとして、シリコ
ン基板３００に対して熱処理を加える。これにより、シ
リコン基板３００及びゲート電極３０３の各表面におけ
る露出したシリコン領域と、前述の金属膜とが反応し
て、図４（ｂ）に示すように、ゲート電極３０３の上、
及び高濃度不純物領域３０６における第２のサイドウォ
ールスペーサ３１０及びシリサイド化防止用パターン３
０９のそれぞれの下側以外の部分の上に、金属シリサイ
ド膜３１１が形成される。その後、Ｈ2ＳＯ4及びＨ2Ｏ2
等を含むエッチング液を用いて、未反応の金属膜をウェ
ットエッチングにより除去する。Next, after depositing a metal film made of, for example, Co or Ni on the entire surface of the silicon substrate 300, the isolation insulating film 301, the first sidewall spacer 305, and the second sidewall spacer are formed. Heat treatment is applied to the silicon substrate 300 using the 310 and the silicidation prevention pattern 309 as a mask. As a result, the exposed silicon regions on the surfaces of the silicon substrate 300 and the gate electrode 303 react with the above-described metal film, and as shown in FIG.
And the second sidewall spacer 310 and the silicidation prevention pattern 3 in the high-concentration impurity region 306.
The metal silicide film 311 is formed on a portion other than the lower side of each of the 09. After that, H 2 SO 4 and H 2 O 2
The unreacted metal film is removed by wet etching using an etching solution containing the above.
【００６４】次に、図４（ｃ）に示すように、周知の方
法により、シリコン基板３００の上に全面に亘って層間
絶縁膜３１２を形成した後、層間絶縁膜３１２に、高濃
度不純物領域３０６と金属シリサイド膜３１１を介して
接続するコンタクト３１３を形成し、その後、層間絶縁
膜３１２の上に、コンタクト３１３と接続する金属配線
３１４を形成する。これにより、上層に金属シリサイド
膜３１１が形成されたゲート電極３０３と、第２のサイ
ドウォールスペーサ３１０及びシリサイド化防止用パタ
ーン３０９のそれぞれの下側以外の部分に金属シリサイ
ド膜３１１が形成された高濃度不純物領域３０６とを備
えたｎ型ＭＩＳＦＥＴの製造が完了する。Next, as shown in FIG. 4C, an interlayer insulating film 312 is formed over the entire surface of the silicon substrate 300 by a known method, and then the high-concentration impurity region is formed in the interlayer insulating film 312. A contact 313 connected to 306 via the metal silicide film 311 is formed, and then a metal wiring 314 connected to the contact 313 is formed on the interlayer insulating film 312. As a result, the gate electrode 303 having the metal silicide film 311 formed on the upper layer thereof and the metal silicide film 311 formed on portions other than the lower side of the second sidewall spacer 310 and the silicidation preventing pattern 309 are high. The manufacture of the n-type MISFET including the concentration impurity region 306 is completed.
【００６５】第３の実施形態によると、シリコン基板３
００におけるゲート電極３０３の両側に低濃度不純物領
域３０４を形成した後、ゲート電極３０３の側面に第１
のサイドウォールスペーサ３０５を形成し、その後、シ
リコン基板３００におけるゲート電極３０３の両側に低
濃度不純物領域３０４と隣接するように高濃度不純物領
域３０６を形成する。その後、高濃度不純物領域３０６
のうち抵抗素子形成領域の上側にシリサイド化防止用パ
ターン３０９を形成すると共に、ゲート電極３０３の側
面に第１のサイドウォールスペーサ３０５を介して第２
のサイドウォールスペーサ３１０を形成する。その後、
分離絶縁膜３０１、第１のサイドウォールスペーサ３０
５、第２のサイドウォールスペーサ３１０及びシリサイ
ド化防止用パターン３０９をマスクとして、シリコン基
板３００及びゲート電極３０３のそれぞれのシリコン露
出部分に金属シリサイド膜３１１を選択的に形成する。
すなわち、ゲート電極３０３上に金属シリサイド膜３１
１を形成してゲート電極３０３を低抵抗化できる。ま
た、高濃度不純物領域３０６のうち、第２のサイドウォ
ールスペーサ３１０及びシリサイド化防止用パターン３
０９のそれぞれの下側以外の部分に金属シリサイド膜３
１１を自己整合的に形成できる。このため、高濃度不純
物領域３０６における第２のサイドウォールスペーサ３
１０の下側の部分（第１抵抗素子）、及び高濃度不純物
領域３０６におけるシリサイド化防止用パターン３０９
の下側の部分（第２抵抗素子）はそれぞれ、ＭＩＳ型ト
ランジスタと直列に接続された抵抗素子として機能する
ので、ＥＳＤ等による静電破壊に対する耐性を向上させ
ることができる。According to the third embodiment, the silicon substrate 3
After forming the low-concentration impurity regions 304 on both sides of the gate electrode 303 in FIG.
The side wall spacers 305 are formed, and then the high concentration impurity regions 306 are formed on both sides of the gate electrode 303 in the silicon substrate 300 so as to be adjacent to the low concentration impurity regions 304. After that, the high concentration impurity region 306
A silicidation preventing pattern 309 is formed on the upper side of the resistance element forming region, and a second sidewall spacer 305 is formed on the side surface of the gate electrode 303.
The side wall spacers 310 are formed. afterwards,
Isolation insulating film 301, first sidewall spacer 30
5. Using the second sidewall spacer 310 and the silicidation prevention pattern 309 as a mask, the metal silicide film 311 is selectively formed on the exposed silicon portions of the silicon substrate 300 and the gate electrode 303.
That is, the metal silicide film 31 is formed on the gate electrode 303.
1 can be formed to reduce the resistance of the gate electrode 303. In addition, in the high-concentration impurity region 306, the second sidewall spacer 310 and the silicidation prevention pattern 3 are formed.
09, the metal silicide film 3 is formed on a portion other than the lower side of each.
11 can be formed in a self-aligned manner. Therefore, the second sidewall spacer 3 in the high concentration impurity region 306 is
Pattern (309) for preventing silicidation in the lower portion (first resistance element) 10 and the high-concentration impurity region 306.
Since the lower part (second resistance element) functions as a resistance element connected in series with the MIS transistor, the resistance to electrostatic breakdown due to ESD or the like can be improved.
【００６６】また、第３の実施形態によると、ＭＩＳ型
トランジスタと直列に接続された抵抗素子の抵抗値の設
計自由度を増大させることができる。さらに、第１抵抗
素子及び第２抵抗素子がＭＩＳ型トランジスタに対して
直列に接続された本構造においては、ＭＩＳ型トランジ
スタのチャネル領域から、高濃度不純物領域３０６上に
設けられるコンタクト３１３までの間の抵抗値は、低濃
度不純物領域３０４の抵抗（Ｒ１）と、高濃度不純物領
域３０６における第１抵抗素子の抵抗（Ｒ２）と、高濃
度不純物領域３０６における第１抵抗素子と第２抵抗素
子との間の部分（金属シリサイド膜３１１が形成されて
いる部分）の抵抗（Ｒ３）と、高濃度不純物領域３０６
における第２抵抗素子の抵抗（Ｒ４）と、高濃度不純物
領域３０６における第２抵抗素子とコンタクト３１３と
の間の部分（金属シリサイド膜３１１が形成されている
部分）の抵抗（Ｒ５）との合成抵抗（Ｒ１＋Ｒ２＋Ｒ３
＋Ｒ４＋Ｒ５）となる。ここで、Ｒ１、Ｒ２、Ｒ４及び
Ｒ３＋Ｒ５の値はそれぞれ、第２抵抗素子を形成するた
めのレジストパターン３０８の形成工程における合わせ
ずれに依存しないため、ミスアライメントに起因する抵
抗変動を抑制できる。According to the third embodiment, the degree of freedom in designing the resistance value of the resistance element connected in series with the MIS type transistor can be increased. Further, in the present structure in which the first resistance element and the second resistance element are connected in series to the MIS transistor, between the channel region of the MIS transistor and the contact 313 provided on the high concentration impurity region 306. Of the resistance value of the low-concentration impurity region 304 (R1), the resistance value of the first resistance element in the high-concentration impurity region 306 (R2), and the resistance value of the first resistance element and the second resistance element in the high-concentration impurity region 306. The resistance (R3) of the portion (the portion where the metal silicide film 311 is formed) and the high concentration impurity region 306
And the resistance (R5) of the portion of the high-concentration impurity region 306 between the second resistance element and the contact 313 (the portion where the metal silicide film 311 is formed). Resistance (R1 + R2 + R3
+ R4 + R5). Here, since the values of R1, R2, R4, and R3 + R5 do not depend on misalignment in the formation process of the resist pattern 308 for forming the second resistance element, the resistance fluctuation caused by misalignment can be suppressed.
【００６７】尚、第３の実施形態において、ゲート電極
３０３の材料として多結晶シリコンを用いたが、ゲート
電極３０３の材料はシリサイド化可能な材料であれば特
に限定されず、例えばシリコンゲルマニウム又はアモル
ファスシリコン等の半導体材料を用いてもよい。In the third embodiment, polycrystalline silicon is used as the material of the gate electrode 303, but the material of the gate electrode 303 is not particularly limited as long as it is a silicidable material. For example, silicon germanium or amorphous. A semiconductor material such as silicon may be used.
【００６８】また、第３の実施形態において、第１のサ
イドウォールスペーサ３０５はシリコン窒化膜の単層構
造を有していたが、これに代えて、第１のサイドウォー
ルスペーサ３０５が、例えばシリコン酸化膜とシリコン
窒化膜との積層構造を有していてもよい。Further, in the third embodiment, the first sidewall spacer 305 has a single layer structure of a silicon nitride film, but instead of this, the first sidewall spacer 305 is made of, for example, silicon. It may have a laminated structure of an oxide film and a silicon nitride film.
【００６９】（第４の実施形態）以下、本発明の第４の
実施形態に係る半導体装置及びその製造方法について、
ｎ型ＭＩＳＦＥＴを例として図面を参照しながら説明す
る。(Fourth Embodiment) A semiconductor device and a method of manufacturing the same according to a fourth embodiment of the present invention will be described below.
An n-type MISFET will be described as an example with reference to the drawings.
【００７０】図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）
及び図７（ａ）、（ｂ）は第４の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。FIGS. 5A to 5C and 6A to 6C.
7A and 7B are cross-sectional views showing the steps of the method for manufacturing the semiconductor device according to the fourth embodiment.
【００７１】まず、図５（ａ）に示すように、ｐ型のシ
リコン基板４００に、例えばＨＤＰ−ＣＶＤ（high den
sity plasma chemical vapor deposition ）法を用いて
シリコン酸化膜からなる分離絶縁膜４０１を形成するこ
とによって、内部トランジスタ形成領域ＲA と入出力ト
ランジスタ形成領域ＲB とを区画する。その後、周知の
方法を使用して、内部トランジスタ形成領域ＲA の上
に、シリコン酸窒化膜からなる厚さ２ｎｍ程度の第１の
ゲート絶縁膜４０２ａを介して、ｎ型多結晶シリコン膜
からなる厚さ１５０ｎｍ程度の第１のゲート電極４０３
ａを形成する。また、入出力トランジスタ形成領域ＲB
の上に、シリコン酸窒化膜からなる厚さ７ｎｍ程度の第
２のゲート絶縁膜４０２ｂを介して、ｎ型多結晶シリコ
ン膜からなる厚さ１５０ｎｍ程度の第２のゲート電極４
０３ｂを形成する。その後、第１のゲート電極４０３ａ
をマスクとして内部トランジスタ形成領域ＲA に対して
イオン注入を行なうことによりｎ型の第１の低濃度不純
物領域４０４ａを形成する。また、第２のゲート電極４
０３ｂをマスクとして入出力トランジスタ形成領域Ｒ B
に対してイオン注入を行なうことによりｎ型の第２の低
濃度不純物領域４０４ｂを形成する。その後、シリコン
基板４００の上に全面に亘って厚さ６０ｎｍ程度のシリ
コン窒化膜を堆積した後、該シリコン窒化膜に対して異
方性ドライエッチングを行なって、第１のゲート電極４
０３ａの側面に第１のサイドウォールスペーサ４０５ａ
を形成すると共に第２のゲート電極４０３ｂの側面に第
２のサイドウォールスペーサ４０５ｂを形成する。その
後、第１のゲート電極４０３ａ及び第１の側壁絶縁膜４
０５ａをマスクとして内部トランジスタ形成領域ＲA に
対してイオン注入を行なうことにより、ソース領域及び
ドレイン領域となるｎ型の第１の高濃度不純物領域４０
６ａを形成する。また、第２のゲート電極４０３ｂ及び
第２の側壁絶縁膜４０５ｂをマスクとして入出力トラン
ジスタ形成領域ＲBに対してイオン注入を行なうことに
より、ソース領域及びドレイン領域となる第２の高濃度
不純物領域４０６ｂを形成する。First, as shown in FIG.
For example, HDP-CVD (high den
sity plasma chemical vapor deposition) method
The isolation insulating film 401 made of a silicon oxide film can be formed.
The internal transistor formation region RAAnd I / O
Transistor forming area RBAnd partition. Then the well-known
Method for forming internal transistor forming region RAupon
In addition, the first thin film of silicon oxynitride having a thickness of about 2 nm is used.
N-type polycrystalline silicon film through the gate insulating film 402a
And a first gate electrode 403 having a thickness of about 150 nm
a is formed. In addition, the input / output transistor formation region RB
A silicon oxynitride film with a thickness of about 7 nm.
N-type polycrystalline silicon through the second gate insulating film 402b.
Second gate electrode 4 made of a silicon film and having a thickness of about 150 nm
03b is formed. Then, the first gate electrode 403a
With the mask as the internal transistor forming region RAAgainst
N-type first low concentration impurity due to ion implantation
The object region 404a is formed. In addition, the second gate electrode 4
Input / output transistor formation region R using 03b as a mask B
By implanting ions into the n-type second low
A concentration impurity region 404b is formed. Then silicon
The entire surface of the substrate 400 has a thickness of about 60 nm.
After depositing the con-nitride film,
The first gate electrode 4 is formed by performing anisotropic dry etching.
The first sidewall spacer 405a on the side surface of 03a.
Is formed on the side surface of the second gate electrode 403b.
2 side wall spacers 405b are formed. That
After that, the first gate electrode 403a and the first sidewall insulating film 4 are formed.
Internal transistor forming region R with 05a as a maskATo
By performing ion implantation to the source region and
N-type first high-concentration impurity region 40 to be a drain region
6a is formed. In addition, the second gate electrode 403b and
The second sidewall insulating film 405b is used as a mask for the input / output transistor.
Resist formation area RBIon implantation for
Second high concentration to be the source and drain regions
The impurity region 406b is formed.
【００７２】次に、図５（ｂ）に示すように、シリコン
基板４００の上に全面に亘って、膜厚６０ｎｍ程度の絶
縁膜４０７を堆積する。尚、絶縁膜４０７の材料として
は、分離絶縁膜４０１に対して高い選択比でウェットエ
ッチングできる材料を用いることが好ましい。例えば分
離絶縁膜４０１をＨＤＰ−ＣＶＤ法により形成した場
合、絶縁膜４０７として例えばＮＳＧ（non-doped sili
cate glass）膜を用いることによって、分離絶縁膜４０
１と比べて３倍程度のウェットエッチングレートを得る
ことができる。Next, as shown in FIG. 5B, an insulating film 407 having a film thickness of about 60 nm is deposited on the entire surface of the silicon substrate 400. As the material for the insulating film 407, it is preferable to use a material that can be wet-etched with a high selection ratio with respect to the separation insulating film 401. For example, when the isolation insulating film 401 is formed by the HDP-CVD method, the insulating film 407 is formed of, for example, NSG (non-doped silicon).
cate glass) film, the isolation insulating film 40
It is possible to obtain a wet etching rate which is about 3 times that of 1.
【００７３】次に、絶縁膜４０７に対して異方性ドライ
エッチングを行なうことにより、図５（ｃ）に示すよう
に、第２のゲート電極４０３ｂの側面に第２のサイドウ
ォールスペーサ４０５ｂを介して第３のサイドウォール
スペーサ４０８ｂを形成する。このとき、第３のサイド
ウォールスペーサ４０８ｂは、第２の高濃度不純物領域
４０６ｂにおける第２の低濃度不純物領域４０４ｂに近
接する領域の上で且つ第２のサイドウォールスペーサ４
０５ｂの側面に形成される。また、このとき、第１のゲ
ート電極４０３ａの側面にも第１のサイドウォールスペ
ーサ４０５ａを介して第４のサイドウォールスペーサ４
０８ａが形成される。Next, anisotropic dry etching is performed on the insulating film 407 to form a second sidewall spacer 405b on the side surface of the second gate electrode 403b, as shown in FIG. 5C. As a result, the third sidewall spacer 408b is formed. At this time, the third sidewall spacer 408b is on the second high-concentration impurity region 406b in a region close to the second low-concentration impurity region 404b and on the second sidewall spacer 4b.
It is formed on the side surface of 05b. At this time, the fourth sidewall spacer 4 is also formed on the side surface of the first gate electrode 403a via the first sidewall spacer 405a.
08a is formed.
【００７４】次に、図６（ａ）に示すように、入出力ト
ランジスタ形成領域ＲB を覆うようにレジストパターン
４０９を形成した後、レジストパターン４０９をマスク
として、内部トランジスタ形成領域ＲA の第４のサイド
ウォールスペーサ４０８ａに対してウェットエッチング
を行なって、図６（ｂ）に示すように、第４のサイドウ
ォールスペーサ４０８ａを除去する。その後、図６
（ｃ）に示すように、レジストパターン４０９を除去す
る。Next, as shown in FIG. 6A, after forming a resist pattern 409 so as to cover the input / output transistor forming region R B , the resist pattern 409 is used as a mask to form the first internal transistor forming region R A. The fourth sidewall spacer 408a is wet-etched to remove the fourth sidewall spacer 408a as shown in FIG. 6B. After that, FIG.
As shown in (c), the resist pattern 409 is removed.
【００７５】次に、シリコン基板４００の上に全面に亘
って、例えばＣｏ又はＮｉ等からなる金属膜を堆積した
後、分離絶縁膜４０１、第１のサイドウォールスペーサ
４０５ａ、第２のサイドウォールスペーサ４０５ｂ及び
第３のサイドウォールスペーサ４０８ｂをマスクとし
て、シリコン基板４００に対して熱処理を加える。これ
により、シリコン基板４００、第１のゲート電極４０３
ａ及び第２のゲート電極４０３ｂの各表面における露出
したシリコン領域と、前述の金属膜とが反応する。その
結果、図７（ａ）に示すように、第１のゲート電極４０
３ａ及び第１の高濃度不純物領域４０６ａのそれぞれの
上に第１の金属シリサイド膜４１０ａが形成されると共
に、第２のゲート電極４０３ｂの上、及び第２の高濃度
不純物領域４０６ｂにおける第３のサイドウォールスペ
ーサ４０８ｂの下側以外の部分の上に第２の金属シリサ
イド膜４１０ｂが形成される。その後、Ｈ2ＳＯ4及びＨ
2Ｏ2等を含むエッチング液を用いて、未反応の金属膜を
ウェットエッチングにより除去する。Next, after depositing a metal film made of, for example, Co or Ni on the entire surface of the silicon substrate 400, the isolation insulating film 401, the first sidewall spacer 405a, and the second sidewall spacer are deposited. Heat treatment is applied to the silicon substrate 400 using the 405b and the third sidewall spacers 408b as a mask. Thereby, the silicon substrate 400 and the first gate electrode 403
The exposed silicon region on each surface of a and the second gate electrode 403b reacts with the above-described metal film. As a result, as shown in FIG. 7A, the first gate electrode 40
3a and the first high-concentration impurity region 406a, a first metal silicide film 410a is formed, and a third metal silicide film 410a is formed on the second gate electrode 403b and a third high-concentration impurity region 406b. A second metal silicide film 410b is formed on portions other than the lower side of the sidewall spacers 408b. After that, H 2 SO 4 and H
The unreacted metal film is removed by wet etching using an etching solution containing 2 O 2 or the like.
【００７６】次に、図７（ｂ）に示すように、周知の方
法により、シリコン基板４００の上に全面に亘って層間
絶縁膜４１１を形成した後、層間絶縁膜４１１に、第１
の高濃度不純物領域４０６ａと第１の金属シリサイド膜
４１０ａを介して接続する第１のコンタクト４１２ａ、
及び第２の高濃度不純物領域４０６ｂと第２の金属シリ
サイド膜４１０ｂを介して接続する第２のコンタクト４
１２ｂを形成する。その後、層間絶縁膜４１１の上に、
第１のコンタクト４１２ａと接続する第１の金属配線４
１３ａ、及び第２のコンタクト４１２ｂと接続する第２
の金属配線４１３ｂを形成する。これにより、第１のゲ
ート電極４０３ａ及び第１の高濃度不純物領域４０６ａ
のそれぞれの上に第１の金属シリサイド膜４１０ａが形
成された内部トランジスタと、第２のゲート電極４０３
ｂの上及び第２の高濃度不純物領域４０６ｂにおける第
３のサイドウォールスペーサ４０８ｂの下側以外の部分
の上に第２の金属シリサイド膜４１０ｂが形成された入
出力トランジスタとを備えた半導体装置の製造が完了す
る。Next, as shown in FIG. 7B, an interlayer insulating film 411 is formed over the entire surface of the silicon substrate 400 by a known method, and then the first interlayer insulating film 411 is formed.
A high-concentration impurity region 406a of the first contact 412a connected through the first metal silicide film 410a,
And the second contact 4 which is connected to the second high-concentration impurity region 406b through the second metal silicide film 410b.
12b is formed. After that, on the interlayer insulating film 411,
First metal wiring 4 connected to the first contact 412a
13a and a second contact 412b for connection with the second contact 412b
The metal wiring 413b is formed. As a result, the first gate electrode 403a and the first high-concentration impurity region 406a are formed.
An internal transistor in which a first metal silicide film 410a is formed on each of the
b and an input / output transistor in which a second metal silicide film 410b is formed on a portion of the second high-concentration impurity region 406b other than a portion below the third sidewall spacer 408b. The manufacturing is completed.
【００７７】第４の実施形態によると、シリコン基板４
００の内部トランジスタ形成領域Ｒ A における第１のゲ
ート電極４０３ａの両側に第１の低濃度不純物領域４０
４ａを形成すると共に、シリコン基板４００の入出力ト
ランジスタ形成領域ＲB における第２のゲート電極４０
３ｂの両側に第２の低濃度不純物領域４０４ｂを形成し
た後、第１のゲート電極４０３ａの側面に第１のサイド
ウォールスペーサ４０５ａを形成すると共に第２のゲー
ト電極４０３ｂの側面に第２のサイドウォールスペーサ
４０５ｂを形成する。その後、内部トランジスタ形成領
域ＲA における第１のゲート電極４０３ａの両側に第１
の低濃度不純物領域４０４ａと隣接するように第１の高
濃度不純物領域４０６ａを形成すると共に、入出力トラ
ンジスタ形成領域ＲB における第２のゲート電極４０３
ｂの両側に第２の低濃度不純物領域４０４ｂと隣接する
ように第２の高濃度不純物領域４０６ｂを形成する。そ
の後、第２のゲート電極４０３ｂの側面に第２のサイド
ウォールスペーサ４０５ｂを介して第３のサイドウォー
ルスペーサ４０８ｂを形成した後、分離絶縁膜４０１、
第１のサイドウォールスペーサ４０５ａ、第２のサイド
ウォールスペーサ４０５ｂ及び第３のサイドウォールス
ペーサ４０８ｂをマスクとして、シリコン基板４００、
第１のゲート電極４０３ａ及び第２のゲート電極４０３
ｂのそれぞれのシリコン露出部分に第１の金属シリサイ
ド膜４１０ａ又は第２の金属シリサイド膜４１０ｂを選
択的に形成する。すなわち、内部トランジスタの第１の
ゲート電極４０３ａ及び第１の高濃度不純物領域４０６
ａ、並びに入出力トランジスタの第２のゲート電極４０
３ｂをそれぞれシリサイド化して低抵抗化できる。ま
た、入出力トランジスタの第２の高濃度不純物領域４０
６ｂのうち第３のサイドウォールスペーサ４０８ｂの下
側以外の部分に第２の金属シリサイド膜４１０ｂを自己
整合的に形成できるため、第２の高濃度不純物領域４０
６ｂにおける第３のサイドウォールスペーサ４０８ｂの
下側の部分は、入出力トランジスタと直列に接続された
抵抗素子として機能するので、ＥＳＤ等による静電破壊
に対する耐性を向上させることができる。さらに、シリ
コン基板４００の表面において、第１の金属シリサイド
膜４１０ａが第１の高濃度不純物領域４０６ａの外側に
形成されることがないと共に第２の金属シリサイド膜４
１０ｂが第２の高濃度不純物領域４０６ｂの外側に形成
されることがないので、内部トランジスタ及び入出力ト
ランジスタのいずれにおいても接合リーク電流の増大を
防止できる。According to the fourth embodiment, the silicon substrate 4
00 internal transistor formation region R AFirst game in
On both sides of the gate electrode 403a.
4a is formed and at the same time, the input / output transistor of the silicon substrate 400 is formed.
Transistor forming area RBSecond gate electrode 40 in
A second low concentration impurity region 404b is formed on both sides of 3b.
Then, the first side is formed on the side surface of the first gate electrode 403a.
A wall spacer 405a is formed and a second gate is formed.
Second sidewall spacer on the side surface of the gate electrode 403b.
405b is formed. After that, the internal transistor formation area
Area RAOn both sides of the first gate electrode 403a in
Of the first high concentration region 404a adjacent to the low concentration impurity region 404a of
The concentration impurity region 406a is formed and the input / output transistor is
Register formation area RBSecond gate electrode 403 at
Adjacent to the second low concentration impurity region 404b on both sides of b
Thus, the second high concentration impurity region 406b is formed. So
The second side on the side surface of the second gate electrode 403b.
A third side wall is inserted through the wall spacer 405b.
After forming the spacer spacer 408b, the isolation insulating film 401,
First sidewall spacer 405a, second side
Wall spacer 405b and third sidewalls
Using the pacer 408b as a mask, the silicon substrate 400,
First gate electrode 403a and second gate electrode 403
a first metal silicic acid on each exposed silicon portion of b.
The metal film 410a or the second metal silicide film 410b.
Form selectively. That is, the first of the internal transistors
Gate electrode 403a and first high-concentration impurity region 406
a, and the second gate electrode 40 of the input / output transistor
3b can be silicidized to reduce the resistance. Well
The second high-concentration impurity region 40 of the input / output transistor
6b below the third sidewall spacer 408b
The second metal silicide film 410b is formed on the portion other than the side.
The second high-concentration impurity region 40 can be formed in a consistent manner.
6b of the third sidewall spacer 408b
The lower part was connected in series with the input / output transistor
As it functions as a resistance element, electrostatic breakdown due to ESD etc.
Resistance to can be improved. Furthermore, Siri
On the surface of the contact substrate 400, the first metal silicide
The film 410a is provided outside the first high-concentration impurity region 406a.
The second metal silicide film 4 which is not formed
10b is formed outside the second high-concentration impurity region 406b.
Internal transistors and input / output transistors
Increase the junction leakage current in any of the transistors.
It can be prevented.
【００７８】また、第４の実施形態によると、入出力ト
ランジスタ形成領域ＲB の第３のサイドウォールスペー
サ４０８ｂを形成する際に、内部トランジスタ形成領域
ＲAの第１のゲート電極４０３ａの側面にも第１のサイ
ドウォールスペーサ４０５ａを介して第４のサイドウォ
ールスペーサ４０８ａを形成する。その後、入出力トラ
ンジスタ形成領域ＲB を覆うレジストパターン４０９を
マスクとして第４のサイドウォールスペーサ４０８ａに
対してウェットエッチングを行なって第４のサイドウォ
ールスペーサ４０８ａを除去した後、レジストパターン
４０９を除去する。このため、内部トランジスタ形成領
域ＲA の第４のサイドウォールスペーサ４０８ａを除去
するのに必要なレジストパターン４０９を形成するため
のリソグラフィー工程を行なうだけで、内部トランジス
タ及び入出力トランジスタのそれぞれにおけるシリサイ
ド化領域を作り分けることができる。Further, according to the fourth embodiment, when the third sidewall spacer 408b in the input / output transistor forming region R B is formed, it is formed on the side surface of the first gate electrode 403a in the internal transistor forming region R A. Also forms the fourth sidewall spacer 408a via the first sidewall spacer 405a. After that, the fourth sidewall spacer 408a is wet-etched by using the resist pattern 409 covering the input / output transistor formation region R B as a mask to remove the fourth sidewall spacer 408a, and then the resist pattern 409 is removed. . Therefore, the silicidation in each of the internal transistor and the input / output transistor is performed only by performing the lithography process for forming the resist pattern 409 necessary for removing the fourth sidewall spacer 408a in the internal transistor formation region R A. You can create different areas.
【００７９】尚、第４の実施形態において、内部トラン
ジスタと入出力トランジスタとを備えた半導体装置を対
象としたが、これに代えて、内部トランジスタと、アナ
ログトランジスタ又はＤＲＡＭのセルトランジスタとを
備えた半導体装置を対象としてもよい。In the fourth embodiment, the semiconductor device having the internal transistor and the input / output transistor is targeted, but instead of this, the internal transistor and the analog transistor or the cell transistor of the DRAM are provided. The target may be a semiconductor device.
【００８０】また、第４の実施形態において、第１のゲ
ート電極４０３ａ及び第２のゲート電極４０３ｂの材料
として多結晶シリコンを用いたが、これらのゲート電極
の材料はシリサイド化可能な材料であれば特に限定され
ず、例えばシリコンゲルマニウム又はアモルファスシリ
コン等の半導体材料を用いてもよい。Further, in the fourth embodiment, polycrystalline silicon is used as the material of the first gate electrode 403a and the second gate electrode 403b, but the material of these gate electrodes should be a silicidable material. There is no particular limitation, and a semiconductor material such as silicon germanium or amorphous silicon may be used.
【００８１】また、第４の実施形態において、第１のサ
イドウォールスペーサ４０５ａ及び第２のサイドウォー
ルスペーサ４０５ｂはシリコン窒化膜の単層構造を有し
ていたが、これに代えて、これらのサイドウォールスペ
ーサが、例えばシリコン酸化膜とシリコン窒化膜との積
層構造を有していてもよい。Further, in the fourth embodiment, the first sidewall spacer 405a and the second sidewall spacer 405b have a single-layer structure of a silicon nitride film, but instead of these, The wall spacer may have a laminated structure of, for example, a silicon oxide film and a silicon nitride film.
【００８２】また、第４の実施形態において、第４のサ
イドウォールスペーサ４０８ａとなる絶縁膜４０７の材
料として、分離絶縁膜４０１、又は第１のサイドウォー
ルスペーサ４０５ａとなる絶縁膜に対して高い選択比で
ウェットエッチングを行なえる材料を選ぶことが好まし
い。このようにすると、第４のサイドウォールスペーサ
４０８ａに対してウェットエッチングを行なうときに、
分離絶縁膜４０１又は第１のサイドウォールスペーサ４
０５ａの削れを防止できる。Further, in the fourth embodiment, as the material of the insulating film 407 to be the fourth sidewall spacer 408a, the isolation film 401 or the insulating film to be the first sidewall spacer 405a is highly selected. It is preferable to select a material that allows wet etching in a ratio. With this configuration, when performing wet etching on the fourth sidewall spacer 408a,
Isolation insulating film 401 or first sidewall spacer 4
It is possible to prevent scraping of 05a.
【００８３】（第４の実施形態の変形例）以下、本発明
の第４の実施形態の変形例に係る半導体装置及びその製
造方法について図面を参照しながら説明する。(Modification of Fourth Embodiment) A semiconductor device and a method of manufacturing the same according to a modification of the fourth embodiment of the present invention will be described below with reference to the drawings.
【００８４】図８は第４の実施形態の変形例に係る半導
体装置の製造方法の一工程を示す断面図である。尚、図
８において、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）
及び図７（ａ）、（ｂ）に示す第４の実施形態と同一の
部材には同一の符号を付すことにより説明を省略する。FIG. 8 is a sectional view showing a step of the method of manufacturing the semiconductor device according to the modification of the fourth embodiment. In addition, in FIG. 8, FIG. 5 (a)-(c), FIG. 6 (a)-(c)
Also, the same members as those in the fourth embodiment shown in FIGS. 7A and 7B are denoted by the same reference numerals and the description thereof will be omitted.
【００８５】第４の実施形態の変形例が第４の実施形態
と異なっている点は、第４の実施形態における図６
（ｃ）に示す工程と図７（ａ）に示す工程との間に、図
８に示す工程を実施する点である。すなわち、第３のサ
イドウォールスペーサ４０８ｂを形成する工程と第１の
金属シリサイド膜４１０ａ及び第２の金属シリサイド膜
４１０ｂを形成する工程との間に、内部トランジスタ形
成領域ＲA を覆うレジストパターン４１４、第２のゲー
ト電極４０３ｂ、第２のサイドウォールスペーサ４０５
ｂ及び第３のサイドウォールスペーサ４０８ｂをマスク
として入出力トランジスタ形成領域ＲB に対してイオン
注入を行なう。これにより、第２の高濃度不純物領域４
０６ｂよりも接合深さが深い第３の高濃度不純物領域４
１５が形成される。言い換えると、第２の高濃度不純物
領域４０６ｂにおける第３のサイドウォールスペーサ４
０８ｂの下側以外の部分の深さを、第２の高濃度不純物
領域４０６ｂにおける第３のサイドウォールスペーサ４
０８ｂの下側の部分の深さよりも深くする。The modification of the fourth embodiment is different from the fourth embodiment in that FIG. 6 in the fourth embodiment is different.
The point is that the step shown in FIG. 8 is performed between the step shown in FIG. 7C and the step shown in FIG. That is, between the step of forming the third sidewall spacer 408b and the step of forming the first metal silicide film 410a and the second metal silicide film 410b, a resist pattern 414 covering the internal transistor formation region RA , Second gate electrode 403b, second sidewall spacer 405
Ions are implanted into the input / output transistor formation region R B by using b and the third sidewall spacer 408b as a mask. As a result, the second high concentration impurity region 4
Third high-concentration impurity region 4 having a junction depth deeper than 06b
15 is formed. In other words, the third sidewall spacer 4 in the second high concentration impurity region 406b.
The depth of the portion other than the lower side of 08b is set to the third sidewall spacer 4 in the second high-concentration impurity region 406b.
It is made deeper than the depth of the lower part of 08b.
【００８６】第４の実施形態の変形例によると、第４の
実施形態の効果に加えて次のような効果が得られる。す
なわち、第２の高濃度不純物領域４０６ｂ上に形成され
る第２の金属シリサイド膜４１０ｂが、第２の高濃度不
純物領域４０６ｂにおける接合深さが相対的に深い部分
（つまり第３の高濃度不純物領域４１５）の表面のみに
形成されるので、第２の金属シリサイド膜４１０ｂの形
成に起因した接合リーク電流の増大を確実に抑制でき
る。また、第３の高濃度不純物領域４１５は、第２のサ
イドウォールスペーサ４０５ｂ及び第３のサイドウォー
ルスペーサ４０８ｂによって入出力トランジスタのチャ
ネル領域から離されているため、第３の高濃度不純物領
域４１５からの空乏層の広がりに起因してトランジスタ
特性の変動（つまり短チャネル効果）が増大することを
抑制できる。According to the modification of the fourth embodiment, the following effect can be obtained in addition to the effect of the fourth embodiment. That is, the second metal silicide film 410b formed on the second high-concentration impurity region 406b has a relatively deep junction depth in the second high-concentration impurity region 406b (that is, the third high-concentration impurity region 406b). Since it is formed only on the surface of the region 415), it is possible to reliably suppress an increase in junction leak current due to the formation of the second metal silicide film 410b. Since the third high-concentration impurity region 415 is separated from the channel region of the input / output transistor by the second sidewall spacer 405b and the third sidewall spacer 408b, the third high-concentration impurity region 415 is separated from the third high-concentration impurity region 415. It is possible to suppress an increase in fluctuations in transistor characteristics (that is, short channel effect) due to the expansion of the depletion layer of the.
【００８７】（第５の実施形態）以下、本発明の第５の
実施形態に係る半導体装置及びその製造方法について、
ｎ型ＭＩＳＦＥＴを例として図面を参照しながら説明す
る。(Fifth Embodiment) A semiconductor device and a method of manufacturing the same according to a fifth embodiment of the present invention will be described below.
An n-type MISFET will be described as an example with reference to the drawings.
【００８８】図９（ａ）〜（ｃ）、図１０（ａ）〜
（ｃ）、図１１（ａ）、（ｂ）及び図１２（ａ）、
（ｂ）は第５の実施形態に係る半導体装置の製造方法の
各工程を示す断面図である。FIGS. 9A to 9C and FIGS. 10A to
(C), FIG. 11 (a), (b) and FIG. 12 (a),
(B) is sectional drawing which shows each process of the manufacturing method of the semiconductor device which concerns on 5th Embodiment.
【００８９】まず、図９（ａ）に示すように、ｐ型のシ
リコン基板５００に、シリコン酸化膜からなる分離絶縁
膜５０１を形成することによって、内部トランジスタ形
成領域ＲA と入出力トランジスタ形成領域ＲB とを区画
する。その後、周知の方法を使用して、内部トランジス
タ形成領域ＲA の上に、シリコン酸窒化膜からなる厚さ
２ｎｍ程度の第１のゲート絶縁膜５０２ａを介して、ｎ
型多結晶シリコン膜からなる厚さ１５０ｎｍ程度の第１
のゲート電極５０３ａを形成する。また、入出力トラン
ジスタ形成領域ＲB の上に、シリコン酸窒化膜からなる
厚さ７ｎｍ程度の第２のゲート絶縁膜５０２ｂを介し
て、ｎ型多結晶シリコン膜からなる厚さ１５０ｎｍ程度
の第２のゲート電極５０３ｂを形成する。その後、第１
のゲート電極５０３ａをマスクとして内部トランジスタ
形成領域ＲA に対してイオン注入を行なうことによりｎ
型の第１の低濃度不純物領域５０４ａを形成する。ま
た、第２のゲート電極５０３ｂをマスクとして入出力ト
ランジスタ形成領域ＲB に対してイオン注入を行なうこ
とによりｎ型の第２の低濃度不純物領域５０４ｂを形成
する。その後、シリコン基板５００の上に全面に亘って
厚さ６０ｎｍ程度のシリコン窒化膜を堆積した後、該シ
リコン窒化膜に対して異方性ドライエッチングを行なっ
て、第１のゲート電極５０３ａの側面に第１のサイドウ
ォールスペーサ５０５ａを形成すると共に第２のゲート
電極５０３ｂの側面に第２のサイドウォールスペーサ５
０５ｂを形成する。その後、第１のゲート電極５０３ａ
及び第１の側壁絶縁膜５０５ａをマスクとして内部トラ
ンジスタ形成領域ＲA に対してイオン注入を行なうこと
により、ソース領域及びドレイン領域となるｎ型の第１
の高濃度不純物領域５０６ａを形成する。また、第２の
ゲート電極５０３ｂ及び第２の側壁絶縁膜５０５ｂをマ
スクとして入出力トランジスタ形成領域ＲB に対してイ
オン注入を行なうことにより、ソース領域及びドレイン
領域となる第２の高濃度不純物領域５０６ｂを形成す
る。First, as shown in FIG. 9A, an isolation insulating film 501 made of a silicon oxide film is formed on a p-type silicon substrate 500 to form an internal transistor forming region R A and an input / output transistor forming region. Partition R B. Then, using a well-known method, n is formed on the internal transistor formation region R A via the first gate insulating film 502a made of a silicon oxynitride film and having a thickness of about 2 nm.
Type polycrystalline silicon film having a thickness of about 150 nm
The gate electrode 503a of is formed. Further, on the input / output transistor formation region R B, a second gate insulating film 502b made of a silicon oxynitride film having a thickness of about 7 nm is formed, and a second gate insulating film made of an n-type polycrystalline silicon film having a thickness of about 150 nm is formed. The gate electrode 503b of is formed. Then the first
N is obtained by performing ion implantation into the internal transistor formation region R A using the gate electrode 503a of
A first low concentration impurity region 504a of the mold is formed. I / O transistor formation region R B is ion-implanted using second gate electrode 503b as a mask to form n-type second low-concentration impurity region 504b. After that, after depositing a silicon nitride film with a thickness of about 60 nm over the entire surface of the silicon substrate 500, anisotropic dry etching is performed on the silicon nitride film to form a side surface of the first gate electrode 503a. The first sidewall spacer 505a is formed and the second sidewall spacer 5 is formed on the side surface of the second gate electrode 503b.
05b is formed. Then, the first gate electrode 503a
And the first sidewall insulating film 505a is used as a mask to perform ion implantation into the internal transistor formation region R A , thereby forming an n-type first region which becomes a source region and a drain region.
Forming a high concentration impurity region 506a. Further, ion implantation is performed on the input / output transistor formation region R B using the second gate electrode 503b and the second sidewall insulating film 505b as a mask, so that a second high-concentration impurity region serving as a source region and a drain region is formed. 506b is formed.
【００９０】次に、図９（ｂ）に示すように、シリコン
基板５００の上に全面に亘って、膜厚６０ｎｍ程度のシ
リコン酸化膜５０７を堆積した後、図９（ｃ）に示すよ
うに、内部トランジスタ形成領域ＲA を覆う第１のレジ
ストパターン５０８を形成する。Next, as shown in FIG. 9B, after depositing a silicon oxide film 507 having a film thickness of about 60 nm over the entire surface of the silicon substrate 500, as shown in FIG. 9C. , A first resist pattern 508 is formed to cover the internal transistor formation region R A.
【００９１】次に、第１のレジストパターン５０８をマ
スクとしてシリコン酸化膜５０７に対して異方性ドライ
エッチングを行なうことにより、図１０（ａ）に示すよ
うに、入出力トランジスタ形成領域ＲB の第２のゲート
電極５０３ｂの側面に第２のサイドウォールスペーサ５
０５ｂを介して第３のサイドウォールスペーサ５０９を
形成する。このとき、第３のサイドウォールスペーサ５
０９は、第２の高濃度不純物領域５０６ｂにおける第２
の低濃度不純物領域５０４ｂに近接する領域の上で且つ
第２のサイドウォールスペーサ５０５ｂの側面に形成さ
れる。その後、図１０（ｂ）に示すように、第１のレジ
ストパターン５０８を除去する。Next, anisotropic dry etching is performed on the silicon oxide film 507 using the first resist pattern 508 as a mask, so that the I / O transistor formation region R B is formed as shown in FIG. 10A. The second sidewall spacer 5 is formed on the side surface of the second gate electrode 503b.
A third sidewall spacer 509 is formed via 05b. At this time, the third sidewall spacer 5
09 indicates the second high-concentration impurity region 506b in the second high-concentration impurity region 506b.
Is formed on a region close to the low concentration impurity region 504b and on the side surface of the second sidewall spacer 505b. Then, as shown in FIG. 10B, the first resist pattern 508 is removed.
【００９２】次に、図１０（ｃ）に示すように、入出力
トランジスタ形成領域ＲB を覆う第２のレジストパター
ン５１０を形成した後、第２のレジストパターン５１０
をマスクとして、シリコン酸化膜５０７における内部ト
ランジスタ形成領域ＲA の上に残存する部分（つまりシ
リコン酸化膜５０７における第１のゲート電極５０３ａ
及び第１の高濃度不純物領域５０６ａ等の上に形成され
ている部分）に対してウェットエッチングを行なう。こ
れにより、図１１（ａ）に示すように、シリコン酸化膜
５０７における内部トランジスタ形成領域ＲA の上に残
存する部分が除去される。その後、図１１（ｂ）に示す
ように、第２のレジストパターン５１０を除去する。Next, as shown in FIG. 10C, after forming a second resist pattern 510 covering the input / output transistor forming region R B , the second resist pattern 510 is formed.
Using as a mask, a portion of the silicon oxide film 507 remaining on the internal transistor formation region R A (that is, the first gate electrode 503a of the silicon oxide film 507).
And wet etching is performed on the first high concentration impurity region 506a and the like). As a result, as shown in FIG. 11A, the portion of the silicon oxide film 507 remaining on the internal transistor formation region RA is removed. Then, as shown in FIG. 11B, the second resist pattern 510 is removed.
【００９３】次に、シリコン基板５００の上に全面に亘
って、例えばＣｏ又はＮｉ等からなる金属膜を堆積した
後、分離絶縁膜５０１、第１のサイドウォールスペーサ
５０５ａ、第２のサイドウォールスペーサ５０５ｂ及び
第３のサイドウォールスペーサ５０９をマスクとして、
シリコン基板５００に対して熱処理を加える。これによ
り、シリコン基板５００、第１のゲート電極５０３ａ及
び第２のゲート電極５０３ｂの各表面における露出した
シリコン領域と、前述の金属膜とが反応する。その結
果、図１２（ａ）に示すように、第１のゲート電極５０
３ａ及び第１の高濃度不純物領域５０６ａのそれぞれの
上に第１の金属シリサイド膜５１１ａが形成されると共
に、第２のゲート電極５０３ｂの上、及び第２の高濃度
不純物領域５０６ｂにおける第３のサイドウォールスペ
ーサ５０９の下側以外の部分の上に第２の金属シリサイ
ド膜５１１ｂが形成される。その後、Ｈ2ＳＯ4及びＨ2
Ｏ2等を含むエッチング液を用いて、未反応の金属膜を
ウェットエッチングにより除去する。Next, after depositing a metal film made of, for example, Co or Ni on the entire surface of the silicon substrate 500, the isolation insulating film 501, the first sidewall spacer 505a, and the second sidewall spacer are formed. 505b and the third sidewall spacer 509 as a mask,
Heat treatment is applied to the silicon substrate 500. As a result, the exposed silicon regions on the surfaces of the silicon substrate 500, the first gate electrode 503a, and the second gate electrode 503b react with the metal film described above. As a result, as shown in FIG. 12A, the first gate electrode 50
3a and the first high-concentration impurity region 506a, a first metal silicide film 511a is formed, and a third metal silicide film 511a is formed on the second gate electrode 503b and a third high-concentration impurity region 506b. A second metal silicide film 511b is formed on portions other than the lower side of the sidewall spacers 509. After that, H 2 SO 4 and H 2
The unreacted metal film is removed by wet etching using an etching solution containing O 2 or the like.
【００９４】次に、図１２（ｂ）に示すように、周知の
方法により、シリコン基板５００の上に全面に亘って層
間絶縁膜５１２を形成した後、層間絶縁膜５１２に、第
１の高濃度不純物領域５０６ａと第１の金属シリサイド
膜５１１ａを介して接続する第１のコンタクト５１３
ａ、及び第２の高濃度不純物領域５０６ｂと第２の金属
シリサイド膜５１１ｂを介して接続する第２のコンタク
ト５１３ｂを形成する。その後、層間絶縁膜５１２の上
に、第１のコンタクト５１３ａと接続する第１の金属配
線５１４ａ、及び第２のコンタクト５１３ｂと接続する
第２の金属配線５１４ｂを形成する。これにより、第１
のゲート電極５０３ａ及び第１の高濃度不純物領域５０
６ａのそれぞれの上に第１の金属シリサイド膜５１１ａ
が形成された内部トランジスタと、第２のゲート電極５
０３ｂの上及び第２の高濃度不純物領域５０６ｂにおけ
る第３のサイドウォールスペーサ５０９の下側以外の部
分の上に第２の金属シリサイド膜５１１ｂが形成された
入出力トランジスタとを備えた半導体装置の製造が完了
する。Next, as shown in FIG. 12B, after the interlayer insulating film 512 is formed on the entire surface of the silicon substrate 500 by a known method, the first insulating film 512 is formed on the interlayer insulating film 512. A first contact 513 connected to the concentration impurity region 506a via the first metal silicide film 511a.
A second contact 513b is formed which is connected to a and the second high-concentration impurity region 506b via the second metal silicide film 511b. After that, a first metal wiring 514a connected to the first contact 513a and a second metal wiring 514b connected to the second contact 513b are formed over the interlayer insulating film 512. This makes the first
Gate electrode 503a and first high-concentration impurity region 50
A first metal silicide film 511a on each of 6a.
And the second gate electrode 5 formed with the internal transistor.
03b and an input / output transistor in which a second metal silicide film 511b is formed on a portion of the second high-concentration impurity region 506b other than a portion below the third sidewall spacer 509. The manufacturing is completed.
【００９５】第５の実施形態によると、シリコン基板５
００の内部トランジスタ形成領域Ｒ A における第１のゲ
ート電極５０３ａの両側に第１の低濃度不純物領域５０
４ａを形成すると共に、シリコン基板５００の入出力ト
ランジスタ形成領域ＲB における第２のゲート電極５０
３ｂの両側に第２の低濃度不純物領域５０４ｂを形成し
た後、第１のゲート電極５０３ａの側面に第１のサイド
ウォールスペーサ５０５ａを形成すると共に第２のゲー
ト電極５０３ｂの側面に第２のサイドウォールスペーサ
５０５ｂを形成する。その後、内部トランジスタ形成領
域ＲA における第１のゲート電極５０３ａの両側に第１
の低濃度不純物領域５０４ａと隣接するように第１の高
濃度不純物領域５０６ａを形成すると共に、入出力トラ
ンジスタ形成領域ＲB における第２のゲート電極５０３
ｂの両側に第２の低濃度不純物領域５０４ｂと隣接する
ように第２の高濃度不純物領域５０６ｂを形成する。そ
の後、第２のゲート電極５０３ｂの側面に第２のサイド
ウォールスペーサ５０５ｂを介して第３のサイドウォー
ルスペーサ５０９を形成した後、分離絶縁膜５０１、第
１のサイドウォールスペーサ５０５ａ、第２のサイドウ
ォールスペーサ５０５ｂ及び第３のサイドウォールスペ
ーサ５０９をマスクとして、シリコン基板５００、第１
のゲート電極５０３ａ及び第２のゲート電極５０３ｂの
それぞれのシリコン露出部分に第１の金属シリサイド膜
５１１ａ又は第２の金属シリサイド膜５１１ｂを選択的
に形成する。すなわち、内部トランジスタの第１のゲー
ト電極５０３ａ及び第１の高濃度不純物領域５０６ａ、
並びに入出力トランジスタの第２のゲート電極５０３ｂ
をそれぞれシリサイド化して低抵抗化できる。また、入
出力トランジスタの第２の高濃度不純物領域５０６ｂの
うち第３のサイドウォールスペーサ５０９の下側以外の
部分に第２の金属シリサイド膜５１１ｂを自己整合的に
形成できるため、第２の高濃度不純物領域５０６ｂにお
ける第３のサイドウォールスペーサ５０９の下側の部分
は、入出力トランジスタと直列に接続された抵抗素子と
して機能するので、ＥＳＤ等による静電破壊に対する耐
性を向上させることができる。さらに、シリコン基板５
００の表面において、第１の金属シリサイド膜５１１ａ
が第１の高濃度不純物領域５０６ａの外側に形成される
ことがないと共に第２の金属シリサイド膜５１１ｂが第
２の高濃度不純物領域５０６ｂの外側に形成されること
がないので、内部トランジスタ及び入出力トランジスタ
のいずれにおいても接合リーク電流の増大を防止でき
る。According to the fifth embodiment, the silicon substrate 5
00 internal transistor formation region R AFirst game in
On both sides of the gate electrode 503a.
4a is formed, and at the same time, the input / output ports of the silicon substrate 500 are
Transistor forming area RBSecond gate electrode 50 in
A second low concentration impurity region 504b is formed on both sides of 3b.
Then, the first side is formed on the side surface of the first gate electrode 503a.
A wall spacer 505a is formed and a second gate is formed.
Second sidewall spacer on the side surface of the gate electrode 503b.
505b is formed. After that, the internal transistor formation area
Area RAOn both sides of the first gate electrode 503a in
Of the first high concentration so as to be adjacent to the low concentration impurity region 504a of
The concentration impurity region 506a is formed and the input / output transistor is
Register formation area RBSecond gate electrode 503 in
Adjacent to the second low concentration impurity region 504b on both sides of b
Thus, the second high concentration impurity region 506b is formed. So
The second side on the side surface of the second gate electrode 503b.
The third side wall is inserted through the wall spacer 505b.
After forming the spacer 509, the isolation insulating film 501, the first
1 side wall spacer 505a, second side wall
Wall spacer 505b and third sidewall spacer
With the laser 509 as a mask, the silicon substrate 500, the first
Of the gate electrode 503a and the second gate electrode 503b of
A first metal silicide film is formed on each exposed silicon portion.
511a or second metal silicide film 511b selectively
To form. That is, the first gate of the internal transistor
Electrode 503a and the first high-concentration impurity region 506a,
And the second gate electrode 503b of the input / output transistor
Can be silicided to reduce resistance. Also, enter
Of the second high-concentration impurity region 506b of the output transistor
Of the parts other than the lower side of the third sidewall spacer 509,
The second metal silicide film 511b is self-aligned on the portion.
Since it can be formed in the second high-concentration impurity region 506b,
Lower part of the third sidewall spacer 509
Is a resistance element connected in series with the input / output transistor
Since it functions as a unit, it is resistant to electrostatic damage due to ESD, etc.
It is possible to improve the sex. Furthermore, the silicon substrate 5
On the surface of the first metal silicide film 511a.
Are formed outside the first high-concentration impurity region 506a.
And the second metal silicide film 511b is
Be formed outside the second high-concentration impurity region 506b.
There is no internal transistor and input / output transistor
In either case, increase in junction leakage current can be prevented.
It
【００９６】また、第５の実施形態によると、入出力ト
ランジスタ形成領域ＲB の第３のサイドウォールスペー
サ５０９を形成する際に、第３のサイドウォールスペー
サ５０９となるシリコン酸化膜５０７に対して、内部ト
ランジスタ形成領域ＲA を覆う第１のレジストパターン
５０８をマスクとして異方性ドライエッチングを行なっ
て第３のサイドウォールスペーサ５０９を形成した後、
第１のレジストパターン５０８を除去する。その後、入
出力トランジスタ形成領域ＲB を覆う第２のレジストパ
ターン５１０をマスクとして、シリコン酸化膜５０７に
おける内部トランジスタ形成領域ＲA の上に残存する部
分に対してウェットエッチングを行なって該部分を除去
した後、第２のレジストパターン５１０を除去する。す
なわち、入出力トランジスタ形成領域ＲB の第３のサイ
ドウォールスペーサ５０９を形成するのに必要な第１の
レジストパターン５０８を形成するためのリソグラフィ
ー工程と、シリコン酸化膜５０７における内部トランジ
スタ形成領域ＲA の上に残存する部分を除去するのに必
要な第２のレジストパターン５１０を形成するためのリ
ソグラフィー工程とを行なうことによって、内部トラン
ジスタ及び入出力トランジスタのそれぞれにおけるシリ
サイド化領域を作り分けることができる。このため、第
４の実施形態と比較するとリソグラフィー工程数が増大
する一方、第４の実施形態のように内部トランジスタ形
成領域ＲA に第４のサイドウォールスペーサ４０８ａを
形成した場合に必要となる、第４のサイドウォールスペ
ーサ４０８ａに対する選択的ウェットエッチングが不要
となる（図５（ｃ）及び図６（ａ）〜（ｃ）参照）。従
って、第５の実施形態によると、第４の実施形態と比べ
て、ウェットエッチング工程におけるプロセスマージン
を増大させることができ、それによって例えば分離絶縁
膜５０１の削れを防止できる。Further, according to the fifth embodiment, when the third sidewall spacer 509 in the input / output transistor forming region R B is formed, the silicon oxide film 507 to be the third sidewall spacer 509 is not formed. , Anisotropic dry etching is performed using the first resist pattern 508 covering the internal transistor formation region R A as a mask to form the third sidewall spacer 509,
The first resist pattern 508 is removed. Then, using the second resist pattern 510 that covers the input / output transistor formation region R B as a mask, the portion of the silicon oxide film 507 remaining on the internal transistor formation region R A is wet-etched to remove the portion. After that, the second resist pattern 510 is removed. That is, the lithography process for forming the first resist pattern 508 necessary for forming the third sidewall spacer 509 in the input / output transistor formation region R B and the internal transistor formation region R A in the silicon oxide film 507 are performed. By performing a lithographic process for forming the second resist pattern 510 necessary to remove the remaining portion on the upper side, the silicided regions in the internal transistor and the input / output transistor can be separately formed. . Therefore, while the number of lithography steps is increased as compared with the fourth embodiment, it is necessary when the fourth sidewall spacer 408a is formed in the internal transistor formation region R A as in the fourth embodiment. The selective wet etching for the fourth sidewall spacer 408a is unnecessary (see FIG. 5C and FIGS. 6A to 6C). Therefore, according to the fifth embodiment, the process margin in the wet etching process can be increased as compared with the fourth embodiment, and thereby, for example, the abrasion of the isolation insulating film 501 can be prevented.
【００９７】尚、第５の実施形態において、内部トラン
ジスタと入出力トランジスタとを備えた半導体装置を対
象としたが、これに代えて、内部トランジスタと、アナ
ログトランジスタ又はＤＲＡＭのセルトランジスタとを
備えた半導体装置を対象としてもよい。In the fifth embodiment, the semiconductor device having the internal transistor and the input / output transistor is targeted, but instead of this, the internal transistor and the analog transistor or the cell transistor of the DRAM are provided. The target may be a semiconductor device.
【００９８】また、第５の実施形態において、第１のゲ
ート電極５０３ａ及び第２のゲート電極５０３ｂの材料
として多結晶シリコンを用いたが、これらのゲート電極
の材料はシリサイド化可能な材料であれば特に限定され
ず、例えばシリコンゲルマニウム又はアモルファスシリ
コン等の半導体材料を用いてもよい。In the fifth embodiment, polycrystalline silicon is used as the material of the first gate electrode 503a and the second gate electrode 503b, but the material of these gate electrodes may be any material that can be silicidized. There is no particular limitation, and a semiconductor material such as silicon germanium or amorphous silicon may be used.
【００９９】また、第５の実施形態において、第１のサ
イドウォールスペーサ５０５ａ及び第２のサイドウォー
ルスペーサ５０５ｂはシリコン窒化膜の単層構造を有し
ていたが、これに代えて、これらのサイドウォールスペ
ーサが、例えばシリコン酸化膜とシリコン窒化膜との積
層構造を有していてもよい。Further, in the fifth embodiment, the first sidewall spacer 505a and the second sidewall spacer 505b have a single layer structure of a silicon nitride film, but instead of these, The wall spacer may have a laminated structure of, for example, a silicon oxide film and a silicon nitride film.
【０１００】（第５の実施形態の変形例）以下、本発明
の第５の実施形態の変形例に係る半導体装置及びその製
造方法について図面を参照しながら説明する。(Modification of Fifth Embodiment) A semiconductor device and a method of manufacturing the same according to a modification of the fifth embodiment of the present invention will be described below with reference to the drawings.
【０１０１】図１３（ａ）〜（ｃ）、図１４（ａ）〜
（ｃ）、図１５（ａ）〜（ｃ）及び図１６（ａ）〜
（ｃ）は第５の実施形態の変形例に係る半導体装置の製
造方法の各工程を示す断面図である。尚、図１３（ａ）
〜（ｃ）、図１４（ａ）〜（ｃ）、図１５（ａ）〜
（ｃ）及び図１６（ａ）〜（ｃ）において、図９（ａ）
〜（ｃ）、図１０（ａ）〜（ｃ）、図１１（ａ）、
（ｂ）及び図１２（ａ）、（ｂ）に示す第５の実施形態
と同一の部材には同一の符号を付すことにより説明を省
略する場合がある。13 (a) to 13 (c) and 14 (a) to
(C), FIG. 15 (a)-(c) and FIG. 16 (a)-
(C) is sectional drawing which shows each process of the manufacturing method of the semiconductor device which concerns on the modification of 5th Embodiment. Incidentally, FIG. 13 (a)
~ (C), Fig. 14 (a) ~ (c), Fig. 15 (a) ~
In (c) and FIGS. 16 (a) to 16 (c), FIG.
~ (C), Fig. 10 (a) to (c), Fig. 11 (a),
The same members as those in the fifth embodiment shown in (b) and FIGS. 12 (a) and 12 (b) may be omitted by giving the same reference numerals.
【０１０２】第５の実施形態の変形例の図１３（ａ）及
び（ｂ）に示す工程は、第５の実施形態の図９（ａ）及
び（ｂ）に示す工程と同一なので説明を省略する。The steps shown in FIGS. 13 (a) and 13 (b) of the modification of the fifth embodiment are the same as the steps shown in FIGS. 9 (a) and 9 (b) of the fifth embodiment, and therefore their explanations are omitted. To do.
【０１０３】次に、図１３（ｃ）に示すように、シリコ
ン酸化膜５０７における内部トランジスタ形成領域ＲA
の上に形成されている部分と、シリコン酸化膜５０７に
おける第２の高濃度不純物領域５０６ｂのうち抵抗素子
形成領域の上側に堆積された部分とを覆う第１のレジス
トパターン５０８を形成する。Next, as shown in FIG. 13C, the internal transistor forming region R A in the silicon oxide film 507 is formed.
A first resist pattern 508 is formed so as to cover a portion formed on the above and a portion of the second high concentration impurity region 506b in the silicon oxide film 507, which is deposited above the resistance element forming region.
【０１０４】次に、第１のレジストパターン５０８をマ
スクとしてシリコン酸化膜５０７に対して異方性ドライ
エッチングを行なう。これにより、図１４（ａ）に示す
ように、入出力トランジスタ形成領域ＲB の第２のゲー
ト電極５０３ｂの側面に第２のサイドウォールスペーサ
５０５ｂを介して第３のサイドウォールスペーサ５０９
が形成される。また、第２の高濃度不純物領域５０６ｂ
のうち抵抗素子形成領域の上側にシリコン酸化膜５０７
がシリサイド化防止用パターン５１５として残存する。
その後、図１４（ｂ）に示すように、第１のレジストパ
ターン５０８を除去する。Next, anisotropic dry etching is performed on the silicon oxide film 507 using the first resist pattern 508 as a mask. As a result, as shown in FIG. 14A, the third sidewall spacer 509 is formed on the side surface of the second gate electrode 503b in the input / output transistor formation region R B via the second sidewall spacer 505b.
Is formed. In addition, the second high-concentration impurity region 506b
Of the silicon oxide film 507 on the upper side of the resistance element forming region.
Remain as the silicidation prevention pattern 515.
Then, as shown in FIG. 14B, the first resist pattern 508 is removed.
【０１０５】次に、図１４（ｃ）に示すように、入出力
トランジスタ形成領域ＲB を覆う第２のレジストパター
ン５１０を形成した後、第２のレジストパターン５１０
をマスクとして、シリコン酸化膜５０７における内部ト
ランジスタ形成領域ＲA の上に残存する部分に対してウ
ェットエッチングを行なう。これにより、図１５（ａ）
に示すように、シリコン酸化膜５０７における内部トラ
ンジスタ形成領域ＲAの上に残存する部分が除去され
る。その後、図１５（ｂ）に示すように、第２のレジス
トパターン５１０を除去する。Next, as shown in FIG. 14C, after forming a second resist pattern 510 covering the input / output transistor forming region R B , the second resist pattern 510 is formed.
Using as a mask, wet etching is performed on the portion of the silicon oxide film 507 remaining on the internal transistor formation region R A. As a result, FIG.
As shown in FIG. 5, the portion of the silicon oxide film 507 remaining on the internal transistor formation region R A is removed. Then, as shown in FIG. 15B, the second resist pattern 510 is removed.
【０１０６】次に、図１５（ｃ）に示すように、内部ト
ランジスタ形成領域ＲA を覆う第３のレジストパターン
５１６を形成した後、第３のレジストパターン５１６、
第２のゲート電極５０３ｂ、第２のサイドウォールスペ
ーサ５０５ｂ及び第３のサイドウォールスペーサ５０９
をマスクとして入出力トランジスタ形成領域ＲB に対し
てイオン注入を行なう。これにより、第２の高濃度不純
物領域５０６ｂよりも接合深さが深い第３の高濃度不純
物領域５１７が形成される。言い換えると、第２の高濃
度不純物領域５０６ｂにおける第３のサイドウォールス
ペーサ５０９及びシリサイド化防止用パターン５１５の
それぞれの下側以外の部分の深さを、第２の高濃度不純
物領域５０６ｂにおける第３のサイドウォールスペーサ
５０９及びシリサイド化防止用パターン５１５のそれぞ
れの下側の部分の深さよりも深くする。その後、図１６
（ａ）に示すように、第３のレジストパターン５１６を
除去する。Next, as shown in FIG. 15C, after forming a third resist pattern 516 covering the internal transistor formation region R A , the third resist pattern 516,
The second gate electrode 503b, the second sidewall spacer 505b, and the third sidewall spacer 509.
Ion is implanted into the input / output transistor forming region R B using the mask as a mask. As a result, the third high-concentration impurity region 517 having a junction depth deeper than that of the second high-concentration impurity region 506b is formed. In other words, the depth of the portion of the second high-concentration impurity region 506b other than the lower side of each of the third sidewall spacer 509 and the silicidation prevention pattern 515 is set to be the third depth in the second high-concentration impurity region 506b. The sidewall spacers 509 and the silicidation prevention patterns 515 are deeper than the lower portions thereof. After that, FIG.
As shown in (a), the third resist pattern 516 is removed.
【０１０７】次に、シリコン基板５００の上に全面に亘
って、例えばＣｏ又はＮｉ等からなる金属膜を堆積した
後、分離絶縁膜５０１、第１のサイドウォールスペーサ
５０５ａ、第２のサイドウォールスペーサ５０５ｂ、第
３のサイドウォールスペーサ５０９及びシリサイド化防
止用パターン５１５をマスクとして、シリコン基板５０
０に対して熱処理を加える。これにより、シリコン基板
５００、第１のゲート電極５０３ａ及び第２のゲート電
極５０３ｂの各表面における露出したシリコン領域と、
前述の金属膜とが反応する。その結果、図１６（ｂ）に
示すように、第１のゲート電極５０３ａ及び第１の高濃
度不純物領域５０６ａのそれぞれの上に第１の金属シリ
サイド膜５１１ａが形成されると共に、第２のゲート電
極５０３ｂの上、並びに第２の高濃度不純物領域５０６
ｂにおける第３のサイドウォールスペーサ５０９及びシ
リサイド化防止用パターン５１５のそれぞれの下側以外
の部分の上に第２の金属シリサイド膜５１１ｂが形成さ
れる。その後、Ｈ2ＳＯ4及びＨ2Ｏ2等を含むエッチング
液を用いて、未反応の金属膜をウェットエッチングによ
り除去する。Next, after depositing a metal film made of, for example, Co or Ni on the entire surface of the silicon substrate 500, the isolation insulating film 501, the first sidewall spacer 505a, and the second sidewall spacer are formed. Silicon substrate 50 using 505b, third sidewall spacers 509 and silicidation prevention pattern 515 as a mask
Heat treatment is applied to 0. Thereby, the exposed silicon regions on the surfaces of the silicon substrate 500, the first gate electrode 503a, and the second gate electrode 503b,
It reacts with the aforementioned metal film. As a result, as shown in FIG. 16B, the first metal silicide film 511a is formed on each of the first gate electrode 503a and the first high-concentration impurity region 506a, and the second gate is formed. The second high-concentration impurity region 506 on the electrode 503b and the second high-concentration impurity region 506.
A second metal silicide film 511b is formed on portions of the third side wall spacer 509 and the silicidation prevention pattern 515 other than the lower side of the second metal silicide film 511b. After that, the unreacted metal film is removed by wet etching using an etching solution containing H 2 SO 4 and H 2 O 2 .
【０１０８】次に、図１６（ｃ）に示すように、周知の
方法により、シリコン基板５００の上に全面に亘って層
間絶縁膜５１２を形成した後、層間絶縁膜５１２に、第
１の高濃度不純物領域５０６ａと第１の金属シリサイド
膜５１１ａを介して接続する第１のコンタクト５１３
ａ、及び第２の高濃度不純物領域５０６ｂと第２の金属
シリサイド膜５１１ｂを介して接続する第２のコンタク
ト５１３ｂを形成する。その後、層間絶縁膜５１２の上
に、第１のコンタクト５１３ａと接続する第１の金属配
線５１４ａ、及び第２のコンタクト５１３ｂと接続する
第２の金属配線５１４ｂを形成する。これにより、第１
のゲート電極５０３ａ及び第１の高濃度不純物領域５０
６ａのそれぞれの上に第１の金属シリサイド膜５１１ａ
が形成された内部トランジスタと、第２のゲート電極５
０３ｂの上並びに第２の高濃度不純物領域５０６ｂにお
ける第３のサイドウォールスペーサ５０９及びシリサイ
ド化防止用パターン５１５のそれぞれの下側以外の部分
の上に第２の金属シリサイド膜５１１ｂが形成された入
出力トランジスタとを備えた半導体装置の製造が完了す
る。Next, as shown in FIG. 16C, an interlayer insulating film 512 is formed on the entire surface of the silicon substrate 500 by a known method, and then the first insulating film 512 is formed on the interlayer insulating film 512. A first contact 513 connected to the concentration impurity region 506a via the first metal silicide film 511a.
A second contact 513b is formed which is connected to a and the second high-concentration impurity region 506b via the second metal silicide film 511b. After that, a first metal wiring 514a connected to the first contact 513a and a second metal wiring 514b connected to the second contact 513b are formed over the interlayer insulating film 512. This makes the first
Gate electrode 503a and first high-concentration impurity region 50
A first metal silicide film 511a on each of 6a.
And the second gate electrode 5 formed with the internal transistor.
03b and a portion of the second high-concentration impurity region 506b other than the lower side of the third sidewall spacer 509 and the silicidation prevention pattern 515, respectively, with the second metal silicide film 511b formed. The manufacturing of the semiconductor device including the output transistor is completed.
【０１０９】第５の実施形態の変形例によると、第５の
実施形態の効果に加えて次のような効果が得られる。す
なわち、第２の高濃度不純物領域５０６ｂ上に形成され
る第２の金属シリサイド膜５１１ｂが、第２の高濃度不
純物領域５０６ｂにおける接合深さが相対的に深い部分
（つまり第３の高濃度不純物領域５１７）の表面のみに
形成されるので、第２の金属シリサイド膜５１１ｂの形
成に起因した接合リーク電流の増大を確実に抑制でき
る。また、第３の高濃度不純物領域５１７は、第２のサ
イドウォールスペーサ５０５ｂ及び第３のサイドウォー
ルスペーサ５０９によって入出力トランジスタのチャネ
ル領域から離されているため、第３の高濃度不純物領域
５１７からの空乏層の広がりに起因してトランジスタ特
性の変動（つまり短チャネル効果）が増大することを抑
制できる。According to the modification of the fifth embodiment, the following effects can be obtained in addition to the effects of the fifth embodiment. That is, the second metal silicide film 511b formed on the second high-concentration impurity region 506b has a relatively deep junction depth in the second high-concentration impurity region 506b (that is, the third high-concentration impurity region 506b). Since it is formed only on the surface of the region 517), it is possible to reliably suppress an increase in the junction leak current due to the formation of the second metal silicide film 511b. Further, since the third high-concentration impurity region 517 is separated from the channel region of the input / output transistor by the second sidewall spacer 505b and the third sidewall spacer 509, the third high-concentration impurity region 517 is separated from the third high-concentration impurity region 517. It is possible to suppress an increase in fluctuations in transistor characteristics (that is, short channel effect) due to the expansion of the depletion layer of the.
【０１１０】さらに、第５の実施形態の変形例による
と、第２の高濃度不純物領域５０６ｂのうち抵抗素子形
成領域の上側にシリサイド化防止用パターン５１５を形
成した後、シリサイド化防止用パターン５１５をマスク
として第２の金属シリサイド膜５１１ｂを形成する。こ
のため、第２の高濃度不純物領域５０６ｂにおけるシリ
サイド化防止用パターン５１５の下側の部分を、ＭＩＳ
型トランジスタと直列に接続された抵抗素子として形成
することが容易になり、それによってＥＳＤ等による静
電破壊に対する耐性を向上させることが簡単にできる。Furthermore, according to the modification of the fifth embodiment, after the silicidation preventing pattern 515 is formed on the upper side of the resistance element forming region in the second high concentration impurity region 506b, the silicidation preventing pattern 515 is formed. The second metal silicide film 511b is formed using the as a mask. Therefore, the lower portion of the silicidation prevention pattern 515 in the second high-concentration impurity region 506b is formed in the MIS.
It becomes easy to form as a resistance element connected in series with the type transistor, and thereby it is possible to easily improve resistance to electrostatic breakdown due to ESD or the like.
【０１１１】（第６の実施形態）以下、本発明の第６の
実施形態に係る半導体装置及びその製造方法について、
ｎ型ＭＩＳＦＥＴを例として図面を参照しながら説明す
る。(Sixth Embodiment) A semiconductor device and a method of manufacturing the same according to a sixth embodiment of the present invention will be described below.
An n-type MISFET will be described as an example with reference to the drawings.
【０１１２】図１７（ａ）〜（ｄ）及び図１８（ａ）〜
（ｅ）は第６の実施形態に係る半導体装置の製造方法の
各工程を示す断面図である。17A to 17D and FIGS. 18A to 18D.
(E) is sectional drawing which shows each process of the manufacturing method of the semiconductor device which concerns on 6th Embodiment.
【０１１３】まず、図１７（ａ）に示すように、ｐ型の
シリコン基板６００に、シリコン酸化膜からなる分離絶
縁膜６０１を形成することによって、トランジスタ形成
領域を区画した後、周知の方法を使用して、シリコン基
板６００の上に、シリコン酸窒化膜からなる厚さ２ｎｍ
程度のゲート絶縁膜６０２を形成し、その後、ゲート絶
縁膜６０２の上に、ｎ型多結晶シリコン膜からなる厚さ
１５０ｎｍ程度のゲート電極６０３を形成する。First, as shown in FIG. 17A, a transistor forming region is defined by forming an isolation insulating film 601 made of a silicon oxide film on a p-type silicon substrate 600, and then a known method is used. Using a silicon oxynitride film with a thickness of 2 nm on the silicon substrate 600
Then, a gate insulating film 602 having a thickness of approximately 150 nm is formed on the gate insulating film 602.
【０１１４】次に、図１７（ｂ）に示すように、シリコ
ン基板６００の上に全面に亘って厚さ５〜２０ｎｍ程度
のシリコン酸化膜６０４Ａを堆積した後、シリコン酸化
膜６０４Ａに対して異方性ドライエッチングを行なう。
これにより、図１７（ｃ）に示すように、ゲート電極６
０３の側面に、シリコン酸化膜からなるオフセットスペ
ーサ６０４が形成される。次に、ゲート電極６０３及び
オフセットスペーサ６０４をマスクとしてシリコン基板
６００に対してイオン注入を行なうことによりｎ型の低
濃度不純物領域６０５を形成する。Next, as shown in FIG. 17B, after a silicon oxide film 604A having a thickness of about 5 to 20 nm is deposited on the entire surface of the silicon substrate 600, the silicon oxide film 604A is different from the silicon oxide film 604A. Perform anisotropic dry etching.
As a result, as shown in FIG. 17C, the gate electrode 6
An offset spacer 604 made of a silicon oxide film is formed on the side surface of 03. Next, ion implantation is performed on the silicon substrate 600 using the gate electrode 603 and the offset spacer 604 as a mask to form an n-type low-concentration impurity region 605.
【０１１５】次に、図１７（ｄ）に示すように、シリコ
ン基板６００の上に全面に亘って厚さ６０ｎｍ程度のシ
リコン窒化膜６０６Ａを堆積した後、シリコン窒化膜６
０６Ａに対して異方性ドライエッチングを行なう。これ
により、図１８（ａ）に示すように、ゲート電極６０３
の側面にオフセットスペーサ６０４を介して、シリコン
窒化膜からなる第１のサイドウォールスペーサ６０６が
形成される。次に、ゲート電極６０３、オフセットスペ
ーサ６０４及び第１のサイドウォールスペーサ６０６を
マスクとしてシリコン基板６００に対してイオン注入を
行なうことにより、ソース領域及びドレイン領域となる
ｎ型の高濃度不純物領域６０７を形成する。Next, as shown in FIG. 17D, after depositing a silicon nitride film 606A having a thickness of about 60 nm over the entire surface of the silicon substrate 600, the silicon nitride film 6 is deposited.
Anisotropic dry etching is performed on 06A. As a result, as shown in FIG. 18A, the gate electrode 603
A first sidewall spacer 606 made of a silicon nitride film is formed on the side surface of the via an offset spacer 604. Next, ion implantation is performed on the silicon substrate 600 using the gate electrode 603, the offset spacers 604, and the first sidewall spacers 606 as masks to form n-type high-concentration impurity regions 607 to be source and drain regions. Form.
【０１１６】次に、図１８（ｂ）に示すように、シリコ
ン基板６００の上に全面に亘って厚さ６０ｎｍ程度のシ
リコン酸化膜６０８を堆積した後、シリコン酸化膜６０
８に対して異方性ドライエッチングを行なう。これによ
り、図１８（ｃ）に示すように、ゲート電極６０３の側
面にオフセットスペーサ６０４及び第１のサイドウォー
ルスペーサ６０６を介して、シリコン酸化膜からなる第
２のサイドウォールスペーサ６０９が形成される。この
とき、第２のサイドウォールスペーサ６０９は、高濃度
不純物領域６０７における低濃度不純物領域６０５に近
接する領域の上で且つ第１のサイドウォールスペーサ６
０６の側面に形成される。Next, as shown in FIG. 18B, after depositing a silicon oxide film 608 having a thickness of about 60 nm over the entire surface of the silicon substrate 600, the silicon oxide film 60 is deposited.
Anisotropic dry etching is performed on No. 8. As a result, as shown in FIG. 18C, a second sidewall spacer 609 made of a silicon oxide film is formed on the side surface of the gate electrode 603 via the offset spacer 604 and the first sidewall spacer 606. . At this time, the second sidewall spacer 609 is located above the region of the high-concentration impurity region 607 adjacent to the low-concentration impurity region 605 and the first sidewall spacer 6 is formed.
It is formed on the side surface of 06.
【０１１７】次に、シリコン基板６００の上に全面に亘
って、例えばＣｏ又はＮｉ等からなる金属膜を堆積した
後、分離絶縁膜６０１、オフセットスペーサ６０４、第
１のサイドウォールスペーサ６０６及び第２のサイドウ
ォールスペーサ６０９をマスクとして、シリコン基板６
００に対して熱処理を加える。これにより、シリコン基
板６００及びゲート電極６０３の各表面における露出し
たシリコン領域と、前述の金属膜とが反応して、図１８
（ｄ）に示すように、ゲート電極６０３の上、及び高濃
度不純物領域６０７における第２のサイドウォールスペ
ーサ６０９の下側以外の部分の上に、金属シリサイド膜
６１０が形成される。その後、Ｈ2ＳＯ4及びＨ2 Ｏ2 等
を含むエッチング液を用いて、未反応の金属膜をウェッ
トエッチングにより除去する。Next, after depositing a metal film of, for example, Co or Ni on the entire surface of the silicon substrate 600, the isolation insulating film 601, the offset spacer 604, the first sidewall spacer 606 and the second sidewall spacer 606 are formed. Of the silicon substrate 6 using the side wall spacers 609 of
Heat treatment is applied to 00. As a result, the exposed silicon region on each surface of the silicon substrate 600 and the gate electrode 603 reacts with the above-described metal film, and FIG.
As shown in (d), the metal silicide film 610 is formed on the gate electrode 603 and on the portion of the high concentration impurity region 607 other than the lower side of the second sidewall spacer 609. After that, the unreacted metal film is removed by wet etching using an etching solution containing H 2 SO 4 and H 2 O 2 .
【０１１８】次に、図１８（ｅ）に示すように、周知の
方法により、シリコン基板６００の上に全面に亘って層
間絶縁膜６１１を形成した後、層間絶縁膜６１１に、高
濃度不純物領域６０７と金属シリサイド膜６１０を介し
て接続するコンタクト６１２を形成し、その後、層間絶
縁膜６１１の上に、コンタクト６１２と接続する金属配
線６１３を形成する。これにより、上層に金属シリサイ
ド膜６１０が形成されたゲート電極６０３と、第２のサ
イドウォールスペーサ６０９の下側以外の部分に金属シ
リサイド膜６１０が形成された高濃度不純物領域６０７
とを備えたｎ型ＭＩＳＦＥＴの製造が完了する。Next, as shown in FIG. 18E, an interlayer insulating film 611 is formed over the entire surface of the silicon substrate 600 by a known method, and then the high-concentration impurity region is formed in the interlayer insulating film 611. A contact 612 is formed so as to be connected to 607 via the metal silicide film 610, and then a metal wiring 613 connected to the contact 612 is formed on the interlayer insulating film 611. As a result, the gate electrode 603 having the metal silicide film 610 formed thereon and the high-concentration impurity region 607 having the metal silicide film 610 formed on the portion other than the lower side of the second sidewall spacer 609 are formed.
The manufacture of the n-type MISFET including and is completed.
【０１１９】第６の実施形態によると、シリコン基板６
００におけるゲート電極６０３の両側に低濃度不純物領
域６０５を形成した後、ゲート電極６０３の側面に第１
のサイドウォールスペーサ６０６を形成し、その後、シ
リコン基板６００におけるゲート電極６０３の両側に低
濃度不純物領域６０５と隣接するように高濃度不純物領
域６０７を形成する。その後、ゲート電極６０３の側面
に第１のサイドウォールスペーサ６０６を介して第２の
サイドウォールスペーサ６０９を形成した後、分離絶縁
膜６０１、第１のサイドウォールスペーサ６０６及び第
２のサイドウォールスペーサ６０９をマスクとして、シ
リコン基板６００及びゲート電極６０３のそれぞれのシ
リコン露出部分に金属シリサイド膜６１０を選択的に形
成する。すなわち、ゲート電極６０３上に金属シリサイ
ド膜６１０を形成してゲート電極６０３を低抵抗化でき
る。また、高濃度不純物領域６０７のうち第２のサイド
ウォールスペーサ６０９の下側以外の部分に金属シリサ
イド膜６１０を自己整合的に形成できるため、高濃度不
純物領域６０７における第２のサイドウォールスペーサ
６０９の下側の部分は、ＭＩＳ型トランジスタと直列に
接続された抵抗素子として機能するので、ＥＳＤ等によ
る静電破壊に対する耐性を向上させることができる。According to the sixth embodiment, the silicon substrate 6
After the low-concentration impurity regions 605 are formed on both sides of the gate electrode 603 in FIG.
The side wall spacers 606 are formed, and then the high-concentration impurity regions 607 are formed on both sides of the gate electrode 603 in the silicon substrate 600 so as to be adjacent to the low-concentration impurity regions 605. After that, a second sidewall spacer 609 is formed on a side surface of the gate electrode 603 with the first sidewall spacer 606 interposed therebetween, and then the isolation insulating film 601, the first sidewall spacer 606, and the second sidewall spacer 609 are formed. Using as a mask, a metal silicide film 610 is selectively formed on the exposed silicon portions of the silicon substrate 600 and the gate electrode 603. That is, the resistance of the gate electrode 603 can be reduced by forming the metal silicide film 610 on the gate electrode 603. Further, since the metal silicide film 610 can be formed in a portion other than the lower side of the second sidewall spacer 609 in the high-concentration impurity region 607 in a self-aligned manner, the second sidewall spacer 609 in the high-concentration impurity region 607 can be formed. Since the lower portion functions as a resistance element connected in series with the MIS type transistor, it is possible to improve resistance to electrostatic breakdown due to ESD or the like.
【０１２０】また、第６の実施形態によると、ゲート電
極６０３を形成した後、ゲート電極６０３の側面にオフ
セットスペーサ６０４を形成し、その後、ゲート電極６
０３及びオフセットスペーサ６０４をマスクとしてシリ
コン基板６００に対してイオン注入を行なうことにより
低濃度不純物領域６０５を形成する。このため、ゲート
電極６０３とソース・ドレイン領域とのオーバーラップ
長を短くできるため、ゲート電極６０３とソース・ドレ
イン領域との間に生じるオーバーラップ容量を低減でき
る。従って、ＭＩＳ型トランジスタの寄生容量を低減で
きるので、回路動作速度を向上させることができる。According to the sixth embodiment, after forming the gate electrode 603, the offset spacer 604 is formed on the side surface of the gate electrode 603, and then the gate electrode 6 is formed.
03 and the offset spacer 604 are used as a mask to perform ion implantation into the silicon substrate 600 to form a low concentration impurity region 605. Therefore, since the overlap length between the gate electrode 603 and the source / drain region can be shortened, the overlap capacitance generated between the gate electrode 603 and the source / drain region can be reduced. Therefore, the parasitic capacitance of the MIS transistor can be reduced, and the circuit operation speed can be improved.
【０１２１】尚、第６の実施形態において、ゲート電極
６０３の材料として多結晶シリコンを用いたが、ゲート
電極６０３の材料はシリサイド化可能な材料であれば特
に限定されず、例えばシリコンゲルマニウム又はアモル
ファスシリコン等の半導体材料を用いてもよい。Although polycrystalline silicon is used as the material of the gate electrode 603 in the sixth embodiment, the material of the gate electrode 603 is not particularly limited as long as it can be silicidized. For example, silicon germanium or amorphous. A semiconductor material such as silicon may be used.
【０１２２】また、第６の実施形態において、第１のサ
イドウォールスペーサ６０６はシリコン窒化膜の単層構
造を有していたが、これに代えて、第１のサイドウォー
ルスペーサ６０６が、例えばシリコン酸化膜とシリコン
窒化膜との積層構造を有していてもよい。Further, in the sixth embodiment, the first sidewall spacer 606 has a single layer structure of a silicon nitride film, but instead of this, the first sidewall spacer 606 is made of, for example, silicon. It may have a laminated structure of an oxide film and a silicon nitride film.
【０１２３】さらに、第１〜第５の各実施形態において
も、第６の実施形態と同様にオフセットスペーサを形成
してもよい。具体的には、第１の実施形態において、ゲ
ート電極１０３を形成した後、ゲート電極１０３の側面
にオフセットスペーサを形成し、その後、ゲート電極１
０３及びオフセットスペーサをマスクとしてシリコン基
板１００に対してイオン注入を行なうことにより低濃度
不純物領域１０４を形成してもよい。また、第２の実施
形態において、ゲート電極２０３を形成した後、ゲート
電極２０３の側面にオフセットスペーサを形成し、その
後、ゲート電極２０３及びオフセットスペーサをマスク
としてシリコン基板２００に対してイオン注入を行なう
ことにより低濃度不純物領域２０４を形成してもよい。
また、第３の実施形態において、ゲート電極３０３を形
成した後、ゲート電極３０３の側面にオフセットスペー
サを形成し、その後、ゲート電極３０３及びオフセット
スペーサをマスクとしてシリコン基板３００に対してイ
オン注入を行なうことにより低濃度不純物領域３０４を
形成してもよい。また、第４の実施形態においては、特
に、内部トランジスタ形成領域ＲA の上に第１のゲート
電極４０３ａを形成した後、第１のゲート電極４０３ａ
の側面にオフセットスペーサを形成し、その後、第１の
ゲート電極４０３ａ及びオフセットスペーサをマスクと
してシリコン基板４００に対してイオン注入を行なうこ
とにより第１の低濃度不純物領域４０４ａを形成するこ
とが好ましい。このとき、入出力トランジスタ形成領域
ＲB の第２のゲート電極４０３ｂの側面にもオフセット
スペーサを形成してもよい。また、第５の実施形態にお
いては、特に、内部トランジスタ形成領域ＲA の上に第
１のゲート電極５０３ａを形成した後、第１のゲート電
極５０３ａの側面にオフセットスペーサを形成し、その
後、第１のゲート電極５０３ａ及びオフセットスペーサ
をマスクとしてシリコン基板５００に対してイオン注入
を行なうことにより第１の低濃度不純物領域５０４ａを
形成することが好ましい。このとき、入出力トランジス
タ形成領域ＲB の第２のゲート電極５０３ｂの側面にも
オフセットスペーサを形成してもよい。Further, in each of the first to fifth embodiments, an offset spacer may be formed as in the sixth embodiment. Specifically, in the first embodiment, after forming the gate electrode 103, an offset spacer is formed on the side surface of the gate electrode 103, and then the gate electrode 1 is formed.
The low-concentration impurity region 104 may be formed by implanting ions into the silicon substrate 100 by using 03 and the offset spacer as a mask. In addition, in the second embodiment, after forming the gate electrode 203, an offset spacer is formed on the side surface of the gate electrode 203, and then ion implantation is performed on the silicon substrate 200 using the gate electrode 203 and the offset spacer as a mask. Thus, the low concentration impurity region 204 may be formed.
In addition, in the third embodiment, after forming the gate electrode 303, an offset spacer is formed on the side surface of the gate electrode 303, and then ion implantation is performed on the silicon substrate 300 using the gate electrode 303 and the offset spacer as a mask. Thus, the low concentration impurity region 304 may be formed. In addition, in the fourth embodiment, in particular, after forming the first gate electrode 403a on the internal transistor formation region R A , the first gate electrode 403a is formed.
It is preferable that an offset spacer is formed on the side surface of the first substrate, and then the first low-concentration impurity region 404a is formed by performing ion implantation on the silicon substrate 400 using the first gate electrode 403a and the offset spacer as a mask. At this time, an offset spacer may be formed also on the side surface of the second gate electrode 403b in the input / output transistor formation region R B. In addition, in the fifth embodiment, particularly, after forming the first gate electrode 503a on the internal transistor formation region R A , an offset spacer is formed on the side surface of the first gate electrode 503a, and then, It is preferable to form the first low-concentration impurity region 504a by performing ion implantation on the silicon substrate 500 using the first gate electrode 503a and the offset spacer as a mask. At this time, an offset spacer may be formed also on the side surface of the second gate electrode 503b in the input / output transistor formation region R B.
【０１２４】[0124]
【発明の効果】本発明によると、ゲート電極上に金属シ
リサイド層を形成してゲート電極を低抵抗化できると共
に、高濃度不純物領域のうちゲート電極の近傍部分以外
の部分に金属シリサイド層を自己整合的に形成できる。
このため、高濃度不純物領域におけるゲート電極の近傍
部分は、ＭＩＳ型トランジスタと直列に接続された抵抗
素子として機能するので、ＥＳＤ等による静電破壊に対
する耐性を向上させることができる。According to the present invention, the metal silicide layer can be formed on the gate electrode to reduce the resistance of the gate electrode, and the metal silicide layer can be formed on the portion of the high concentration impurity region other than the portion in the vicinity of the gate electrode. It can be formed consistently.
Therefore, the portion of the high-concentration impurity region in the vicinity of the gate electrode functions as a resistance element connected in series with the MIS transistor, and thus resistance to electrostatic breakdown due to ESD or the like can be improved.
【０１２５】また、本発明によると、内部トランジスタ
のゲート電極及び高濃度不純物領域、並びに入出力トラ
ンジスタのゲート電極をそれぞれシリサイド化して低抵
抗化できると共に、入出力トランジスタの高濃度不純物
領域のうちゲート電極の近傍部分以外の部分に金属シリ
サイド層を自己整合的に形成できる。このため、入出力
トランジスタの高濃度不純物領域におけるゲート電極の
近傍部分は、入出力トランジスタと直列に接続された抵
抗素子として機能するので、ＥＳＤ等による静電破壊に
対する耐性を向上させることができる。また、半導体基
板表面において金属シリサイド層が各トランジスタの高
濃度不純物領域の外側に形成されることがないので、内
部トランジスタ及び入出力トランジスタのいずれにおい
ても接合リーク電流の増大を防止できる。Further, according to the present invention, the gate electrode and the high concentration impurity region of the internal transistor, and the gate electrode of the input / output transistor can be silicidized to reduce the resistance, and the gate of the high concentration impurity region of the input / output transistor can be reduced. The metal silicide layer can be formed in a portion other than the portion near the electrode in a self-aligned manner. Therefore, the portion of the high-concentration impurity region of the input / output transistor in the vicinity of the gate electrode functions as a resistance element connected in series with the input / output transistor, so that resistance to electrostatic breakdown due to ESD or the like can be improved. Further, since the metal silicide layer is not formed outside the high concentration impurity region of each transistor on the surface of the semiconductor substrate, it is possible to prevent an increase in junction leak current in both the internal transistor and the input / output transistor.
【図１】（ａ）〜（ｇ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。1A to 1G are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
【図２】（ａ）〜（ｆ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。2A to 2F are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
【図３】（ａ）〜（ｄ）は本発明の第３の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 3A to 3D are cross-sectional views showing each step of a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
【図４】（ａ）〜（ｃ）は本発明の第３の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 4A to 4C are cross-sectional views showing each step of the method for manufacturing a semiconductor device according to the third embodiment of the present invention.
【図５】（ａ）〜（ｃ）は本発明の第４の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。5A to 5C are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention.
【図６】（ａ）〜（ｃ）は本発明の第４の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。6A to 6C are cross-sectional views showing each step of the method for manufacturing a semiconductor device according to the fourth embodiment of the present invention.
【図７】（ａ）及び（ｂ）は本発明の第４の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。7A and 7B are cross-sectional views showing each step of the method for manufacturing a semiconductor device according to the fourth embodiment of the present invention.
【図８】本発明の第４の実施形態の変形例に係る半導体
装置の製造方法の一工程を示す断面図である。FIG. 8 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device according to the modification of the fourth embodiment of the present invention.
【図９】（ａ）〜（ｃ）は本発明の第５の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。9A to 9C are cross-sectional views showing each step of the method for manufacturing a semiconductor device according to the fifth embodiment of the present invention.
【図１０】（ａ）〜（ｃ）は本発明の第５の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。10A to 10C are cross-sectional views showing each step of the method for manufacturing a semiconductor device according to the fifth embodiment of the present invention.
【図１１】（ａ）及び（ｂ）は本発明の第５の実施形態
に係る半導体装置の製造方法の各工程を示す断面図であ
る。11A and 11B are cross-sectional views showing each step of the method for manufacturing a semiconductor device according to the fifth embodiment of the present invention.
【図１２】（ａ）及び（ｂ）は本発明の第５の実施形態
に係る半導体装置の製造方法の各工程を示す断面図であ
る。12A and 12B are cross-sectional views showing each step of the method for manufacturing a semiconductor device according to the fifth embodiment of the present invention.
【図１３】（ａ）〜（ｃ）は本発明の第５の実施形態の
変形例に係る半導体装置の製造方法の各工程を示す断面
図である。13A to 13C are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to a modification of the fifth embodiment of the present invention.
【図１４】（ａ）〜（ｃ）は本発明の第５の実施形態の
変形例に係る半導体装置の製造方法の各工程を示す断面
図である。FIGS. 14A to 14C are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to a modification of the fifth embodiment of the present invention.
【図１５】（ａ）〜（ｃ）は本発明の第５の実施形態の
変形例に係る半導体装置の製造方法の各工程を示す断面
図である。15A to 15C are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to a modification of the fifth embodiment of the present invention.
【図１６】（ａ）〜（ｃ）は本発明の第５の実施形態の
変形例に係る半導体装置の製造方法の各工程を示す断面
図である。16A to 16C are cross-sectional views showing the steps of a method for manufacturing a semiconductor device according to a modification of the fifth embodiment of the present invention.
【図１７】（ａ）〜（ｄ）は本発明の第６の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。17A to 17D are cross-sectional views showing each step of the method for manufacturing a semiconductor device according to the sixth embodiment of the present invention.
【図１８】（ａ）〜（ｅ）は本発明の第６の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。18A to 18E are cross-sectional views showing each step of the method for manufacturing a semiconductor device according to the sixth embodiment of the present invention.
【図１９】（ａ）〜（ｃ）は第１の従来例に係る半導体
装置の製造方法の各工程を示す断面図である。19A to 19C are cross-sectional views showing each step of the method for manufacturing a semiconductor device according to the first conventional example.
【図２０】（ａ）〜（ｃ）は第１の従来例に係る半導体
装置の製造方法の各工程を示す断面図である。20A to 20C are cross-sectional views showing each step of the method for manufacturing a semiconductor device according to the first conventional example.
１００ シリコン基板 １０１ 分離絶縁膜 １０２ ゲート絶縁膜 １０３ ゲート電極 １０４ 低濃度不純物領域 １０５Ａ シリコン窒化膜 １０５ 第１のサイドウォールスペーサ １０６ 高濃度不純物領域 １０７ シリコン酸化膜 １０８ 第２のサイドウォールスペーサ １０９ 金属シリサイド膜 １１０ 層間絶縁膜 １１１ コンタクト １１２ 金属配線 ２００ シリコン基板 ２０１ 分離絶縁膜 ２０２ ゲート絶縁膜 ２０３ ゲート電極 ２０４ 低濃度不純物領域 ２０５ 第１のサイドウォールスペーサ ２０６ 第１の高濃度不純物領域 ２０７ シリコン酸化膜 ２０８ 第２のサイドウォールスペーサ ２０９ 第２の高濃度不純物領域 ２１０ 金属シリサイド膜 ２１１ 層間絶縁膜 ２１２ コンタクト ２１３ 金属配線 ３００ シリコン基板 ３０１ 分離絶縁膜 ３０２ ゲート絶縁膜 ３０３ ゲート電極 ３０４ 低濃度不純物領域 ３０５ 第１のサイドウォールスペーサ ３０６ 高濃度不純物領域 ３０７ シリコン酸化膜 ３０８ レジストパターン ３０９ シリサイド化防止用パターン ３１０ 第２のサイドウォールスペーサ ３１１ 金属シリサイド膜 ３１２ 層間絶縁膜 ３１３ コンタクト ３１４ 金属配線 ４００ シリコン基板 ４０１ 分離絶縁膜 ４０２ａ 第１のゲート絶縁膜 ４０２ｂ 第２のゲート絶縁膜 ４０３ａ 第１のゲート電極 ４０３ｂ 第２のゲート電極 ４０４ａ 第１の低濃度不純物領域 ４０４ｂ 第２の低濃度不純物領域 ４０５ａ 第１のサイドウォールスペーサ ４０５ｂ 第２のサイドウォールスペーサ ４０６ａ 第１の高濃度不純物領域 ４０６ｂ 第２の高濃度不純物領域 ４０７ 絶縁膜 ４０８ａ 第４のサイドウォールスペーサ ４０８ｂ 第３のサイドウォールスペーサ ４０９ レジストパターン ４１０ａ 第１の金属シリサイド膜 ４１０ｂ 第２の金属シリサイド膜 ４１１ 層間絶縁膜 ４１２ａ 第１のコンタクト ４１２ｂ 第２のコンタクト ４１３ａ 第１の金属配線 ４１３ｂ 第２の金属配線 ４１４ レジストパターン ４１５ 第３の高濃度不純物領域 ５００ シリコン基板 ５０１ 分離絶縁膜 ５０２ａ 第１のゲート絶縁膜 ５０２ｂ 第２のゲート絶縁膜 ５０３ａ 第１のゲート電極 ５０３ｂ 第２のゲート電極 ５０４ａ 第１の低濃度不純物領域 ５０４ｂ 第２の低濃度不純物領域 ５０５ａ 第１のサイドウォールスペーサ ５０５ｂ 第２のサイドウォールスペーサ ５０６ａ 第１の高濃度不純物領域 ５０６ｂ 第２の高濃度不純物領域 ５０７ シリコン酸化膜 ５０８ 第１のレジストパターン ５０９ 第３のサイドウォールスペーサ ５１０ 第２のレジストパターン ５１１ａ 第１の金属シリサイド膜 ５１１ｂ 第２の金属シリサイド膜 ５１２ 層間絶縁膜 ５１３ａ 第１のコンタクト ５１３ｂ 第２のコンタクト ５１４ａ 第１の金属配線 ５１４ｂ 第２の金属配線 ５１５ シリサイド化防止用パターン ５１６ 第３のレジストパターン ５１７ 第３の高濃度不純物領域 ６００ シリコン基板 ６０１ 分離絶縁膜 ６０２ ゲート絶縁膜 ６０３ ゲート電極 ６０４Ａ シリコン酸化膜 ６０４ オフセットスペーサ ６０５ 低濃度不純物領域 ６０６Ａ シリコン窒化膜 ６０６ 第１のサイドウォールスペーサ ６０７ 高濃度不純物領域 ６０８ シリコン酸化膜 ６０９ 第２のサイドウォールスペーサ ６１０ 金属シリサイド膜 ６１１ 層間絶縁膜 ６１２ コンタクト ６１３ 金属配線 100 silicon substrate 101 isolation insulating film 102 gate insulating film 103 gate electrode 104 low concentration impurity region 105A Silicon nitride film 105 First sidewall spacer 106 high concentration impurity region 107 Silicon oxide film 108 Second sidewall spacer 109 metal silicide film 110 Interlayer insulation film 111 contacts 112 Metal wiring 200 Silicon substrate 201 isolation insulating film 202 gate insulating film 203 gate electrode 204 low concentration impurity region 205 First sidewall spacer 206 First high-concentration impurity region 207 Silicon oxide film 208 Second sidewall spacer 209 Second high-concentration impurity region 210 metal silicide film 211 Interlayer insulation film 212 contacts 213 metal wiring 300 silicon substrate 301 isolation insulating film 302 gate insulating film 303 gate electrode 304 Low concentration impurity region 305 First sidewall spacer 306 high concentration impurity region 307 Silicon oxide film 308 resist pattern 309 Silicide prevention pattern 310 Second sidewall spacer 311 Metal silicide film 312 Interlayer insulation film 313 contacts 314 metal wiring 400 silicon substrate 401 isolation insulating film 402a First gate insulating film 402b Second gate insulating film 403a First gate electrode 403b Second gate electrode 404a First low-concentration impurity region 404b Second low-concentration impurity region 405a First sidewall spacer 405b Second sidewall spacer 406a First high-concentration impurity region 406b Second high-concentration impurity region 407 insulating film 408a Fourth sidewall spacer 408b Third sidewall spacer 409 resist pattern 410a First metal silicide film 410b Second metal silicide film 411 Interlayer insulation film 412a First contact 412b Second contact 413a First metal wiring 413b Second metal wiring 414 resist pattern 415 Third high-concentration impurity region 500 silicon substrate 501 isolation insulating film 502a First gate insulating film 502b Second gate insulating film 503a First gate electrode 503b Second gate electrode 504a First low-concentration impurity region 504b Second low-concentration impurity region 505a First sidewall spacer 505b Second sidewall spacer 506a First high-concentration impurity region 506b Second high-concentration impurity region 507 Silicon oxide film 508 First resist pattern 509 Third Sidewall Spacer 510 Second resist pattern 511a First metal silicide film 511b Second metal silicide film 512 Interlayer insulation film 513a First contact 513b Second contact 514a First metal wiring 514b Second metal wiring 515 Silicide prevention pattern 516 Third resist pattern 517 Third high-concentration impurity region 600 silicon substrate 601 Separation insulation film 602 Gate insulating film 603 gate electrode 604A Silicon oxide film 604 Offset spacer 605 low concentration impurity region 606A Silicon nitride film 606 First sidewall spacer 607 high concentration impurity region 608 Silicon oxide film 609 Second sidewall spacer 610 metal silicide film 611 Interlayer insulation film 612 contacts 613 metal wiring
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 Ｈ０１Ｌ 27/04 Ｈ 27/088 29/78 Ｆターム(参考） 4M104 AA01 BB01 BB20 BB21 BB36 BB40 CC05 DD04 DD26 DD64 DD78 DD84 FF14 GG09 GG10 GG14 GG16 GG19 HH16 HH20 5F038 AR20 AV06 BH02 BH13 EZ20 5F048 AA02 AA07 AB06 AB07 AC01 AC03 AC10 BA01 BB04 BB05 BB08 BB11 BB12 BC01 BC05 BC06 BC18 BF06 BF16 DA25 DA27 DA30 5F140 AA24 AA38 AB01 AB10 BA01 BD09 BF04 BF11 BF18 BF34 BG09 BG10 BG12 BG14 BG34 BG45 BG51 BG53 BG54 BH13 BH15 BH19 BH30 BJ01 BJ08 BJ25 BK02 BK13 BK34 BK39 CB01 CF04 DA04 DA08 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 27/06 H01L 27/04 H 27/088 29/78 F term (reference) 4M104 AA01 BB01 BB20 BB21 BB36 BB40 CC05 DD04 DD26 DD64. BF04 BF11 BF18 BF34 BG09 BG10 BG12 BG14 BG34 BG45 BG51 BG53 BG54 BH13 BH15 BH19 BH30 BJ01 BJ08 BJ25 BK02 BK13 BK34 BK39 CB01 CF04 DA04 DA08
Claims (13)
工程と、 前記ゲート電極をマスクとして前記半導体基板に対して
イオン注入を行なうことにより低濃度不純物領域を形成
する工程と、 前記低濃度不純物領域が形成された前記半導体基板の上
に全面に亘って第１の絶縁膜を堆積する工程と、 前記第１の絶縁膜に対して異方性ドライエッチングを行
なうことにより、前記ゲート電極の側面に第１の側壁絶
縁膜を形成する工程と、 前記ゲート電極及び前記第１の側壁絶縁膜をマスクとし
て前記半導体基板に対してイオン注入を行なうことによ
り高濃度不純物領域を形成する工程と、 前記高濃度不純物領域が形成された前記半導体基板の上
に全面に亘って第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜に対して異方性ドライエッチングを行
なうことにより、前記高濃度不純物領域における前記低
濃度不純物領域に近接する領域の上で且つ前記第１の側
壁絶縁膜の側面に第２の側壁絶縁膜を形成する工程と、 前記第１の側壁絶縁膜及び第２の側壁絶縁膜をマスクと
して、前記半導体基板及びゲート電極の各表面における
露出した領域に選択的に金属シリサイド層を形成する工
程とを備えていることを特徴とする半導体装置の製造方
法。1. A step of forming a gate electrode on a semiconductor substrate; a step of forming a low-concentration impurity region by performing ion implantation into the semiconductor substrate using the gate electrode as a mask; The step of depositing a first insulating film over the entire surface of the semiconductor substrate in which the region has been formed, and the anisotropic dry etching of the first insulating film, thereby forming a side surface of the gate electrode. Forming a first sidewall insulating film on the semiconductor substrate, forming a high-concentration impurity region by implanting ions into the semiconductor substrate using the gate electrode and the first sidewall insulating film as a mask, A step of depositing a second insulating film over the entire surface of the semiconductor substrate in which the high-concentration impurity region is formed, and anisotropic dry etching on the second insulating film. Performing a step of forming a second sidewall insulating film on a region of the high concentration impurity region adjacent to the low concentration impurity region and on a side surface of the first sidewall insulating film; A step of selectively forming a metal silicide layer on the exposed regions of the respective surfaces of the semiconductor substrate and the gate electrode using the insulating film and the second sidewall insulating film as a mask. Production method.
前記金属シリサイド層を形成する工程との間に、前記ゲ
ート電極、第１の側壁絶縁膜及び第２の側壁絶縁膜をマ
スクとして前記半導体基板に対してイオン注入を行なう
ことにより、前記高濃度不純物領域における前記第２の
側壁絶縁膜の下側以外の部分の深さを、前記高濃度不純
物領域における前記第２の側壁絶縁膜の下側の部分の深
さよりも深くする工程をさらに備えていることを特徴と
する請求項１に記載の半導体装置の製造方法。2. The gate electrode, the first side wall insulating film and the second side wall insulating film are used as a mask between the step of forming the second side wall insulating film and the step of forming the metal silicide layer. By implanting ions into the semiconductor substrate, the depth of the portion other than the lower side of the second sidewall insulating film in the high-concentration impurity region is set to the second sidewall insulating film in the high-concentration impurity region. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of making the depth lower than the depth of the lower portion.
第２の側壁絶縁膜を形成する工程との間に、前記第２の
絶縁膜における前記高濃度不純物領域のうち抵抗素子形
成領域の上側に堆積された部分を覆うようにレジストパ
ターンを形成する工程をさらに備え、 前記第２の側壁絶縁膜を形成する工程は、前記レジスト
パターンをマスクとして前記第２の絶縁膜に対して異方
性ドライエッチングを行なうことにより、前記抵抗素子
形成領域の上に前記第２の絶縁膜を残存させる工程を含
むことを特徴とする請求項１に記載の半導体装置の製造
方法。3. A resistance element forming region of the high concentration impurity region in the second insulating film between the step of depositing the second insulating film and the step of forming the second sidewall insulating film. The method further comprises the step of forming a resist pattern so as to cover the portion deposited on the upper side of the second insulating film, wherein the step of forming the second sidewall insulating film is different from the second insulating film using the resist pattern as a mask. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of leaving the second insulating film on the resistance element forming region by performing isotropic dry etching.
濃度不純物領域を形成する工程との間に、前記ゲート電
極の側面にオフセットスペーサを形成する工程をさらに
備え、 前記低濃度不純物領域を形成する工程は、前記ゲート電
極及びオフセットスペーサをマスクとして前記半導体基
板に対してイオン注入を行なうことにより前記低濃度不
純物領域を形成する工程を含むことを特徴とする請求項
１に記載の半導体装置の製造方法。4. The method further comprises the step of forming an offset spacer on a side surface of the gate electrode between the step of forming the gate electrode and the step of forming the low concentration impurity region, wherein the low concentration impurity region is formed. 2. The semiconductor device according to claim 1, wherein the step of forming includes a step of forming the low-concentration impurity region by performing ion implantation on the semiconductor substrate using the gate electrode and the offset spacer as a mask. Production method.
によって、第１のトランジスタ形成領域と第２のトラン
ジスタ形成領域とを区画する工程と、 前記第１のトランジスタ形成領域の上に第１のゲート絶
縁膜を介して第１のゲート電極を形成する工程と、 前記第２のトランジスタ形成領域の上に、第２のゲート
絶縁膜を介して第２のゲート電極を形成する工程と、 前記第１のゲート電極をマスクとして前記第１のトラン
ジスタ形成領域に対してイオン注入を行なうことにより
第１の低濃度不純物領域を形成する工程と、 前記第２のゲート電極をマスクとして前記第２のトラン
ジスタ形成領域に対してイオン注入を行なうことにより
第２の低濃度不純物領域を形成する工程と、 前記第１の低濃度不純物領域及び第２の低濃度不純物領
域が設けられた半導体基板の上に全面に亘って第１の絶
縁膜を堆積する工程と、 前記第１の絶縁膜に対して異方性ドライエッチングを行
なうことにより、前記第１のゲート電極の側面に第１の
側壁絶縁膜を形成すると共に前記第２のゲート電極の側
面に第２の側壁絶縁膜を形成する工程と、 前記第１のゲート電極及び第１の側壁絶縁膜をマスクと
して前記第１のトランジスタ形成領域に対してイオン注
入を行なうことにより第１の高濃度不純物領域を形成す
る工程と、 前記第２のゲート電極及び第２の側壁絶縁膜をマスクと
して前記第２のトランジスタ形成領域に対してイオン注
入を行なうことにより第２の高濃度不純物領域を形成す
る工程と、 前記第１の高濃度不純物領域及び第２の高濃度不純物領
域が形成された前記半導体基板の上に全面に亘って第２
の絶縁膜を堆積する工程と、 前記第２の絶縁膜に対して異方性ドライエッチングを行
なうことにより、前記第２の高濃度不純物領域における
前記第２の低濃度不純物領域に近接する領域の上で且つ
前記第２の側壁絶縁膜の側面に第３の側壁絶縁膜を形成
する工程と、 前記分離絶縁膜、第１の側壁絶縁膜、第２の側壁絶縁膜
及び第３の側壁絶縁膜をマスクとして、前記第１のトラ
ンジスタ形成領域、第２のトランジスタ形成領域、第１
のゲート電極及び第２のゲート電極の各表面における露
出した領域に選択的に金属シリサイド層を形成する工程
とを備えていることを特徴とする半導体装置の製造方
法。5. A step of partitioning a first transistor formation region and a second transistor formation region by forming an isolation insulating film on a semiconductor substrate, and a first transistor formation region above the first transistor formation region. Forming a first gate electrode via a gate insulating film; forming a second gate electrode on the second transistor forming region via a second gate insulating film; Forming a first low-concentration impurity region by implanting ions into the first transistor formation region using the first gate electrode as a mask; and the second transistor using the second gate electrode as a mask. Forming a second low concentration impurity region by implanting ions into the formation region; and providing the first low concentration impurity region and the second low concentration impurity region. A step of depositing a first insulating film over the entire surface of the obtained semiconductor substrate, and anisotropic dry etching is performed on the first insulating film to form a side surface of the first gate electrode. Forming a first side wall insulating film and forming a second side wall insulating film on a side surface of the second gate electrode; and using the first gate electrode and the first side wall insulating film as a mask Forming a first high-concentration impurity region by performing ion implantation into the transistor formation region of the second transistor formation region, and using the second gate electrode and the second sidewall insulating film as a mask in the second transistor formation region. Forming a second high-concentration impurity region by ion implantation, and forming a second high-concentration impurity region and the second high-concentration impurity region on the entire surface of the semiconductor substrate. What the second
The step of depositing an insulating film, and performing anisotropic dry etching on the second insulating film to remove a region of the second high-concentration impurity region in the vicinity of the second low-concentration impurity region. A step of forming a third sidewall insulating film on the side surface of the second sidewall insulating film, and the isolation insulating film, the first sidewall insulating film, the second sidewall insulating film, and the third sidewall insulating film. As a mask, the first transistor formation region, the second transistor formation region, and the first transistor formation region
And a step of selectively forming a metal silicide layer on the exposed regions of the respective surfaces of the gate electrode and the second gate electrode.
は、前記第１の高濃度不純物領域における前記第１の低
濃度不純物領域に近接する領域の上で且つ前記第１の側
壁絶縁膜の側面に第４の側壁絶縁膜を形成する工程を含
み、 前記第３の側壁絶縁膜を形成する工程と前記金属シリサ
イド層を形成する工程との間に、前記第２のトランジス
タ形成領域を覆うレジストパターンをマスクとして前記
第４の側壁絶縁膜を選択的に除去した後、前記レジスト
パターンを除去する工程をさらに備えていることを特徴
とする請求項５に記載の半導体装置の製造方法。6. The step of forming the third side wall insulating film is performed on a region of the first high concentration impurity region adjacent to the first low concentration impurity region and on the first side wall insulating film. Forming a fourth sidewall insulating film on the side surface of the second sidewall insulating film, and covering the second transistor formation region between the step of forming the third sidewall insulating film and the step of forming the metal silicide layer. The method of manufacturing a semiconductor device according to claim 5, further comprising a step of selectively removing the fourth sidewall insulating film using the resist pattern as a mask and then removing the resist pattern.
は、前記第１のトランジスタ形成領域を覆う第１のレジ
ストパターンをマスクとして前記第２の絶縁膜に対して
異方性ドライエッチングを行なうことにより、前記第３
の側壁絶縁膜を形成した後、前記第１のレジストパター
ンを除去する工程を含み、 前記第３の側壁絶縁膜を形成する工程と前記金属シリサ
イド層を形成する工程との間に、前記第２のトランジス
タ形成領域を覆う第２のレジストパターンをマスクとし
て、前記第２の絶縁膜における前記第１のトランジスタ
形成領域の上に残存する部分を選択的に除去した後、前
記第２のレジストパターンを除去する工程をさらに備え
ていることを特徴とする請求項５に記載の半導体装置の
製造方法。7. The anisotropic dry etching is performed on the second insulating film using the first resist pattern covering the first transistor formation region as a mask in the step of forming the third sidewall insulating film. By performing the third
Forming a side wall insulating film, and removing the first resist pattern, the second side wall insulating film is formed between the step of forming the third side wall insulating film and the step of forming the metal silicide layer. Using the second resist pattern covering the transistor formation region as a mask, the portion of the second insulating film remaining on the first transistor formation region is selectively removed, and then the second resist pattern is formed. The method for manufacturing a semiconductor device according to claim 5, further comprising a step of removing.
２の絶縁膜における前記第２の高濃度不純物領域のうち
抵抗素子形成領域の上側に堆積された部分を覆うように
形成されており、 前記第３の側壁絶縁膜を形成する工程は、前記抵抗素子
形成領域の上に前記第２の絶縁膜を残存させる工程を含
むことを特徴とする請求項７に記載の半導体装置の製造
方法。8. The first resist pattern is formed so as to cover a portion of the second high-concentration impurity region of the second insulating film, which is deposited above the resistive element forming region, 8. The method of manufacturing a semiconductor device according to claim 7, wherein the step of forming the third sidewall insulating film includes the step of leaving the second insulating film on the resistance element forming region.
前記金属シリサイド層を形成する工程との間に、前記第
１のトランジスタ形成領域を覆うレジストパターン、第
２のゲート電極、第２の側壁絶縁膜及び第３の側壁絶縁
膜をマスクとして前記第２のトランジスタ形成領域に対
してイオン注入を行なうことにより、前記第２の高濃度
不純物領域における前記第３の側壁絶縁膜の下側以外の
部分の深さを、前記第２の高濃度不純物領域における前
記第３の側壁絶縁膜の下側の部分の深さよりも深くする
工程をさらに備えていることを特徴とする請求項５に記
載の半導体装置の製造方法。9. A resist pattern covering the first transistor formation region, a second gate electrode, a second gate electrode between the step of forming the third sidewall insulating film and the step of forming the metal silicide layer. Under the third sidewall insulating film in the second high-concentration impurity region by performing ion implantation into the second transistor formation region using the sidewall insulating film and the third sidewall insulating film as a mask. 6. The method according to claim 5, further comprising a step of making a depth of a portion other than the portion deeper than a depth of a portion of the second high-concentration impurity region below the third sidewall insulating film. A method for manufacturing a semiconductor device as described above.
上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に
形成されたゲート電極と、前記ゲート電極の側面に形成
された第１の側壁絶縁膜と、前記トランジスタ形成領域
における前記第１の側壁絶縁膜の下側に形成された低濃
度不純物領域と、前記トランジスタ形成領域における前
記ゲート電極の外側に前記低濃度不純物領域と隣接する
ように形成された高濃度不純物領域とを有するＭＩＳ型
トランジスタを備え、 前記高濃度不純物領域における前記低濃度不純物領域に
近接する領域の上で且つ前記第１の側壁絶縁膜の側面に
第２の側壁絶縁膜が形成されており、 前記ゲート電極の表面、及び前記高濃度不純物領域にお
ける前記第２の側壁絶縁膜の下側以外の部分の表面に金
属シリサイド層が形成されていることを特徴とする半導
体装置。10. A gate insulating film formed on a transistor formation region of a semiconductor substrate, a gate electrode formed on the gate insulating film, and a first sidewall insulating film formed on a side surface of the gate electrode. A low-concentration impurity region formed below the first sidewall insulating film in the transistor formation region, and formed outside the gate electrode in the transistor formation region so as to be adjacent to the low-concentration impurity region. A high-concentration impurity region and a second sidewall insulating film on a region of the high-concentration impurity region adjacent to the low-concentration impurity region and on a side surface of the first sidewall insulating film. A metal silicide is formed on the surface of the gate electrode and the surface of the portion of the high-concentration impurity region other than the lower side of the second sidewall insulating film. The semiconductor device characterized by but are formed.
不純物領域における前記第２の側壁絶縁膜の下側以外の
部分の表面に不連続的に設けられていることを特徴とす
る請求項１０に記載の半導体装置。11. The metal silicide layer is discontinuously provided on the surface of a portion of the high-concentration impurity region other than the lower side of the second sidewall insulating film. The semiconductor device described.
２の側壁絶縁膜の下側以外の部分の深さは、前記高濃度
不純物領域における前記第２の側壁絶縁膜の下側の部分
の深さよりも深いことを特徴とする請求項１０に記載の
半導体装置。12. The depth of the portion of the high-concentration impurity region other than the lower side of the second side wall insulating film is greater than the depth of the portion of the high-concentration impurity region below the second side wall insulating film. The semiconductor device according to claim 10, wherein the semiconductor device is deep.
成領域の上に形成されており且つ前記ゲート絶縁膜より
も薄い他のゲート絶縁膜と、前記他のゲート絶縁膜上に
形成された他のゲート電極と、前記他のゲート電極の側
面に形成された他の側壁絶縁膜と、前記他のトランジス
タ形成領域における前記他の側壁絶縁膜の下側に形成さ
れた他の低濃度不純物領域と、前記他のトランジスタ形
成領域における前記他のゲート電極の外側に前記他の低
濃度不純物領域と隣接するように形成された他の高濃度
不純物領域とを有する他のＭＩＳ型トランジスタをさら
に備え、 前記他のゲート電極及び他の高濃度不純物領域の各表面
に他の金属シリサイド層が形成されていることを特徴と
する請求項１０に記載の半導体装置。13. Another gate insulating film formed on the other transistor forming region of the semiconductor substrate and thinner than the gate insulating film, and another gate formed on the other gate insulating film. An electrode, another sidewall insulating film formed on a side surface of the other gate electrode, another low concentration impurity region formed below the other sidewall insulating film in the other transistor formation region, The present invention further includes another MIS type transistor having another high-concentration impurity region formed adjacent to the other low-concentration impurity region outside the other gate electrode in the other transistor formation region, 11. The semiconductor device according to claim 10, wherein another metal silicide layer is formed on each surface of the gate electrode and the other high concentration impurity region.
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- 2002-08-20 JP JP2002239681A patent/JP2003151991A/en active Pending
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