JP2004356168A

JP2004356168A - Semiconductor device and its manufacturing method

Info

Publication number: JP2004356168A
Application number: JP2003148909A
Authority: JP
Inventors: Yukio Morozumi; 幸男両角
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-05-27
Filing date: 2003-05-27
Publication date: 2004-12-16

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of supplying a microfabrication transistor having a High-k gate insulating film stably including control of gate dimensions, and to provide its manufacturing method. <P>SOLUTION: A trench type gate insulating film 12 is formed in a P type semiconductor region 11 on a semiconductor substrate. A gate electrode 13 is buried in the gate insulating film 12. A spacer 14 of the gate electrode 13 is formed contiguously to the gate insulating film 12. A source S and a drain D comprising an N type impurity region are provided in the semiconductor region 11 in the vicinity of both sides of the gate electrode 13. The source S and drain D have a lightly doped extension region (N<SP>-</SP>region 151) and a heavily doped region (N<SP>+</SP>region 152), respectively. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、微細化されたトランジスタ素子に係り、特に高誘電体（Ｈｉｇｈ−ｋ）材料をゲート絶縁膜として用いるＭＯＳＦＥＴ構造を伴う半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の大規模集積化、縮小化に伴い、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）も微細化が進む。これにより、ＭＯＳＦＥＴのゲート長の微細化に伴うゲート絶縁膜の薄膜化が要求される。ゲート絶縁膜としてのＨｉｇｈ−ｋ材料は、ＳｉＯ_２に比べてリーク電流抑制に優れている。Ｈｉｇｈ−ｋゲート絶縁膜は、物理的に厚い膜厚でも実効的な薄膜化が実現できる。また、ゲート電極の低抵抗化、空乏化対策として、シリサイドゲート化、メタルゲート化の技術等が知られている。
【０００３】
【発明が解決しようとする課題】
Ｈｉｇｈ−ｋゲート絶縁膜として、ＺｒＯ，ＨｆＯ，ＡｌＯ，ＬａＯ等の各系が挙げられる。Ｈｉｇｈ−ｋ材料によってはＳｉＮ，ＳｉＯＮ等を含む積層と併用する。このようなＨｉｇｈ−ｋゲート絶縁膜は、ゲート電極のシリサイドやメタル（Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ等の各系）と共にパターニングされる。このパターニングには、例えばフレオン（クロロフルオロカーボン）やハロゲン系ガス等での異方性ドライエッチング加工を要する。
【０００４】
しかしながら、ゲート電極パターニングの際、エッチングの選択比が小さいこともあり、オーバーエッチングされ易い。ゲート電極材料の結晶方位にもよるが、ゲート電極の加工終点時に、基板までエッチングされる部分が発生するという問題がある。ゲート絶縁膜もエッチング縁部での欠如部分が生じ易い。この結果、ゲート寸法の制御も含めて微細化トランジスタを安定して作製できない。
【０００５】
本発明は上記のような事情を考慮してなされたもので、ゲート寸法の制御も含めてＨｉｇｈ−ｋゲート絶縁膜を有する微細化トランジスタを安定して供給できる半導体装置及びその製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明に係る半導体装置は、第１導電型の半導体領域と、前記半導体領域上の溝形のゲート絶縁膜と、前記ゲート絶縁膜に埋め込まれたゲート電極と、前記ゲート電極両側近傍の前記半導体領域に設けられた第２導電型の不純物領域と、を具備したことを特徴とする。
【０００７】
本発明に係る半導体装置は、第１導電型の半導体領域と、前記半導体領域上の高誘電体（Ｈｉｇｈ−ｋ）材料でなる溝形のゲート絶縁膜と、前記ゲート絶縁膜に埋め込まれたゲート電極と、前記ゲート電極両側近傍の前記半導体領域に設けられた第２導電型の不純物領域と、を具備したことを特徴とする。
【０００８】
上記それぞれ本発明に係る半導体装置によれば、ゲート電極の側部はゲート絶縁膜に囲まれている形態となる。ゲート電極の側部はエッチング加工による構成とはならず、微細加工の再現性が良好となる。従って、Ｈｉｇｈ−ｋ材料でなるゲート絶縁膜の使用にも支障なく、信頼性向上に寄与する。また、ゲート絶縁膜の形態は、特にゲート電極が金属または金属に近い材料を含んで構成されている場合にゲート側面の酸化防止にも寄与する。
【０００９】
上記それぞれ本発明に係る半導体装置において、前記ゲート電極は、その上面部が前記ゲート絶縁膜上部と平坦化同一面にあることを特徴とする。ゲート電極の安定した形状を現出する。
上記それぞれ本発明に係る半導体装置において、前記ゲート電極は、金属または金属のシリサイド化を含む積層構造となっていることを特徴とする。微細ゲートの低抵抗化に寄与する。
上記それぞれ本発明に係る半導体装置において、前記半導体領域は、ＳＯＩ基板上にあることを特徴とする。ＳＯＩ微細素子の安定供給に寄与する。
【００１０】
本発明に係る半導体装置の製造方法は、第１導電型の半導体領域上に絶縁膜を形成する工程と、前記絶縁膜上に前記半導体領域表面に達する所定の溝形状を形成する工程と、前記溝形状に沿ってゲート絶縁膜を形成する工程と、前記溝形状を埋めるように前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極を前記絶縁膜が露出するレベルまで平坦化する工程と、前記絶縁膜を除去する工程と、前記ゲート電極両側近傍の前記半導体領域に第２導電型の不純物領域を形成する工程と、を具備したことを特徴とする。
【００１１】
上記本発明に係る半導体装置の製造方法によれば、ゲート絶縁膜は溝形状に形成され、溝形状を埋めるようにゲート電極が形成される。ゲート電極側部の加工はエッチングではないので、基板への異常エッチング等を回避し、かつ、微細加工の再現性が良好となる。従って、Ｈｉｇｈ−ｋ材料でなるゲート絶縁膜を形成しても支障なく、信頼性向上に寄与する。また、溝形状になるゲート絶縁膜は、特にゲート電極が金属または金属に近い材料を含んで形成される場合に、予めゲート側部を保護するように配されるため、後の工程におけるゲート側面の酸化防止にも寄与する。
【００１２】
上記本発明に係る半導体装置の製造方法において、前記絶縁膜を形成する工程は、薄い第１の絶縁膜を形成した上に厚い第２の絶縁膜を形成する工程を含み、前記絶縁膜を除去する工程では、前記薄い第１の絶縁膜を少なくとも一部残し、前記第２導電型の不純物領域を形成する工程において、前記薄い第１の絶縁膜越しにイオン注入する工程を含むことを特徴とする。エッチングやイオン注入工程の半導体領域へのダメージを軽減する。
【００１３】
上記本発明に係る半導体装置の製造方法において、前記第２導電型の不純物領域を形成する工程は、前記ゲート電極及び前記ゲート絶縁膜の領域をマスクとした第１のイオン注入工程と、前記ゲート電極及び前記ゲート絶縁膜の領域側部にスペーサを形成する工程と、前記スペーサをマスクとした第２のイオン注入工程と、を含むことを特徴とする。微細化に対応する不純物領域の実現に寄与する。
【００１４】
上記それぞれ本発明に係る半導体装置の製造方法において、前記ゲート電極を形成する工程は、金属の積層または金属のシリサイド化を含む積層構造を達成することを特徴とする。微細ゲートの低抵抗化に寄与する。
【００１５】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の要部構成を示す断面図である。半導体基板上におけるＰ型の半導体領域１１に溝形のゲート絶縁膜１２が形成されている。ゲート電極１３はこのゲート絶縁膜１２に埋め込まれた形態となっている。ゲート電極１３のスペーサ１４は、ゲート絶縁膜１２に隣接して形成されている。ゲート電極１３両側近傍の半導体領域１１にＮ型の不純物領域で構成されるソースＳ、ドレインＤが設けられている。ソースＳ、ドレインＤは、それぞれ低濃度エクステンション領域（Ｎ⁻領域１５１）、高濃度領域（Ｎ^＋領域１５２）を有する。
【００１６】
上記構成において、ゲート絶縁膜１２の材料としては、Ｈｉｇｈ−ｋゲート絶縁膜、Ｈｉｇｈ−ｋ材料を有したＳｉＮまたはＳｉＯＮ膜の積層等が考えられる。その他、ＳｉＯＮ膜や、酸化膜／窒化膜の積層も考えられる。ゲート電極１３は、メタルゲート、ポリ−メタルゲート、シリサイドゲート等の構成が考えられ、異なる膜の積層形態をとることが多い。
【００１７】
Ｈｉｇｈ−ｋ材料は、様々考えられる。例えば、ＴａＯ，ＺｒＯ，ＨｆＯ，ＡｌＯ，ＬａＯ，ＰｒＯ等の各系が挙げられ、例えば、Ｔａ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２、Ａ_２ｌＯ_３、Ｌａ_２Ｏ_３、Ｐｒ_２Ｏ_３等の中から選択される。Ｈｉｇｈ−ｋ材料は、これらに限定されることはなく、少なくとも、ＳｉＯ_２の比誘電率ｋ＝３．９を超える物質が選ばれる。
【００１８】
上記構成によれば、ゲート電極１３の側部はゲート絶縁膜１２に囲まれている形態となる。ゲート電極１３の側部はエッチング加工による構成とはならず、埋め込みによるので微細加工の再現性が良好となる。従って、Ｈｉｇｈ−ｋ材料でなるゲート絶縁膜１２の使用にも支障なく、信頼性向上に寄与する。また、ゲート絶縁膜１２の形態は、特にゲート電極１３が金属または金属に近い材料を含んで構成されている場合にゲート側面の酸化防止にも寄与する。０．１μｍ以下の微細なトランジスタの構成に適用すれば、ゲート寸法の制御も含めて安定したトランジスタの供給が期待できる。
【００１９】
図２〜図４は、本発明の第２実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図であり、図１の構成を実現するための一例方法である。図１と同様の個所には同一の符号を付して説明する。
図２に示すように、半導体基板におけるＰ型の半導体領域１１上において、ＣＶＤ（化学気相成長）法等を用いてダミーの絶縁膜２１を形成し、その上に厚い絶縁膜２２を形成する。ダミーの絶縁膜２１と絶縁膜２２は所定のエッチング工程でエッチング選択比のとれる膜であることが好ましい。例えば、絶縁膜２１はＳｉＯＮ膜、絶縁膜２２はＳｉＯ_２膜で構成する。次に、絶縁膜２２上にゲート形成予定領域のフォトレジストパターン（図示せず）を形成し、異方性エッチングする。ダミーの絶縁膜２１を残し、図示しないチャネル制御用のイオン注入工程等を経てからダミーの絶縁膜２１を除去する。これにより、半導体領域１１表面に達する所定の溝形状２３を形成する。あるいは上記チャネル制御用のイオン注入は、絶縁膜２２形成前のダミーの絶縁膜２１越しに行ってもよい。
【００２０】
次に、溝形状２３に沿ってゲート絶縁膜１２を形成する。ゲート絶縁膜１２は、上述のようなＨｉｇｈ−ｋ材料をＣＶＤ法やスパッタ法を用いて成膜する。次に、ＣＶＤ法やスパッタ法を用い、溝形状２３を埋めるようにゲート絶縁膜１２上にゲート電極１３の材料を形成する。ゲート電極１３は、積層構造であることが多い（メタルゲート、ポリ−メタルゲート、シリサイドゲート等）。例えばメタルゲートでは、ここでは、ＴｉＮまたはＴａＮ等少なくともバリア性のある金属薄膜１３１を薄くスパッタ形成後、Ｔｉ、Ｔａ、Ｗといった主ゲート金属部材１３２をＣＶＤ法やスパッタ法を用いて形成する。少なくともゲート電極１３は、後述する絶縁膜２２のウェットエッチングに対し耐え得る、あるいは溶け難い物質が選択される。
【００２１】
また、図示しないが、ポリ−メタルゲートであれば、金属薄膜１３１の代りに不純物を導入したポリシリコンをＣＶＤ形成する。次いでポリシリコン上に主ゲート金属部材を形成する。主ゲート金属部材とポリシリコンの間にバリア金属膜を設けてもよい。シリサイドゲートとするなら、ＣＶＤ法によるポリシリコン成膜、後の工程でＮｉＳｉやＣｏＳｉ_２のシリサイドを形成することも考えられる。このような様々なゲート電極の構成はいずれも、後述する絶縁膜２２のウェットエッチングに対し耐え得る、あるいは溶け難い物質が選択される。
【００２２】
次に、図３に示すように、ＣＭＰ（化学的機械的研磨）技術を用いて不要なゲート電極１３の材料を除去する。すなわち、ゲート電極１３を絶縁膜２２が露出するレベルまで平坦化する。絶縁膜２２上のゲート絶縁膜１２の材料も除去される。これにより、ゲート電極１３は、その上面部がゲート絶縁膜１２上部と平坦化同一面に形成されるようになる。
【００２３】
次に、図４に示すように、フッ酸アンモニウム水溶液等のウェットエッチングによって、絶縁膜２２を除去する。次に、ゲート絶縁膜１２及びゲート電極１３の領域をマスクに低濃度のＮ型不純物をイオン注入し、Ｎ⁻領域１５１を形成する。さらに、ＣＶＤ法により主面全面に絶縁膜を堆積し、異方性エッチング技術を用いてスペーサ１４を形成する。これをマスクに高濃度のＮ型不純物をイオン注入し、Ｎ^＋領域１５２を形成する（ソース／ドレイン領域Ｓ／Ｄ）。その後、層間の絶縁膜１６を形成する。次に、絶縁膜１６に対するフォトレジスト工程、エッチング工程を経て、ソース／ドレイン領域Ｓ／Ｄにそれぞれ接続される配線部材１７を形成する。配線部材１７は、接続孔を埋め込む接続プラグ１７１の形成、次いで絶縁膜１６上の配線１７２をパターニング形成する。
【００２４】
図示しないが、各接続プラグ１７１、配線１７２は、バリアメタル、密着性向上、パターニング精度向上等の目的で金属膜の積層形態となる。なお、接続プラグ１７１を形成するためのＳ／Ｄへの接続孔の形状をテーパーエッチングとする、あるいは、配線１７２形成前に、絶縁膜１６をＣＭＰ処理で平坦化する、など、段差被覆性を向上させる適宜の処理がなされてもよい。
【００２５】
上記実施形態の方法及びそれに伴う構成によれば、ゲート絶縁膜１２は溝形状に形成され、溝形状を埋めるようにゲート電極１３が形成される。ゲート電極１３側部の加工はエッチングではないので、基板への異常エッチング等を回避し、かつ、微細加工の再現性が良好となる。従って、Ｈｉｇｈ−ｋ材料でなるゲート絶縁膜を形成しても支障なく、信頼性向上に寄与する。また、溝形状になるゲート絶縁膜１２は、特にゲート電極が金属または金属に近い材料を含んで形成される場合に、予めゲート側部を保護するように配されるため、後の工程におけるゲート側面の酸化防止にも寄与する。
【００２６】
また、上記構成のトランジスタを、ＤＲＡＭやＦｅＲＡＭ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲＡＭ）のセルトランジスタや選択トランジスタに適用すれば、ゲート寸法の制御も含めて安定したトランジスタの供給が期待できる。
なお、上記第１実施形態及び第２実施形態に係る方法及び構成を、絶縁層上の半導体領域、すなわちＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板上に実現してもよい。
【００２７】
図５は、本発明の第３実施形態に係る半導体装置の要部構成を示す断面図である。絶縁層５１が形成されているＳＯＩ基板５０上において、素子分離領域５２に囲まれたＰ型の半導体領域３１に溝形のゲート絶縁膜３２が形成されている。ゲート電極３３はこのゲート絶縁膜３２に埋め込まれた形態となっている。ゲート電極３３のスペーサ３４は、ゲート絶縁膜３２に隣接して形成されている。ゲート電極３３両側近傍の半導体領域３１にＮ型の不純物領域で構成されるソースＳ、ドレインＤが設けられている。ソースＳ、ドレインＤは、それぞれ低濃度エクステンション領域（Ｎ⁻領域３５１）、高濃度領域（Ｎ^＋領域３５２）を有する。
図６は、本発明の第４実施形態に係る半導体装置の要部構成を示す断面図である。図５の変形例であり、ソース／ドレイン領域Ｓ／Ｄが絶縁層５１に接触している形態を示す。その他は図５と同様であるので、同様の箇所には同一の符号を付す。
【００２８】
上記各実施形態の構成において、ゲート絶縁膜３２の材料としては、Ｈｉｇｈ−ｋゲート絶縁膜、Ｈｉｇｈ−ｋ材料を有したＳｉＮまたはＳｉＯＮ膜の積層等が考えられる。その他、ＳｉＯＮ膜や、酸化膜／窒化膜の積層も考えられる。ゲート電極３３は、メタルゲート、ポリ−メタルゲート、シリサイドゲート等の構成が考えられる。ゲート電極３３は、必要なバリアメタルを設けることもできる。また、Ｈｉｇｈ−ｋ材料は、前記第１実施形態と同様に様々考えられる。Ｈｉｇｈ−ｋ材料は、少なくとも、ＳｉＯ_２の比誘電率ｋ＝３．９を超える物質が選ばれ、別段限定されることはない。上記構成における主要部分、すなわち、ゲート絶縁膜３２の形成及びゲート電極３３の形成方法は前記第２実施形態によるゲート絶縁膜１２の形成及びゲート電極１３の形成方法に準ずる。
【００２９】
上記実施形態の構成においても、前記第１実施形態と同様の効果が得られる。すなわち、ゲート電極３３の側部はエッチング加工による構成とはならず、埋め込みによるので微細加工の再現性が良好となる。従って、Ｈｉｇｈ−ｋ材料でなるゲート絶縁膜３２の使用にも支障なく、信頼性向上に寄与する。また、ゲート絶縁膜３２の形態は、特にゲート電極３３が金属または金属に近い材料を含んで構成されている場合にゲート側面の酸化防止にも寄与する。０．１μｍ以下の微細なトランジスタの構成に適用すれば、ゲート寸法の制御も含めて安定したトランジスタの供給が期待できる。
【００３０】
以上説明したように本発明の構成及び方法によれば、ゲート電極の側部はゲート絶縁膜に囲まれている形態となる。ゲート電極の側部はエッチング加工による構成とはならず、埋め込みによるので微細加工の再現性が良好となる。従って、Ｈｉｇｈ−ｋ材料でなるゲート絶縁膜の使用にもエッチング選択比の懸念はなく、信頼性向上に寄与する。また、ゲート絶縁膜の形態は、特にゲート電極が金属または金属に近い材料を含んで構成されている場合にゲート側面の酸化防止にも寄与する。これにより、ゲート絶縁膜に対するダメージの懸念を解消し、トランジスタしきい値の制御が容易で、ゲート電極の十分な低抵抗化を実現する。この結果、ゲート寸法の制御も含めてＨｉｇｈ−ｋゲート絶縁膜を有する微細化トランジスタを安定して供給できる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の要部構成を示す断面図。
【図２】第２実施形態に係る半導体装置の製造方法の要部を工程順に示す第１断面図。
【図３】図２に続く第２断面図。
【図４】図３に続く第３断面図。
【図５】第３実施形態に係る半導体装置の要部構成を示す断面図。
【図６】第４実施形態に係る半導体装置の要部構成を示す断面図。
【符号の説明】
１１、３１…半導体領域、１２，３２…ゲート絶縁膜、１３，３３…ゲート電極、１３１…金属薄膜、１３２…主ゲート金属部材、１４，３４…スペーサ、１５１，３５１…Ｎ⁻領域、１５２，３５２…Ｎ^＋領域、１６，２１，２２…絶縁膜、１７…配線部材、２３…溝形状、５０…ＳＯＩ基板、５１…絶縁層、Ｓ／Ｄ…ソース／ドレイン領域。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a miniaturized transistor element, and more particularly to a semiconductor device having a MOSFET structure using a high dielectric (High-k) material as a gate insulating film and a method of manufacturing the same.
[0002]
[Prior art]
With large-scale integration and miniaturization of semiconductor integrated circuits, MOSFETs (MOS field-effect transistors) have also been miniaturized. This requires a thinner gate insulating film as the gate length of the MOSFET is reduced. The High-k material as the gate insulating film is more excellent in suppressing the leak current than SiO ₂ . Even if the High-k gate insulating film is physically thick, an effective thinning can be realized. Further, as a countermeasure for reducing the resistance and depletion of the gate electrode, techniques of forming a silicide gate and a metal gate are known.
[0003]
[Problems to be solved by the invention]
Examples of the high-k gate insulating film include ZrO, HfO, AlO, and LaO. Depending on the High-k material, it is used in combination with a lamination containing SiN, SiON or the like. Such a high-k gate insulating film is patterned together with a silicide or a metal (each of Ta, TaN, Ti, TiN, etc.) of the gate electrode. This patterning requires anisotropic dry etching with, for example, freon (chlorofluorocarbon) or a halogen-based gas.
[0004]
However, when the gate electrode is patterned, the etching selectivity may be small, so that over-etching is likely. Although depending on the crystal orientation of the gate electrode material, there is a problem that a portion to be etched to the substrate occurs at the end point of the processing of the gate electrode. The gate insulating film also tends to have a missing portion at the etching edge. As a result, a miniaturized transistor cannot be manufactured stably including the control of the gate dimensions.
[0005]
The present invention has been made in view of the above circumstances, and provides a semiconductor device capable of stably supplying a miniaturized transistor having a high-k gate insulating film including control of a gate dimension, and a method of manufacturing the same. It is assumed that.
[0006]
[Means for Solving the Problems]
The semiconductor device according to the present invention includes a semiconductor region of the first conductivity type, a trench-shaped gate insulating film on the semiconductor region, a gate electrode embedded in the gate insulating film, and the semiconductor near both sides of the gate electrode. And a second conductivity type impurity region provided in the region.
[0007]
A semiconductor device according to the present invention includes a semiconductor region of a first conductivity type, a groove-shaped gate insulating film made of a high dielectric (High-k) material on the semiconductor region, and a gate embedded in the gate insulating film. An electrode, and a second conductivity type impurity region provided in the semiconductor region near both sides of the gate electrode.
[0008]
According to each of the above semiconductor devices according to the present invention, the side portion of the gate electrode is surrounded by the gate insulating film. The side portion of the gate electrode is not formed by etching, and the reproducibility of fine processing is improved. Therefore, the use of a gate insulating film made of a High-k material is not hindered and contributes to improvement in reliability. In addition, the form of the gate insulating film also contributes to prevention of oxidation on the side surface of the gate, particularly when the gate electrode includes a metal or a material close to the metal.
[0009]
In each of the above semiconductor devices according to the present invention, the upper surface of the gate electrode is flush with the upper portion of the gate insulating film. The stable shape of the gate electrode appears.
In each of the above semiconductor devices according to the present invention, the gate electrode has a stacked structure including metal or silicidation of metal. This contributes to lowering the resistance of the fine gate.
In each of the above semiconductor devices according to the present invention, the semiconductor region is on an SOI substrate. It contributes to the stable supply of SOI fine elements.
[0010]
The method for manufacturing a semiconductor device according to the present invention includes a step of forming an insulating film on a semiconductor region of a first conductivity type; a step of forming a predetermined groove shape reaching the surface of the semiconductor region on the insulating film; Forming a gate insulating film along the groove shape, forming a gate electrode on the gate insulating film to fill the groove shape, and flattening the gate electrode to a level at which the insulating film is exposed A step of removing the insulating film; and a step of forming a second conductivity type impurity region in the semiconductor region near both sides of the gate electrode.
[0011]
According to the method of manufacturing a semiconductor device according to the present invention, the gate insulating film is formed in a groove shape, and the gate electrode is formed so as to fill the groove shape. Since processing on the side of the gate electrode is not etching, abnormal etching or the like on the substrate is avoided, and the reproducibility of fine processing is improved. Therefore, there is no problem even if a gate insulating film made of a High-k material is formed, which contributes to improvement in reliability. In addition, the gate insulating film having a groove shape is disposed so as to protect the gate side portion in advance, particularly when the gate electrode is formed of a metal or a material close to the metal. Also contributes to the prevention of oxidation.
[0012]
In the method of manufacturing a semiconductor device according to the present invention, the step of forming the insulating film includes the step of forming a thin first insulating film and then forming a thick second insulating film, and removing the insulating film. Forming the impurity region of the second conductivity type while leaving at least a part of the thin first insulating film, including a step of implanting ions through the thin first insulating film. I do. Damage to a semiconductor region in an etching or ion implantation step is reduced.
[0013]
In the method of manufacturing a semiconductor device according to the present invention, the step of forming the impurity region of the second conductivity type includes a first ion implantation step using a region of the gate electrode and the gate insulating film as a mask; A step of forming a spacer on the side of the region of the electrode and the gate insulating film; and a second ion implantation step using the spacer as a mask. It contributes to the realization of an impurity region corresponding to miniaturization.
[0014]
In each of the above-described methods for manufacturing a semiconductor device according to the present invention, the step of forming the gate electrode achieves a laminated structure including metal lamination or metal silicidation. This contributes to lowering the resistance of the fine gate.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a cross-sectional view illustrating a main configuration of a semiconductor device according to the first embodiment of the present invention. A trench-shaped gate insulating film 12 is formed in a P-type semiconductor region 11 on a semiconductor substrate. The gate electrode 13 is embedded in the gate insulating film 12. The spacer 14 of the gate electrode 13 is formed adjacent to the gate insulating film 12. A source S and a drain D composed of N-type impurity regions are provided in the semiconductor region 11 near both sides of the gate electrode 13. Source S, drain D, respectively low concentration extension regions (N ^- regions 151), having a high concentration region ^{(N +} region 152).
[0016]
In the above configuration, as a material of the gate insulating film 12, a High-k gate insulating film, a stack of a SiN or SiON film having a High-k material, or the like can be considered. In addition, a SiON film or a stack of an oxide film and a nitride film can be considered. The gate electrode 13 may have a configuration of a metal gate, a poly-metal gate, a silicide gate, or the like, and often has a stacked configuration of different films.
[0017]
Various High-k materials are conceivable. For example, TaO, ZrO, HfO, AlO, LaO, each system such PrO can be mentioned, for _{_{_{_{example, Ta 2 O 3, ZrO 2}}}} , HfO 2, A 2 lO 3, La 2 O 3, Pr 2 O 3 , etc. Selected from among. The High-k material is not limited to these, and at least a substance exceeding the relative dielectric constant k = 3.9 of SiO ₂ is selected.
[0018]
According to the above configuration, the side of the gate electrode 13 is surrounded by the gate insulating film 12. The side portion of the gate electrode 13 is not formed by etching, but is buried, so that reproducibility of fine processing is improved. Therefore, the use of the gate insulating film 12 made of a High-k material is not hindered, and contributes to improvement in reliability. Further, the form of the gate insulating film 12 also contributes to prevention of oxidation of the gate side surface, particularly when the gate electrode 13 is formed of a metal or a material close to the metal. When applied to the structure of a fine transistor of 0.1 μm or less, stable supply of a transistor including control of gate dimensions can be expected.
[0019]
2 to 4 are cross-sectional views showing a main part of a method of manufacturing a semiconductor device according to a second embodiment of the present invention in the order of steps, and are an example method for realizing the configuration of FIG. The same parts as those in FIG. 1 are described with the same reference numerals.
As shown in FIG. 2, a dummy insulating film 21 is formed on a P-type semiconductor region 11 in a semiconductor substrate by a CVD (chemical vapor deposition) method or the like, and a thick insulating film 22 is formed thereon. . It is preferable that the dummy insulating film 21 and the insulating film 22 are films that can obtain an etching selectivity in a predetermined etching process. For example, the insulating film 21 is formed of a SiON film, and the insulating film 22 is formed of a SiO ₂ film. Next, a photoresist pattern (not shown) in a region where a gate is to be formed is formed on the insulating film 22 and anisotropically etched. The dummy insulating film 21 is removed after an ion implantation step for channel control (not shown) and the like while leaving the dummy insulating film 21. Thereby, a predetermined groove shape 23 reaching the surface of the semiconductor region 11 is formed. Alternatively, the channel control ion implantation may be performed through the dummy insulating film 21 before the insulating film 22 is formed.
[0020]
Next, the gate insulating film 12 is formed along the groove shape 23. The gate insulating film 12 is formed using the above-described High-k material by a CVD method or a sputtering method. Next, a material for the gate electrode 13 is formed on the gate insulating film 12 so as to fill the groove shape 23 by using a CVD method or a sputtering method. The gate electrode 13 often has a laminated structure (metal gate, poly-metal gate, silicide gate, etc.). For example, in the case of a metal gate, here, a thin metal film 131 having at least a barrier property such as TiN or TaN is formed by sputtering, and then a main gate metal member 132 such as Ti, Ta, or W is formed by a CVD method or a sputtering method. At least the gate electrode 13 is made of a material that can withstand or hardly melt wet etching of the insulating film 22 described later.
[0021]
Although not shown, if a poly-metal gate is used, polysilicon doped with impurities is formed by CVD instead of the metal thin film 131. Next, a main gate metal member is formed on the polysilicon. A barrier metal film may be provided between the main gate metal member and the polysilicon. If a silicide gate is used, it is conceivable that a polysilicon film is formed by a CVD method, and a silicide of NiSi or CoSi ₂ is formed in a later step. In any of the various configurations of the gate electrode, a substance that can withstand or hardly melt the wet etching of the insulating film 22 described later is selected.
[0022]
Next, as shown in FIG. 3, unnecessary material for the gate electrode 13 is removed by using a CMP (chemical mechanical polishing) technique. That is, the gate electrode 13 is flattened to a level at which the insulating film 22 is exposed. The material of the gate insulating film 12 on the insulating film 22 is also removed. As a result, the upper surface of the gate electrode 13 is planarized and formed on the same surface as the upper portion of the gate insulating film 12.
[0023]
Next, as shown in FIG. 4, the insulating film 22 is removed by wet etching with an aqueous solution of ammonium hydrofluoride or the like. Next, using the regions of the gate insulating film 12 and the gate electrode 13 as a mask, low-concentration N-type impurities are ion-implanted to form an N ⁻ region 151. Further, an insulating film is deposited on the entire main surface by the CVD method, and the spacers 14 are formed by using an anisotropic etching technique. Using this as a mask, high-concentration N-type impurities are ion-implanted to form N ⁺ regions 152 (source / drain regions S / D). After that, an interlayer insulating film 16 is formed. Next, a wiring member 17 connected to each of the source / drain regions S / D is formed through a photoresist process and an etching process for the insulating film 16. The wiring member 17 is formed by forming a connection plug 171 for filling the connection hole, and then patterning and forming a wiring 172 on the insulating film 16.
[0024]
Although not shown, each of the connection plugs 171 and the wirings 172 have a stacked structure of a metal film for the purpose of improving barrier metal, adhesion, and patterning accuracy. Note that the shape of the connection hole to the S / D for forming the connection plug 171 is tapered etching, or the insulating film 16 is flattened by CMP before the formation of the wiring 172, and the step coverage is improved. Appropriate processing for improvement may be performed.
[0025]
According to the method of the above embodiment and the accompanying configuration, the gate insulating film 12 is formed in a groove shape, and the gate electrode 13 is formed so as to fill the groove shape. Since the processing on the side of the gate electrode 13 is not etching, abnormal etching or the like on the substrate is avoided, and the reproducibility of fine processing is improved. Therefore, there is no problem even if a gate insulating film made of a High-k material is formed, which contributes to improvement in reliability. In addition, the gate insulating film 12 having a groove shape is disposed so as to protect the gate side portion in advance particularly when the gate electrode is formed of a metal or a material close to the metal. It also contributes to preventing oxidation of the side.
[0026]
If the transistor having the above structure is applied to a cell transistor or a selection transistor of a DRAM or a FeRAM (Ferroelectric RAM), stable supply of a transistor including control of a gate dimension can be expected.
The methods and configurations according to the first and second embodiments may be realized on a semiconductor region on an insulating layer, that is, on an SOI (Silicon On Insulator) substrate.
[0027]
FIG. 5 is a cross-sectional view illustrating a main configuration of a semiconductor device according to a third embodiment of the present invention. On the SOI substrate 50 on which the insulating layer 51 is formed, a trench-shaped gate insulating film 32 is formed in a P-type semiconductor region 31 surrounded by an element isolation region 52. The gate electrode 33 has a form embedded in the gate insulating film 32. The spacer 34 of the gate electrode 33 is formed adjacent to the gate insulating film 32. In the semiconductor region 31 near both sides of the gate electrode 33, a source S and a drain D composed of N-type impurity regions are provided. Source S, drain D, respectively low concentration extension regions (N ^- regions 351), having a high concentration region ^{(N +} region 352).
FIG. 6 is a cross-sectional view illustrating a main configuration of a semiconductor device according to a fourth embodiment of the present invention. 5 shows a modification of FIG. 5 in which the source / drain region S / D is in contact with the insulating layer 51. Other parts are the same as those in FIG. 5, and the same parts are denoted by the same reference numerals.
[0028]
In the configuration of each of the above embodiments, as the material of the gate insulating film 32, a high-k gate insulating film, a stack of a SiN or SiON film having a high-k material, or the like can be considered. In addition, a SiON film or a stack of an oxide film and a nitride film can be considered. The gate electrode 33 may have a metal gate, a poly-metal gate, a silicide gate, or the like. The gate electrode 33 can be provided with a necessary barrier metal. Various high-k materials are conceivable as in the first embodiment. As the High-k material, at least a substance exceeding the relative dielectric constant of SiO ₂ of k = 3.9 is selected, and there is no particular limitation. The main part in the above configuration, that is, the method of forming the gate insulating film 32 and the method of forming the gate electrode 33 are the same as the method of forming the gate insulating film 12 and the gate electrode 13 according to the second embodiment.
[0029]
In the configuration of the above embodiment, the same effects as those of the first embodiment can be obtained. That is, the side portion of the gate electrode 33 is not formed by etching, but is buried, so that the reproducibility of fine processing is improved. Therefore, the use of the gate insulating film 32 made of a High-k material is not hindered, and contributes to improvement in reliability. In addition, the form of the gate insulating film 32 also contributes to prevention of oxidation on the side surface of the gate, particularly when the gate electrode 33 includes a metal or a material close to the metal. When applied to the structure of a fine transistor of 0.1 μm or less, stable supply of a transistor including control of gate dimensions can be expected.
[0030]
As described above, according to the configuration and the method of the present invention, the side of the gate electrode is surrounded by the gate insulating film. The side portion of the gate electrode is not formed by etching, but is buried, so that the reproducibility of fine processing is improved. Therefore, the use of a gate insulating film made of a High-k material has no concern about the etching selectivity, which contributes to improvement in reliability. In addition, the form of the gate insulating film also contributes to prevention of oxidation on the side surface of the gate, particularly when the gate electrode includes a metal or a material close to the metal. This eliminates the fear of damage to the gate insulating film, facilitates control of the transistor threshold, and realizes a sufficiently low resistance of the gate electrode. As a result, it is possible to provide a semiconductor device capable of stably supplying a miniaturized transistor having a High-k gate insulating film including the control of the gate dimensions, and a method for manufacturing the same.
[Brief description of the drawings]
FIG. 1 is a sectional view showing a configuration of a main part of a semiconductor device according to a first embodiment.
FIG. 2 is a first cross-sectional view showing a main part of a method of manufacturing a semiconductor device according to a second embodiment in the order of steps;
FIG. 3 is a second sectional view following FIG. 2;
FIG. 4 is a third sectional view following FIG. 3;
FIG. 5 is a sectional view showing a configuration of a main part of a semiconductor device according to a third embodiment.
FIG. 6 is a sectional view showing a configuration of a main part of a semiconductor device according to a fourth embodiment.
[Explanation of symbols]
11, 31 semiconductor region, 12, 32 gate insulating film, 13, 33 gate electrode, 131 metal thin film, 132 main gate metal member, 14, 34 spacer, 151, 351 N ^- region, 152 352: N ⁺ region, 16, 21, 22, insulating film, 17: wiring member, 23: groove shape, 50: SOI substrate, 51: insulating layer, S / D: source / drain region.

Claims

第１導電型の半導体領域と、
前記半導体領域上の溝形のゲート絶縁膜と、
前記ゲート絶縁膜に埋め込まれたゲート電極と、
前記ゲート電極両側近傍の前記半導体領域に設けられた第２導電型の不純物領域と、
を具備したことを特徴とする半導体装置。A first conductivity type semiconductor region;
A trench-shaped gate insulating film on the semiconductor region;
A gate electrode embedded in the gate insulating film;
A second conductivity type impurity region provided in the semiconductor region near both sides of the gate electrode;
A semiconductor device comprising:

第１導電型の半導体領域と、
前記半導体領域上の高誘電体（Ｈｉｇｈ−ｋ）材料でなる溝形のゲート絶縁膜と、
前記ゲート絶縁膜に埋め込まれたゲート電極と、
前記ゲート電極両側近傍の前記半導体領域に設けられた第２導電型の不純物領域と、
を具備したことを特徴とする半導体装置。A first conductivity type semiconductor region;
A groove-shaped gate insulating film made of a high dielectric (High-k) material on the semiconductor region;
A gate electrode embedded in the gate insulating film;
A second conductivity type impurity region provided in the semiconductor region near both sides of the gate electrode;
A semiconductor device comprising:

前記ゲート電極は、その上面部が前記ゲート絶縁膜上部と平坦化同一面にあることを特徴とする請求項１または２いずれか一つに記載の半導体装置。3. The semiconductor device according to claim 1, wherein an upper surface of the gate electrode is flush with an upper surface of the gate insulating film. 4.

前記ゲート電極は、金属または金属のシリサイド化を含む積層構造となっていることを特徴とする請求項１〜３いずれか一つに記載の半導体装置。4. The semiconductor device according to claim 1, wherein the gate electrode has a stacked structure including a metal or a silicide of a metal.

前記半導体領域は、ＳＯＩ基板上にあることを特徴とする請求項１〜４いずれか一つに記載の半導体装置。The semiconductor device according to claim 1, wherein the semiconductor region is on an SOI substrate.

第１導電型の半導体領域上に絶縁膜を形成する工程と、
前記絶縁膜上に前記半導体領域表面に達する所定の溝形状を形成する工程と、
前記溝形状に沿ってゲート絶縁膜を形成する工程と、
前記溝形状を埋めるように前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を前記絶縁膜が露出するレベルまで平坦化する工程と、
前記絶縁膜を除去する工程と、
前記ゲート電極両側近傍の前記半導体領域に第２導電型の不純物領域を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。Forming an insulating film on the semiconductor region of the first conductivity type;
Forming a predetermined groove shape reaching the surface of the semiconductor region on the insulating film;
Forming a gate insulating film along the groove shape;
Forming a gate electrode on the gate insulating film to fill the groove shape;
Flattening the gate electrode to a level at which the insulating film is exposed;
Removing the insulating film;
Forming a second conductivity type impurity region in the semiconductor region near both sides of the gate electrode;
A method for manufacturing a semiconductor device, comprising:

前記絶縁膜を形成する工程は、薄い第１の絶縁膜を形成した上に厚い第２の絶縁膜を形成する工程を含み、前記絶縁膜を除去する工程では、前記薄い第１の絶縁膜を少なくとも一部残し、前記第２導電型の不純物領域を形成する工程において、前記薄い第１の絶縁膜越しにイオン注入する工程を含むことを特徴とする請求項６記載の半導体装置の製造方法。The step of forming the insulating film includes a step of forming a thick second insulating film on a thin first insulating film, and the step of removing the insulating film includes the step of forming the thin first insulating film. 7. The method according to claim 6, wherein the step of forming the second conductivity type impurity region while leaving at least a part thereof includes a step of implanting ions through the thin first insulating film.

前記第２導電型の不純物領域を形成する工程は、前記ゲート電極及び前記ゲート絶縁膜の領域をマスクとした第１のイオン注入工程と、前記ゲート電極及び前記ゲート絶縁膜の領域側部にスペーサを形成する工程と、前記スペーサをマスクとした第２のイオン注入工程と、を含むことを特徴とする請求項６または７記載の半導体装置の製造方法。The step of forming the impurity region of the second conductivity type includes a first ion implantation step using the region of the gate electrode and the gate insulating film as a mask, and a spacer on a side of the region of the gate electrode and the gate insulating film. 8. The method for manufacturing a semiconductor device according to claim 6, further comprising the step of: forming a first ion implantation step and a second ion implantation step using the spacer as a mask.

前記ゲート電極を形成する工程は、金属の積層または金属のシリサイド化を含む積層構造を達成することを特徴とする請求項６〜８いずれか一つに記載の半導体装置の製造方法。9. The method of manufacturing a semiconductor device according to claim 6, wherein the step of forming the gate electrode achieves a stacked structure including a metal stack or a metal silicide.