JP2017173878A - Reference voltage generating circuit - Google Patents
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Abstract
Description
本発明は、基準電圧発生回路に関する。 The present invention relates to a reference voltage generation circuit.
従来の基準電圧発生回路（ＥＤ型基準電圧発生回路）について説明する。
電流源として機能するよう接続されるデプレション型ＮＭＯＳトランジスタ（以下Ｄ型ＮＭＯＳ）は、ダイオード接続されるエンハンスメント型ＮＭＯＳトランジスタ（以下Ｅ型ＮＭＯＳ）に定電流を流し込む。この定電流に基づき、前記Ｅ型ＮＭＯＳに、基準電圧が発生する。図５は、従来の基準電圧発生回路の回路例を示した図である。図５の回路図では、基準電圧Ｖｒｅｆは、下記［数１］式のようになる。
A conventional reference voltage generation circuit (ED type reference voltage generation circuit) will be described.
A depletion type NMOS transistor (hereinafter referred to as D-type NMOS) connected to function as a current source feeds a constant current into a diode-connected enhancement type NMOS transistor (hereinafter referred to as E-type NMOS). Based on this constant current, a reference voltage is generated in the E-type NMOS. FIG. 5 is a diagram showing a circuit example of a conventional reference voltage generating circuit. In the circuit diagram of FIG. 5, the reference voltage Vref is expressed by the following [Equation 1].
ここで、ＶＴＥは前記Ｅ型ＮＭＯＳの閾値電圧、ＶＴＤは前記Ｄ型ＮＭＯＳの閾値電圧、ＫＮＥは、前記Ｅ型ＮＭＯＳのＫ値、ＫＮＤは前記Ｄ型ＮＭＯＳのＫ値である。ＶＴＥの温度Ｔに対する変化量をΔＶＴＥ／ΔＴ、｜ＶＴＤ｜の温度Ｔに対する変化量をΔ｜ＶＴＤ｜／ΔＴとすると、Ｖｒｅｆの温度Ｔに対する変化量ΔＶｒｅｆ／ΔＴは、ΔＶＴＥ／ΔＴとΔ｜ＶＴＤ｜／ΔＴに依存することになる。 Here, VTE is the threshold voltage of the E type NMOS, VTD is the threshold voltage of the D type NMOS, KNE is the K value of the E type NMOS, and KND is the K value of the D type NMOS. When the amount of change of VTE with respect to temperature T is ΔVTE / ΔT and the amount of change of | VTD | with respect to temperature T is Δ | VTD | / ΔT, the amount of change ΔVref / ΔT with respect to temperature T of Vref is ΔVTE / ΔT and Δ | VTD. Depends on | / ΔT.
これまで基準電圧発生回路として、前記Ｅ型ＮＭＯＳを前記Ｄ型ＮＭＯＳのゲート電極以外を同じ構造にしたトランジスタとし、前記Ｅ型ＮＭＯＳのゲート電極をＰ型の不純物がドープされた多結晶シリコン、前記Ｄ型ＮＭＯＳのゲート電極をＮ型の不純物がドープされた多結晶シリコン、として構成する方法などの方法が考えられた（特許文献１）。この方法では、前記Ｅ型ＮＭＯＳと前記Ｄ型ＮＭＯＳの基板側の構造を同じ構造とし、特にチャネル領域への不純物の注入を共通にすることにより、ΔＶＴＥ／ΔＴとΔ｜ＶＴＤ｜／ΔＴの絶対値を近い値にすることができ、基準電圧の温度依存性を小さくすることに効果があった。 Conventionally, as the reference voltage generating circuit, the E-type NMOS is a transistor having the same structure except for the gate electrode of the D-type NMOS, and the gate electrode of the E-type NMOS is polycrystalline silicon doped with a P-type impurity, A method such as a method in which the gate electrode of the D-type NMOS is configured as polycrystalline silicon doped with an N-type impurity has been considered (Patent Document 1). In this method, the structures on the substrate side of the E-type NMOS and the D-type NMOS are made the same, and in particular, the impurity implantation into the channel region is made common so that ΔVTE / ΔT and Δ | VTD | / ΔT are absolute. The values can be made close to each other, and there is an effect in reducing the temperature dependence of the reference voltage.
近年、ＩＣにはこれまで以上に温度変化に対して安定な動作が求められるようになってきた。前述の方法では、基板側の構造を同じ構造にしたが、ゲート電極の多結晶シリコンの極性が異なっているため、前記ΔＶＴＥ／ΔＴと前記Δ｜ＶＴＤ｜／ΔＴを全く同じにすることが出来ない。よって、基準電圧の温度依存性が残ってしまう。本発明は、上述の不具合を鑑みてより温度変化が少なく、更にプロセスばらつきにも安定な基準電圧発生回路を提供することを課題とするものである。 In recent years, ICs have been required to operate more stably with respect to temperature changes. In the above method, the structure on the substrate side is the same. However, since the polarity of the polycrystalline silicon of the gate electrode is different, ΔVTE / ΔT and Δ | VTD | / ΔT can be made exactly the same. Absent. Therefore, the temperature dependence of the reference voltage remains. An object of the present invention is to provide a reference voltage generation circuit that has a smaller temperature change and is more stable against process variations in view of the above-described problems.
本発明の基準電圧発生回路は、前記ＥＤ型基準電圧発生回路のＤ型ＮＭＯＳとＥ型ＮＭＯＳのトランジスタの構造をゲート電極材や、閾値電圧調整のためのチャネルイオン注入も含め全く同じＤ型ＮＭＯＳトランジスタ構造とし、一方のＮＭＯＳトランジスタのゲート電極／基板間に電圧を印加して電荷のトラップを発生させることで閾値電圧を変化させてＥ型ＮＭＯＳとするＥＤ型基準電圧発生回路とする。或は、前記ＥＤ型基準電圧発生回路のＤ型ＮＭＯＳとＥ型ＮＭＯＳのトランジスタの構造を閾値電圧調整のためのチャネルイオン注入も含め全く同じＥ型ＮＭＯＳトランジスタ構造とし、一方のＮＭＯＳトランジスタのゲート電極／基板間に電圧を印加して電荷のトラップを発生させることで閾値電圧を変化させてＤ型ＮＭＯＳとするＥＤ型基準電圧発生回路とする。 The reference voltage generation circuit according to the present invention has the same structure of the D type NMOS and E type NMOS transistors of the ED type reference voltage generation circuit, including the gate electrode material and channel ion implantation for adjusting the threshold voltage. A transistor structure is used, and an ED type reference voltage generating circuit is formed in which a threshold voltage is changed by applying a voltage between the gate electrode / substrate of one NMOS transistor to generate a charge trap to change the threshold voltage. Alternatively, the D-type NMOS and E-type NMOS transistors of the ED type reference voltage generating circuit have the same E-type NMOS transistor structure including channel ion implantation for adjusting the threshold voltage, and the gate electrode of one NMOS transistor / The threshold voltage is changed by applying a voltage between the substrates to generate a trap of electric charge, thereby forming an ED type reference voltage generating circuit which is a D type NMOS.
前記ＥＤ型基準電圧発生回路のＤ型ＮＭＯＳとＥ型ＮＭＯＳのトランジスタの構造をゲート電極も含め全く同じＮＭＯＳトランジスタ構造としたので、Ｄ型ＮＭＯＳとＥ型ＮＭＯＳの閾値電圧およびＫ値の構造に起因する温度変化が同じになり、ΔＶＴＥ／ΔＴとΔ｜ＶＴＤ｜／ΔＴの絶対値を従来技術より近い値とすることができる。即ち、温度に対してより一定の基準電圧が出力できる基準電圧発生回路とすることができる。 The structure of the D-type NMOS and E-type NMOS transistors of the ED-type reference voltage generation circuit is exactly the same NMOS transistor structure including the gate electrode, which is due to the threshold voltage and K-value structures of the D-type NMOS and E-type NMOS. Therefore, the absolute values of ΔVTE / ΔT and Δ | VTD | / ΔT can be made closer to those of the prior art. That is, a reference voltage generating circuit that can output a more constant reference voltage with respect to temperature can be provided.
更に、ΔＶＴＥ／ΔＴとΔ｜ＶＴＤ｜／ΔＴは、それぞれＶＴＥと｜ＶＴＤ｜の値に依存しているが、Ｄ型ＮＭＯＳとＥ型ＮＭＯＳのトランジスタの構造をゲート電極材や、閾値電圧調整のためのチャネルイオン注入も含め全く同じＮＭＯＳトランジスタ構造としているので、ΔＶＴＥ／ΔＴとＶＴＥの関係及びΔ｜ＶＴＤ｜／ΔＴの｜ＶＴＤ｜の関係も同じ相関関係になる。これは、チャネルイオン注入ばらつきなどのプロセスばらつきにより、ＶＴＥが変化しても｜ＶＴＤ｜も同じ量だけ変化して、ＶＴＥ＋｜ＶＴＤ｜を一定に保つことが出来るうえに、Δ｜ＶＴＤ｜／ΔＴとΔ｜ＶＴＤ｜／ΔＴも同じ値を維持することができる。即ち、プロセスばらつきに対してもより一定の基準電圧が出力できる基準電圧発生回路とすることができる。 Furthermore, ΔVTE / ΔT and Δ | VTD | / ΔT depend on the values of VTE and | VTD |, respectively, but the structures of the D-type NMOS and E-type NMOS transistors are different from those of the gate electrode material and threshold voltage adjustment. Therefore, the relationship between ΔVTE / ΔT and VTE and the relationship between Δ | VTD | / ΔT | VTD | have the same correlation. This is because even if VTE changes due to process variations such as channel ion implantation variations, | VTD | changes by the same amount, and VTE + | VTD | can be kept constant, and Δ | VTD | / ΔT And Δ | VTD | / ΔT can maintain the same value. That is, it is possible to provide a reference voltage generating circuit that can output a more constant reference voltage against process variations.
以下、本発明を実施するための形態について、図面に基づいて説明する。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.
図１に第１の実施例を示す。同じ構造を有するＥ型ＮＭＯＳトランジスタＭ１とＥ型ＮＭＯＳトランジスタＭ２とダイオードＤｉ１とから構成される基準電圧発生回路である。ここでＥ型ＮＭＯＳトランジスタＭ１とＥ型ＮＭＯＳトランジスタＭ２とが同じ構造とは、ゲート絶縁膜の材料および厚さ、ゲート電極の材料および含まれる不純物の種類と濃度、チャネル領域の不純物プロファイル、ソース領域及びドレイン領域の構造及び不純物プロファイル、これら全てが同じであることを意味している。寸法以外は同じ製造条件により製造されたともいえる。 FIG. 1 shows a first embodiment. The reference voltage generation circuit includes an E-type NMOS transistor M1, an E-type NMOS transistor M2, and a diode Di1 having the same structure. Here, the E-type NMOS transistor M1 and the E-type NMOS transistor M2 have the same structure in that the material and thickness of the gate insulating film, the material of the gate electrode and the type and concentration of impurities contained therein, the impurity profile of the channel region, and the source region And the structure of the drain region and the impurity profile, all of which are the same. It can be said that it was manufactured under the same manufacturing conditions except for the dimensions.
Ｅ型ＮＭＯＳトランジスタＭ１のゲート電極は逆方向のダイオードＤｉ１を介して、自身のソース電極および基準電圧の出力端子であるＶｒｅｆ端子に接続されている。前記Ｅ型ＮＭＯＳトランジスタＭ１のゲート電極にはさらに外部から電圧を印加するための端子であるＶ１端子が接続されている。ダイオードのカソードがＶ１端子に接続され、アノードがＶｒｅｆ端子に接続されている。前記Ｅ型ＮＭＯＳトランジスタＭ２は飽和結線されており、前記Ｅ型ＮＭＯＳトランジスタＭ１に直列に接続されており、飽和結線されたゲート電極とドレイン電極はＶｒｅｆ端子に接続されている。Ｖ１端子とＶｒｅｆ端子の間にダイオードＤｉ１を配したのは、Ｖ１端子にＶｒｅｆ端子に比べ高い電圧を印加することができるようにするためである。 The gate electrode of the E-type NMOS transistor M1 is connected to the source electrode of the E-type NMOS transistor M1 and the Vref terminal which is an output terminal of the reference voltage via a diode Di1 in the reverse direction. A V1 terminal which is a terminal for applying a voltage from the outside is further connected to the gate electrode of the E-type NMOS transistor M1. The cathode of the diode is connected to the V1 terminal, and the anode is connected to the Vref terminal. The E-type NMOS transistor M2 is connected in saturation, and is connected in series to the E-type NMOS transistor M1, and the gate electrode and the drain electrode connected in saturation are connected to the Vref terminal. The reason why the diode Di1 is disposed between the V1 terminal and the Vref terminal is to allow a higher voltage than the Vref terminal to be applied to the V1 terminal.
図２はＥ型ＮＭＯＳトランジスタＭ１のゲート電極／基板間に正電圧を印加した時の印加時間と閾値電圧の変化を示す。横軸は印加時間であり、縦軸は閾値電圧である。実線はＥ型ＮＭＯＳトランジスタＭ１の場合であり、破線は後の説明において用いるためにＤ型ＮＭＯＳトランジスタの場合を示してある。ゲート電極／基板間に正電圧を印加する前においてはＥ型ＮＭＯＳトランジスタＭ１のゲート電極と基板の間に存在する界面あるいはゲート絶縁膜には、電子あるいはホールがトラップされているので、ゲート電極／基板間に印加された正の電圧により、印加時間によって最初は浅いトラップから電子が抜ける、あるいは浅いトラップにホールがトラップされることによりＥ型ＮＭＯＳトランジスタＭ１の閾値電圧は、見かけ上正から負へ変化する。さらに、正の電圧を印加すると、その後深いトラップに電子がトラップされることにより閾値電圧は見かけ上負から正へと変化する。図２のＡ点においては、Ｅ型ＮＭＯＳトランジスタＭ１は負の値の閾値電圧を有するＤ型のＮＭＯＳトランジスタとなっている。閾値電圧のこうした変動はゲート電極と基板の間に設けられたゲート絶縁膜が厚いほど顕著であり、最初の閾値電圧から±２V程度はシフトさせることが可能である。 FIG. 2 shows changes in application time and threshold voltage when a positive voltage is applied between the gate electrode / substrate of the E-type NMOS transistor M1. The horizontal axis is the application time, and the vertical axis is the threshold voltage. The solid line indicates the case of the E-type NMOS transistor M1, and the broken line indicates the case of the D-type NMOS transistor for use in the following description. Before a positive voltage is applied between the gate electrode / substrate, electrons or holes are trapped at the interface or gate insulating film existing between the gate electrode of the E-type NMOS transistor M1 and the substrate. The threshold voltage of the E-type NMOS transistor M1 apparently changes from positive to negative due to the positive voltage applied between the substrates, whereby electrons initially escape from the shallow trap depending on the application time, or holes are trapped in the shallow trap. Change. Furthermore, when a positive voltage is applied, electrons are trapped in a deep trap thereafter, and the threshold voltage apparently changes from negative to positive. At point A in FIG. 2, the E-type NMOS transistor M1 is a D-type NMOS transistor having a negative threshold voltage. Such variation in the threshold voltage becomes more significant as the gate insulating film provided between the gate electrode and the substrate is thicker, and can be shifted by about ± 2 V from the initial threshold voltage.
このように、図１に示したＶｒｅｆ端子をＧＮＤとし、Ｖ１端子に正の電圧を印加して、Ｅ型ＮＭＯＳトランジスタＭ１の閾値電圧が負であるＤ型ＮＭＯＳトランジスタとなるように印加時間を調整すれば、Ｍ１とＭ２が同じトランジスタ構造でありながら、異なる閾値電圧を有するＥＤ型基準電圧発生回路を得ることが出来る。Ｍ１とＭ２を同じトランジスタ構造とすることにより、温度変化が少なく、更にプロセスばらつきにも安定な基準電圧発生回路とすることが出来る。 As described above, the Vref terminal shown in FIG. 1 is set to GND, a positive voltage is applied to the V1 terminal, and the application time is adjusted to be a D-type NMOS transistor in which the threshold voltage of the E-type NMOS transistor M1 is negative. Accordingly, an ED type reference voltage generation circuit having different threshold voltages can be obtained while M1 and M2 have the same transistor structure. By making M1 and M2 have the same transistor structure, it is possible to provide a reference voltage generating circuit that has a small temperature change and is stable against process variations.
第２の実施例では、図３のようにＭ１をＥ型ＮＭＯＳトランジスタ、Ｍ２をＭ１と同じ構造のＥ型ＮＭＯＳトランジスタとし、Ｅ型ＮＭＯＳトランジスタＭ１のゲート電極は定電流源用としてＧＮＤに結線され、Ｅ型ＮＭＯＳトランジスタＭ２は飽和結線されている。ＰＭＯＳトランジスタＭ３とＭ４とはミラー接続され、Ｅ型ＮＭＯＳトランジスタＭ１に流れる電流をＰＭＯＳトランジスタＭ３とＭ４のカレントミラーにより前記Ｍ２に流すようにし、前記Ｍ１のゲート電極とＶｒｅｆ端子間にダイオードＤｉ１、前記Ｍ１のゲート電極にＶ１端子を設けた。 In the second embodiment, as shown in FIG. 3, M1 is an E-type NMOS transistor, M2 is an E-type NMOS transistor having the same structure as M1, and the gate electrode of the E-type NMOS transistor M1 is connected to GND for a constant current source. The E-type NMOS transistor M2 is saturated. The PMOS transistors M3 and M4 are mirror-connected, and the current flowing through the E-type NMOS transistor M1 is caused to flow to the M2 by the current mirror of the PMOS transistors M3 and M4, and the diode Di1 between the gate electrode of the M1 and the Vref terminal, A V1 terminal was provided on the gate electrode of M1.
前記第１の実施例と同様に、Ｖ１端子に正の電圧を印加して、Ｍ１の閾値電圧がＤ型ＮＭＯＳトランジスタとなるように印加時間を調整すれば、Ｍ１とＭ２が実施例１と同じ意味における同じトランジスタ構造でありながら異なる閾値電圧を有するＥＤ型基準電圧発生回路を得ることが出来る。Ｍ１とＭ２を同じトランジスタ構造とすることにより、温度変化が少なく、更にプロセスばらつきにも安定な基準電圧発生回路とすることが出来る。 As in the first embodiment, if a positive voltage is applied to the V1 terminal and the application time is adjusted so that the threshold voltage of M1 becomes a D-type NMOS transistor, M1 and M2 are the same as in the first embodiment. It is possible to obtain an ED type reference voltage generation circuit having different threshold voltages while having the same transistor structure in meaning. By making M1 and M2 have the same transistor structure, it is possible to provide a reference voltage generating circuit that has a small temperature change and is stable against process variations.
第３の実施例では、図４のようにＭ１をＤ型ＮＭＯＳトランジスタ、Ｍ２を前記Ｍ１と実施例１と同じ意味における同じ構造のＤ型ＮＭＯＳトランジスタとし、前記Ｍ１のゲートは定電流源用としてＧＮＤに結線され、前記Ｍ２は飽和結線されている。前記Ｍ２のゲート電極とＶｒｅｆ端子間にダイオードＤｉ２、前記Ｍ２のゲート電極にＶ２端子を設けた。 In the third embodiment, as shown in FIG. 4, M1 is a D-type NMOS transistor, M2 is a D-type NMOS transistor having the same structure as M1, and the gate of M1 is for a constant current source. It is connected to GND, and M2 is connected to saturation. A diode Di2 is provided between the gate electrode of M2 and the Vref terminal, and a V2 terminal is provided on the gate electrode of M2.
図２の破線は前記Ｄ型ＮＭＯＳトランジスタＭ２のゲート電極／基板間に正電圧を印加した時の印加時間と閾値電圧の変化を示している。ゲート電極／基板間に正電圧を印加する前においてはＤ型ＮＭＯＳトランジスタＭ２のゲート電極と基板の間に存在する界面あるいはゲート絶縁膜には、電子あるいはホールがトラップされているので、ゲート電極／基板間に印加された正の電圧により、印加時間によって最初は浅いトラップから電子が抜ける、あるいは浅いトラップにホールがトラップされることによりＤ型ＮＭＯＳトランジスタＭ２の閾値電圧は、見かけ上さらに負へ変化する。さらに、正の電圧を印加すると、その後深いトラップに電子がトラップされることにより閾値電圧は見かけ上負から正へと変化する。 The broken lines in FIG. 2 indicate changes in application time and threshold voltage when a positive voltage is applied between the gate electrode / substrate of the D-type NMOS transistor M2. Before a positive voltage is applied between the gate electrode / substrate, electrons or holes are trapped at the interface or gate insulating film existing between the gate electrode of the D-type NMOS transistor M2 and the substrate. Due to the positive voltage applied between the substrates, the threshold voltage of the D-type NMOS transistor M2 apparently changes further negatively due to the electron being initially removed from the shallow trap or the hole being trapped in the shallow trap depending on the application time. To do. Furthermore, when a positive voltage is applied, electrons are trapped in a deep trap thereafter, and the threshold voltage apparently changes from negative to positive.
図２の破線Ｂ点では、前記Ｍ２はＥ型ＮＭＯＳトランジスタとなっている。そこで、図４のＶｒｅｆ端子をＧＮＤとし、Ｖ２端子に正の電圧を印加して、前記Ｍ２の閾値電圧がＥ型ＮＭＯＳトランジスタとなるように印加時間を調整すれば、Ｍ１とＭ２が同じトランジスタ構造を有するＥＤ型基準電圧発生回路を得ることが出来る。Ｍ１とＭ２を同じトランジスタ構造とすることにより、温度変化が少なく、更にプロセスばらつきにも安定な基準電圧発生回路とすることが出来る。 At point B in FIG. 2, M2 is an E-type NMOS transistor. Therefore, if the Vref terminal in FIG. 4 is set to GND, a positive voltage is applied to the V2 terminal, and the application time is adjusted so that the threshold voltage of M2 becomes an E-type NMOS transistor, M1 and M2 have the same transistor structure. An ED type reference voltage generation circuit having the following can be obtained. By making M1 and M2 have the same transistor structure, it is possible to provide a reference voltage generating circuit that has a small temperature change and is stable against process variations.
Ｍ１ 定電流源用ＮＭＯＳトランジスタ
Ｍ２ 飽和結線されたＮＭＯＳトランジスタ
Ｍ３ カレントミラー用ＰＭＯＳトランジスタ
Ｍ４ カレントミラー用ＰＭＯＳトランジスタ
M1 NMOS transistor M2 for constant current source Saturated NMOS transistor M3 PMOS transistor for current mirror M4 PMOS transistor for current mirror
Claims (3)
前記デプレッション型ＮＭＯＳトランジスタに直列に接続された、飽和結線された第１のエンハンスメント型ＮＭＯＳトランジスタと、
前記デプレッション型ＮＭＯＳトランジスタの前記ゲート電極にさらに接続された入力端子と、を有し、
前記デプレッション型ＮＭＯＳトランジスタは、前記第１のエンハンスメント型ＮＭＯＳトランジスタとゲート絶縁膜の材料および厚さ、ゲート電極の材料および含まれる不純物の種類と濃度、チャネル領域の不純物プロファイル、ソース領域及びドレイン領域の構造及び不純物プロファイルが同一である第２のエンハンスメント型ＮＭＯＳトランジスタにおいて、ゲート電極と基板の間からトラップされていた電子が抜けること、あるいはホールがトラップされることにより見かけ上の閾値電圧が負となり、デプレッション型ＮＭＯＳトランジスタとして動作するようになったものであることを特徴とする基準電圧発生回路。 A depletion type NMOS transistor having a gate electrode connected to the output terminal via a diode;
A saturation-connected first enhancement type NMOS transistor connected in series to the depletion type NMOS transistor;
An input terminal further connected to the gate electrode of the depletion type NMOS transistor,
The depletion type NMOS transistor includes the first enhancement type NMOS transistor and the material and thickness of the gate insulating film, the material of the gate electrode and the type and concentration of impurities contained therein, the impurity profile of the channel region, the source region and the drain region. In the second enhancement type NMOS transistor having the same structure and impurity profile, the apparent threshold voltage becomes negative by trapping electrons trapped between the gate electrode and the substrate or trapping holes. A reference voltage generating circuit, which operates as a depletion type NMOS transistor.
前記デプレッション型ＮＭＯＳトランジスタと直列に接続された第１のエンハンスメント型ＰＭＯＳトランジスタと、
飽和結線された第１のエンハンスメント型ＮＭＯＳトランジスタと、
前記第１のエンハンスメント型ＮＭＯＳトランジスタと直列に接続されるとともに、前記第１のエンハンスメント型ＰＭＯＳトランジスタとミラー接続された第２のエンハンスメント型ＰＭＯＳトランジスタと、
前記第１のエンハンスメント型ＮＭＯＳトランジスタと前記第２のエンハンスメント型ＰＭＯＳトランジスタとに接続されている出力端子と
前記デプレッション型ＮＭＯＳトランジスタの前記ゲート電極にさらに接続された入力端子と、を有し、
前記デプレッション型ＮＭＯＳトランジスタは、前記第１のエンハンスメント型ＮＭＯＳトランジスタとゲート絶縁膜の材料および厚さ、ゲート電極の材料および含まれる不純物の種類と濃度、チャネル領域の不純物プロファイル、ソース領域及びドレイン領域の構造及び不純物プロファイルが同一である第２のエンハンスメント型ＮＭＯＳトランジスタにおいて、ゲート電極と基板の間からトラップされていた電子が抜けること、あるいはホールがトラップされることにより見かけ上の閾値電圧が負となり、デプレッション型ＮＭＯＳトランジスタとして動作するようになったものであることを特徴とする基準電圧発生回路。 A depletion type NMOS transistor having a gate electrode connected to GND via a diode;
A first enhancement type PMOS transistor connected in series with the depletion type NMOS transistor;
A first enhancement type NMOS transistor connected in saturation;
A second enhancement type PMOS transistor connected in series with the first enhancement type NMOS transistor and mirror-connected to the first enhancement type PMOS transistor;
An output terminal connected to the first enhancement type NMOS transistor and the second enhancement type PMOS transistor; and an input terminal further connected to the gate electrode of the depletion type NMOS transistor;
The depletion type NMOS transistor includes the first enhancement type NMOS transistor and the material and thickness of the gate insulating film, the material of the gate electrode and the type and concentration of impurities contained therein, the impurity profile of the channel region, the source region and the drain region. In the second enhancement type NMOS transistor having the same structure and impurity profile, the apparent threshold voltage becomes negative by trapping electrons trapped between the gate electrode and the substrate or trapping holes. A reference voltage generating circuit, which operates as a depletion type NMOS transistor.
前記第１のデプレッション型ＮＭＯＳトランジスタのソースに直列に接続された、ダイオードを介して飽和結線されたエンハンスメント型ＮＭＯＳトランジスタと、
前記エンハンスメント型ＮＭＯＳトランジスタのゲート電極にさらに接続された入力端子と、を有し、
前記エンハンスメント型ＮＭＯＳトランジスタは、前記第１のデプレッション型ＮＭＯＳトランジスタとゲート絶縁膜の材料および厚さ、ゲート電極の材料および含まれる不純物の種類と濃度、チャネル領域の不純物プロファイル、ソース領域及びドレイン領域の構造及び不純物プロファイルが同一である第２のデプレッション型ＮＭＯＳトランジスタにおいて、ゲート電極と基板の間に電子がトラップされることにより見かけ上の閾値電圧が正となり、エンハンスメント型ＮＭＯＳトランジスタとして動作するようになったものであることを特徴とする基準電圧発生回路。 A first depletion type NMOS transistor having a gate electrode connected to an output terminal;
An enhancement type NMOS transistor connected in series via a diode and connected in series to the source of the first depletion type NMOS transistor;
An input terminal further connected to the gate electrode of the enhancement type NMOS transistor,
The enhancement type NMOS transistor includes the first depletion type NMOS transistor and the gate insulating film material and thickness, the gate electrode material and the type and concentration of impurities contained therein, the channel region impurity profile, the source region and the drain region. In the second depletion type NMOS transistor having the same structure and impurity profile, an apparent threshold voltage becomes positive by trapping electrons between the gate electrode and the substrate, and the transistor operates as an enhancement type NMOS transistor. A reference voltage generating circuit characterized by comprising:
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108398978A (en) * | 2018-03-02 | 2018-08-14 | 湖南大学 | A kind of voltage reference circuit with anti-process corner variation and Width funtion tracking range |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59200320A (en) * | 1983-04-27 | 1984-11-13 | Hitachi Ltd | Generating circuit of reference voltage |
| JPH11134051A (en) * | 1997-10-31 | 1999-05-21 | Seiko Instruments Inc | Reference voltage circuit |
| US6005378A (en) * | 1998-03-05 | 1999-12-21 | Impala Linear Corporation | Compact low dropout voltage regulator using enhancement and depletion mode MOS transistors |
| JP2002368107A (en) * | 2001-06-07 | 2002-12-20 | Ricoh Co Ltd | Reference voltage generator circuit and power source using the same |
-
2016
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59200320A (en) * | 1983-04-27 | 1984-11-13 | Hitachi Ltd | Generating circuit of reference voltage |
| JPH11134051A (en) * | 1997-10-31 | 1999-05-21 | Seiko Instruments Inc | Reference voltage circuit |
| US6005378A (en) * | 1998-03-05 | 1999-12-21 | Impala Linear Corporation | Compact low dropout voltage regulator using enhancement and depletion mode MOS transistors |
| JP2002368107A (en) * | 2001-06-07 | 2002-12-20 | Ricoh Co Ltd | Reference voltage generator circuit and power source using the same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108398978A (en) * | 2018-03-02 | 2018-08-14 | 湖南大学 | A kind of voltage reference circuit with anti-process corner variation and Width funtion tracking range |
Also Published As
| Publication number | Publication date |
|---|---|
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