JP2017168870A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2017168870A JP2017168870A JP2017121831A JP2017121831A JP2017168870A JP 2017168870 A JP2017168870 A JP 2017168870A JP 2017121831 A JP2017121831 A JP 2017121831A JP 2017121831 A JP2017121831 A JP 2017121831A JP 2017168870 A JP2017168870 A JP 2017168870A
- Authority
- JP
- Japan
- Prior art keywords
- control gate
- length
- semiconductor device
- forming
- height
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 55
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 238000005530 etching Methods 0.000 claims description 65
- 238000000034 method Methods 0.000 claims description 43
- 238000001020 plasma etching Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 5
- 238000012545 processing Methods 0.000 abstract description 4
- 238000003475 lamination Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 48
- 229910004298 SiO 2 Inorganic materials 0.000 description 21
- 230000003321 amplification Effects 0.000 description 18
- 238000003199 nucleic acid amplification method Methods 0.000 description 18
- 239000000758 substrate Substances 0.000 description 12
- 239000000463 material Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 238000002474 experimental method Methods 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 230000001629 suppression Effects 0.000 description 3
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
まず、ラインアンドスペース状の半導体素子ブロックを備える半導体装置においてWigglingの発生するメカニズムについて、単層膜により形成されたラインパターンを例にして説明する。
。したがって、λ/hは3.3より必ず小さく、kも最小値1.1より必ず大きくなる。したが
って座屈発生に必要な応力は大きくなり、許容されるアスペクト比も大きくなる。
。したがって、λ/hのとりうる値は、3.3、3.3/2、3.3/3・・・である。図6に示す関係から、kが最小値1.1を取るのはλ=3.3hの周期の場合である。このため、周期λ=3.3hのWigglingが発生しやすい。
本実施例では、実施例1で説明した手法を3D-NANDの製造プロセスに適用して座屈起因のWigglingを抑制した例について説明する。
本実施例では、もうひとつのWigglingメカニズムであるうねり増幅現象とうねり増幅の抑制原理について説明する。リソグラフィによって形成されるマスクには、Line-Edge-Roughness(LER)と呼ばれる欠陥があり、ラインパターンのマスクが数nm程度うねる特徴がある。このうねりに起因して大きなWigglingが発生する現象がうねり増幅現象である。例えば、図18(A)のように周期λの正弦波状に左右にうねったラインパターン7があると想定する。図18(B)は図18(A)のA−A'断面図を示すが、
この状態では倒れずに自立している。いま、うねりを表す正弦波の振幅を仮想的にa0とすると、このパターンの位置座標は、次式であらわされる。
本実施例では、実施例3で説明した手法を3D-NANDの製造プロセスに適用して、うねり増幅が発生しても、デバイス特性に影響を与えない構造の3D-NANDを作成した例について説明する。
本実施例は、以下の構成を備えた半導体装置である。
1)能動素子として動作する半導体素子を備え、溝によって互いに分離された半導体素子ブロックを備える半導体装置において、前記半導体素子ブロックの長手方向の最大長さを高さで割った比が、座屈が発生しない範囲に規定されていることを特徴とする半導体装置。
2)複数のコンタクトゲート層が積層され、かつ互いに溝で分離された複数のコントロールゲート群と、当該コントロールゲート群に形成されたチャネルホールと、前記コントロールゲート群に電極を介して接続されたビット線と、前記コンタクトゲート層にコンタクトプラグを介して接続されるワード線とを備える半導体装置において、前記複数のコントロールゲート群は互いに同位相でうねった形状を備え、前記チャネルホールは前記うねりの形状の変曲点位置に形成されていることを特徴とする半導体装置。
Claims (12)
- 3次元メモリセルの形成工程を備える半導体装置の製造方法において、
前記3次元メモリセルの形成工程は、絶縁層と導電体層との積層膜によって構成され複数積層されたコントロールゲート層にチャネルホールを形成する工程と、プラズマエッチングにより前記複数積層されたコントロールゲート層に溝を形成して前記複数積層されたコントロールゲート層を分離し、複数のコントロールゲート群を形成する工程とを有し、
前記コントロールゲート群の長手方向の長さと前記コントロールゲート群の高さは、前記長さを2倍とする値を自然数で除した値である座屈周期を前記高さで除した値が3.3より小さくなるように規定されていることを特徴とする半導体装置の製造方法。 - 3次元メモリセルの形成工程を備える半導体装置の製造方法において、
前記3次元メモリセルの形成工程は、絶縁層と導電体層との積層膜によって構成され複数積層されたコントロールゲート層にチャネルホールを形成する工程と、プラズマエッチングにより前記複数積層されたコントロールゲート層に溝を形成して前記複数積層されたコントロールゲート層を分離し、複数のコントロールゲート群を形成する工程とを有し、
前記コントロールゲート群の短辺方向の長さと前記コントロールゲート群の高さは、前記高さを前記長さで除した値が10以上となるように規定されていることを特徴とする半導
体装置の製造方法。 - 3次元メモリセルの形成工程を備える半導体装置の製造方法において、
前記3次元メモリセルの形成工程は、絶縁層と導電体層との積層膜によって構成され複数積層されたコントロールゲート層にチャネルホールを形成する工程と、プラズマエッチングにより前記複数積層されたコントロールゲート層に溝を形成して前記複数積層されたコントロールゲート層を分離し、複数のコントロールゲート群を形成する工程とを有し、
前記コントロールゲート群の長手方向の長さと前記コントロールゲート群の高さは、前記長さを前記高さで除した値が1.65未満となるように規定されていることを特徴とする半導体装置の製造方法。 - 請求項3に記載の半導体装置の製造方法において、
前記コントロールゲート群における分離された方向の長さである幅に対する前記長さの比が16.5未満であることを特徴とする半導体装置の製造方法。 - 請求項4に記載の半導体装置の製造方法において、
前記コントロールゲート群の内部に前記チャネルホールを複数列形成することを特徴とする半導体装置の製造方法。 - 請求項1ないし5のいずれか一項に記載の半導体装置の製造方法において、
上方のコントロールゲート層の長さが下方のコントロールゲート層の長さよりも短くなるような階段状形状に前記コントロールゲート群を形成し、
前記コントロールゲート群の長手方向の長さを前記階段状形状の最下層のコントロールゲート層の長さとし、
前記高さを前記階段状形状全体の高さとすることを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記長さを前記高さで除した値が1.65未満であることを特徴とする半導体装置の製造方法。 - 請求項3に記載の半導体装置の製造方法において、
複数のコントロールゲート群を形成する工程は、前記複数積層されたコントロールゲート層上にラインアンドスペースパターンを形成する工程と当該ラインアンドスペースパターンをマスクとして前記複数積層されたコントロールゲート層を最下層までエッチングする工程とを含み、
前記ラインアンドスペースパターンは、個々のパターンが互いに同位相でうねった形状を有し、当該うねりの変曲点位置に前記チャネルホールが位置する形状であることを特徴とする半導体装置の製造方法。 - 複数のコントロールゲート層が積層され、かつ互いに溝で分離された複数のコントロールゲート群と、当該コントロールゲート群に形成されたチャネルホールと、前記コントロールゲート群に電極を介して接続されたビット線と、前記コントロールゲート層にコンタクトプラグを介して接続されたワード線とを備える半導体装置において、
前記コントロールゲート群の長手方向の長さを前記コントロールゲート群の高さで除した値が1.65未満となるように前記長さと前記高さが規定されていることを特徴とする半導体装置。 - 請求項9に記載の半導体装置において、
前記コントロールゲート群における分離された方向の長さである幅に対する前記長さの比が16.5未満であることを特徴とする半導体装置。 - 請求項10に記載の半導体装置において、
前記チャネルホールが前記コントロールゲート群の内部に複数列形成されていることを特徴とする半導体装置。 - 請求項9ないし11のいずれか一項に記載の半導体装置において、
上方のコントロールゲート層の長さが下方のコントロールゲート層の長さよりも短くなるような階段状形状に前記コントロールゲート群を形成し、
前記コントロールゲート群の長手方向の長さを前記階段状形状の最下層のコントロールゲート層の長さとし、
前記高さを前記階段状形状全体の高さとすることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017121831A JP6363266B2 (ja) | 2017-06-22 | 2017-06-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017121831A JP6363266B2 (ja) | 2017-06-22 | 2017-06-22 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012280480A Division JP6173684B2 (ja) | 2012-12-25 | 2012-12-25 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017168870A true JP2017168870A (ja) | 2017-09-21 |
JP6363266B2 JP6363266B2 (ja) | 2018-07-25 |
Family
ID=59913917
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017121831A Active JP6363266B2 (ja) | 2017-06-22 | 2017-06-22 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6363266B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20200011888A (ko) | 2018-07-25 | 2020-02-04 | 도쿄엘렉트론가부시키가이샤 | 하드 마스크용 막을 형성하는 방법 및 장치, 및 반도체 장치의 제조 방법 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010114113A (ja) * | 2008-11-04 | 2010-05-20 | Toshiba Corp | 半導体記憶装置 |
JP2010161132A (ja) * | 2009-01-07 | 2010-07-22 | Toshiba Corp | 不揮発性半導体記憶装置、及びその製造方法 |
JP2010192531A (ja) * | 2009-02-16 | 2010-09-02 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2012015343A (ja) * | 2010-07-01 | 2012-01-19 | Hitachi High-Technologies Corp | プラズマエッチング方法 |
JP2012175105A (ja) * | 2011-02-17 | 2012-09-10 | Lam Research Corporation | 疑似ハードマスクのためのウィグリング制御 |
-
2017
- 2017-06-22 JP JP2017121831A patent/JP6363266B2/ja active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010114113A (ja) * | 2008-11-04 | 2010-05-20 | Toshiba Corp | 半導体記憶装置 |
JP2010161132A (ja) * | 2009-01-07 | 2010-07-22 | Toshiba Corp | 不揮発性半導体記憶装置、及びその製造方法 |
JP2010192531A (ja) * | 2009-02-16 | 2010-09-02 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2012015343A (ja) * | 2010-07-01 | 2012-01-19 | Hitachi High-Technologies Corp | プラズマエッチング方法 |
JP2012175105A (ja) * | 2011-02-17 | 2012-09-10 | Lam Research Corporation | 疑似ハードマスクのためのウィグリング制御 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20200011888A (ko) | 2018-07-25 | 2020-02-04 | 도쿄엘렉트론가부시키가이샤 | 하드 마스크용 막을 형성하는 방법 및 장치, 및 반도체 장치의 제조 방법 |
US10879069B2 (en) | 2018-07-25 | 2020-12-29 | Tokyo Electron Limited | Method and apparatus for forming hard mask film and method for manufacturing semiconductor devices |
Also Published As
Publication number | Publication date |
---|---|
JP6363266B2 (ja) | 2018-07-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6173684B2 (ja) | 半導体装置の製造方法 | |
TWI657503B (zh) | 在金屬線之陣列之心軸及非心軸線中形成自對準切口的設備及方法 | |
US9099470B2 (en) | Method of forming patterns for semiconductor device | |
JP5730607B2 (ja) | 3次元半導体装置の配線構造体 | |
JP4167664B2 (ja) | レチクルの補正方法、レチクルの作製方法、パターン形成方法及び半導体装置の製造方法 | |
US20100093173A1 (en) | Method of forming patterns of semiconductor device | |
CN110349964B (zh) | 三维存储器件及三维存储器件的制作方法 | |
KR20110029228A (ko) | 패턴 구조물 및 이의 형성 방법. | |
JP4536314B2 (ja) | 半導体記憶装置及び半導体記憶装置の製造方法 | |
JP6457581B2 (ja) | コンタクト・パッド構造およびそれを作製するための方法 | |
JP2009170661A (ja) | 半導体装置の製造方法 | |
JP2020150075A (ja) | 半導体記憶装置および半導体記憶装置の製造方法 | |
JP6363266B2 (ja) | 半導体装置の製造方法 | |
JP2019201038A (ja) | 半導体装置およびその製造方法 | |
CN110518016B (zh) | 间距可扩充立体nand存储器 | |
KR20090049379A (ko) | 플래시 메모리 소자의 제조 방법 | |
US11876048B2 (en) | Memory device and method of manufacturing the same | |
JP2021044295A (ja) | 半導体装置およびその製造方法 | |
US20220302045A1 (en) | Semiconductor device | |
US9547743B2 (en) | Manufacturing method for a semiconductor device, pattern generating method and nontransitory computer readable medium storing a pattern generating program | |
US20100264547A1 (en) | Semiconductor device and method for manufacturing | |
JP3380941B2 (ja) | 線幅管理パターンおよびこれを用いた線幅管理方法 | |
KR20220140815A (ko) | 계단형 구조를 포함한 마이크로전자 디바이스, 관련 메모리 디바이스, 전자 시스템 및 방법 | |
CN1316603C (zh) | 半导体集成电路装置的制造方法 | |
JP2020047797A (ja) | 記憶装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170622 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170623 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180323 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180327 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180411 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180529 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180627 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6363266 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |