JP2017168551A - 半導体記憶装置 - Google Patents
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Abstract
Description
先ず、第1の実施の形態に係る半導体記憶装置の全体構成について説明する。
また、メモリセルアレイ1は、Z方向に延びる複数のメモリ柱状体105を有する。メモリ柱状体105は、基板101に下端を接続され、その上端はビット線BLに電気的に接続される。導電層102とメモリ柱状体105との交差部は、ソース側選択トランジスタSTS、メモリセルMC又はドレイン側選択トランジスタSTDとして機能する。導電層102は、例えばタングステン(W)やポリシリコン等の導電層からなり、ワード線WL、ソース側選択ゲート線SGS及びドレイン側選択ゲート線SGDとして機能する。
なお、導電層102の材料としては、上記のタングステン(W)やポリシリコンの他、例えばWN、Al、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、TiN、WSix、TaSix、PdSix、ErSix、YSix、PtSix、HfSix、NiSix、CoSix、TiSix、VSix、CrSix、MnSix、FeSix等の導電層から構成することが考えられる。
特にSiO2、SiN、SiONなどのSi系の絶縁層に関しては、酸素元素、窒素元素の濃度がそれぞれ1×1018atoms/cm3以上であるものを含む。
第1の実施の形態は、図13に示すように、トンネル絶縁層123を構成する第1絶縁層1231、第2絶縁層1232、及び第3絶縁層1233の膜厚r1、r2、r3の膜厚比を適切に調節することにより、上記の条件1及び条件2を両立させることを可能にしている。
図17は、図15及び図16の分析結果を直線近似した結果を示している。条件1及び条件2の両方を満たす膜厚比L1、L2、L3の組み合わせである菱形のドットを囲う12本の直線(一次関数)を特定し、この12本の直線で囲われる領域を定義する。4つの直線は、図17に示すように、一次関数の傾きa(a11、a21、a12、a22、a13、a23)及び切片b(b11、b21、b31、b41、b12、b22、b32、b42、b13、b23、b33、b43)により定義される。
なお、上記の例では、1つのグラフに含まれる4本の直線(左上、左下、右上、右下)のうち、対向する2本は互いに平行(傾きが同じ)として近似している。しかし、これに限定されるものではなく、対向する2本の直線の傾きは異なるものとしてもよい。
次に、第2の実施の形態に係る半導体記憶装置の全体構成について説明する。第2の実施の形態の半導体記憶装置の全体構成は、第1の実施の形態(図1〜図4)と略同一でよい。また、第2の実施の形態の半導体記憶装置は、第1の実施の形態と同様に、トンネル絶縁層123中の第1絶縁層1231、第2絶縁層1232、及び第3絶縁層1233の膜厚比を適切に設定するものである。ただし、この第2の実施の形態は、図41に示すように、半導体層122の直径rが、Z方向の下方と上方とで異なる場合を想定し、このような直径rの変化を考慮に入れて膜厚比を設定している。
この図42のグラフから分るように、半導体122の半径rが、上端側で大きく下端側で小さい順テーパ形状を有している場合、トンネル絶縁層123中において第2絶縁層1232が占める割合は、半導体層122の下端側におけるよりも、上端側において大きくするのが、条件1及び2を両立する観点からは好ましい。換言すれば、トンネル絶縁層123中における窒化シリコン(Si3N4)の割合は、半導体層122の上端側において大きく、下端側において上端側よりも小さくするのが好ましい。
次に、第3の実施の形態に係る半導体記憶装置の全体構成について説明する。第3の実施の形態の半導体記憶装置の全体構成は、第1の実施の形態(図1〜図4)と略同一でよい。また、第3の実施の形態の半導体記憶装置は、第1の実施の形態と同様に、トンネル絶縁層123中の第1絶縁層1231、第2絶縁層1232、及び第3絶縁層1233の膜厚比を適切に設定するものである。ただし、この第3の実施の形態は、図43に示すように、トンネル絶縁層123の膜厚が、下方と上方とで異なる場合を想定している。
この図44のグラフから分るように、トンネル絶縁層123の膜厚が、半導体層122の下端側の方が上方側よりも厚い場合、トンネル絶縁層123中において第2絶縁層1232が占める割合は、半導体層122の下端側におけるよりも、上端側において小さくするのが、条件1及び2を両立される観点から好ましい。換言すれば、トンネル絶縁層123中における酸化シリコン(SiO2)に対する窒化シリコン(Si3N4)の割合は、半導体層122の上端側において小さく、下端側において大きくするのが好ましい。
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上述の第2の実施の形態と第3の実施の形態を組み合わせて膜厚比を決定することも、本件発明の範囲に含まれ得る。
Claims (8)
- メモリセルが配列されたメモリセルアレイを備え、
前記メモリセルアレイは、
第1方向に積層された複数の導電層と、
前記複数の導電層によりその周囲を囲われ前記第1方向を長手方向として延びる半導体層と、
前記半導体層と前記導電層との間において前記半導体層の周囲を囲うように配置され、前記半導体層側から順に、第1の絶縁層、電荷を蓄積可能な電荷蓄積層、及び第2の絶縁層を含むメモリゲート絶縁層と
を備え、
前記第1の絶縁層は、前記半導体層側から順に、第1の絶縁領域、第2の絶縁領域、及び第3の絶縁領域を備え、
前記メモリセルへの書き込み動作において前記第1の絶縁層に流れる電流が所定値以上となり、且つ前記メモリセルへの読み出し動作において前記第1の絶縁層に流れる電流が所定値以下となるよう、前記第1の絶縁領域、前記第2の絶縁領域、及び前記第3の絶縁領域において、前記第1方向に対して交差する第2方向の厚みの比が設定されている半導体記憶装置。 - 前記半導体層は、前記第1方向の第1の位置と、前記第1方向の第2の位置とで、前記第2方向の径が異なり、
前記第1の絶縁領域、前記第2の絶縁領域、及び前記第3の絶縁領域の前記厚みの比は、前記第1の位置、及び前記第2の位置のそれぞれにおいて、前記前記メモリセルへの書き込み動作において前記メモリゲート絶縁層に流れる電流が所定値以上となり、且つ前記メモリセルへの読み出し動作において前記メモリゲート絶縁層に流れる電流が所定値以下となるよう設定されている、請求項1記載の半導体記憶装置。 - メモリセルが配列されたメモリセルアレイを備え、
前記メモリセルアレイは、
第1方向に積層された複数の導電層と、
前記複数の導電層によりその周囲を囲われ前記第1方向を長手方向として延びる半導体層と、
前記半導体層と前記導電層との間において前記半導体層の周囲を囲うように配置され、前記半導体層側から順に、第1の絶縁層、電荷を蓄積可能な電荷蓄積層、及び第2の絶縁層を含むメモリゲート絶縁層と
を備え、
前記第1の絶縁層は、前記半導体層側から順に、第1の絶縁領域、第2の絶縁領域、及び第3の絶縁領域を備え、
前記第2の絶縁領域は、前記第1及び第3の絶縁領域よりも誘電率が大きく、
前記第1方向に対して交差する第2方向において、前記第1の絶縁層における前記第2の絶縁領域の厚みの割合は、前記第1方向の第1の位置と、前記第1方向の第2の位置とで、異なる半導体記憶装置。 - 前記半導体層は、前記第1の位置と、前記第2の位置とで、前記第2方向の径が異なる請求項3記載の半導体記憶装置。
- 前記第1の位置における前記半導体層の径は、前記第2の位置における前記半導体層の径よりも大きく、前記第1の位置における前記第2の絶縁領域の厚みの割合は、前記第2の位置における前記第2の絶縁領域の厚みの割合よりも大きい請求項4記載の半導体記憶装置。
- 前記メモリゲート絶縁層は、前記第1の位置と、前記第2の位置とで、前記第2方向の厚みが異なる請求項3記載の半導体記憶装置。
- 前記第1の位置における前記メモリゲート絶縁層の厚みは、前記第2の位置における前記メモリゲート絶縁層の厚みよりも小さく、前記第1の位置における前記第2の絶縁領域の厚みの割合は、前記第2の位置における前記第2の絶縁領域の厚みの割合よりも小さい請求項6記載の半導体記憶装置。
- 前記第1の絶縁領域、前記第2の絶縁領域、及び前記第3の絶縁領域は、それぞれ、酸化シリコン、窒化シリコン、及び酸化シリコンを含む請求項1乃至7のいずれかに記載の半導体記憶装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109700453A (zh) * | 2018-12-15 | 2019-05-03 | 深圳先进技术研究院 | 一种复合阵列电极及其制备方法和应用 |
US10741383B2 (en) | 2017-11-29 | 2020-08-11 | Toshiba Memory Corporation | Semiconductor device and method of manufacturing the same |
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JP2009152498A (ja) * | 2007-12-21 | 2009-07-09 | Toshiba Corp | 不揮発性半導体メモリ |
JP2010225684A (ja) * | 2009-03-19 | 2010-10-07 | Toshiba Corp | 半導体記憶装置 |
JP2013187421A (ja) * | 2012-03-08 | 2013-09-19 | Toshiba Corp | 半導体記憶装置 |
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