JP2017168551A - 半導体記憶装置 - Google Patents

Abstract

【課題】書き込み動作での電流を大きくし、且つ読み出し動作でのリーク電流が小さくする。【解決手段】メモリセルアレイは、第１方向に積層された複数の導電層と、複数の導電層によりその周囲を囲われ第１方向を長手方向として延びる半導体層と、半導体層と導電層との間において半導体層の周囲を囲うように配置され、半導体層側から順に、第１の絶縁層、電荷を蓄積可能な電荷蓄積層、及び第２の絶縁層を含むメモリゲート絶縁層とを備える。第１の絶縁層は、半導体層側から順に、第１の絶縁領域、第２の絶縁領域、及び第３の絶縁領域を備える。メモリセルへの書き込み動作において第１の絶縁層に流れる電流が所定値以上となり、且つメモリセルへの読み出し動作において第１の絶縁層に流れる電流が所定値以下となるよう、第１の絶縁領域、第２の絶縁領域、及び第３の絶縁領域において、第１方向に対して交差する第２方向の厚みの比が設定されている。【選択図】図１４

Description

以下に記載された実施の形態は、半導体記憶装置に関する。

半導体記憶装置の１つに、フラッシュメモリがある。特にＮＡＮＤ型フラッシュメモリは、低コスト且つ大容量であることから一般に広く利用されている。これまで、このＮＡＮＤ型フラッシュメモリの更なる大容量化のための技術が多く提案されている。その１つが、メモリセルを三次元的に配列したメモリセルアレイ構造である。

このような３次元型の半導体記憶装置は、基板に交差する方向に延びる半導体層と、その周囲を覆うように配置され電荷蓄積層を含むメモリゲート絶縁層を有する。このような３次元型の半導体記憶装置において、書き込み動作での電流を大きくし、且つ読み出し動作でのリーク電流が小さくすることが求められている。

特開２０１３−１８７４２１号公報

以下に記載の実施の形態は、３次元型の半導体記憶装置において、書き込み動作での電流を大きくし、且つ読み出し動作でのリーク電流が小さくすることを可能にするものである。

一の実施の形態に係る半導体記憶装置は、メモリセルが配列されたメモリセルアレイを備える。メモリセルアレイは、第１方向に積層された複数の導電層と、複数の導電層によりその周囲を囲われ第１方向を長手方向として延びる半導体層と、半導体層と導電層との間において半導体層の周囲を囲うように配置され、半導体層側から順に、第１の絶縁層、電荷を蓄積可能な電荷蓄積層、及び第２の絶縁層を含むメモリゲート絶縁層とを備える。第１の絶縁層は、半導体層側から順に、第１の絶縁領域、第２の絶縁領域、及び第３の絶縁領域を備える。メモリセルへの書き込み動作において第１の絶縁層に流れる電流が所定値以上となり、且つメモリセルへの読み出し動作において第１の絶縁層に流れる電流が所定値以下となるよう、第１の絶縁領域、第２の絶縁領域、及び第３の絶縁領域において、前記第１方向に対して交差する第２方向の厚みの比が設定されている。

第１の実施の形態に係る半導体記憶装置の構成を説明するブロック図である。 第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部の構成を示す概略的な斜視図である。 第１の実施の形態に係る半導体記憶装置のメモリセルＭＣの概略的な構成を示す概略図である。 第１の実施の形態に係る半導体記憶装置のメモリユニットＭＵの等価回路図である。 従来の平面型のフラッシュメモリセルにおいて所定の電圧が印加された場合の電界Ｅａの様子を示す。 第１の実施の形態に係る三次元型のフラッシュメモリセルにおいて所定の電圧が印加された場合の電界Ｅｂの様子を示す。 従来の平面型のフラッシュメモリセルにおいて所定の電圧が印加された場合における、トンネル絶縁層１２３Ａにおけるエネルギーバンド図を示す。 従来の平面型のフラッシュメモリセルにおいて所定の電圧が印加された場合における、トンネル絶縁層１２３Ａにおける電界分布を示す。 第１の実施の形態のメモリセルにおいて、半導体層１２２と導電層１０２との間に所定の電圧が印加された場合における、トンネル絶縁層１２３（第１絶縁層１２３１、第２絶縁層１２３２、及び第３絶縁層１２３３）のエネルギーバンド図である。 第１の実施の形態のメモリセルにおいて、半導体層１２２と導電層１０２との間に所定の電圧が印加された場合における、トンネル絶縁層１２３（第１絶縁層１２３１、第２絶縁層１２３２、及び第３絶縁層１２３３）の電界分布を示す。 第１の実施の形態のメモリセルにおいて、半導体層１２２と導電層１０２との間に所定の電圧が印加された場合における、トンネル絶縁層１２３（第１絶縁層１２３１、第２絶縁層１２３２、及び第３絶縁層１２３３）の電束密度分布を示す。 従来の平面型のフラッシュメモリセルと、第１の実施の形態に従った３次元型のフラッシュメモリセルの電界−電流密度特性を示すグラフである。 第１の実施の形態に従った３次元型のフラッシュメモリセルのトンネル絶縁層１２３を構成する３つの層の膜厚比を説明する概念図である。 トンネル絶縁層１２３の全体の物理膜厚が７．６ｎｍ、半導体層１２２の半径ｒが３１ｎｍである場合において、条件１及び／又は条件２を満たす膜厚ｒ１、ｒ２、ｒ３の組み合わせをグラフである。 トンネル絶縁層１２３の全体の物理膜厚が７．６ｎｍ、半導体層１２２の半径ｒが３１ｎｍである場合を説明する概念図である。 トンネル絶縁層１２３の全体の物理膜厚が７．６ｎｍ、半導体層１２２の半径ｒが３１ｎｍである場合において、条件１及び／又は条件２を満たす膜厚比Ｌ１、Ｌ２、Ｌ３の組み合わせを示すグラフである。 トンネル絶縁層１２３の全体の物理膜厚が７．６ｎｍ、半導体層１２２の半径ｒが３１ｎｍである場合において、条件１及び／又は条件２を満たす膜厚比Ｌ１、Ｌ２、Ｌ３の組み合わせを示すグラフ（直線近似）である。 トンネル絶縁層１２３の全体の物理膜厚が７．６ｎｍ、半導体層１２２の半径ｒが２０ｎｍである場合において、条件１及び／又は条件２を満たす膜厚ｒ１、ｒ２、ｒ３の組み合わせをグラフである。 トンネル絶縁層１２３の全体の物理膜厚が７．６ｎｍ、半導体層１２２の半径ｒが２０ｎｍである場合において、条件１及び／又は条件２を満たす膜厚比Ｌ１、Ｌ２、Ｌ３の組み合わせを示すグラフである。 トンネル絶縁層１２３の全体の物理膜厚が７．６ｎｍ、半導体層１２２の半径ｒが２０ｎｍである場合において、条件１及び／又は条件２を満たす膜厚比Ｌ１、Ｌ２、Ｌ３の組み合わせを示すグラフ（直線近似）である。 トンネル絶縁層１２３の全体の物理膜厚が６．６ｎｍ、半導体層１２２の半径ｒが３１ｎｍである場合において、条件１及び／又は条件２を満たす膜厚ｒ１、ｒ２、ｒ３の組み合わせをグラフである。 トンネル絶縁層１２３の全体の物理膜厚が６．６ｎｍ、半導体層１２２の半径ｒが３１ｎｍである場合において、条件１及び／又は条件２を満たす膜厚比Ｌ１、Ｌ２、Ｌ３の組み合わせを示すグラフである。 トンネル絶縁層１２３の全体の物理膜厚が６．６ｎｍ、半導体層１２２の半径ｒが３１ｎｍである場合において、条件１及び／又は条件２を満たす膜厚比Ｌ１、Ｌ２、Ｌ３の組み合わせを示すグラフ（直線近似）である。 トンネル絶縁層１２３の全体の物理膜厚が６．６ｎｍ、半導体層１２２の半径ｒが２０ｎｍである場合において、条件１及び／又は条件２を満たす膜厚ｒ１、ｒ２、ｒ３の組み合わせをグラフである。 トンネル絶縁層１２３の全体の物理膜厚が６．６ｎｍ、半導体層１２２の半径ｒが２０ｎｍである場合において、条件１及び／又は条件２を満たす膜厚比Ｌ１、Ｌ２、Ｌ３の組み合わせを示すグラフである。 トンネル絶縁層１２３の全体の物理膜厚が６．６ｎｍ、半導体層１２２の半径ｒが２０ｎｍである場合において、条件１及び／又は条件２を満たす膜厚比Ｌ１、Ｌ２、Ｌ３の組み合わせを示すグラフ（直線近似）である。 トンネル絶縁層１２３の全体の物理膜厚が５．６ｎｍ、半導体層１２２の半径ｒが３１ｎｍである場合において、条件１及び／又は条件２を満たす膜厚ｒ１、ｒ２、ｒ３の組み合わせをグラフである。 トンネル絶縁層１２３の全体の物理膜厚が５．６ｎｍ、半導体層１２２の半径ｒが３１ｎｍである場合において、条件１及び／又は条件２を満たす膜厚比Ｌ１、Ｌ２、Ｌ３の組み合わせを示すグラフである。 トンネル絶縁層１２３の全体の物理膜厚が５．６ｎｍ、半導体層１２２の半径ｒが３１ｎｍである場合において、条件１及び／又は条件２を満たす膜厚比Ｌ１、Ｌ２、Ｌ３の組み合わせを示すグラフ（直線近似）である。 トンネル絶縁層１２３の全体の物理膜厚が５．５ｎｍ、半導体層１２２の半径ｒが３１ｎｍである場合において、条件１及び／又は条件２を満たす膜厚ｒ１、ｒ２、ｒ３の組み合わせをグラフである。 トンネル絶縁層１２３の全体の物理膜厚が５．５ｎｍ、半導体層１２２の半径ｒが３１ｎｍである場合において、条件１及び／又は条件２を満たす膜厚比Ｌ１、Ｌ２、Ｌ３の組み合わせを示すグラフである。 トンネル絶縁層１２３の全体の物理膜厚が５．５ｎｍ、半導体層１２２の半径ｒが３１ｎｍである場合において、条件１及び／又は条件２を満たす膜厚比Ｌ１、Ｌ２、Ｌ３の組み合わせを示すグラフ（直線近似）である。 トンネル絶縁層１２３の全体の物理膜厚が５．５ｎｍ、半導体層１２２の半径ｒが２０ｎｍである場合において、条件１及び／又は条件２を満たす膜厚ｒ１、ｒ２、ｒ３の組み合わせをグラフである。 トンネル絶縁層１２３の全体の物理膜厚が５．５ｎｍ、半導体層１２２の半径ｒが２０ｎｍである場合において、条件１及び／又は条件２を満たす膜厚比Ｌ１、Ｌ２、Ｌ３の組み合わせを示すグラフである。 トンネル絶縁層１２３の全体の物理膜厚が５．５ｎｍ、半導体層１２２の半径ｒが２０ｎｍである場合において、条件１及び／又は条件２を満たす膜厚比Ｌ１、Ｌ２、Ｌ３の組み合わせを示すグラフ（直線近似）である。 トンネル絶縁層１２３の全体の物理膜厚が５．４ｎｍ、半導体層１２２の半径ｒが２０ｎｍである場合において、条件１及び／又は条件２を満たす膜厚ｒ１、ｒ２、ｒ３の組み合わせをグラフである。 トンネル絶縁層１２３の全体の物理膜厚が５．４ｎｍ、半導体層１２２の半径ｒが２０ｎｍである場合において、条件１及び／又は条件２を満たす膜厚比Ｌ１、Ｌ２、Ｌ３の組み合わせを示すグラフである。 トンネル絶縁層１２３の全体の物理膜厚が５．４ｎｍ、半導体層１２２の半径ｒが２０ｎｍである場合において、条件１及び／又は条件２を満たす膜厚比Ｌ１、Ｌ２、Ｌ３の組み合わせを示すグラフ（直線近似）である。 トンネル絶縁層１２３の全体の物理膜厚が５．４ｎｍ、半導体層１２２の半径ｒが２０ｎｍである場合において、条件１及び／又は条件２を満たす膜厚ｒ１、ｒ２、ｒ３の組み合わせをグラフである。 トンネル絶縁層１２３の全体の物理膜厚が５．４ｎｍ、半導体層１２２の半径ｒが２０ｎｍである場合において、条件１及び／又は条件２を満たす膜厚比Ｌ１、Ｌ２、Ｌ３の組み合わせを示すグラフである。 第２の実施の形態を説明する概念図である。 第２の実施の形態において、条件１及び／又は条件２を満たす膜厚比Ｌ１、Ｌ２、Ｌ３の組み合わせを示すグラフ（直線近似）である。 第３の実施の形態を説明する概念図である。 第３の実施の形態において、条件１及び／又は条件２を満たす膜厚比Ｌ１、Ｌ２、Ｌ３の組み合わせを示すグラフ（直線近似）である。

以下、図面を参照して、不揮発性半導体記憶装置の実施の形態について説明する。

［第１の実施の形態］
先ず、第１の実施の形態に係る半導体記憶装置の全体構成について説明する。

図１は、第１の実施の形態に係る半導体記憶装置の構成を説明するブロック図である。この半導体記憶装置は、メモリセルアレイ１、ロウデコーダ２及び３、センスアンプ４、カラムデコーダ５、ソース線電位設定部６及び制御部７を備える。

メモリセルアレイ１は、複数のメモリブロックＭＢを有する。各メモリブロックＭＢは、三次元的に配列された複数の電荷蓄積型のメモリセルである複数のメモリトランジスタを有している。メモリブロックＭＢは、データの消去動作の最小単位となる。なお、複数のメモリブロックＭＢのうちの一部は、初期設定データ、トリミングデータ、不良救済のためのリダンダンシデータなどを記憶するＲＯＭフューズブロック１ａとされていてもよい。ＲＯＭフューズブロック１ａのデータは、本装置の電源投入後に読み出され、読み出されたデータは制御部７などに転送・記憶される。

ロウデコーダ２及び３は、メモリセルアレイ１のデータの書き込み動作及び読み出し動作の際に、取り込まれたブロックアドレス信号等をデコードし、所定のワード線等を駆動する。センスアンプ４は、読み出し動作時においてビット線に流れる電気信号を検知し増幅する。カラムデコーダ５は、カラムアドレス信号をデコードし、センスアンプ４を制御する。ソース線電位設定部６は、ソース線ＳＬの電位を制御する。制御部７は、電圧を昇圧し、書き込み動作や消去動作時に用いる高電圧を生成する他、制御信号を生成し、ロウデコーダ２及び３、センスアンプ４、カラムデコーダ５及びソース線電位設定部６を制御すると共に、これらを介してメモリセルアレイ１を制御する。

次に、図２を参照して、第１の実施の形態に係るメモリセルアレイ１の概略的な構成について説明する。図２は、メモリセルアレイ１の一部の構成を示す概略的な斜視図である。尚、図２においては、説明の簡単化のため、層間絶縁層など一部の構成の図示を省略している。また、図示の簡略化のため、各配線の本数も、他の図面とは異ならせている。

第１の実施の形態に係るメモリセルアレイ１は、基板１０１と、基板１０１上にＺ方向に積層された複数の導電層１０２とを備える。導電層１０２の間には、図示しない層間絶縁層が配置されている。
また、メモリセルアレイ１は、Ｚ方向に延びる複数のメモリ柱状体１０５を有する。メモリ柱状体１０５は、基板１０１に下端を接続され、その上端はビット線ＢＬに電気的に接続される。導電層１０２とメモリ柱状体１０５との交差部は、ソース側選択トランジスタＳＴＳ、メモリセルＭＣ又はドレイン側選択トランジスタＳＴＤとして機能する。導電層１０２は、例えばタングステン（Ｗ）やポリシリコン等の導電層からなり、ワード線ＷＬ、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤとして機能する。

複数の導電層１０２は、Ｘ方向の端部において、階段状に形成された配線部を備えている。以下では、メモリセルＭＣ等が配置される領域をメモリ領域ＭＲと称し、このメモリ領域ＭＲから導電層１０２を引き出して導電層１０２を階段状に形成した部分を階段状配線領域ＣＲと称する。

階段状配線領域ＣＲにおける導電層１０２は、その端部の上面が、上層に位置する導電層１０２によって覆われない部分を有し、その部分がコンタクト部１０２ａを形成している。導電層１０２は、このコンタクト部１０２ａにおいてコンタクトプラグ１０９の下端と接続されている。また、コンタクトプラグ１０９の上端は配線１１０と接続されている。コンタクトプラグ１０９及び配線１１０は、タングステン等の導電層からなる。

なお、第１の実施の形態に係るメモリセルアレイ１は、製造時の層間支持のための複数の支柱１１１を備えていても良い。支柱１１１は、メモリ柱状体１０５と同様に、基板１０１に下端を接続されるように形成される。支柱１１１は、メモリ柱状体１０５と同様の構造を有していてもよいし、酸化シリコンなどの絶縁体のみで構成されてもよい。図２では、１つの支柱１１１のみが代表的に図示されているが、実際の装置では、より多くの支柱１１１が設けられ得る。

また、第１の実施の形態に係るメモリセルアレイ１は、複数の導電層１０２のＹ方向の側面に対向し、Ｘ方向に延びる導電層１０８を備える。導電層１０８の下面は、基板１０１に接している。導電層１０８は、例えばタングステン（Ｗ）等の導電層からなり、ソース線ＳＬと基板１０１とを接続するためのソースコンタクトＬＩとして機能する。
なお、導電層１０２の材料としては、上記のタングステン（Ｗ）やポリシリコンの他、例えばＷＮ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、ＴｉＮ、ＷＳｉ_ｘ、ＴａＳｉ_ｘ、ＰｄＳｉ_ｘ、ＥｒＳｉ_ｘ、ＹＳｉ_ｘ、ＰｔＳｉ_ｘ、ＨｆＳｉ_ｘ、ＮｉＳｉ_ｘ、ＣｏＳｉ_ｘ、ＴｉＳｉ_ｘ、ＶＳｉ_ｘ、ＣｒＳｉ_ｘ、ＭｎＳｉ_ｘ、ＦｅＳｉ_ｘ等の導電層から構成することが考えられる。

また第１の実施の形態に係るメモリセルアレイ１は、複数の導電層１０２及びメモリ柱状体１０５の上方に位置し、Ｘ方向に複数配設され、Ｙ方向に延びる複数の導電層１０６及び導電層１０７を備える。導電層１０６の下面には、それぞれメモリ柱状体１０５が接続されている。導電層１０６は、例えばタングステン（Ｗ）等の導電層からなり、ビット線ＢＬとして機能する。また、導電層１０７の下面には、導電層１０８が接続されている。導電層１０７は、例えばタングステン（Ｗ）等の導電層からなり、ソース線ＳＬとして機能する。

次に、図３を参照して、第１の実施の形態に係るメモリセルＭＣの概略的な構成について説明する。図３は、メモリセルＭＣの構成を示す概略的な斜視図である。尚、図３においては、メモリセルＭＣの構成について示しているが、ソース側選択トランジスタＳＴＳ及びドレイン側選択トランジスタＳＴＤも、メモリセルＭＣと同様に構成しても良い。また、図３においては、一部の構成を省略している。

メモリセルＭＣは、導電層１０２とメモリ柱状体１０５との交差部に設けられる。メモリ柱状体１０５は、コア絶縁層１２１及びコア絶縁層１２１の側壁を覆う柱状の半導体層１２２を備える。メモリ柱状体１０５は、そのＸＹ平面に沿った断面において略円形に近い、略円筒形の形状を備えている。更に、半導体層１２２と導電層１０２との間には、トンネル絶縁層１２３、電荷蓄積層１２４及びブロック絶縁層１２５を含むメモリゲート絶縁層ＭＧが設けられている。コア絶縁層１２１は、例えば、酸化シリコン（ＳｉＯ_２）等の絶縁層からなる。半導体層１２２は、例えばポリシリコン等の半導体層からなり、メモリセルＭＣのチャネルとして機能する。トンネル絶縁層１２３は、例えば酸化シリコン（ＳｉＯ_２）からなる第１絶縁層１２３１、窒化シリコン（Ｓｉ_３Ｎ_４））からなる第２絶縁層１２３２、及び酸化シリコン（ＳｉＯ_２）からなる第２絶縁層１２３３の３層構造（ＯＮＯ構造）を有している。第２絶縁層１２３２の材料は窒化シリコンには限定されないが、第１絶縁層１２３２の材料よりも誘電率の高い材料が選択される。

電荷蓄積層１２４は、例えば窒化シリコン（Ｓｉ_３Ｎ_４）などの電荷をトラップサイトに捕獲可能な絶縁層からなる。ブロック絶縁層１２５は、例えば酸化シリコン（ＳｉＯ_２）等の絶縁層からなる。この電荷蓄積層１２４へ蓄積される電荷の量により、メモリセルＭＣの閾値電圧が変化する。メモリセルＭＣは、この閾値電圧の値に応じたデータを記憶する。

メモリセルＭＣへの書き込み動作では、ワード線ＷＬ（導電層１０２）に所定の書き込み電圧を印加する一方、半導体層１２２には例えば０Ｖを印加する。これにより、電荷蓄積層１２４にはトンネル絶縁層１２３を流れるトンネル電流により電子が蓄積され、メモリセルＭＣの閾値電圧が上昇する。逆に、メモリセルＭＣの消去動作では、ワード線ＷＬには例えば０Ｖを印加する一方、半導体層１２２（チャネル）に所定の消去電圧（例えば２０Ｖ以上）を印加する。これにより、電荷蓄積層１２４からトンネル絶縁層１２３を介して電子が排出され、メモリセルＭＣの閾値電圧は低下する。

半導体層１２２の材料としては、上記のポリシリコンの他、例えば、ＳｉＧｅ、ＳｉＣ、Ｇｅ、Ｃ等の半導体から構成することが考えられる。また、半導体層１２２と基板１０１や導電層１０６との接触面には、シリサイドが形成されていても良い。このようなシリサイドには、例えば、Ｓｃ、Ｔｉ、ＶＣｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ等を使用することが考えられる。更に、このようにして形成されたシリサイドには、Ｓｃ、Ｔｉ、ＶＣｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ等を添加しても良い。

ブロック絶縁層１２５の材料としては、ＳｉＯ_２、ＳｉＮ、Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、ＳｉＯＮ、ＨｆＯ_２、ＨｆＳｉＯＮ、Ｔａ_２Ｏ_５、ＴｉＯ_２又はＳｒＴｉＯ_３等を用いることができる。
特にＳｉＯ_２、ＳｉＮ、ＳｉＯＮなどのＳｉ系の絶縁層に関しては、酸素元素、窒素元素の濃度がそれぞれ１×１０^１８ａｔｏｍｓ／ｃｍ^３以上であるものを含む。

上述のような構造を有するメモリセルＭＣ、選択トランジスタＳＴＤ、ＳＴＳが直列接続されて、図４に示すようなメモリユニットＭＵを構成する。すなわち、メモリユニットＭＵは、直列接続された複数（ｎ個）のメモリセルＭＣ（ＭＣ０〜ＭＣｎ−１）からなるメモリストリングＭＳ、並びにメモリストリングＭＳの両端に接続されるソース側選択トランジスタＳＴＳ及びドレイン選択トランジスタＳＴＤを有する。図示は省略するが、共通のワード線ＷＬに接続される複数のメモリユニットＭＵは、前述のメモリブロックＭＢを構成する。なお、メモリストリングＭＳの中の複数のメモリセルＭＣのうちのいくつかは、データ記憶には用いられないダミーセルとすることもできる。ダミーセルの数は任意の数に設定され得る。

次に、第１の実施の形態のメモリゲート絶縁層ＭＧの構造について、図５及び図６を参照してより詳しく説明する。

図３を参照して既に説明したように、この半導体記憶装置では、メモリゲート絶縁層ＭＧが、円筒状の半導体層１２２の周囲を覆うように配置されている。一方、図５に示すような従来の平面型のフラッシュメモリセルでは、平面の半導体基板１２２Ａ上に平面上のメモリゲート絶縁層ＭＧＡ（トンネル絶縁層１２３Ａ、電荷蓄積層１２４Ａ、及びブロック絶縁層１２５）を介してゲート電極となる導電層１０２Ａが配置されている。トンネル絶縁層１２３Ａは、第１の実施の形態と同様に、第１絶縁層１２３１Ａ、第２絶縁層１２３２Ａ、及び第３絶縁層１２３３Ａの３層構造を備えている。このような平面型のフラッシュメモリセルにおいては、書き込み動作や読み出し動作により導電層１０２Ａ及び半導体層１２２Ａの間に電圧が印加されても、メモリゲート絶縁層ＭＧＡにおける電界Ｅａは積層方向の位置によらず一定となる。

これに対し、第１の実施の形態では、円筒形の半導体層１２２の周囲をメモリゲート絶縁層ＭＧが覆い、更にその外側を導電層１０２が囲っている。このような構造において、書き込み動作により導電層１０２と半導体層１２２との間に電圧が印加されると、図６に示すように、メモリゲート絶縁層ＭＧでの電界Ｅｂは全体に一様ではなく、半導体層１２２側（中心側）に向かうほど強くなる。このため、メモリゲート絶縁層ＭＧの厚さ方向において電流密度は一様とはならない。 この傾向は、微細化が進展し半導体層１２２の半径が小さくなり、メモリゲート絶縁層ＭＧの曲率が大きくなるほど強くなる。

図７、及び図８は、従来の平面型のフラッシュメモリセル（図５）において、半導体層１２２Ａと導電層１０２Ａとの間に所定の電圧が印加された場合における、トンネル絶縁層１２３Ａ（第１絶縁層１２３１Ａ、第２絶縁層１２３２Ａ、及び第３絶縁層１２３３Ａ）のエネルギーバンド図、及び電界分布を示す。電圧の印加により、各膜の内部において電位差は生じるが、その傾きは一定であり、従って各膜における電界は一定である（図８参照）。なお、図７及び図８では、第１絶縁層１２３１Ａ、第２絶縁層１２３２Ａ、及び第３絶縁層１２３３Ａを、それぞれＬａｙｅｒ１、Ｌａｙｅｒ２、Ｌａｙｅｒ３と標記している。

一方、図９は、第１の実施の形態のメモリセル（図３、図６）において、半導体層１２２と導電層１０２との間に所定の電圧が印加された場合における、トンネル絶縁層１２３（第１絶縁層１２３１、第２絶縁層１２３２、及び第３絶縁層１２３３）のエネルギーバンド図である。なお、図９では、第１絶縁層１２３１、第２絶縁層１２３２、及び第３絶縁層１２３３を、それぞれＬａｙｅｒ１、Ｌａｙｅｒ２、Ｌａｙｅｒ３と標記している。前述したように、メモリゲート絶縁層ＭＧが曲率を有するため、所定の電圧が印加された場合における各膜１２３１〜１２３３の内部での電位の傾きは一定ではない。このため、図１０に示すように、各膜１２３１〜１２３３の内部における電界は一定ではなく、膜厚方向において異なる値となる。なお、図１０に示す如く、電界強度は、第１絶縁層１２３１、第２絶縁層１２３２、及び第３絶縁層１２３３の境界において不連続であるが、図１１に示すように、電束密度は第１絶縁層１２３１、第２絶縁層１２３２、及び第３絶縁層１２３３の境界においても連続の値となる。

図１２は、従来の平面型のフラッシュメモリセルと、第１の実施の形態に従った３次元型のフラッシュメモリセルの電界−電流密度特性を示すグラフである。図１２において、横軸Ｅｏｘ＿ｆｌａｔは電界Ｅを等価酸化膜厚ＥＯＴで除した値であり、縦軸はメモリゲート絶縁層ＭＧの電流密度を示す。図１２から明らかなように、メモリゲート絶縁層ＭＧの曲率が大きくなるほど（曲率半径が１００ｎｍ、１０ｎｍ、６ｎｍ、３ｎｍ、１ｎｍと小さくなるほど）、僅かな電界の変化により、メモリゲート絶縁膜ＭＧ中のトンネル絶縁層１２３に流れるトンネル電流が大きく増加する。逆に、曲率が小さくなるほど、電界−電流特性は、従来の平面型のフラッシュメモリセルの特性（Ｆｌａｔ）に近づく。

第１の実施の形態は、このような３次元構造の半導体記憶装置において、次のような条件が得られるようなトンネル絶縁層１２３の構造を採用している。書き込み動作においては、例えば２０Ｖ以上のプログラム電圧ＰＧＭが導電層１０２に印加されるが、その際にトンネル絶縁層１２３に印加される高電界(例えば１１ＭＶ／ｃｍ)により充分に大きなトンネル電流(例えば０．１Ａ／ｃｍ^２より大)が得られることが必要である（条件１）。

一方、読み出し動作においては、例えば数Ｖ程度の読み出し電圧又は読み出しパス電圧がメモリセルの制御ゲート（導電層１０２）に印加される。その際にトンネル絶縁層１２３に中程度の電界(例えば７ＭＶ／ｃｍ)が印加されたとしても、トンネル絶縁層１２３を流れるトンネル電流が十分に低い値（例えば１０^−９Ａ／ｃｍ未満）とされる必要がある（条件２）。
第１の実施の形態は、図１３に示すように、トンネル絶縁層１２３を構成する第１絶縁層１２３１、第２絶縁層１２３２、及び第３絶縁層１２３３の膜厚ｒ１、ｒ２、ｒ３の膜厚比を適切に調節することにより、上記の条件１及び条件２を両立させることを可能にしている。

図１４は、トンネル絶縁層１２３の全体の物理膜厚が７．６ｎｍ、半導体層１２２の半径ｒが３１ｎｍである場合において、第１絶縁層１２３１、第２絶縁層１２３２、及び第３絶縁層１２３３の膜厚ｒ１、ｒ２、ｒ３を様々な値に変更した場合において得られる電流が、上記条件１及び／又は条件２を満たすか否かを示すグラフである。

図１４において、四角形のプロットは条件１のみが満たされるｒ１、ｒ２、ｒ３の関係を示している。円形のプロットは条件２のみが満たされるｒ１、ｒ２、ｒ３の関係を示している。そして、菱形のプロットは条件１と２とが両立するｒ１、ｒ２、ｒ３の関係を示している。第１の実施の形態では、この菱形のプロットの位置となるよう、ｒ１、ｒ２、ｒ３の大小関係を設定する（ただし、ｒ１、ｒ２及びｒ３の総和は７．６ｎｍに設定される）。図１４から明らかなように、ｒ１、ｒ２及びｒ３の比を適切に設定することにより、条件１と２を両立された半導体記憶装置が得られる。

図１３、図１４は、膜厚ｒ１、ｒ２、及びｒ３をファクターとした分析の結果を示したものである。図１４のグラフにおいて、点線の閉曲線の内部に含まれる菱形のプロットが、条件１及び条件２を同時に満たすｒ１、ｒ２、ｒ３の条件を示している。

また、図１５、及び図１６に示すように、第１絶縁層１２３１、第２絶縁層１２３２、及び第３絶縁層１２３３の相対的な膜厚比Ｌ１、Ｌ２、Ｌ３をファクターとした分析を行うことも可能である。膜厚比ＬｉはＬｉ＝ｒｉ／（ｒ１＋ｒ２＋ｒ３）と表現することができ（i=1,2,3）、Ｌ１〜ｌ３の総和は１となる。図１６は、Ｌ１〜Ｌ３をそれぞれ縦軸、横軸に設定し、Ｌ１〜Ｌ３を様々に変化させた場合におけるトンネル電流を示している。その分布状態は、図１４の場合と同様である。

そして、この図１３〜図１６に示すような分析結果に基づき、条件１及び条件２が満たされる条件を、直線近似により求めることも可能である。
図１７は、図１５及び図１６の分析結果を直線近似した結果を示している。条件１及び条件２の両方を満たす膜厚比Ｌ１、Ｌ２、Ｌ３の組み合わせである菱形のドットを囲う１２本の直線（一次関数）を特定し、この１２本の直線で囲われる領域を定義する。４つの直線は、図１７に示すように、一次関数の傾きａ（ａ１１、ａ２１、ａ１２、ａ２２、ａ１３、ａ２３）及び切片ｂ(ｂ１１、ｂ２１、ｂ３１、ｂ４１、ｂ１２、ｂ２２、ｂ３２、ｂ４２、ｂ１３、ｂ２３、ｂ３３、ｂ４３)により定義される。
なお、上記の例では、１つのグラフに含まれる４本の直線（左上、左下、右上、右下）のうち、対向する２本は互いに平行（傾きが同じ）として近似している。しかし、これに限定されるものではなく、対向する２本の直線の傾きは異なるものとしてもよい。

図１８〜図２０は、トンネル絶縁層１２３の全体の物理膜厚が７．６ｎｍ、半導体層１２２の半径ｒが２０ｎｍである場合において、第１絶縁層１２３１、第２絶縁層１２３２、及び第３絶縁層１２３３の膜厚ｒ１、ｒ２、ｒ３を様々な値に変更した場合において得られる電流が、上記条件１及び／又は条件２を満たすか否かを示すグラフである。図１４、図１６、図１７（トンネル絶縁層１２３の全体の物理膜厚が７．６ｎｍ、半導体層１２２の半径ｒが２０ｎｍである場合）と同様に、図１８〜図２０の四角形のプロットは条件１のみが満たされるｒ１、ｒ２、ｒ３の関係を示している。また、円形のプロットは条件２のみが満たされるｒ１、ｒ２、ｒ３の関係を示している。そして、菱形のプロットは条件１と２とが両立するｒ１、ｒ２、ｒ３の関係を示している。

トンネル絶縁層１２３の全体の物理膜厚が７．６ｎｍ、半導体層１２２の半径ｒが２０ｎｍである場合にも、図１８の破線の閉曲線の内部に位置する菱形のプロットが得られるよう、ｒ１、ｒ２、ｒ３の大小関係が設定される（ただし、ｒ１、ｒ２及びｒ３の総和は７．６ｎｍに設定される）。図１８から明らかなように、ｒ１、ｒ２及びｒ３の比を適切に設定することにより、条件１と２を両立された半導体記憶装置が得られる。図１９に示すように、膜厚ｒ１、ｒ２、ｒ３の代りに、膜厚比Ｌ１、Ｌ２、Ｌ３の関係を分析することもできる。また、図１９に示すように、第１絶縁層１２３１、第２絶縁層１２３２、及び第３絶縁層１２３３の相対的な膜厚比Ｌ１、Ｌ２、Ｌ３をファクターとした分析を行うことも可能である。また、図２０に示すように、図１８〜図１９に示すような分析結果に基づき、条件１及び条件２が満たされる条件を、直線近似により求めることも可能である。

図２１〜図４０は、トンネル絶縁層１２３の全体の物理膜厚、及び半導体層１２２の半径ｒの大きさを図１４〜図２０の場合とは異なる値に設定した場合における分析結果を示すグラフである。図２１、図２２、及び図２３は、トンネル絶縁層１２３の全体の物理膜厚が６．６ｎｍ、半導体層１２２の半径ｒが３１ｎｍの場合において、条件１及び条件２が同時に満たされる膜厚ｒ１〜ｒ３又は膜厚比Ｌ１〜Ｌ３の組み合わせを示す。図２１は、膜厚ｒ１〜ｒ３を横軸及び縦軸にとったものであり、図２２は、膜厚比Ｌ１〜Ｌ３を横軸及び縦軸にとったものである。また、図２３は、条件１及び条件２が同時に満たされる場合の膜厚比Ｌｉを直線近似で表現したものである。

図２４、図２５、及び図２６は、トンネル絶縁層１２３の全体の物理膜厚が６．６ｎｍ、半導体層１２２の半径ｒが２０ｎｍの場合において、条件１及び条件２が同時に満たされる膜厚ｒ１〜ｒ３又は膜厚比Ｌ１〜Ｌ３の組み合わせを示す。図２４は、膜厚ｒ１〜ｒ３を横軸及び縦軸にとったものであり、図２５は、膜厚比Ｌ１〜Ｌ３を横軸及び縦軸にとったものである。また、図２６は、条件１及び条件２が同時に満たされる場合の膜厚比Ｌｉを直線近似で表現したものである。

図２７、図２８、及び図２９は、トンネル絶縁層１２３の全体の物理膜厚が５．６ｎｍ、半導体層１２２の半径ｒが３１ｎｍの場合において、条件１及び条件２が同時に満たされる膜厚ｒ１〜ｒ３又は膜厚比Ｌ１〜Ｌ３の組み合わせを示す。図２７は、膜厚ｒ１〜ｒ３を横軸及び縦軸にとったものであり、図２８は、膜厚比Ｌ１〜Ｌ３を横軸及び縦軸にとったものである。また、図２９は、条件１及び条件２が同時に満たされる場合の膜厚比Ｌｉを直線近似で表現したものである。

図３０、図３１、及び図３２は、トンネル絶縁層１２３の全体の物理膜厚が５．５ｎｍ、半導体層１２２の半径ｒが３１ｎｍの場合において、条件１及び条件２が同時に満たされる膜厚ｒ１〜ｒ３又は膜厚比Ｌ１〜Ｌ３の組み合わせを示す。図３０は、膜厚ｒ１〜ｒ３を横軸及び縦軸にとったものであり、図３１は、膜厚比Ｌ１〜Ｌ３を横軸及び縦軸にとったものである。また、図３２は、条件１及び条件２が同時に満たされる場合の膜厚比Ｌｉを直線近似で表現したものである。

図３３、図３４、及び図３５は、トンネル絶縁層１２３の全体の物理膜厚が５．５ｎｍ、半導体層１２２の半径ｒが２０ｎｍの場合において、条件１及び条件２が同時に満たされる膜厚ｒ１〜ｒ３又は膜厚比Ｌ１〜Ｌ３の組み合わせを示す。図３３は、膜厚ｒ１〜ｒ３を横軸及び縦軸にとったものであり、図３４は、膜厚比Ｌ１〜Ｌ３を横軸及び縦軸にとったものである。また、図３５は、条件１及び条件２が同時に満たされる場合の膜厚比Ｌｉを直線近似で表現したものである。

図３６、図３７、及び図３８は、トンネル絶縁層１２３の全体の物理膜厚が５．４ｎｍ、半導体層１２２の半径ｒが２０ｎｍの場合において、条件１及び条件２が同時に満たされる膜厚ｒ１〜ｒ３又は膜厚比Ｌ１〜Ｌ３の組み合わせを示す。図３６は、膜厚ｒ１〜ｒ３を横軸及び縦軸にとったものであり、図３７は、膜厚比Ｌ１〜Ｌ３を横軸及び縦軸にとったものである。また、図３８は、条件１及び条件２が同時に満たされる場合の厚比Ｌｉを直線近似で表現したものである。

図３９、及び図４０は、トンネル絶縁層１２３の全体の物理膜厚が５．４ｎｍ、半導体層１２２の半径ｒが２０ｎｍの場合において、条件１及び条件２が同時に満たされる膜厚ｒ１〜ｒ３又は膜厚比Ｌ１〜Ｌ３の組み合わせを示す。図３９は、膜厚ｒ１〜ｒ３を横軸及び縦軸にとったものであり、図４０は、膜厚比Ｌ１〜Ｌ３を横軸及び縦軸にとったものである。この条件下では、条件１及び条件２が同時に満たされる膜厚ｒ１〜ｒ３の組み合わせは得られなかった。

以上説明したように、第１の実施の形態の半導体記憶装置によれば、トンネル絶縁層１２３を構成する３つの層の膜厚比を適切に設定することにより、書き込み動作での電流を大きくする一方で読み出し動作でのリーク電流を小さくすることが可能になる。

［第２の実施の形態］
次に、第２の実施の形態に係る半導体記憶装置の全体構成について説明する。第２の実施の形態の半導体記憶装置の全体構成は、第１の実施の形態（図１〜図４）と略同一でよい。また、第２の実施の形態の半導体記憶装置は、第１の実施の形態と同様に、トンネル絶縁層１２３中の第１絶縁層１２３１、第２絶縁層１２３２、及び第３絶縁層１２３３の膜厚比を適切に設定するものである。ただし、この第２の実施の形態は、図４１に示すように、半導体層１２２の直径ｒが、Ｚ方向の下方と上方とで異なる場合を想定し、このような直径ｒの変化を考慮に入れて膜厚比を設定している。

一例として、図４１に示すように、半導体層１２２の直径ｒが、Ｚ方向の上方では３１ｎｍである一方、下方では２０ｎｍである場合を考える。この場合、トンネル絶縁層１２３中の第１絶縁層１２３１、第２絶縁層１２３２、及び第３絶縁層１２３３の膜厚比Ｌ１、Ｌ２、Ｌ３は、図４２に示すように、実線の１２本の直線で囲われる領域と、破線の１２本の直線で囲われる領域との両方が含まれる領域となるように決定される。図４２中の実線の１２本の直線は、図２０の１２本の直線と対応し、図４２中の破線の１２本の直線は、図１７の１２本の直線と対応する。
この図４２のグラフから分るように、半導体１２２の半径ｒが、上端側で大きく下端側で小さい順テーパ形状を有している場合、トンネル絶縁層１２３中において第２絶縁層１２３２が占める割合は、半導体層１２２の下端側におけるよりも、上端側において大きくするのが、条件１及び２を両立する観点からは好ましい。換言すれば、トンネル絶縁層１２３中における窒化シリコン（Ｓｉ_３Ｎ_４）の割合は、半導体層１２２の上端側において大きく、下端側において上端側よりも小さくするのが好ましい。

［第３の実施の形態］
次に、第３の実施の形態に係る半導体記憶装置の全体構成について説明する。第３の実施の形態の半導体記憶装置の全体構成は、第１の実施の形態（図１〜図４）と略同一でよい。また、第３の実施の形態の半導体記憶装置は、第１の実施の形態と同様に、トンネル絶縁層１２３中の第１絶縁層１２３１、第２絶縁層１２３２、及び第３絶縁層１２３３の膜厚比を適切に設定するものである。ただし、この第３の実施の形態は、図４３に示すように、トンネル絶縁層１２３の膜厚が、下方と上方とで異なる場合を想定している。

一例として、図４３に示すように、トンネル絶縁層１２３の膜厚が、上方（半導体層１２２の上端付近）では６．６ｎｍである一方、下方（半導体層１２２の下端付近）では７．６ｎｍである場合を考える（半導体層１２２の半径ｒは、位置によらず３１ｎｍで均一であるとする）。この場合、トンネル絶縁層１２３中の第１絶縁層１２３１、第２絶縁層１２３２、及び第３絶縁層１２３３の膜厚比Ｌ１、Ｌ２、Ｌ３は、図４４に示すように、実線の１２本の直線で囲われる領域と、破線の１２本の直線で囲われる領域との両方が含まれる領域となるように決定される。図４４中の実線の１２本の直線は、図２３の１２本の直線と対応し、図４４中の破線の１２本の直線は、図１７の１２本の直線と対応する。
この図４４のグラフから分るように、トンネル絶縁層１２３の膜厚が、半導体層１２２の下端側の方が上方側よりも厚い場合、トンネル絶縁層１２３中において第２絶縁層１２３２が占める割合は、半導体層１２２の下端側におけるよりも、上端側において小さくするのが、条件１及び２を両立される観点から好ましい。換言すれば、トンネル絶縁層１２３中における酸化シリコン（ＳｉＯ_２）に対する窒化シリコン（Ｓｉ_３Ｎ_４）の割合は、半導体層１２２の上端側において小さく、下端側において大きくするのが好ましい。

［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上述の第２の実施の形態と第３の実施の形態を組み合わせて膜厚比を決定することも、本件発明の範囲に含まれ得る。

１・・・メモリセルアレイ、 ２、３・・・ロウデコーダ、 ４・・・センスアンプ、 ５・・・カラムデコーダ、 ６・・・ソース線電位設定部、 ７・・・制御部、ｌ １０１・・・基板、 １０２・・・導電層、 １０２ａ・・・コンタクト部、 １０５・・・メモリ柱状体、 １０６、１０７、１０８・・・導電層、 １０９・・・コンタクトプラグ、 １１０・・・配線、 １１１・・・ ＭＲ・・・メモリ領域、 ＣＲ・・・階段状配線領域、 ＢＬ・・・ビット線、 ＳＬ・・・ソース線、 ＷＬ・・・ワード線、 ＳＧＤ・・・ドレイン側選択ゲート線、 ＳＧＳ・・・ソース側選択ゲート線、 ＭＣ・・・メモリセル、 ＳＴＤ・・・ドレイン側選択トランジスタ、 ＳＴＳ・・・ソース側選択トランジスタ、 １２１・・・コア絶縁層、 １２２・・・半導体層、 １２３・・・トンネル絶縁層、 １２４・・・電荷蓄積層、 １２５・・・ブロック絶縁層、 ＭＧ・・・メモリゲート絶縁層、 １２３１・・・第１絶縁層、 １２３２・・・第２絶縁層、 １２３３・・・第３絶縁層。

Claims (8)

1. メモリセルが配列されたメモリセルアレイを備え、
   前記メモリセルアレイは、
   第１方向に積層された複数の導電層と、
   前記複数の導電層によりその周囲を囲われ前記第１方向を長手方向として延びる半導体層と、
   前記半導体層と前記導電層との間において前記半導体層の周囲を囲うように配置され、前記半導体層側から順に、第１の絶縁層、電荷を蓄積可能な電荷蓄積層、及び第２の絶縁層を含むメモリゲート絶縁層と
   を備え、
   前記第１の絶縁層は、前記半導体層側から順に、第１の絶縁領域、第２の絶縁領域、及び第３の絶縁領域を備え、
   前記メモリセルへの書き込み動作において前記第１の絶縁層に流れる電流が所定値以上となり、且つ前記メモリセルへの読み出し動作において前記第１の絶縁層に流れる電流が所定値以下となるよう、前記第１の絶縁領域、前記第２の絶縁領域、及び前記第３の絶縁領域において、前記第１方向に対して交差する第２方向の厚みの比が設定されている半導体記憶装置。
2. 前記半導体層は、前記第１方向の第１の位置と、前記第１方向の第２の位置とで、前記第２方向の径が異なり、
   前記第１の絶縁領域、前記第２の絶縁領域、及び前記第３の絶縁領域の前記厚みの比は、前記第１の位置、及び前記第２の位置のそれぞれにおいて、前記前記メモリセルへの書き込み動作において前記メモリゲート絶縁層に流れる電流が所定値以上となり、且つ前記メモリセルへの読み出し動作において前記メモリゲート絶縁層に流れる電流が所定値以下となるよう設定されている、請求項１記載の半導体記憶装置。
3. メモリセルが配列されたメモリセルアレイを備え、
   前記メモリセルアレイは、
   第１方向に積層された複数の導電層と、
   前記複数の導電層によりその周囲を囲われ前記第１方向を長手方向として延びる半導体層と、
   前記半導体層と前記導電層との間において前記半導体層の周囲を囲うように配置され、前記半導体層側から順に、第１の絶縁層、電荷を蓄積可能な電荷蓄積層、及び第２の絶縁層を含むメモリゲート絶縁層と
   を備え、
   前記第１の絶縁層は、前記半導体層側から順に、第１の絶縁領域、第２の絶縁領域、及び第３の絶縁領域を備え、
   前記第２の絶縁領域は、前記第１及び第３の絶縁領域よりも誘電率が大きく、
   前記第１方向に対して交差する第２方向において、前記第１の絶縁層における前記第２の絶縁領域の厚みの割合は、前記第１方向の第１の位置と、前記第１方向の第２の位置とで、異なる半導体記憶装置。
4. 前記半導体層は、前記第１の位置と、前記第２の位置とで、前記第２方向の径が異なる請求項３記載の半導体記憶装置。
5. 前記第１の位置における前記半導体層の径は、前記第２の位置における前記半導体層の径よりも大きく、前記第１の位置における前記第２の絶縁領域の厚みの割合は、前記第２の位置における前記第２の絶縁領域の厚みの割合よりも大きい請求項４記載の半導体記憶装置。
6. 前記メモリゲート絶縁層は、前記第１の位置と、前記第２の位置とで、前記第２方向の厚みが異なる請求項３記載の半導体記憶装置。
7. 前記第１の位置における前記メモリゲート絶縁層の厚みは、前記第２の位置における前記メモリゲート絶縁層の厚みよりも小さく、前記第１の位置における前記第２の絶縁領域の厚みの割合は、前記第２の位置における前記第２の絶縁領域の厚みの割合よりも小さい請求項６記載の半導体記憶装置。
8. 前記第１の絶縁領域、前記第２の絶縁領域、及び前記第３の絶縁領域は、それぞれ、酸化シリコン、窒化シリコン、及び酸化シリコンを含む請求項１乃至７のいずれかに記載の半導体記憶装置。

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