JP2010225684A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体基板111と、半導体基板上に形成された第1選択トランジスタLSTと、第1選択トランジスタ上に積層され、直列に接続された複数のメモリセルトランジスタMTrと、メモリセルトランジスタ上に形成された第2選択トランジスタUSTと、を具備し、メモリセルトランジスタは、第1選択トランジスタから第2選択トランジスタに向けて径が大きくなるテーパー形状の柱状半導体SPと、柱状半導体の側面に形成されたトンネル絶縁膜122と、トンネル絶縁膜の側面に形成され、第1選択トランジスタ側から第2選択トランジスタ側に向けて電荷のトラップ密度が大きくなる電荷蓄積層121と、電荷蓄積層の側面に形成されたブロック絶縁膜120と、ブロック絶縁膜の側面に形成されたゲート電極としての複数の導電体膜WLと、を有する。
【選択図】 図2
Description
まず、図1を参照して本発明が適用されるNANDストリングを有する一括加工型3次元積層メモリについて説明する。
第1の実施形態は、NANDストリング10におけるメモリセルトランジスタMTrのMONOS構造において、電荷蓄積層のトラップ密度を上部側と下部側とで変化させることにより、メモリセル特性の向上を図る例である。
図2は、第1の実施形態に係るNANDストリング10の構成を示している。
図4乃至図10は、本実施形態に係るNANDストリング10の製造工程を示している。
上述したような、下部から上部に向けてトラップ密度が大きくなる電荷蓄積層121の構成について、図11乃至図13を参照して説明する。
図11(a)は、本実施形態に係るメモリセルトランジスタMTrにおけるメモリ膜124の構成1を示している。
図12は、本実施形態に係るメモリセルトランジスタMTrにおけるメモリ膜124の構成2を示している。
図13は、本実施形態に係るメモリセルトランジスタMTrにおけるメモリ膜124の構成3を示している。
上記第1の実施形態によれば、一括加工型3次元積層メモリにおけるトンネル電界が小さい上部側とトンネル電界が大きい下部側とを有するNANDストリング10を構成するメモリ膜124の電荷蓄積層121は、上部側で電荷のトラップ密度が大きく、下部側でトラップ密度が小さくなっている。すなわち、本実施形態では、トンネル電界が小さく、書き込み及び消去速度が遅い上部側の電荷蓄積層121のトラップ密度を大きくし、トンネル電界が大きく、書き込み及び消去速度が速い上部側の電荷蓄積層121のトラップ密度を小さくしている。これにより、NANDストリング10の上部側と下部側において、書き込み及び消去速度のばらつきを低減することができ、デバイスの高速動作を実現することができる。
第1の実施形態は、メモリセルトランジスタのMONOS構造において、電荷蓄積層のトラップ密度を上部側と下部側とで変化させた。これに対し、第2の実施形態は、MONOS構造において、トンネル絶縁膜の正孔の通過効率を上部側と下部側とで変化させることにより、メモリセル特性の向上を図る例である。尚、第2の実施形態において、第1の実施形態と同様の点については説明を省略し、異なる点について詳説する。
図14は、第2の実施形態に係るNANDストリング10の構成を示している。
本実施形態におけるNANDストリング10の製造方法においては、第1の実施形態と同様に、半導体基板表面に低抵抗層CSが形成され、この低抵抗層CS上に下部選択トランジスタLST、メモリセルトランジスタMTr、上部選択トランジスタUST、素子分離絶縁膜118及びビットラインBLが順に形成される。
上述したような、下部から上部に向けて正孔の通過効率が大きくなるトンネル絶縁膜222の構成について、図16を参照して説明する。
上記第2の実施形態によれば、一括加工型3次元積層メモリにおけるトンネル電界が小さい上部側とトンネル電界が大きい下部側とを有するNANDストリング10を構成するメモリ膜224のトンネル絶縁膜222は、上部側で正孔の通過効率が大きく、下部側で正孔の通過効率が小さくなっている。すなわち、本実施形態では、トンネル電界が小さく、書き込み及び消去速度が遅い上部側のトンネル絶縁膜222の正孔の通過効率を大きくし、トンネル電界が大きく、書き込み及び消去速度が速い上部側のトンネル絶縁膜222の正孔の通過効率を小さくしている。これにより、NANDストリング10の上部側と下部側において、書き込み速度とともに特に消去速度のばらつきを低減することができ、デバイスの高速動作を実現することができる。
Claims (6)
- 半導体基板と、
前記半導体基板上に形成された第1選択トランジスタと、
前記第1選択トランジスタ上に積層され、直列に接続された複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタ上に形成された第2選択トランジスタと、
を具備し、
前記複数のメモリセルトランジスタは、前記第1選択トランジスタから前記第2選択トランジスタに向けて径が大きくなるテーパー形状の柱状半導体と、前記柱状半導体の側面に形成されたトンネル絶縁膜と、前記トンネル絶縁膜の側面に形成され、前記第1選択トランジスタ側から前記第2選択トランジスタ側に向けて電荷のトラップ密度が大きくなる電荷蓄積層と、前記電荷蓄積層の側面に形成されたブロック絶縁膜と、前記ブロック絶縁膜の側面に形成されたゲート電極としての複数の導電体膜と、を有することを特徴とする半導体記憶装置。 - 前記電荷蓄積層は、前記第1選択トランジスタ側から前記第2選択トランジスタ側に向けてシリコンの組成比が大きくなるシリコン窒化膜を主成分とする第1シリコン窒素含有膜で構成されることを特徴とする請求項1記載の半導体記憶装置。
- 前記電荷蓄積層は、前記トンネル絶縁膜の側面に形成されたシリコン窒化膜を主成分とする第2シリコン窒素含有膜と、前記第2シリコン窒素含有膜の側面に形成され、前記第1選択トランジスタ側から前記第2選択トランジスタ側に向けて膜厚が大きくなる高誘電率絶縁膜と、で構成されることを特徴とする請求項1記載の半導体記憶装置。
- 前記電荷蓄積層は、金属又はシリコンで構成され、前記第1選択トランジスタ側から前記第2選択トランジスタ側に向けて存在密度が大きくなるナノクリスタルを含むシリコン窒化膜を主成分とする第3シリコン窒素含有膜で構成されることを特徴とする請求項1記載の半導体記憶装置。
- 半導体基板と、
前記半導体基板上に形成された第1選択トランジスタと、
前記第1選択トランジスタ上に前記半導体基板表面に積層され、直列に接続された複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタ上に形成された第2選択トランジスタと、
を具備し、
前記複数のメモリセルトランジスタは、前記第1選択トランジスタから前記第2選択トランジスタに向けて径が大きくなるテーパー形状の柱状半導体と、前記柱状半導体の側面に形成され、前記第1選択トランジスタから前記第2選択トランジスタに向けて正孔の通過効率が大きくなるトンネル絶縁膜と、前記トンネル絶縁膜の側面に形成された電荷蓄積層と、前記電荷蓄積層の側面に形成されたブロック絶縁膜と、前記ブロック絶縁膜の側面に形成されたゲート電極としての複数の導電体膜と、を有することを特徴とする半導体記憶装置。 - 前記トンネル絶縁膜は、前記柱状半導体の側面に形成されたシリコン酸化膜を主成分とする第1絶縁膜と、前記第1絶縁膜の側面に形成され、前記第1選択トランジスタから前記第2選択トランジスタに向けて膜厚が大きくなるシリコン窒化膜を主成分とする第2絶縁膜と、前記第2絶縁膜の側面に形成されたシリコン酸化膜を主成分とする第3絶縁膜と、で構成されることを特徴とする請求項5記載の半導体記憶装置。
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