JP2017168537A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】より小面積の化合物半導体層を、機能ブロックが設けられた半導体基板上に、精度よくまた効率的に形成することができる半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、まず、接合工程で、基板１１上に複数設けられた第１サイズのチップ形成領域１０Ｒの、複数のチップ形成領域１０Ｒに跨る位置に、第１サイズよりも小さい第２サイズの化合物半導体層を接合する。その後、加工工程で、化合物半導体層を加工し、化合物半導体素子をチップ形成領域１０Ｒごとに形成する。そして、分割工程で、基板１１を、チップ形成領域１０Ｒごとに分割する。
【選択図】図２
【解決手段】実施形態によれば、まず、接合工程で、基板１１上に複数設けられた第１サイズのチップ形成領域１０Ｒの、複数のチップ形成領域１０Ｒに跨る位置に、第１サイズよりも小さい第２サイズの化合物半導体層を接合する。その後、加工工程で、化合物半導体層を加工し、化合物半導体素子をチップ形成領域１０Ｒごとに形成する。そして、分割工程で、基板１１を、チップ形成領域１０Ｒごとに分割する。
【選択図】図２
Description
本発明の実施形態は、半導体装置およびその製造方法に関する。
ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）回路などが形成されたシリコンチップ上に、発光／受光素子、導波路、分波器などの光素子が形成されたシリコンフォトニクス（Silicon Photonics）と呼ばれる技術の研究開発が盛んである。特に、シリコン上に、ＩＩＩ−Ｖ族化合物半導体材料により形成されたレーザ光源などを集積する形態（以下、ＩＩＩ−Ｖ／Ｓｉという）は、今後のシリコンフォトニクスの展開では重要な技術となってくる。また、ＩＩＩ−Ｖ／Ｓｉの他のアプリケーションとしては、ＩＩＩ−Ｖ族化合物半導体による超高速トランジスタとシリコンＣＭＯＳとを融合させた超高速エレクトロニクス分野への応用、およびＩＩＩ−Ｖ族化合物半導体デバイスによるセンサおよびアクチュエータをシリコンによる信号処理回路上に集積する応用が考えられる。
本発明の一つの実施形態は、より小面積の化合物半導体層を、機能ブロックが設けられた半導体基板上に、精度よくまた効率的に形成することができる半導体装置およびその製造方法を提供することを目的とする。
本発明の一つの実施形態によれば、まず、接合工程で、基板上に複数設けられた第１サイズのチップ形成領域の、複数のチップ形成領域に跨る位置に、前記第１サイズよりも小さい第２サイズの化合物半導体層を接合する。その後、加工工程で、化合物半導体層を加工し、化合物半導体素子を前記チップ形成領域ごとに形成する。そして、分割工程で、基板を、前記チップ形成領域ごとに分割する。
ＩＩＩ−Ｖ／Ｓｉは従来、たとえば以下のようにして製造される。まず、シリコン基板の第１サイズのチップ形成領域にＣＭＯＳ回路などを形成する。その後、第１サイズよりも小さい第２サイズに個片化されたＩＩＩ−Ｖ族化合物半導体チップを、シリコン基板のそれぞれのチップ形成領域内に転写する。その後、シリコン基板上でＩＩＩ−Ｖ族化合物半導体チップを加工することで、デバイスを形成する。最後にシリコン基板を第１サイズにダイシングすることで、第１サイズのシリコンチップ上に形成されたＩＩＩ−Ｖ族化合物半導体デバイスを得る。
しかしながら、上記の従来技術では、必要となるＩＩＩ−Ｖ族化合物半導体材料によるデバイス、すなわちＩＩＩ−Ｖ族化合物半導体チップのサイズがさらに小型化された場合のシリコン基板の各チップ形成領域への接合が困難という課題があった。
以下に添付図面を参照して、実施形態にかかる半導体装置およびその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示すチップサイズは一例であり、これに限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態による半導体装置の構成の一例を模式的に示す図であり、（ａ）は上面図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。半導体装置としての半導体チップ１０は、正方形状の基板１１上に、第１構造２０と、光機能素子３０と、第２構造４０と、が配置される構造を有する。
図１は、第１の実施形態による半導体装置の構成の一例を模式的に示す図であり、（ａ）は上面図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。半導体装置としての半導体チップ１０は、正方形状の基板１１上に、第１構造２０と、光機能素子３０と、第２構造４０と、が配置される構造を有する。
基板１１として、シリコン基板、ＳＯＩ（Silicon-On-Insulator）基板などを用いることができる。これらはトランジスタおよび配線などで構成される電気回路以外に、特にＳＯＩ基板を用いた場合は、導波路などの光機能素子を基板１１に作り込むことが容易になる。
第１構造２０は、基板１１上または基板１１内に配置される回路素子、光機能素子、またはこれらに接続される配線構造によって構成される機能ブロックを含み、上面が平坦化された構造を有する。回路素子として、ＣＭＯＳ回路などを例示することができる。光機能素子として、導波路などを例示することができる。回路素子と光機能素子は、シリコンなどの半導体材料、銅またはアルミなどの導体材料、シリコン酸化膜またはシリコン窒化膜などの絶縁体材料などによって構成される。
機能ブロックは、回路素子または光機能素子と、配線構造と、によって、所定の機能を有するように構成された素子パターンである。図１（ａ）の例では、機能ブロックとして、ＣＰＵ（Central Processing Unit）２０１、ＧＰＧＰＵ（General-Purpose computing on Graphics Processing Units）２０２、メモリ２０３、ＰＬＤ（Programmable Logic Device）２０４、周辺ロジック回路２０５、ＳｅｒＤｅｓ（Serializer/Deserializer）２０６、受信光／電気信号変換回路２０７、および電気信号／送信光変換回路２０８が配置されている。
第１構造２０では、高さの異なる種々の素子、配線構造などが配置されることによって、上面の位置が場所によって異なる場合がある。このような場合には、図示しない平坦化膜によって平坦化される。平坦化膜として、シリコン酸化膜などを用いることができる。第１構造２０の上面の二乗平均粗さ（以下、ＲＭＳという）は、０ｎｍ以上で３ｎｍ以下であることが望ましい。ＲＭＳが３ｎｍよりも大きい場合には、後の製造方法で説明する光機能素子３０との間の良好な接合ができなくなる虞があるからである。平坦化された第１構造２０の上面は、シリコン、シリコン酸化物などで形成されている。第１構造２０の上面は、場所によって露出する材料が異なっていてもよい。また、第１構造２０の上面に露出した材料と、その下部に存在する材料とは、異なるものであってもよい。
光機能素子３０として、受光素子３１と、発光素子３２と、を例示することができる。受光素子３１は、受信光／電気信号変換回路２０７上に接合されている。発光素子３２は、電気信号／送信光変換回路２０８上に形成されている。発光素子３２として、たとえばレーザダイオードを用いることができる。このような光機能素子３０は、ＩｎＰ、ＧａＡｓ、ＧａＰ、ＩｎＡｓなどのＩＩＩ−Ｖ族化合物半導体からなる。光機能素子３０は、第１構造２０上に、酸化膜接合または接着剤によって接合されている。
第２構造４０は、光機能素子３０が配置された第１構造２０上に形成される構造である。第２構造４０は、たとえば光機能素子３０と、第１構造２０中の他の素子と、の間を接続する配線構造である。
半導体チップ１０の動作中では、ＣＰＵ２０１とＧＰＧＰＵ２０２とは他の機能ブロックに比して発熱量が非常に大きい。一方、光機能素子３０は、熱による影響を受けやすい。そのため、光機能素子３０は、発熱量の大きい機能ブロックからの熱的影響を低減するため、発熱量の大きい機能ブロックから可能な限り離れた位置に配置することが望ましい。
そこで、第１の実施形態では、光機能素子３０を、正方形状の基板１１の角部付近に配置している。光機能素子３０の配置位置として、基板１１の中心からの距離が最も遠い位置であることが望ましい。あるいは、光機能素子３０の配置位置の発熱量の大きい機能ブロックが配置される側とは反対側の領域、すなわち光機能素子３０の配置位置の外側の領域には、機能ブロックが存在しないように、光機能素子３０が配置される。なお、光機能素子３０の配置位置と、光機能素子３０の配置位置に最も近い基板１１の端部と、の間の領域には、配線などの特別な機能を有さない素子は配置されてもよい。
このような配置位置とすることで、光機能素子３０は、発熱量の大きい回路素子からの熱の影響を受けにくくすることができる。
なお、図１（ａ）では、光機能素子３０として、受光素子３１と発光素子３２とを例に挙げているが、変調器、分波器、導波路などであってもよい。
つぎに、このような半導体装置の製造方法について説明する。図２は、第１の実施形態による半導体装置の製造方法の手順の一例を示す断面図である。図３は、第１の実施形態による半導体装置の製造方法の手順の一例を示す上面図である。
まず、図２（ａ）と図３（ａ）に示されるように、シリコン基板などの基板１１の各チップ形成領域１０Ｒ上に、所定の素子パターンを有する第１構造２０を形成し、上面を平坦化する。素子パターンとして、ＣＭＯＳ回路などの回路素子、導波路などの光機能素子、および回路素子または光機能素子に接続される配線などを例示することができる。また、各チップ形成領域１０Ｒの一辺の長さは、たとえば３ｍｍである。
素子パターンは、通常の半導体製造プロセスを用いて形成される。たとえば、基板１１上に素子パターンを構成する図示しない被加工膜が、ＣＶＤ（Chemical Vapor Deposition）法またはＰＶＤ（Physical Vapor Deposition）法などの成膜法によって形成される。その後、被加工膜上に図示しないレジストが塗布され、リソグラフィ技術によって、素子パターンを形成するためのレジストパターンが形成される。このとき、基板１１上には、後にチップとなる正方形状のチップ形成領域１０Ｒが形成され、このチップ形成領域１０Ｒ内にレジストパターンが形成される。第１の実施形態では、レジストパターンは、１つの角を共有する４つのチップ形成領域１０Ｒを１つのチップ共有単位１５とし、図３（ａ）に示されるように、このチップ共有単位１５が２次元的に繰り返し配置される。
１つのチップ共有単位１５において、４回回転対称となるように、各チップ形成領域１０Ｒは配置される。すなわち、チップ共有単位１５の中心に対して９０度回転させたときの各チップ形成領域１０Ｒのレジストパターンの配置は、回転前の各チップ形成領域１０Ｒのレジストパターンの配置と重なる。
図３（ａ）で、基板１１に、Ｘ軸とＹ軸を定義する。１つのチップ共有単位１５のうち、Ｘ軸負側でＹ軸正側に配置されるものを第１チップ形成領域１０Ｒ−１とし、Ｘ軸正側でＹ軸正側に配置されるものを第２チップ形成領域１０Ｒ−２とし、Ｘ軸正側でＹ軸負側に配置されるものを第３チップ形成領域１０Ｒ−３とし、Ｘ軸負側でＹ軸負側に配置されるものを第４チップ形成領域１０Ｒ−４とする。このようにしたときに、第１チップ形成領域１０Ｒ−１に形成されたレジストパターンは、第４チップ形成領域１０Ｒ−４を時計回りに９０度回転させたものと同じであり、第２チップ形成領域１０Ｒ−２のレジストパターンは、第１チップ形成領域１０Ｒ−１を時計回りに９０度回転させたものと同じであり、第３チップ形成領域１０Ｒ−３のレジストパターンは、第２チップ形成領域１０Ｒ−２を時計回りに９０度回転させたものと同じであり、第４チップ形成領域１０Ｒ−４のレジストパターンは、第３チップ形成領域１０Ｒ−３を時計回りに９０度回転させたものと同じである。
このようなチップ形成領域１０Ｒにあるレイヤのレジストパターンを形成するためのマスク（レチクル）は１種類でよい。この場合には、露光処理時にマスクと基板１１とのうち少なくとも一方を回転させることで、各チップ形成領域１０Ｒにレジストパターンを形成することができる。または、パターンが同じで向きが互いに９０度異なるマスクを４種類用意してもよいし、１つのチップ共有単位１５を同時に露光するマスクを１種類用意してもよい。
その後、成膜、エッチングなどの工程を繰り返すことで、各チップ形成領域１０Ｒに素子パターンが形成される。そして、素子パターンを含む基板１１上に平坦化膜を形成し、基板１１上の最表面、すなわち平坦化膜の上面をＣＭＰ（Chemical Mechanical Polishing）法によって、平坦化する。これによって、第１構造２０が形成される。このとき、一部の素子パターンの上面が露出するように、平坦化を行ってもよいし、素子パターンのすべてが平坦化膜によって覆われるように、平坦化を行ってもよい。また、第１構造２０の上面のＲＭＳが３ｎｍ以下となるように平坦化されていればよい。平坦化膜として、たとえばシリコン酸化膜を用いることができる。
一方、図２（ａ）の基板１１への素子パターンの形成とは別に、図２（ｂ）に示されるように、ＩＩＩ−Ｖ族化合物半導体基板（以下、化合物半導体基板という）３５の各チップ形成領域上に、エピタキシャル成長したＩＩＩ−Ｖ族化合物半導体層（以下、化合物半導体層という）３７を形成する。化合物半導体基板３５および化合物半導体層３７として、ＩｎＰ、ＧａＡｓ、ＧａＰ、ＩｎＡｓなどを用いることができる。化合物半導体層３７のを構成する膜の種類および厚さは、後の加工する光機能素子３０に応じて変えられる。たとえば、発光素子を形成する場合には、量子井戸層の上下両面をクラッド層で挟んだ構造の化合物半導体層３７を用いることができる。
ついで、図２（ｃ）に示されるように、ダイシングラインに沿って、化合物半導体層３７を形成した化合物半導体基板３５がダイシングされ、複数の化合物半導体チップ３６に個片化される。この化合物半導体チップ３６は、たとえば１ｍｍ角の大きさを有する。
その後、図２（ｄ）と図３（ｂ）に示されるように、化合物半導体チップ３６の化合物半導体層３７が形成される面を、基板１１の第１構造２０と対向させる。また、化合物半導体チップ３６の中心が、基板１１のチップ共有単位１５の中心に配置されるように、位置合わせを行った後、化合物半導体チップ３６と第１構造２０とを接合する。これによって、化合物半導体チップ３６は、チップ共有単位１５を構成する４つのチップ形成領域１０Ｒによって共有される角部上に配置される。
なお、化合物半導体チップ３６の第１構造２０への接合として、接着剤による接合または酸化膜接合を用いることができる。接着剤による接合では、たとえばＢＣＢ（Benzocyclobutene）などの樹脂を介して、化合物半導体チップ３６と第１構造２０とが接合される。
酸化膜接合では、化合物半導体チップ３６と第１構造２０との表面に形成した水酸基を用いて、両者を接合する。具体的には、第１構造２０の上面と、化合物半導体チップ３６の化合物半導体層３７が形成される面と、を水酸基で終端させる。たとえば、第１構造２０の上面と化合物半導体層３７の上面とに、プラズマを照射し、それぞれの表面を活性化する。これによって、それぞれの表面に付着していた有機物などの汚染物を除去することができるとともに、表面を水酸基で終端させることができる。なお、水酸基で終端された表面では、水分子が水素結合で結合され易くなる。
ついで、化合物半導体チップ３６の活性化された表面を、活性化された第１構造２０上面に密着させる。これによって、化合物半導体チップ３６は第１構造２０に仮接合される。このとき、化合物半導体チップ３６の活性化された表面と、第１構造２０の活性化された表面との間は、水酸基に結合された水分子同士が水素結合で互いに結合されることで仮接合される。
その後、化合物半導体チップ３６の裏面と基板１１の裏面の少なくとも一方を物理的に加圧した状態で、両者をたとえば２００℃前後の温度で加熱する。これによって、第１構造２０と化合物半導体層３７との接合界面から水分子が抜けて、酸素原子を介した共有結合に変わることで、本接合される。なお、シリコンとＩＩＩ−Ｖ族化合物半導体とは異なる熱膨張係数を有する。そのため、加熱時の温度が２５０℃よりも高い場合には、接合プロセス終了後の温度効果による残留熱応力が発生したり、化合物半導体層の内部構造にダメージが発生したりする可能性がある。これを低減するために、２５０℃以下の温度で加熱することが望ましい。
また、化合物半導体チップ３６を第１構造２０に接合する方法として、ピックアンドプレイス法、あるいは接着シートを用いる方法などがある。ピックアンドプレイス法では、基板１１の各チップ共有単位１５の中心に、フリップチップボンダで保持された化合物半導体チップ３６が１個ずつ配置される。
接着シートを用いる方法では、まず、図２（ｃ）でダイシングする前に化合物半導体基板３５の裏面に接着シート（ダイシングテープ）を貼り付け、接着シートを切断しないように化合物半導体基板３５を複数の化合物半導体チップ３６にダイシングする。その後、接着シートを、周囲に向けて広げるように引っ張る。これによって、隣接する化合物半導体チップ３６間の間隔が広がる。このとき、隣接する化合物半導体チップ３６の中心間の距離は、基板１１上の隣接するチップ共有単位１５の中心間の距離と等しくなる距離とする。そして、接着シート上の複数の化合物半導体チップ３６と、基板１１との間の位置合わせを行った後、接着シート上の複数の化合物半導体チップ３６を第１構造２０上に接合する。
ついで、図２（ｅ）に示されるように、化合物半導体チップ３６から化合物半導体基板３５を除去する。除去方法としては、機械研削またはドライエッチング、ウェットエッチング、もしくはこれらを組み合わせた方法などを選択することもできる。これによって、化合物半導体層３７のみが第１構造２０上に残される。また、リソグラフィ技術とエッチング技術とを用いて、化合物半導体層３７を加工して、チップ共有単位１５を構成する各チップ形成領域１０Ｒに発光素子または受光素子などの光機能素子３０を形成する。このとき形成される光機能素子３０は、０．５ｍｍ角以下の大きさとなる。たとえばレーザ光源として光機能素子３０を利用する場合には、０．３〜０．５ｍｍ程度の大きさがあれば、レーザ発振することが十分に可能である。
その後、図２（ｆ）に示されるように、光機能素子３０を形成した基板１１上に第２構造４０を形成する。第２構造４０として、たとえば、光機能素子３０と第１構造２０の素子との間を結ぶ電極層、電極層を覆う層間絶縁膜などを例示することができる。
ついで、図２（ｇ）に示されるように、リソグラフィ技術とエッチング技術とによって、第１構造２０をチップ形成領域１０Ｒごとに区切る溝５１を形成する。さらに、図２（ｈ）に示されるように、ダイシングラインに沿って、基板１１をダイシングする。これによって、半導体チップ１０が個片化される。そして、光機能素子３０が接合された半導体チップ１０が得られ、半導体装置の製造処理が終了する。
なお、上記した図２（ｄ）と図３（ｂ）では、４つのチップ形成領域１０Ｒからなるチップ共有単位１５の中心を含む領域に化合物半導体チップ３６を接合する場合を説明したが、本実施形態がこの例に限定されるものではない。また、上記では、化合物半導体基板３５上に化合物半導体層３７をエピタキシャル成長させたものをチップ化し、シリコンなどの基板１１上に、化合物半導体層３７を含むチップ状態で接合する場合を説明したが、本実施形態がこの例に限定されるものではない。たとえば、本実施形態は、化合物半導体基板２５上に化合物半導体層３７をエピタキシャル成長させたものから、個片化予定の部分をレーザまたは薬液などを用いて、リフトオフさせるなどして部分的に個片化させた化合物半導体層３７を取り出し、シリコンなどの基板１１上に、化合物半導体層３５を接合する場合も含む。
図４〜図６は、第１の実施形態による化合物半導体チップの配置の他の例を示す上面図であり、（ａ）は、１つの半導体チップにおける光機能素子の位置の例を模式的に示す上面図であり、（ｂ）は、基板のチップ形成領域上への化合物半導体チップの配置の様子の例を模式的に示す上面図である。
図４（ａ）では、半導体チップ１０の１つの角部に第１光機能素子としての受光素子３１が配置される。また、受光素子３１が配置された角部に対向する角部には第２光機能素子としての発光素子３２が配置される。
図４（ａ）に示される半導体チップ１０を製造するための化合物半導体チップ３６の配置方法の一例は、図４（ｂ）に示される。この図に示されるように、１つのチップ共有単位１５の４つの角部のそれぞれと、中心を含む領域と、に、化合物半導体チップ３６が配置される。これによって、隣接する４つのチップ形成領域１０Ｒで１つの化合物半導体チップ３６が共有されることになる。この場合、１つのチップ共有単位１５は、中心に対して４回回転対称の関係を有する。なお、チップ共有単位１５の角部に配置された化合物半導体チップ３６は、受光素子３１に加工され、中心を含む領域に配置された化合物半導体チップ３６は、発光素子３２に加工される。
図５（ａ）では、半導体チップ１０として、４種類の半導体チップ１０ａ〜１０ｄが示されている。ある素子パターンの配置方向を基準としたときに、半導体チップ１０の左上角、右上角、右下角、左下角の順に、第１角部、第２角部、第３角部、第４角部と呼ぶことにする。半導体チップ１０ａでは、第４角部に第１光機能素子としての受光素子３１が配置され、第３角部に第２光機能素子としての発光素子３２が配置され、第１角部に第３光機能素子としての高周波素子３３が配置される。半導体チップ１０ｂでは、第３角部に受光素子３１が配置され、第４角部に発光素子３２が配置され、第２角部に高周波素子３３が配置される。半導体チップ１０ｃでは、第２角部に受光素子３１が配置され、第１角部に発光素子３２が配置され、第３角部に高周波素子３３が配置される。半導体チップ１０ｄでは、第１角部に受光素子３１が配置され、第２角部に発光素子３２が配置され、第４角部に高周波素子３３が配置される。
図５（ａ）に示される半導体チップ１０を製造するための化合物半導体チップ３６の配置方法の一例は、図５（ｂ）に示される。この図に示されるように、１つのチップ共有単位１５の一対の辺の中点を含む領域、中心を含む領域、および４つの角部に化合物半導体チップ３６が配置される。この場合にも、それぞれの化合物半導体チップ３６は、その下に配置される４つのチップ形成領域１０Ｒで共有される。このように、チップ共有単位１５の各チップ形成領域１０Ｒの化合物半導体チップ３６を含めた素子パターンは、全て同じ配置を有していなくてもよい。なお、チップ共有単位１５の一対の辺の中点を含む領域に配置された化合物半導体チップ３６は、受光素子３１に加工され、中心を含む領域に配置された化合物半導体チップ３６は、発光素子３２に加工され、角部に配置された化合物半導体チップ３６は、高周波素子３３に配置される。また、異なる種類の光機能素子が加工される際には、それぞれの位置の配置される化合物半導体チップ３６の化合物半導体層３７の構成は異なる場合がある。
図６（ａ）では、半導体チップ１０として、２種類の半導体チップ１０ｅ，１０ｆが示されている。各半導体チップ１０ｅ，１０ｆの４つの角部のそれぞれに光機能素子が配置されている。ある素子パターンの配置方向を基準としたときに、左上角、右上角、右下角、左下角の順に、第１角部、第２角部、第３角部、第４角部と呼ぶことにする。半導体チップ１０ｅでは、第４角部に第１光機能素子としての受光素子３１が配置され、第３角部に第２光機能素子としての発光素子３２が配置され、第１角部に第３光機能素子としての高周波素子３３が配置され、第２角部に第４光機能素子としてのセンサ素子３４が配置される。また、半導体チップ１０ｆでは、第２角部に第１光機能素子としての受光素子３１が配置され、第３角部に第２光機能素子としての発光素子３２が配置され、第１角部に第３光機能素子としての高周波素子３３が配置され、第４角部に第４光機能素子としてのセンサ素子３４が配置される。
図６（ａ）に示される半導体チップ１０を製造するための化合物半導体チップ３６の配置方法の一例は、図６（ｂ）に示される。この図に示されるように、１つのチップ共有単位１５の一対の辺の中点を含む領域、中心を含む領域、４つの角部、および他の一対の辺の中点を含む領域に化合物半導体チップ３６が配置される。この場合にも、化合物半導体チップ３６は、その下に配置される４つのチップ形成領域１０Ｒで共有される。なお、チップ共有単位１５の一対の辺の中点を含む領域に配置された化合物半導体チップ３６は、受光素子３１に加工され、中心を含む領域に配置された化合物半導体チップ３６は、発光素子３２に加工され、角部に配置された化合物半導体チップ３６は、高周波素子３３に配置され、他の一対の辺の中点を含む領域に配置された化合物半導体チップ３６は、センサ素子３４に加工される。また、異なる種類の光機能素子が加工される際には、それぞれの位置の配置される化合物半導体チップ３６の化合物半導体層３７の構成は異なる場合がある。
図４〜図６においても、上述したように、光機能素子３１〜３４の配置位置の発熱量の大きい機能ブロックの配置位置とは反対側の領域には、所定の機能を有する機能ブロックが存在しない。
第１の実施形態では、基板１１の第１構造２０上に光機能素子３０を配置した。この光機能素子３０の配置位置における発熱量の大きい機能ブロックの配置位置とは反対側の領域に、所定の機能を有する機能ブロックが存在しないように、光機能素子３０が配置される。そのため、光機能素子３０が発熱量の大きい機能ブロックから受ける熱の影響を抑制することができるという効果を有する。
また、第１の実施形態では、隣接する４つのチップ形成領域１０Ｒが共有する角部に、化合物半導体チップ３６を配置し、その後に、各チップ形成領域１０Ｒに光機能素子３０が配置されるように化合物半導体チップ３６を加工した。たとえば、上記した例に示されるように、０．５ｍｍ角以下の大きさの化合物半導体チップ３６を基板１１上に精度よく配置することは難しい。しかし、１ｍｍ角以上の大きさの化合物半導体チップ３６を基板１１上に精度よく配置することは可能である。そして、このようにして配置した化合物半導体チップ３６を隣接するチップ形成領域１０Ｒで分け合うことで、化合物半導体チップ３６から加工した光機能素子３０を実質的に小さくすることができる。また、化合物半導体チップ３６を１つのチップ形成領域１０Ｒに配置する場合に比して、化合物半導体チップ３６を有効活用することができるという効果を有する。
さらに、４つのチップ形成領域１０Ｒに１つの化合物半導体チップ３６を載せるので、１つのチップ形成領域１０Ｒに１つの化合物半導体チップ３６を載せる場合に比して、化合物半導体チップ３６の搭載の生産性を上げることができるという効果も有する。
（第２の実施形態）
第１の実施形態では、隣接する４つのチップ形成領域が共有する角部に、化合物半導体チップを配置する場合を示した。第２の実施形態では、隣接する２つのチップ形成領域が共有する辺部に、化合物半導体チップを配置する場合を示す。
第１の実施形態では、隣接する４つのチップ形成領域が共有する角部に、化合物半導体チップを配置する場合を示した。第２の実施形態では、隣接する２つのチップ形成領域が共有する辺部に、化合物半導体チップを配置する場合を示す。
図７は、第２の実施形態による半導体装置の構成の一例を模式的に示す図であり、（ａ）は上面図であり、（ｂ）は（ａ）のＢ−Ｂ断面図である。半導体装置としての半導体チップ１０は、第１の実施形態と同様に、正方形状の基板１１上に、第１構造２０と、光機能素子３０と、第２構造４０と、が配置される。
図７（ａ）の例では、機能ブロックとして、プロセッサアレイ２１１、周辺回路２１２、メモリコントローラ２１３、Ｉ／Ｏコントローラ２１４、ＳｅｒＤｅｓ２１５、受信光／電気信号変換回路２１６、および電気信号／送信光変換回路２１７が配置されている。受信光／電気信号変換回路２１６と電気信号／送信光変換回路２１７とは、正方形状の基板１１の１辺に沿って配置されている。
また、光機能素子３０は、受信光／電気信号変換回路２１６上、および電気信号／送信光変換回路２１７上に接合される。受信光／電気信号変換回路２１６上には受光素子３１が接合されており、電気信号／送信光変換回路２１７上には発光素子３２が形成されている。発光素子３２として、レーザダイオードなどを例示することができる。光機能素子３０は、ＩｎＰ、ＧａＡｓ、ＧａＰ、ＩｎＡｓなどのＩＩＩ−Ｖ族化合物半導体からなる。光機能素子３０は、第１構造２０上に、酸化膜接合または接着剤によって接合されている。
ただし、第１の実施形態では、光機能素子３０が正方形状の基板１１の角部に設けられていたが、第２の実施形態では、光機能素子３０が基板１１の角部ではない周縁部、すなわち辺部に沿って設けられる。また、動作時に発熱量の大きい機能ブロックであるプロセッサアレイ２１１から離れた位置に光機能素子３０は配置される。
第２の実施形態でも、光機能素子３０の配置位置の発熱量の大きい機能ブロックの配置位置とは反対側の領域、すなわち光機能素子３０の外側の領域には、所定の機能を有する機能ブロックが存在しないように、光機能素子３０が配置される。すなわち、光機能素子３０と、光機能素子３０に最も近い辺と、の間には、機能ブロックは配置されない。配線などのそれ自体機能を有さない素子などは、光機能素子３０と、光機能素子３０に最も近い辺と、の間に配置されていてもよい。なお、第１の実施形態と同一の構成要素には同一の符号を付して、その説明を省略する。
つぎに、このような構造の半導体装置の製造方法について説明する。図８は、第２の実施形態による半導体装置の製造方法の手順の一部を示す上面図である。このような半導体装置の製造方法は、第１の実施形態で説明したものと同様である。ただし、素子パターンの形成時には、図８（ａ）に示されるように、１つの辺を共有する２つのチップ形成領域１０Ｒを１つのチップ共有単位１５として、素子パターンの形成を行う。
１つのチップ共有単位１５において、２回回転対称となるように、各チップ形成領域１０Ｒは配置される。すなわち、チップ共有単位１５の中心に対して、チップ共有単位１５を１８０度回転させたときの各チップ形成領域１０Ｒの素子パターンの配置は、回転前の各チップ形成領域１０Ｒの素子パターンの配置と重なる。
図８（ａ）で、基板１１上に、Ｘ軸とＹ軸を定義する。１つのチップ共有単位１５のうち、Ｘ軸負側に配置されるものを第１チップ形成領域１０Ｒ−１とし、Ｘ軸正側に配置されるものを第２チップ形成領域１０Ｒ−２とする。このようにしたときに、第１チップ形成領域１０Ｒ−１は、第２チップ形成領域１０Ｒ−２を１８０度回転させたものと同じである。
このようなチップ形成領域１０Ｒにあるレイヤの素子パターンを形成するためのマスク（レチクル）は１種類でよい。露光処理の際に、マスクまたは基板１１を回転させればよい。あるいは、パターンが同じで向きが互いに１８０度異なるマスクを２種類用意してもよいし、チップ共有単位１５すべてを露光することができる１種類のマスクを用意してもよい。
また、基板１１上に化合物半導体チップ３６を接合させる場合には、図８（ｂ）に示されるように、１つのチップ共有単位１５中の共有される辺の中央付近に化合物半導体チップ３６を接合する。これによって、化合物半導体チップ３６は、２つのチップ形成領域１０Ｒ−１，１０Ｒ−２で共有される形となる。つまり、各チップ形成領域１０Ｒに、たとえば０．５ｍｍ角以下の大きさの化合物半導体チップ３６を位置合わせして配置する場合に比して、１ｍｍ角の大きさの化合物半導体チップ３６を精度よく所望の位置に配置することができる。また、各チップ形成領域１０Ｒに跨る位置に１つの化合物半導体チップ３６を配置した後に、それぞれのチップ形成領域１０Ｒに化合物半導体チップ３６を分割するので、化合物半導体チップ３６を有効活用することができる。
なお、他の製造方法については、第１の実施形態で説明したものと同様であるので、その説明を省略する。
第２の実施形態によっても、第１の実施形態で説明したものと同様の効果を得ることができる。また、第２の実施形態では、基板１１への素子パターンの形成時に、２方向の素子パターンを形成すればよい。そのため、４方向の素子パターンを形成しなければならない第１の実施形態に比して、半導体装置の製造のスループットの低下を抑制することができるという効果も有する。
なお、上記した説明では、基板１１の第１構造２０上に、光機能素子３０を接合する場合を説明したが、接合する対象は光機能素子３０に限定されない。接合する対象として、ＩＩＩ−Ｖ族化合物半導体からなるテラヘルツに近い周波数で動作する超高速トランジスタ素子、センサ素子、アクチュエータ素子などのＩＩＩ−Ｖ族化合物半導体素子を用いることができる。
また、上記した説明では、半導体チップ１０、チップ形成領域１０Ｒ、化合物半導体チップ３６は、正方形状を有する場合を例に挙げたが、矩形状あるいはその他の形状であってもよい。
［付記１］
基板上に複数設けられた第１サイズのチップ形成領域の、複数のチップ形成領域に跨る位置に、前記第１サイズよりも小さい第２サイズの化合物半導体層を接合する接合工程と、
前記化合物半導体層を加工し、化合物半導体素子を前記チップ形成領域ごとに形成する加工工程と、
前記基板を、前記チップ形成領域ごとに分割する分割工程と、
を含むことを特徴とする半導体装置の製造方法。
［付記２］
前記基板が、シリコン基板であることを特徴とする付記１に記載の半導体装置の製造方法。
［付記３］
前記基板上の第１サイズのチップ形成領域に、素子パターンが形成されていることを特徴とする付記１に記載の半導体装置の製造方法。
［付記４］
前記チップ形成領域は矩形状を有し、
前記接合工程では、４つの前記チップ形成領域からなるチップ共有単位を単位として、前記チップ共有単位の中心を含む領域に第１化合物半導体層を接合することを特徴とする付記１に記載の半導体装置の製造方法。
［付記５］
前記接合工程では、前記チップ共有単位の４つの角部に第２化合物半導体層をさらに接合することを特徴とする付記４に記載の半導体装置の製造方法。
［付記６］
前記接合工程では、前記チップ共有単位の対向する一対の辺部の中点を含む領域に第３化合物半導体層をさらに接合することを特徴とする付記５に記載の半導体装置の製造方法。
［付記７］
前記接合工程では、前記チップ共有単位は、異なる前記素子パターンを有する４種類の前記チップ形成領域によって形成されることを特徴とする付記６に記載の半導体装置の製造方法。
［付記８］
前記接合工程では、前記チップ共有単位の対向する他の一対の辺部の中点を含む領域に第４化合物半導体層をさらに接合することを特徴とする付記６に記載の半導体装置の製造方法。
［付記９］
前記接合工程では、
前記チップ共有単位は、異なる前記素子パターンを有する２種類の前記チップ形成領域によって形成され、
前記チップ共有単位が２回回転対称となるように、前記チップ形成領域が配置されることを特徴とする付記８に記載の半導体装置の製造方法。
［付記１０］
前記チップ形成領域は矩形状を有し、
前記接合工程では、２つの前記チップ形成領域からなるチップ共有単位を単位として、前記チップ共有単位の中心を含む領域に前記化合物半導体層を配置することを特徴とする付記１に記載の半導体装置の製造方法。
［付記１１］
前記接合工程では、
前記チップ共有単位は、１種類の前記チップ形成領域によって形成され、
前記チップ共有単位が２回回転対称となるように、前記チップ形成領域が配置されることを特徴とする付記１０に記載の半導体装置の製造方法。
［付記１２］
前記接合工程では、前記素子パターンが形成された前記基板と前記化合物半導体層とを接着剤を介して接合することを特徴とする付記１に記載の半導体装置の製造方法。
［付記１３］
前記接合工程は、
前記基板上の最表面を平坦化する平坦化工程と、
前記基板上の平坦化された面と前記化合物半導体層の表面とを、水酸基で終端する水酸基終端工程と、
前記基板の平坦化された面に、前記化合物半導体層を仮接合する仮接合工程と、
前記基板と前記化合物半導体層とを加熱して本接合する本接合工程と、
を含むことを特徴とする付記１に記載の半導体装置の製造方法。
［付記１４］
前記接合工程では、化合物半導体基板に前記化合物半導体層を形成した化合物半導体チップを前記チップ形成領域に接合することを特徴とする付記１に記載の半導体装置の製造方法。
［付記１５］
基板と、
前記基板上に設けられ、素子パターンを含み、所定の機能を有する機能ブロックを含む第１構造と、
前記第１構造上に直接接合される化合物半導体素子と、
を備え、
前記化合物半導体素子の配置位置の外側には、他の機能ブロックが配置されないことを特徴とする半導体装置。
［付記１６］
前記基板は、矩形状を有し、
前記化合物半導体素子は、前記基板の中心からの距離が最も遠い位置に配置されることを特徴とする付記１５に記載の半導体装置。
［付記１７］
前記化合物半導体素子は、複数設けられることを特徴とする付記１５に記載の半導体装置。
［付記１８］
前記第１構造は、受信光／電気信号変換回路と、電気信号／送信光変換回路と、を前記機能ブロックとして有し、
前記化合物半導体素子は、前記受信光／電気信号変換回路上に接合される受光素子と、前記電気信号／送信光変換回路上に接合される受光素子と、を備えることを特徴とする付記１５に記載の半導体装置。
［付記１９］
前記基板は、シリコン基板であることを特徴とする付記１５に記載の半導体装置。
基板上に複数設けられた第１サイズのチップ形成領域の、複数のチップ形成領域に跨る位置に、前記第１サイズよりも小さい第２サイズの化合物半導体層を接合する接合工程と、
前記化合物半導体層を加工し、化合物半導体素子を前記チップ形成領域ごとに形成する加工工程と、
前記基板を、前記チップ形成領域ごとに分割する分割工程と、
を含むことを特徴とする半導体装置の製造方法。
［付記２］
前記基板が、シリコン基板であることを特徴とする付記１に記載の半導体装置の製造方法。
［付記３］
前記基板上の第１サイズのチップ形成領域に、素子パターンが形成されていることを特徴とする付記１に記載の半導体装置の製造方法。
［付記４］
前記チップ形成領域は矩形状を有し、
前記接合工程では、４つの前記チップ形成領域からなるチップ共有単位を単位として、前記チップ共有単位の中心を含む領域に第１化合物半導体層を接合することを特徴とする付記１に記載の半導体装置の製造方法。
［付記５］
前記接合工程では、前記チップ共有単位の４つの角部に第２化合物半導体層をさらに接合することを特徴とする付記４に記載の半導体装置の製造方法。
［付記６］
前記接合工程では、前記チップ共有単位の対向する一対の辺部の中点を含む領域に第３化合物半導体層をさらに接合することを特徴とする付記５に記載の半導体装置の製造方法。
［付記７］
前記接合工程では、前記チップ共有単位は、異なる前記素子パターンを有する４種類の前記チップ形成領域によって形成されることを特徴とする付記６に記載の半導体装置の製造方法。
［付記８］
前記接合工程では、前記チップ共有単位の対向する他の一対の辺部の中点を含む領域に第４化合物半導体層をさらに接合することを特徴とする付記６に記載の半導体装置の製造方法。
［付記９］
前記接合工程では、
前記チップ共有単位は、異なる前記素子パターンを有する２種類の前記チップ形成領域によって形成され、
前記チップ共有単位が２回回転対称となるように、前記チップ形成領域が配置されることを特徴とする付記８に記載の半導体装置の製造方法。
［付記１０］
前記チップ形成領域は矩形状を有し、
前記接合工程では、２つの前記チップ形成領域からなるチップ共有単位を単位として、前記チップ共有単位の中心を含む領域に前記化合物半導体層を配置することを特徴とする付記１に記載の半導体装置の製造方法。
［付記１１］
前記接合工程では、
前記チップ共有単位は、１種類の前記チップ形成領域によって形成され、
前記チップ共有単位が２回回転対称となるように、前記チップ形成領域が配置されることを特徴とする付記１０に記載の半導体装置の製造方法。
［付記１２］
前記接合工程では、前記素子パターンが形成された前記基板と前記化合物半導体層とを接着剤を介して接合することを特徴とする付記１に記載の半導体装置の製造方法。
［付記１３］
前記接合工程は、
前記基板上の最表面を平坦化する平坦化工程と、
前記基板上の平坦化された面と前記化合物半導体層の表面とを、水酸基で終端する水酸基終端工程と、
前記基板の平坦化された面に、前記化合物半導体層を仮接合する仮接合工程と、
前記基板と前記化合物半導体層とを加熱して本接合する本接合工程と、
を含むことを特徴とする付記１に記載の半導体装置の製造方法。
［付記１４］
前記接合工程では、化合物半導体基板に前記化合物半導体層を形成した化合物半導体チップを前記チップ形成領域に接合することを特徴とする付記１に記載の半導体装置の製造方法。
［付記１５］
基板と、
前記基板上に設けられ、素子パターンを含み、所定の機能を有する機能ブロックを含む第１構造と、
前記第１構造上に直接接合される化合物半導体素子と、
を備え、
前記化合物半導体素子の配置位置の外側には、他の機能ブロックが配置されないことを特徴とする半導体装置。
［付記１６］
前記基板は、矩形状を有し、
前記化合物半導体素子は、前記基板の中心からの距離が最も遠い位置に配置されることを特徴とする付記１５に記載の半導体装置。
［付記１７］
前記化合物半導体素子は、複数設けられることを特徴とする付記１５に記載の半導体装置。
［付記１８］
前記第１構造は、受信光／電気信号変換回路と、電気信号／送信光変換回路と、を前記機能ブロックとして有し、
前記化合物半導体素子は、前記受信光／電気信号変換回路上に接合される受光素子と、前記電気信号／送信光変換回路上に接合される受光素子と、を備えることを特徴とする付記１５に記載の半導体装置。
［付記１９］
前記基板は、シリコン基板であることを特徴とする付記１５に記載の半導体装置。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０，１０ａ〜１０ｆ 半導体チップ、１０Ｒ チップ形成領域、１１ 基板、１５ チップ共有単位、２０ 第１構造、３０ 光機能素子、３１ 受光素子、３２ 発光素子、３３ 高周波素子、３４ センサ素子、３５ 化合物半導体基板、３６ 化合物半導体チップ、４０ 第２構造。
Claims (7)
- 基板上に複数設けられた第１サイズのチップ形成領域の、複数のチップ形成領域に跨る位置に、前記第１サイズよりも小さい第２サイズの化合物半導体層を接合する接合工程と、
前記化合物半導体層を加工し、化合物半導体素子を前記チップ形成領域ごとに形成する加工工程と、
前記基板を、前記チップ形成領域ごとに分割する分割工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記チップ形成領域は矩形状を有し、
前記接合工程では、４つの前記チップ形成領域からなるチップ共有単位を単位として、前記チップ共有単位の中心を含む領域に第１化合物半導体層を接合することを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記接合工程では、
前記チップ共有単位は、１種類の前記チップ形成領域によって形成され、
前記チップ共有単位が４回回転対称となるように、前記チップ形成領域が配置されることを特徴とする請求項２に記載の半導体装置の製造方法。 - 前記接合工程では、前記チップ共有単位の４つの角部に第２化合物半導体層をさらに接合することを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記チップ形成領域は矩形状を有し、
前記接合工程では、２つの前記チップ形成領域からなるチップ共有単位を単位として、前記チップ共有単位の中心を含む領域に前記化合物半導体層を配置することを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記接合工程は、
前記基板上の最表面を平坦化する平坦化工程と、
前記基板上の平坦化された面と前記化合物半導体層の表面とを、水酸基で終端する水酸基終端工程と、
前記基板の平坦化された面に、前記化合物半導体層を仮接合する仮接合工程と、
前記基板と前記化合物半導体層とを加熱して本接合する本接合工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。 - 基板と、
前記基板上に設けられ、素子パターンを含み、所定の機能を有する機能ブロックを含む第１構造と、
前記第１構造上に直接接合される化合物半導体素子と、
を備え、
前記化合物半導体素子の配置位置の外側には、他の機能ブロックが配置されないことを特徴とする半導体装置。
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